CN114402442A - 氮化物基半导体装置及其制造方法 - Google Patents

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Abstract

一种氮化物基半导体装置包含第一氮化物基半导体层、第二氮化物基半导体层、第三氮化物基半导体层、钝化层、栅极绝缘体层和栅电极。所述第一氮化物基半导体层包含至少两个掺杂势垒区，用于在所述掺杂势垒区之间限定孔。所述第二氮化物基半导体层安置在第一氮化物基半导体层之上。所述第三氮化物基半导体层安置在所述第二氮化物基半导体层上且其带隙高于所述第二氮化物基半导体层的带隙。所述钝化层安置在所述第三氮化物基半导体层之上，其中所述钝化层在所述第一氮化物基半导体层上的垂直投影与所述孔间隔开。所述栅极绝缘体层安置在所述第三氮化物基半导体层之上。所述栅电极安置在所述栅极绝缘体层之上且与所述孔对准。

Description

氮化物基半导体装置及其制造方法
技术领域
本公开总体上涉及一种氮化物基半导体装置。更确切地说，本公开涉及一种具有带薄势垒层的竖直HEMT结构以实现常关状态的氮化物基半导体装置。
背景技术
近年来，对高电子迁移率晶体管(HEMT)的深入研究已经很普遍，特别是对于高功率开关和高频应用来说。III族氮化物基HEMT利用两种不同带隙材料之间的异质结界面形成量子阱状结构，用于容纳二维电子气体(2DEG)区，满足高功率/高频率装置的需求。除了HEMT之外，具有异质结构的装置的实例进一步包含异质结双极晶体管(HBT)、异质结场效应晶体管(HFET)和调制掺杂的FET(MODFET)。
发明内容
根据本公开的一个方面，提供一种氮化物基半导体装置。所述氮化物基半导体装置包含：第一氮化物基半导体层、第二氮化物基半导体层、第三氮化物基半导体层、钝化层、栅极绝缘体层和栅电极。所述第一氮化物基半导体层包含至少两个掺杂势垒区，用于在所述掺杂势垒区之间限定孔。所述第二氮化物基半导体层安置在第一氮化物基半导体层之上。所述第三氮化物基半导体层安置在所述第二氮化物基半导体层上且其带隙高于所述第二氮化物基半导体层的带隙。所述钝化层安置在所述第三氮化物基半导体层之上，其中所述钝化层在所述第一氮化物基半导体层上的垂直投影与所述孔间隔开。所述栅极绝缘体层安置在所述第三氮化物基半导体层之上。所述栅电极安置在所述栅极绝缘体层之上且与所述孔对准。
根据本公开的一个方面，提供一种半导体装置制造方法。所述方法包含如下步骤。在第一氮化物基半导体层之上形成第二氮化物基半导体层。在第二氮化物基半导体层之上形成第三氮化物基半导体层以在其间形成异质结。在所述第三氮化物基半导体层上形成钝化层。所述钝化层进行图案化以暴露所述第三氮化物基半导体层中与所述第一氮化物基半导体层的孔对准的部分。在所述第三氮化物基半导体层的暴露部分上形成栅极绝缘体层。在所述栅极绝缘体层上形成栅电极。
根据本公开的一个方面，提供一种氮化物基半导体装置。所述氮化物基半导体装置包含：第一氮化物基半导体层、第二氮化物基半导体层、第三氮化物基半导体层、钝化层、栅极绝缘体层和栅电极。所述第一氮化物基半导体层包含至少两个掺杂势垒区，用于在所述掺杂势垒区之间限定孔。所述第二氮化物基半导体层安置在第一氮化物基半导体层之上。所述第三氮化物基半导体层安置在所述第二氮化物基半导体层上且其带隙高于所述第二氮化物基半导体层的带隙。所述钝化层安置在所述第三氮化物基半导体层之上以与所述第三氮化物基半导体层形成沟槽，其中所述沟槽与所述孔对准。所述栅极绝缘体层安置在所述第三氮化物基半导体层之上所述沟槽内。所述栅电极安置在所述栅极绝缘体层之上所述沟槽内。
在此类配置下，半导体装置可具有常关状态的竖直结构。所述常关状态可通过一种不含凹陷过程的方式来实现，因此可以避免在势垒层和通道层上执行蚀刻过程。
附图说明
当结合附图阅读时，根据以下详细描述可以很容易理解本公开的各方面。应注意，各种特征可以不按比例绘制。也就是说，为了讨论清楚起见，各种特征的尺寸可以任意增大或减小。在下文中参考图式更详细地描述本公开的实施例，在图式中：
图1A是根据本公开的一些实施例的半导体装置的竖直横截面视图；
图1B描绘根据本公开的一些实施例的在接通状态下操作的图1A的半导体装置；
图2A、图2B、图2C、图2D和图2E示出根据本公开的一些实施例的半导体装置制造方法的不同阶段；且
图3是根据本公开的一些实施例的半导体装置的竖直横截面视图。
具体实施方式
在整个附图和详细描述中使用共同参考标号来指示相同或相似的组件。通过结合附图进行的以下详细描述，可以很容易理解本公开的实施例。
相对于某一组件或组件群组或组件或组件群组的某一平面为相关联图中所示的组件的定向指定空间描述，例如“上”、“上方”、“下方”、“向上”、“左”、“右”、“向下”、“顶部”、“底部”、“竖直”、“水平”、“侧面”、“较高”、“较低”、“上部”、“之上”、“之下”等等。应理解，本文中所使用的空间描述仅出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式进行空间布置，前提为本公开的实施例的优点是不会因此布置而有偏差。
此外，应注意，在实际装置中，由于装置制造条件，描绘为近似矩形的各种结构的实际形状可能是弯曲的、具有圆形边缘、具有略微不均匀的厚度等。使用直线和直角只是为了方便表示层和特征。
在以下描述中，半导体电路/装置/裸片/封装及其制造方法等作为优选实例进行阐述。所属领域的技术人员将清楚，可在不脱离本公开的范围和精神的情况下进行包含添加和/或替代在内的修改。可省略特定细节以免使本公开模糊不清；然而，编写本公开是为了使所属领域的技术人员能够在不进行不当实验的情况下实践本文中的教示。
在本公开中，掺杂区可具有一种导电类型，表示为掺杂类型。例如，掺杂类型可为n型或p型。术语“n型”可包含+/-符号。例如，对于n型掺杂剂，存在三种导电类型，包含“n+”、“n-”和“n”。n+掺杂区的掺杂浓度高于/重于n掺杂区；且n掺杂区的掺杂浓度高于n-掺杂区。相同符号的掺杂区可具有不同的绝对掺杂浓度。例如，两个不同的n掺杂区可具有相同或不同的绝对掺杂浓度。此定义可适用于p型掺杂。
在一些实施例中，n型掺杂剂可包含但不限于硅(Si)、碳(C)、锗(Ge)、硒(Se)、碲(Te)等等。在一些实施例中，p型掺杂剂可包含但不限于镁(Mg)、铍(Be)、锌(Zn)等等。在本公开的示例性图示中，尽管元件示出为单层，但是它里面也可包含多个层。
图1是根据本公开的一些实施例的半导体装置1A的竖直横截面视图。半导体装置1A包含衬底10、氮化物基半导体层12、13、14、16和18、源电极20和22、钝化层30、栅极绝缘体层40、栅电极42和漏电极44A。
衬底10可以是半导体衬底。衬底10的示例性材料可包含例如但不限于：Si、SiGe、SiC、砷化镓、p掺杂Si、n掺杂Si、蓝宝石、诸如绝缘体上硅(SOI)之类的绝缘体上半导体，或其它合适的衬底材料。在一些实施例中，衬底10可包含例如但不限于III族元素、IV族元素、V族元素或其组合(例如，III-V化合物)。在其它实施例中，衬底10可包含例如但不限于一个或多个其它特征，例如掺杂区、内埋层、外延(epi)层或其组合。在一些实施例中，衬底10的材料可包含具有<111>定向的硅衬底。
氮化物基半导体层12安置在衬底10上。氮化物基半导体层12可掺杂为具有导电类型n。氮化物基半导体层12的示例性材料可包含例如但不限于氮化物或III-V族化合物，例如GaN、AlN、InN、InxAlyGa(1-x-y)N(其中x+y≤1)、AlyGa(1-y)N(其中y≤1)。例如，氮化物基半导体层12可以是n型GaN层。
氮化物基半导体层13安置在氮化物基半导体层12上。氮化物基半导体层13可用作缓冲层。氮化物基半导体层13可与氮化物基半导体层12接触。氮化物基半导体层13可配置成减少氮化物基半导体层12和14之间的晶格和热不匹配，由此解决由不匹配/差异造成的缺陷。氮化物基半导体层13可包含III-V化合物。III-V化合物可包含例如但不限于铝、镓、铟、氮或其组合。相应地，氮化物基半导体层13的示例性材料可进一步包含例如但不限于GaN、AlN、AlGaN、InAlGaN或其组合。
氮化物基半导体层14安置在氮化物基半导体层13上/之上。氮化物基半导体层14可包含两个掺杂势垒区142以在其间限定孔144。孔144可用作氮化物基半导体层14中的漂移区。孔144可允许电流竖直地流动通过氮化物基半导体层14。例如，至少一个电流可通过孔144从氮化物基半导体层14的顶部流动到底部。
在氮化物基半导体层14中，孔144的导电性可高于掺杂势垒区142的导电性。为了达成这一点，在一些实施例中，掺杂势垒区142可具有导电类型p。在一些实施例中，p掺杂剂可被引入到掺杂势垒区142中。在一些实施例中，硅离子可被引入到孔144中以提高孔144的导电性。氮化物基半导体层14可被称为电流阻挡层。
氮化物基半导体层14的示例性材料可包含例如但不限于氮化物或III-V族化合物，例如GaN、AlN、InN、InxAlyGa(1-x-y)N(其中x+y≤1)、AlyGa(1-y)N(其中y≤1)。例如，氮化物基半导体层14可以是GaN层，且掺杂势垒区142由P-GaN形成。
氮化物基半导体层16可安置在氮化物基半导体层14上/之上/上方。氮化物基半导体层16可与氮化物基半导体层14接触。孔142的顶部边界与氮化物基半导体层16接触。氮化物基半导体层18可安置在氮化物基半导体层16上/之上/上方。
氮化物基半导体层16的示例性材料可包含例如但不限于氮化物或III-V族化合物，例如GaN、AlN、InN、InxAlyGa(1-x-y)N(其中x+y≤1)、AlyGa(1-y)N(其中y≤1)。氮化物基半导体层18的示例性材料可包含例如但不限于氮化物或III-V族化合物，例如GaN、AlN、InN、InxAlyGa(1-x-y)N(其中x+y≤1)、AlyGa(1-y)N(其中y≤1)。
选择氮化物基半导体层16和18的示例性材料，使得氮化物基半导体层18的带隙(即，禁带宽度)大于/高于氮化物基半导体层16的带隙，这使得它们的电子亲和势彼此不同，并使得它们之间形成异质结。例如，当氮化物基半导体层16是具有大致3.4eV的带隙的未掺杂GaN层时，氮化物基半导体层18可选择为具有大致4.0eV的带隙的AlGaN层。因而，氮化物基半导体层16和18可分别用作通道层和势垒层。在通道层和势垒层之间的接合界面处产生三角阱势，使得电子在三角阱中累积，由此产生与异质结相邻的二维电子气体(2DEG)区。因此，半导体装置1A可包含至少一个GaN基高电子迁移率晶体管(HEMT)。
在本公开中，同样选择氮化物基半导体层16和18的厚度，使得2DEG区的2DEG密度很容易受到外部因素的影响。2DEG区的形成源于氮化物基半导体层16和18的偏振效应，因此氮化物基半导体层16和18的厚度决定其中偏振效应的程度。在一些实施例中，氮化物基半导体层18是厚度在约2nm到约4nm的范围内的薄势垒层。因而，偏振效应可以达到一种取决于外部因素的状态。
在一些实施例中，外部因素可包含施加到氮化物基半导体层18的应力，使得偏振效应增强且2DEG区足以让载流子从中流过。在一些实施例中，外部因素可包含在氮化物基半导体层16之上形成的层的功函数，它可提高氮化物基半导体层16和18的导带能量。氮化物基半导体层16和18的导带能量的提高有利于抑制2DEG区的2DEG密度。
源电极20和22安置在氮化物基半导体层14上/之上/上方。源电极20和22可与氮化物基半导体层14的掺杂势垒区142接触。氮化物基半导体层16和18位于源电极20和22之间。源电极20和22可邻接氮化物基半导体层16和18的侧壁。源电极20和22可邻接氮化物基半导体层16和18之间的异质结。源电极20和22可电耦合到与异质结相邻的2DEG区。
在一些实施例中，源电极20和22可包含例如但不限于：金属、合金、掺杂半导体材料(例如掺杂结晶硅)、硅化物和氮化物等化合物、其它导体材料或其组合。源电极20和22的示例性材料可包含例如但不限于Ti、AlSi、TiN或其组合。源电极20和22可以是具有相同或不同组成的单层或多层。在一些实施例中，源电极20和22与氮化物基半导体层16形成欧姆接触。欧姆接触可通过向源电极20和22施加Ti、Al或其它合适的材料来实现。在一些实施例中，源电极20和22中的每一个由至少一个共形层和导电填充物形成。共形层可包裹导电填充物。共形层的示例性材料例如但不限于Ti、Ta、TiN、Al、Au、AlSi、Ni、Pt或其组合。导电填充物的示例性材料可包含例如但不限于AlSi、AlCu或其组合。
钝化层30安置在氮化物基半导体层16和18之上。钝化层30在氮化物基半导体层14上的垂直投影与孔144间隔开。钝化层30在氮化物基半导体层14上的垂直投影与掺杂势垒区144重叠。
更确切地说，钝化层30具有彼此分隔开的两个部分302和304。钝化层30的部分302和304分别位于掺杂势垒区142正上方。钝化层30的部分302到部分304的距离大于孔144的宽度。钝化层30的部分302和304中的每一个的宽度小于掺杂势垒区142中的每一个的宽度。因此，钝化层30的部分302和304中的每一个在氮化物基半导体层14上的垂直投影全部都在掺杂势垒区142内。也就是说，钝化层30在氮化物基半导体层14上的垂直投影在掺杂势垒区142内。源电极20和22邻接钝化层30的部分302和304的外侧壁。
钝化层30定位成调制2DEG区的2DEG密度。就此而言，钝化层30可向氮化物基半导体层18提供应力。应力可充当氮化物基半导体层18的外部因素，可以增强2DEG区的2DEG密度。也就是说，2DEG区的增强分布与钝化层30有关。
因为钝化层30在氮化物基半导体层14上的垂直投影与孔144间隔开，所以就在孔144之上的2DEG区没有钝化层30所提供的增强。
因为钝化层30在氮化物基半导体层14上的垂直投影与掺杂势垒区144重叠，所以就在掺杂势垒区144之上的2DEG区可具有增强的2DEG密度。源电极20和22可与增强的2DEG区电耦合。此类配置有利于载流子从源电极20和22注入到2DEG区。此类配置有利于从2DEG区提取载流子到源电极20和22。
在一些实施例中，钝化层30可包含例如但不限于氮化物基材料。钝化层30的示例性材料可包含例如但不限于AlGaN、AlN、SiN或其组合。
因为钝化层30包含彼此分隔开的两个部分302和304，所以氮化物基半导体层18与钝化层30的部分302和304可在源电极20和22之间共同形成沟槽306。沟槽306就位于氮化物基半导体层14的孔144之上。沟槽306与氮化物基半导体层14的孔144对准。
栅极绝缘体层40安置在氮化物基半导体层18之上。栅极绝缘体层40安置在钝化层30的部分302和304之上。栅极绝缘体层40与由氮化物基半导体层18和钝化层30构造而成的轮廓共形。栅极绝缘体层40具有由沟槽306容纳的部分。栅极绝缘体层40的在沟槽306内的部分与氮化物基半导体层18接触。栅极绝缘体层40的相对端部分别位于钝化层30的部分302和304之上。栅极绝缘体层40可从源电极20延伸到源电极22。
在一些实施例中，栅极绝缘体层40可包含例如但不限于介电材料。栅极绝缘体层40的示例性材料可包含例如但不限于SiO2、SiN、HfO2或其组合。在一些实施例中，钝化层30和栅极绝缘体层40可包含彼此不同的材料。在一些实施例中，钝化层30和栅极绝缘体层40之间的界面由于材料差异而为可见的(例如，在SEM或TEM视图中可见)。
栅电极42安置在氮化物基半导体层18和栅极绝缘体层40之上。栅电极42安置在钝化层30的部分302和304之间。栅电极42位于沟槽306内。栅电极42由沟槽306容纳。沟槽306内的栅电极42与栅极绝缘体层40接触。栅极绝缘体层40可包裹沟槽306内的栅电极42的侧壁和底表面。
栅电极42就位于氮化物基半导体层14的孔144之上。栅电极42与氮化物基半导体层14的孔144对准。栅电极42比氮化物基半导体层14的孔144宽。这种宽度差异有利于接通/断开半导体装置1A的操作。
沟槽306中的栅电极42通过栅极绝缘体层40与钝化层30分隔开。沟槽306中的栅电极42通过栅极绝缘体层40与氮化物基半导体层18分隔开。栅电极42可结合氮化物基半导体层18和栅极绝缘体层40形成金属-绝缘体-半导体(MIS)结构。
栅电极42的示例性材料可包含金属或金属化合物。栅电极42可形成为具有相同或不同组成的单层或多层。金属或金属化合物的示例性材料可包含例如但不限于：W、Au、Pd、Ti、Ta、Co、Ni、Pt、Mo、TiN、TaN、金属合金或其化合物或其它金属化合物。
响应于栅电极42的选定材料的功函数，栅电极42可提高经掺杂氮化物基半导体层16和18的导带能量，以便抑制对应区域处的2DEG密度。因为与孔144对准的栅电极42比氮化物基半导体层14的孔144宽，所以2DEG区中比孔144宽的区域可被耗尽。也就是说，比孔144宽的栅电极42用于确保当给定栅极偏置在阈值电压上处于大致零偏置或更低偏置时，半导体装置1A可以完全关闭。
因而，半导体装置1A可具有增强模式，当栅电极42在阈值电压上处于大致零偏置或更低偏置时，所述增强模式处于常关状态。当施加到栅电极42的电压低于阈值电压时，半导体装置1A处于反向操作，载流子将很难在栅电极42和源电极20或22之间流动。因此，载流子同样很难流动通过孔144，所以它处于断开状态。在反向操作中，掺杂势垒区142和氮化物基半导体层13可形成反向PN结，以便实现高击穿电压。
在图1A的示例性图示中，常关状态可通过一种不含凹陷过程的方式来实现，因此氮化物基半导体层16和18可在所述结构中水平扩展。本文中，短语“层在结构中水平扩展”意指氮化物基半导体层16和18中的每一个不含凹部结构。
就此而言，为了实现常关状态，实际上可以使用其它用于形成将2DEG区断开的特征的方式。一种实现将2DEG区断开的特征的方式是通过凹陷过程形成凹部结构，使得2DEG区不连续。对于凹陷过程，需要执行破坏步骤，例如蚀刻步骤。但是，蚀刻步骤可产生表面状态，因此它会降低半导体装置的性能。并且，蚀刻步骤的过程变化可导致良率变低。类似地，本公开的此类方式不含用于将2DEG区断开的植入过程。
漏电极44A安置在衬底10和氮化物基半导体层12上，漏电极44A连接到氮化物基半导体层12。漏电极44A可与氮化物基半导体层12接触。漏电极44A的材料可与源电极20和22的材料相同或类似。
图1B描绘根据本公开的一些实施例的在接通状态下操作的图1A的半导体装置1A。当施加到栅电极42的电压高于阈值电压时，2DEG区中在栅电极42正下方(即，在栅电极42和孔144之间)的区域可被恢复，因此从源电极20和22到孔144的载流子路径接通。因而，至少一个载流子流CF可从源电极20和22流动到孔144。然后，载流子流CF可穿过孔144并流动到漏电极44A。简单来说，在此类配置下，半导体装置1A的状态可在常开和常关之间切换，这由所施加的电压决定。
在图2A、图2B、图2C、图2D和图2E中示出半导体装置1A制造方法的不同阶段，如下文所描述。在下文中，沉积技术可包含例如但不限于：原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、金属有机CVD(MOCVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、等离子体辅助气相沉积、外延生长或其它合适的工艺。
参考图2A，提供衬底10。可通过使用沉积技术在衬底10之上依序形成氮化物基半导体层12和13。通过使用沉积技术在氮化物基半导体层13之上形成氮化物基半导体层14。在氮化物基半导体层14之上形成掩模层50。掩模层50具有用于暴露氮化物基半导体层14的一部分的开口。氮化物基半导体层14具有掺杂势垒区142。氮化物基半导体层14的掺杂势垒区142之间的区R从掩模层50暴露。可对氮化物基半导体层14的区R执行植入工艺，以便提高氮化物基半导体层14的区R的导电性。在植入工艺之后，氮化物基半导体层14的区R的导电性改进，以便在氮化物基半导体层14中形成孔144。
参考图2B，移除掩模层50，并且可在氮化物基半导体层14之上形成氮化物基半导体层16和18。氮化物基半导体层16和18之间可形成异质结。可在与异质结相邻处形成2DEG区。在氮化物基半导体层18上形成钝化层30。毯覆式钝化层30可向氮化物基半导体层18提供应力，2DEG区的2DEG密度可被增强。
参考图2C，钝化层30进行图案化以暴露氮化物基半导体层18的一部分，其中氮化物基半导体层18的所述部分与氮化物基半导体层14的孔144对准。执行钝化层30的图案化，使得钝化层30的中间被移除。在移除钝化层30的中间之后，施加到氮化物基半导体层18的中心区的应力消失，因此对应区处的2DEG区的2DEG密度减小。因此，对于2DEG区，非中心区处的2DEG密度增强，中心区处的2DEG密度没有增强。此外，处理所述结构，使得氮化物基半导体层12的顶表面暴露。可在氮化物基半导体层12的暴露顶表面上形成电极/层。
用于对钝化层30进行图案化的图案化可限定钝化层30的图案化的轮廓。在一些实施例中，执行钝化层30的图案化过程，使得钝化层30在氮化物基半导体层14上的垂直投影与氮化物基半导体层14中的孔144间隔开。在一些实施例中，执行钝化层30的图案化过程，使得氮化物基半导体层18的暴露部分的宽度大于氮化物基半导体层14中的孔144。在一些实施例中，执行钝化层30的图案化过程，使得氮化物基半导体层18和钝化层30可在氮化物基半导体层14中的孔144正上方共同形成沟槽306。
参考图2D，在沟槽306内形成栅极绝缘体层40。栅极绝缘体层40可形成为与氮化物基半导体层18接触。
参考图2E，在栅极绝缘体层40上形成栅电极42。选择栅电极42的材料，使得栅电极42可以提高氮化物基半导体层16和18的导带能量，且因此2DEG区在栅电极42下面具有2DEG密度被抑制的区域。之后，可形成源电极20和22，使其与氮化物基半导体层14接触。在形成漏电极以连接氮化物基半导体层12之后，可以得到图1A的结构。
图3是根据本公开的一些实施例的半导体装置1B的竖直横截面视图。半导体装置1B类似于参考图1A描述且说明的半导体装置1A，但漏电极44A替换为漏电极44B。
在本发明的实施例中，可以省略衬底10和氮化物基半导体层12。漏电极44A直接连接到氮化物基半导体层13。半导体装置1B的结构可通过使用临时衬底来获得。临时衬底可保持半导体装置1B的结构。在保持期间，衬底10和氮化物基半导体层12可从所述结构移除，然后可以形成漏电极44B。
选择和描述实施例是为了最佳地解释本公开的原理及其实际应用，使得所属领域的其他技术人员能够理解本公开的各种实施例，并且能够进行适合于预期的特定用途的各种修改。
如本文中所使用且不另外定义，术语“大体上(substantially/substantial)”、“大致”和“约”用于描述并考虑较小变化。当与事件或情形结合使用时，所述术语可涵盖事件或情形明确发生的情况以及事件或情形近似于发生的情况。例如，当结合数值使用时，所述术语可涵盖小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。术语“大体上共面”可指沿同一平面定位的在数微米内的两个表面，例如沿同一平面定位的在40μm内、30μm内、20μm内、10μm内或1μm内的两个表面。
如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含多个提及物。在描述一些实施例时，一个组件设置“在另一组件上或之上”可涵盖前者组件直接在后者组件上(例如，与后者组件物理接触)的情况，以及一个或多个中间组件定位在前者组件和后者组件之间的情况。
虽然已参考本公开的具体实施例描述并说明本公开，但这些描述和说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由所附权利要求书定义的本公开的真实精神和范围的情况下，进行各种改变及取代等效物。图示可能未必按比例绘制。归因于制造工艺和公差，本公开中的工艺再现与实际设备之间可能存在区别。此外，应理解，实际装置和层可能会偏离附图中的矩形层描绘，并且由于共形沉积、蚀刻等制造工艺，可能包含角、表面或边缘、圆角等。可能存在未具体说明的本公开的其它实施例。应将本说明书和图式视为说明性而非限制性的。可进行修改，以使特定情形、材料、物质组成、方法或工艺适宜于本公开的目标、精神和范围。所有此类修改都既定在所附权利要求书的范围内。虽然本文中公开的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本公开的教示的情况下将这些操作组合、细分或重新排序以形成等效方法。因此，除非在本文中具体指示，否则操作的次序和分组并非限制性的。

Claims (25)

1.一种氮化物基半导体装置，其特征在于，包括：
第一氮化物基半导体层，其包括至少两个掺杂势垒区，用于在所述掺杂势垒区之间限定孔；
第二氮化物基半导体层，其安置在第一氮化物基半导体层之上；
第三氮化物基半导体层，其安置在所述第二氮化物基半导体层上且其带隙高于所述第二氮化物基半导体层的带隙；
钝化层，其安置在所述第三氮化物基半导体层之上，其中所述钝化层在所述第一氮化物基半导体层上的垂直投影与所述孔间隔开；
栅极绝缘体层，其安置在所述第三氮化物基半导体层之上；以及
栅电极，其安置在所述栅极绝缘体层之上且与所述孔对准。
2.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述栅电极比所述孔宽。
3.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述第三氮化物基半导体层和所述钝化层共同形成容纳所述栅极绝缘体层和所述栅电极的沟槽。
4.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述栅极绝缘体层包裹所述沟槽中的所述栅电极的侧壁和底表面。
5.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述沟槽中的所述栅电极通过所述栅极绝缘体层与所述第三氮化物基半导体层和所述钝化层分隔开。
6.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述钝化层在所述第一氮化物基半导体层上的所述垂直投影与所述掺杂势垒区重叠。
7.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述钝化层在所述第一氮化物基半导体层上的所述垂直投影全部都在所述掺杂势垒区内。
8.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，进一步包括：
源电极，其安置在所述第一氮化物基半导体层之上且邻接所述第二和第三氮化物基半导体层和所述钝化层的侧壁。
9.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述钝化层具有分别位于所述掺杂势垒区正上方的第一部分和第二部分，且所述栅电极位于所述钝化层的所述第一和第二部分之间。
10.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述钝化层的所述第一部分到所述第二部分的距离大于所述孔的宽度。
11.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述第三氮化物基半导体层的厚度在约2nm到约4nm的范围内。
12.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述第三氮化物基半导体层包括AlGaN、InAlN、AlN或其组合。
13.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述钝化层包括AlGaN、AlN、Si或其组合。
14.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述栅极绝缘体层包括SiO2、SiN、HfO2或其组合。
15.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述钝化层和所述栅极绝缘体层包括彼此不同的材料。
16.一种氮化物基半导体装置制造方法，其特征在于，包括：
在第一氮化物基半导体层之上形成第二氮化物基半导体层；
在第二氮化物基半导体层之上形成第三氮化物基半导体层以在其间形成异质结；
在所述第三氮化物基半导体层上形成钝化层；
对所述钝化层进行图案化，以暴露所述第三氮化物基半导体层中与所述第一氮化物基半导体层的孔对准的部分；
在所述第三氮化物基半导体层的暴露部分上形成栅极绝缘体层；以及
在所述栅极绝缘体层上形成栅电极。
17.根据前述权利要求中任一项所述的方法，其特征在于，执行所述钝化层的图案化，使得所述钝化层在所述第一氮化物基半导体层上的垂直投影与所述第一氮化物基半导体层中的所述孔间隔开。
18.根据前述权利要求中任一项所述的方法，其特征在于，执行所述钝化层的图案化，使得所述第三氮化物基半导体层和所述钝化层在所述第一氮化物基半导体层中的所述孔正上方共同形成沟槽。
19.根据前述权利要求中任一项所述的方法，其特征在于，执行所述钝化层的图案化，使得所述第三氮化物基半导体层的暴露部分的宽度大于所述第一氮化物基半导体层中的所述孔。
20.根据前述权利要求中任一项所述的方法，其特征在于，所述第三氮化物基半导体层的厚度在约2nm到约4nm的范围内。
21.一种氮化物基半导体装置，其特征在于，包括：
第一氮化物基半导体层，其包括至少两个掺杂势垒区，用于在所述掺杂势垒区之间限定孔；
第二氮化物基半导体层，其安置在第一氮化物基半导体层之上；
第三氮化物基半导体层，其安置在所述第二氮化物基半导体层上且其带隙高于所述第二氮化物基半导体层的带隙；
钝化层，其安置在所述第三氮化物基半导体层之上以与所述第三氮化物基半导体层形成沟槽，其中所述沟槽与所述孔对准；
栅极绝缘体层，其安置在所述第三氮化物基半导体层之上所述沟槽内；以及
栅电极，其安置在所述栅极绝缘体层之上所述沟槽内。
22.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述栅极绝缘体层与由所述第三氮化物基半导体层和所述钝化层构造而成的轮廓共形。
23.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述栅极绝缘体层包裹所述沟槽中的所述栅电极的侧壁和底表面。
24.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述沟槽中的所述栅电极通过所述栅极绝缘体层与所述第三氮化物基半导体层和所述钝化层分隔开。
25.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述第三氮化物基半导体层的厚度在约2nm到约4nm的范围内。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115458597A (zh) * 2022-10-21 2022-12-09 英诺赛科(苏州)半导体有限公司 氮化物基半导体器件及其制造方法
CN115812253A (zh) * 2022-07-20 2023-03-17 英诺赛科（珠海）科技有限公司 氮化物基半导体器件及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102017160A (zh) * 2008-04-23 2011-04-13 特兰斯夫公司 增强模式ⅲ-n的hemt
US20140252370A1 (en) * 2013-03-05 2014-09-11 Seoul Semiconductor Co., Ltd. Nitride semiconductor device and method of manufacturing the same
CN105047707A (zh) * 2014-04-30 2015-11-11 台湾积体电路制造股份有限公司 用于hemt器件的侧壁钝化
US20180151681A1 (en) * 2016-11-28 2018-05-31 Infineon Technologies Austria Ag Normally Off HEMT with Self Aligned Gate Structure

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9299821B2 (en) * 2010-06-23 2016-03-29 Cornell University Gated III-V semiconductor structure and method
GB2556899B (en) * 2016-11-24 2020-09-16 Cambridge Entpr Ltd A gallium nitride transistor
TWI791888B (zh) * 2018-09-11 2023-02-11 美商美國亞德諾半導體公司 增強模式化合物半導體場效電晶體、半導體裝置、以及製造增強模式半導體裝置之方法
CN112289858A (zh) * 2019-07-22 2021-01-29 中国科学院苏州纳米技术与纳米仿生研究所 Ⅲ族氮化物增强型hemt器件及其制备方法
CN112447836A (zh) * 2019-08-30 2021-03-05 广东致能科技有限公司 一种具有高耐压能力的高电子迁移率晶体管

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102017160A (zh) * 2008-04-23 2011-04-13 特兰斯夫公司 增强模式ⅲ-n的hemt
US20140252370A1 (en) * 2013-03-05 2014-09-11 Seoul Semiconductor Co., Ltd. Nitride semiconductor device and method of manufacturing the same
CN105047707A (zh) * 2014-04-30 2015-11-11 台湾积体电路制造股份有限公司 用于hemt器件的侧壁钝化
CN111883589A (zh) * 2014-04-30 2020-11-03 台湾积体电路制造股份有限公司 用于hemt器件的侧壁钝化
US20180151681A1 (en) * 2016-11-28 2018-05-31 Infineon Technologies Austria Ag Normally Off HEMT with Self Aligned Gate Structure

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115812253A (zh) * 2022-07-20 2023-03-17 英诺赛科（珠海）科技有限公司 氮化物基半导体器件及其制造方法
CN115812253B (zh) * 2022-07-20 2024-01-12 英诺赛科（珠海）科技有限公司 氮化物基半导体器件及其制造方法
CN115458597A (zh) * 2022-10-21 2022-12-09 英诺赛科(苏州)半导体有限公司 氮化物基半导体器件及其制造方法
CN115458597B (zh) * 2022-10-21 2024-01-02 英诺赛科(苏州)半导体有限公司 氮化物基半导体器件及其制造方法

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