CN114175268A - 氮化物基半导体装置及其制造方法 - Google Patents

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Abstract

一种氮化物基半导体装置包含第一氮化物基半导体层和第二氮化物基半导体层、掺杂III‑V半导体层、栅极、源极电极和漏极电极。所述掺杂III‑V半导体层安置于所述第二氮化物基半导体层之上，且具有相对的第一侧壁，所述第一侧壁朝向所述掺杂III‑V半导体层的在侧壁之间的主体向内凹陷，以形成位于所述掺杂III‑V半导体层的底部处的弯曲轮廓。所述栅极电极安置于所述掺杂III‑V半导体层上方。所述源极电极和所述漏极电极安置于所述第二氮化物基半导体层上方。所述栅极电极位于所述源极电极与所述漏极电极之间。

Description

氮化物基半导体装置及其制造方法
技术领域
本发明总体上涉及一种氮化物基半导体装置。更确切地说，本发明涉及一种具有掺杂III-V半导体层的氮化物基半导体装置，所述掺杂III-V半导体层具有弯曲轮廓。
背景技术
近年来，关于高电子迁移率晶体管(HHMT)的深入研究已经非常普遍，尤其是对于高功率切换和高频率应用。III族氮化物基HEMT利用具有不同带隙的两种材料之间的异质结界面来形成量子阱类结构，所述量子阱类结构容纳二维电子气体(2DEG)区，从而满足高功率/频率装置的需求。除了HEMT之外，具有异质结构的装置的实例进一步包含异质结双极晶体管(HBT)、异质结场效应晶体管(HFET)和调制掺杂FET(MODFET)。
发明内容
根据本公开的一个方面，提供一种氮化物基半导体装置。氮化物基半导体装置包含第一氮化物基半导体层、第二氮化物基半导体层、掺杂III-V半导体层、栅极电极、源极电极和漏极电极。第二氮化物基半导体层安置于第一氮化物基半导体层上，且第二氮化物基半导体层的带隙大于第一氮化物基半导体层的带隙。掺杂III-V半导体层安置于第二氮化物基半导体层之上，且具有相对的第一侧壁，所述第一侧壁朝向掺杂III-V半导体层的在侧壁之间的主体向内凹陷，以形成位于掺杂III-V半导体层的底部处的弯曲轮廓。栅极电极安置于掺杂III-V半导体层上方。源极电极和漏极电极安置于第二氮化物基半导体层上方。栅极电极位于源极电极与漏极电极之间。
根据本公开的一个方面，提供一种氮化物基半导体装置。氮化物基半导体装置包含第一氮化物基半导体层、第二氮化物基半导体层、掺杂III-V半导体层、栅极电极、源极电极和漏极电极。第二氮化物基半导体层安置于第一氮化物基半导体层上，且第二氮化物基半导体层的带隙大于第一氮化物基半导体层的带隙。掺杂III-V半导体层安置于第二氮化物基半导体层之上，且具有相对的凹陷侧壁，使得掺杂III-V半导体层具有沿着竖直方向先从宽到窄然后从窄到宽的轮廓。栅极电极安置于掺杂III-V半导体层上方。源极电极和漏极电极安置于第二氮化物基半导体层上方。栅极电极位于源极电极与漏极电极之间。
根据本公开的一个方面，提供一种用于制造半导体装置的方法。所述方法包含如下步骤。第一氮化物基半导体层形成于衬底上。第二氮化物基半导体层形成于第一氮化物基半导体层上。毯覆式掺杂III-V半导体层形成于第二氮化物基半导体层上。掩模层形成于毯覆式掺杂III-V半导体层上，其中毯覆式掺杂III-V半导体层的部分从掩模层暴露。移除毯覆式掺杂III-V半导体层的暴露部分以形成具有突出部分的中间掺杂III-V半导体层。形成顶盖层以覆盖中间掺杂III-V半导体层的突出部分，其中中间掺杂III-V半导体层的部分暴露。中间掺杂III-V半导体层的暴露部分经热分解以形成覆盖有覆盖层的中间掺杂III-V半导体层。从中间掺杂III-V半导体层移除顶盖层。
通过应用以上配置，栅极电极下的掺杂III-V半导体层的轮廓被设计为弯曲轮廓，因此栅极泄漏电流路径的长度可以增加。因而，可增加前述栅极泄漏电流路径的等效电阻，由此减小栅极泄漏电流。因此，本公开的半导体装置可具有良好的电气性能。
附图说明
当结合附图阅读时，从以下详细描述容易地理解本公开的各方面。应注意，各种特征可不按比例绘制。也就是说，为了论述的清楚起见，各种特征的尺寸可任意增大或减小。下文中参看图式更详细描述本公开的实施例，在图式中：
图1A是根据本公开的一些实施例的半导体装置的竖直横截面视图；
图1B是图1A中的区B的放大竖直横截面视图；
图2A、图2B、图2C、图2D和图2E展示根据本公开的一些实施例的用于制造氮化物基半导体装置的方法的不同阶段；
图3是根据本公开的一些实施例的半导体装置的竖直横截面视图；
图4是根据本公开的一些实施例的半导体装置的竖直横截面视图；
图5是根据本公开的一些实施例的半导体装置的竖直横截面视图；以及
图6是根据本公开的一些实施例的半导体装置的竖直横截面视图。
具体实施方式
在所有附图和详细描述中使用共同参考标号来指示相同或类似组件。根据结合附图作出的以下详细描述将容易理解本公开的实施例。
相对于某一组件或组件群组，或者组件或组件群组的某一平面，为相关联图中所展示的组件的定向指定空间描述，例如“上方”、“上”、“下方”、“向上”、“左”、“右”、“向下”、“顶部”、“底部”、“竖直”、“水平”、“侧面”、“较高”、“较低”、“上部”、“之上”、“之下”等等。应理解，本文中所使用的空间描述仅出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置，前提为本公开的实施例的优点是不会因此类布置而有所偏差。
此外，应注意，在实际装置中，由于装置制造条件，描绘为近似矩形的各种结构的实际形状可能是弯曲的、具有圆形边缘、具有稍微不均匀的厚度等等。使用直线和直角只是为了方便表示层和特征。
在以下描述中，半导体装置/裸片/封装、其制造方法等被阐述为优选实例。所属领域的技术人员将显而易见，可在不脱离本公开的范围和精神的情况下作出修改，包含添加和/或替代。可省略特定细节以免使本公开模糊不清；然而，编写本公开是为了使所属领域的技术人员能够在不进行不当实验的情况下实践本文中的教示。
图1A是根据本公开的一些实施例的半导体装置1A的竖直横截面视图。半导体装置1A包含衬底10、缓冲层12、氮化物基半导体层14和16、掺杂III-V半导体层20A、栅极电极30A、钝化层40、电极42和44以及钝化层46。
衬底10可为半导体衬底。衬底10的示例性材料可包含例如但不限于Si、SiGe、SiC、砷化镓、p掺杂的Si、n掺杂的Si、蓝宝石、绝缘体上半导体(例如绝缘体上硅(SOI))或其它合适的衬底材料。在一些实施例中，衬底10可包含例如但不限于III族元素、IV族元素、V族元素或其组合(例如，III-V化合物)。在其它实施例中，衬底10可包含例如但不限于一个或多个其它特征，例如掺杂区、埋层、外延(epi)层或其组合。
缓冲层12可安置于衬底10上/之上/上方。缓冲层12可安置于衬底10与氮化物基半导体层14之间。缓冲层12可配置成减小衬底10与氮化物基半导体层14之间的晶格和热失配，由此解决因失配/差异而导致的缺陷。缓冲层12可包含III-V化合物。III-V化合物可包含例如但不限于铝、镓、铟、氮或其组合。因此，缓冲层12的示例性材料可进一步包含例如但不限于GaN、AlN、AlGaN、InAlGaN或其组合。
在一些实施例中，半导体装置1A可进一步包含成核层(图中未展示)。成核层可形成于衬底10与缓冲层12之间。成核层可配置成提供过渡以适应衬底10与缓冲层的III-氮化物层之间的失配/差异。成核层的示例性材料可包含例如但不限于AlN或其合金中的任一个。
氮化物基半导体层14安置于缓冲层12上/之上/上方。氮化物基半导体层16安置于氮化物基半导体层14上/之上/上方。氮化物基半导体层14的示例性材料可包含例如但不限于氮化物或III-V族化合物，例如GaN、AlN、InN、InxAlyGa(1-x-y)N(其中x+y≤1)、AlxGa(1-x)N(其中x≤1)。氮化物基半导体层16的示例性材料可包含例如但不限于氮化物或III-V族化合物，例如GaN、AlN、InN、InxAlyGa(1-x-y)N(其中x+y≤1)、AlxGa(1-x)N(其中x≤1)。
选择氮化物基半导体层14和16的示例性材料以使得氮化物基半导体层16的带隙(即，禁带宽度)大于/高于氮化物基半导体层14的带隙，这会使其电子亲和势彼此不同并且在其间形成异质结。举例来说，当氮化物基半导体层14是具有约3.4eV的带隙的未掺杂GaN层时，且氮化物基半导体层16可选择为具有约4.0eV的带隙的AlGaN层。因而，氮化物基半导体层14和16可分别充当沟道层和势垒层。在沟道层与势垒层之间的接合界面处产生三角阱势，使得电子在三角阱中积聚，由此邻近于异质结而产生二维电子气体(2DEG)区。因此，半导体装置1A可包含至少一个GaN基高电子迁移率晶体管(HEMT)。
掺杂III-V半导体层20A安置于氮化物基半导体层16上/之上/上方。栅极电极30A安置于掺杂III-V半导体层20A上/之上/上方。栅极电极30A与掺杂III-V半导体层20A接触。掺杂III-V半导体层20A安置/包夹于氮化物基半导体层16与栅极电极30A之间。
在图1A的示例性图示中，半导体装置1A是增强模式装置，其在栅极电极30A处于约零偏压下时处于常关状态。确切地说，掺杂III-V半导体层20A可与氮化物基半导体层14产生至少一个p-n结以耗尽2DEG区，使得2DEG区的对应于在栅极电极30A下方的位置的区域具有与2DEG区的其余部分不同的特性(例如，不同电子浓度)，且因此被阻挡。
由于此机制，半导体装置1A具有常关特性。换句话说，当没有电压应用于栅极电极30A或应用于栅极电极30A的电压小于阈值电压(即，在栅极电极30A下方形成反型层所需的最小电压)时，2DEG区的在栅极电极30A下方的区域保持受阻挡，且因此无电流从中流过。
栅极电极30A可充当用于半导体装置1A的GaN基HEMT的栅极。在栅极的操作期间，当正偏压电压应用于栅极时，可在栅极的边缘处产生相对较高的电场，以便形成泄漏电流。泄漏电流可沿着包含栅极的边缘和底层III-V半导体层的路径流动到势垒层。泄漏电流问题可由位于掺杂III-V半导体层20A的侧壁/表面上的表面状态产生。为了解决此类事件，掺杂III-V半导体层20A可经形成以具有凹陷侧壁，其可显著延长潜在泄漏电流路径。因而，路径的等效电阻可增加，使得泄漏电流减小或受到抑制。
参看图1A和图1B，其中图1B为图1A中的区B的放大竖直横截面视图。确切地说，掺杂III-V半导体层20A具有主体201A和侧壁202A、203A、204A和205A。此外，掺杂III-V半导体层20A具有顶部表面206A和底部表面207A，所述顶部表面和底部表面为相对于氮化物基半导体层16的相对的水平表面。
主体201A位于侧壁202A与侧壁203A之间。侧壁202A与侧壁203A相对。侧壁202A和203A分别面向电极42和44。侧壁202A和203A连接到氮化物基半导体层16。掺杂III-V半导体层20A的底部表面207A水平地连接侧壁202A和203A。
侧壁202A和203A朝向掺杂III-V半导体层20A的在侧壁202A与侧壁203A之间的主体201A向内凹陷，以便形成位于掺杂III-V半导体层20A的底部处的弯曲轮廓。沿着竖直方向，由凹陷侧壁202A和203A构成的弯曲轮廓先从宽到窄，然后从窄到宽。
主体201A位于侧壁204A与侧壁205A之间。侧壁204A与侧壁205A相对，且侧壁204A和205A分别面向电极42和44。侧壁204A位于侧壁202A上，且侧壁205A位于侧壁203A上。掺杂III-V半导体层20A的顶部表面206A水平地连接侧壁204A和205A。
侧壁202A连接到掺杂III-V半导体层20A的侧壁204A和底部表面207A。侧壁203A连接到掺杂III-V半导体层20A的侧壁205A和底部表面207A。侧壁204A连接到掺杂III-V半导体层20A的侧壁202A和顶部表面206A。侧壁205A连接到掺杂III-V半导体层20A的侧壁203A和顶部表面206A。
侧壁202A和203A比侧壁204A和205A更弯曲。侧壁204A和205A基本上是笔直的侧壁。在一些实施例中，侧壁204A和205A两者形成位于掺杂III-V半导体层20A的顶部处的直线轮廓(或弯曲轮廓)。因而，侧壁202A与侧壁203A之间的距离小于侧壁204A与侧壁205A之间的距离。侧壁202A与侧壁203A之间的最短距离小于掺杂III-V半导体层20A的底部表面207A的宽度。
因此，潜在泄漏电流路径可由凹陷侧壁202A和203A延长，由此增加路径的等效电阻。与具有完全笔直的侧壁的掺杂III-V半导体层相比，在掺杂III-V半导体层20A的边缘处的泄漏电流减小或受到抑制。
保持侧壁204A和205A笔直的原因中的一个是考虑到良品率。确切地说，出于保护或电隔离的目的，电介质层可经形成以覆盖栅极和底层半导体层。一旦底层半导体层在边缘处具有宽区域凹槽，则可能会发生电介质材料不完全填充到凹槽中，从而使良品率降低。
另一个原因涉及用于形成凹陷侧壁202A和203A的轮廓的任选地选定工艺。在一些实施例中，任选地选定工艺包含热处理工艺。通过使用热处理工艺，除了实现凹陷侧壁202A和203A的轮廓之外，其还可避免将表面状态(或阱)引入到掺杂III-V半导体层20A的表面。
在此方面，对于形成为层的元件，形成中的步骤中的一个将蚀刻工艺应用到用于确定位置和尺寸的毯覆层，所述步骤被称作图案化工艺。然而，蚀刻工艺的应用将表面状态引入到所形成的层的侧表面。表面状态可产生泄漏电流且因此限制半导体装置的性能。因此，至少出于缓解如前述的负面影响的目的，可任选地选择热处理工艺以修改在栅极电极30A正下方的掺杂III-V半导体层20A的形态。
在热处理工艺期间，由于热分解而移除掺杂III-V半导体层20A的过量部分。选择热处理工艺，因此可避免损坏不同于掺杂III-V半导体层20A的元件层。举例来说，氮化物基半导体层16的热分解速率小于掺杂III-V半导体层20A的热分解速率，因此其可避免在热处理工艺期间极大地影响氮化物基半导体层16。
在一些实施例中，氮化物基半导体层16的表面粗糙度可因热处理工艺而改变。氮化物基半导体层16具有区R1和区R2。区R1与掺杂III-V半导体层20A接触。区R2不在掺杂III-V半导体层20A的覆盖范围之内。在热处理工艺期间，氮化物基半导体层16的区R1由于掺杂III-V半导体层20A的保护而几乎不受影响。在热处理工艺期间，将热分解极小比例的氮化物基半导体层16的区R2。因而，区R1和R2可具有不同表面粗糙度。确切地说，区R2的表面粗糙度可大于区R1的表面粗糙度。此类不同可充当热处理工艺应用于结构的证据。
掺杂III-V半导体层20A可为p型掺杂的III-V半导体层。掺杂III-V半导体层20A的示例性材料可包含例如但不限于p掺杂III-V族氮化物半导体材料，例如p型GaN、p型AlGaN、p型InN、p型AlInN、p型InGaN、p型AlInGaN，或其组合。在一些实施例中，通过使用例如Be、Zn、Cd和Mg的p型杂质来获得p掺杂材料。在一些实施例中，氮化物基半导体层14包含未掺杂GaN，且氮化物基半导体层16包含AlGaN，而掺杂III-V半导体层20A是p型GaN层，其可使底层带结构向上弯曲并耗尽2DEG区的对应区域，从而将半导体装置1A置于断开状态。
栅极电极30A的示例性材料可包含金属或金属化合物。栅极电极30A可形成为单个层，或者形成为具有相同或不同组成的多个层。金属或金属化合物的示例性材料可包含例如但不限于W、Au、Pd、Ti、Ta、Co、Ni、Pt、Mo、TiN、TaN、其金属合金或化合物或其它金属化合物。
再次参看图1A，钝化层40可安置于氮化物基半导体层16、掺杂III-V半导体层20A和栅极电极30A上/之上/上方。钝化层40可与掺杂III-V半导体层20A和栅极电极30A共形，以便在氮化物基半导体层16上方形成突出部分。钝化层40包含接触孔CH。钝化层40的突出部分可覆盖掺杂III-V半导体层20A和栅极电极30A。钝化层40的材料可包含例如但不限于电介质材料。举例来说，钝化层40可包含SiNx(例如，Si3N4)、SiOx、Si3N4、SiON、SiC、SiBN、SiCBN、氧化物、氮化物、氧化物、氮化物、等离子体增强氧化物(PEOX)、四乙氧基硅烷正缩写(TEOS)或其组合。
在一些实施例中，电极42可充当源极电极。在一些实施例中，电极42可充当漏极电极。在一些实施例中，电极44可充当源极电极。在一些实施例中，电极44可充当漏极电极。电极42和44的作用取决于装置设计。
电极42和44安置于氮化物基半导体层16上/之上/上方。电极42和44与氮化物基半导体层16接触。电极42和44与氮化物基半导体层16接触。电极42和44可延伸通过钝化层40的接触孔CH，以与氮化物基半导体层16接触。电极42和44中的每一个可通过接触孔CH穿透钝化层40，以与氮化物基半导体层16接触。
栅极电极30A位于电极42与电极44之间。与电极44相比，电极42更接近栅极电极30A和掺杂III-V半导体层20A。也就是说，电极42和44可被布置成关于栅极电极30A和掺杂III-V半导体层20A不对称。在一些实施例中，电极42和44可被布置成关于栅极电极30A和掺杂III-V半导体层20A对称。所述布置取决于不同电学特性要求。
在一些实施例中，电极42和44可包含例如但不限于金属、合金、掺杂半导体材料(例如掺杂结晶硅)、例如硅化物和氮化物的化合物、其它导体材料或其组合。电极42和44的示例性材料可包含例如但不限于Ti、AlSi、TiN或其组合。电极42和44可为单个层，或者形成为具有相同或不同组成的多个层。在一些实施例中，电极42和44与氮化物基半导体层16形成欧姆接触。欧姆接触可通过将Ti、Al或其它合适的材料应用于电极42和44来实现。在一些实施例中，电极42和44中的每一个由至少一个共形层和导电填充物形成。共形层可包覆导电填充物。共形层的示例性材料例如但不限于Ti、Ta、TiN、Al、Au、AlSi、Ni、Pt，或其组合。导电填充物的示例性材料可包含例如但不限于AlSi、AlCu或其组合。
钝化层46可安置于电极42和44、氮化物基半导体层16和钝化层40上/之上/上方。钝化层46填充到掺杂III-V半导体层20A的凹陷侧壁202A和203A中。钝化层46的材料可包含例如但不限于电介质材料。钝化层46可充当平面化层，其具有用以支撑其它层/元件的水平顶部表面。在一些实施例中，钝化层46可形成为较厚，且对钝化层46执行例如化学机械抛光(CMP)工艺的平面化工艺以移除过量部分，由此形成水平顶部表面。钝化层46的示例性材料可与钝化层40的示例性材料相同或类似。
用于制造半导体装置1A的方法的不同阶段展示于图2A、图2B、图2C、图2D和图2E中，如下文所描述。在下文中，沉积技术可包含例如但不限于原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、金属有机CVD(MOCVD)、等离子体增强型CVD(PECVD)、低压CVD(LPCVD)、等离子体辅助气相沉积、外延生长或其它合适的工艺。
参看图2A，可通过使用上述沉积技术在衬底10上/之上/上方形成缓冲层12。通过使用上述沉积技术可在缓冲层12上/之上/上方形成氮化物基半导体层14。通过使用上述沉积技术可在氮化物基半导体层14上/之上/上方形成氮化物基半导体层16。在氮化物基半导体层16上/之上/上方形成毯覆式掺杂氮化物基半导体层50。
参看图2B，掩模层ML形成于毯覆式掺杂III-V半导体层50上，其中毯覆式掺杂III-V半导体层50的部分从掩模层ML暴露。对毯覆式掺杂氮化物基半导体层50执行干式蚀刻工艺。由此移除毯覆式掺杂III-V半导体层50的暴露部分的至少一部分，且因此使毯覆式掺杂III-V半导体层50薄化以形成具有突出部分的中间掺杂III-V半导体层52。在一些实施例中，使用阻挡层将毯覆式掺杂III-V半导体层50薄化，然后在干式蚀刻工艺之后将阻挡层移除。在一些实施例中，阻挡层可定位在毯覆式掺杂III-V半导体层50中，以限定中间掺杂III-V半导体层52的所要厚度。
参看图2C，移除掩模层ML。形成顶盖层CL以覆盖中间掺杂III-V半导体层52的突出部分，其中中间掺杂III-V半导体层52的部分从顶盖层CL暴露。顶盖层CL可充当中间掺杂III-V半导体层52的突出部分的保护/覆盖层。顶盖层CL的示例性材料可包含例如但不限于SiO2、SiN或其组合。
参看图2D，对图2C中的所得结构执行热处理工艺。因此，中间掺杂III-V半导体层52的暴露部分可经热分解以形成覆盖有顶盖层CL的掺杂III-V半导体层20A。
图2D的阶段是用来限定掺杂III-V半导体层20A的形态，同时保持其它元件层不受损坏，这是因为温度范围可以任意选择。因此，热处理工艺的温度范围是根据结构中的材料特性选择的。
举例来说，中间掺杂III-V半导体层52的材料可选择为p型GaN，氮化物基半导体层16的材料可选择为AlGaN，且顶盖层CL的材料可选择为SiO2。在一些实施例中，可基于材料特性将热处理工艺的温度范围选择为在约900℃到约1100℃的范围内。
在此类加热温度范围中，p-GaN层的热分解速率比AlGaN层的热分解速率大得多，使得AlGaN层受到的热分解影响可忽略不计。由于顶盖层CL提供的保护，由顶盖层CL覆盖/保护的中间掺杂III-V半导体层52的一部分难以热分解，且顶盖层CL的边缘下方的底部部分在其热分解期间水平地分解。
因而，在加热过程之后，p-GaN层的多余部分将热分解成镓(Ga)和氮。氮化物基半导体层16(例如，势垒层)难以热分解/损坏。应注意，残留的镓可以通过清洁溶液轻易地去除，且在加热过程之后，氮化物基半导体层16的质量可保持不变。
至于用于确定III-V半导体层的轮廓的工艺，可以应用蚀刻工艺，包含反应性离子蚀刻(RIE)工艺、电子回旋共振等离子体(ECR)工艺或电感耦合等离子体(ICP)工艺。然而，干式蚀刻工艺会向目标层(例如，氮化物基半导体层16)引入额外的损坏。干式蚀刻工艺的采用将在目标层的表面上引入额外元素，且因此使装置的电气性能和可靠性下降，例如引入硼离子(B+)、氟离子(F-)或氯离子(Cl-)，这可使装置的电气性能和可靠性下降。
相比而言，半导体装置1A的制造方法应用热分解工艺而非干式蚀刻工艺来最终确定掺杂III-V半导体层20A的轮廓。此类工艺将使得氮化物基半导体层16免于被额外元素损坏和污染，并且可维持/保持氮化物基半导体层16的质量。
参看图2E，从掺杂III-V半导体层20A移除顶盖层CL。此后，可形成栅极电极30A、钝化层40、电极42和44以及钝化层46，从而获得如图1A中所展示的半导体装置1A的配置。
图3是根据本公开的一些实施例的半导体装置1B的竖直横截面视图。半导体装置1B类似于如参考图1A和图1B所描述和说明的半导体装置1A，不同之处在于半导体装置1A的掺杂III-V半导体层20A替换为掺杂III-V半导体层20B。在本实施例中，如图3的示例性图示中所展示，侧壁202B和203B关于掺杂III-V半导体层20B的主体201B不对称。侧壁202B和203B具有不同的凹陷深度。侧壁203B的凹陷深度大于侧壁202B的凹陷深度。因而，沿着侧壁203B的泄漏电流路径被进一步延长。此类差异对应于在工作期间将高电压施加到电极44的操作。侧壁203A处发生的泄漏电流可能强于侧壁204A处的泄漏电流，因此侧壁204A可具有更深的凹槽以缓解泄漏电流问题。
图4是根据本公开的一些实施例的半导体装置1C的竖直横截面视图。半导体装置1B类似于如参考图1A和图1B所描述和说明的半导体装置1A，不同之处在于半导体装置1A的掺杂III-V半导体层20A替换为掺杂III-V半导体层20C。在本实施例中，如图4的示例性图示中所展示，掺杂III-V半导体层20A进一步具有相对的水平表面208C和209C。水平表面208C位于侧壁202C与侧壁204C之间。水平表面208C连接侧壁202C和204C。水平表面209C位于侧壁203C与侧壁205C之间。水平表面209C连接侧壁203C和205C。
通过水平表面208C和209C，掺杂III-V半导体层20C可形成为具有台阶形轮廓。台阶形轮廓可适应钝化层40的形成。确切地说，在钝化层40的沉积期间，掺杂III-V半导体层20C的台阶形轮廓的至少一个角可进一步承受来自钝化层40的应力，从而避免钝化层40的变形。
为了获得半导体装置1C，在制造过程中，热处理工艺可在图2D之前终止。举例来说，如图2D中所展示，在顶盖层CL的边缘下方的掺杂III-V半导体层20A的底部部分水平分解之前，可终止热处理工艺。
图5是根据本公开的一些实施例的半导体装置100D的竖直横截面视图。半导体装置1D类似于如参考图1A和图1B所描述和说明的半导体装置1A，不同之处在于半导体装置1A的栅极电极30A替换为栅极电极30D。在本实施例中，如图5的示例性图示中所展示，栅极电极30D的至少一部分位于钝化层40上/之上/上方。栅极电极30D的至少一部分覆盖钝化层40的顶部表面。栅极电极30D的至少一部分沿着钝化层40的内侧表面延伸以与掺杂III-V半导体层20D接触。在制造过程中，将钝化层40的形成引入到在栅极电极30D的形成之前的阶段中。因此，可通过在栅极电极30A形成之前在钝化层40中形成开口来限定栅极通路(gateaccess)，这可适应不同工艺要求。
图6是根据本公开的一些实施例的半导体装置1E的竖直横截面视图。半导体装置1E类似于如参考图5所描述和说明的半导体装置1D，不同之处在于图5中的掺杂III-V半导体层20D替换为掺杂III-V半导体层20E。在本实施例中，如图6的示例性图示中所展示，掺杂III-V半导体层20E可应用与图4中的掺杂III-V半导体层20C相同的配置。
在半导体装置1B、1C、1D和1E中，掺杂III-V半导体层的弯曲轮廓可与不同装置结构/设计兼容。
基于以上描述，在本公开的当前实施例中，栅极电极下的掺杂III-V半导体层具有沿着竖直方向先从宽到窄然后从窄到宽的轮廓，且因此可增加栅极泄漏电流路径的长度。因而，可增加前述路径的等效电阻，由此减小栅极泄漏电流。因此，本公开的半导体装置可具有良好的电气性能。
此外，通过在适当的加热温度下加热掺杂III-V半导体层，可通过对掺杂III-V半导体层进行热分解而非应用干式蚀刻工艺来实现所述掺杂III-V半导体层的最终弯曲轮廓。因此，可避免异物污染和过度损坏，并且因此掺杂III-V半导体层可具有良好的质量。
选择和描述实施例是为了最好地解释本发明的原理及其实际应用，由此使得所属领域的其他技术人员能够理解本发明的各种实施例以及具有适合于所预期的特定用途的各种修改。
如本文中所使用且不另外定义，术语“基本上”、“大体上”、“近似”和“约”用于描述并考虑较小变化。当与事件或情形结合使用时，所述术语可涵盖事件或情形明确发生的情况以及事件或情形近似于发生的情况。举例来说，当结合数值使用时，术语可涵盖小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。术语“大体上共面”可指沿同一平面定位的在数微米内的两个表面，例如沿同一平面定位的在40μm内、30μm内、20μm内、10μm内或1μm内的两个表面。
如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含多个提及物。在一些实施例的描述中，提供于另一组件“上”或“之上”的组件可涵盖前一组件直接在后一组件上(例如，与后一组件物理接触)的情况，以及一或多个中间组件位于前一组件与后一组件之间的情况。
虽然已参考本公开的具体实施例描述且说明本公开，但这些描述和说明并非限制性的。所属领域的技术人员应理解，在不脱离如由所附权利要求书定义的本公开的真实精神和范围的情况下，可作出各种改变且可取代等效物。所述说明可能未必按比例绘制。由于制造过程和公差，本公开中的工艺再现与实际设备之间可能存在区别。此外，应了解，实际装置和层可能相对于图式的矩形层描绘存在偏差，且可能由于例如保形沉积、蚀刻等制造工艺而包含角表面或边缘、圆角等等。可存在未特别说明的本公开的其它实施例。应将本说明书和图式视为说明性而非限制性的。可进行修改，以使特定情形、材料、物质组成、方法或工艺适应本公开的目标、精神和范围。所有此类修改都既定在所附权利要求书的范围内。虽然本文中公开的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非在本文中特定指示，否则操作的次序和分组并非限制性的。

Claims (25)

1.一种氮化物基半导体装置，其特征在于，包括：
第一氮化物基半导体层；
第二氮化物基半导体层，其安置于所述第一氮化物基半导体层上，且所述第二氮化物基半导体层的带隙大于所述第一氮化物基半导体层的带隙；
掺杂III-V半导体层，其安置于所述第二氮化物基半导体层之上，且具有相对的第一侧壁，所述第一侧壁朝向所述掺杂III-V半导体层的在所述第一侧壁之间的主体向内凹陷，以形成位于所述掺杂III-V半导体层的底部处的弯曲轮廓；
栅极电极，其安置于所述掺杂III-V半导体层上方；以及
源极电极和漏极电极，其安置于所述第二氮化物基半导体层上方，其中所述栅极电极位于所述源极电极与所述漏极电极之间。
2.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述掺杂III-V半导体层在所述弯曲轮廓上具有直线轮廓。
3.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述掺杂III-V半导体层的凹陷的第一侧壁连接到所述第二氮化物基半导体层。
4.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述掺杂III-V半导体层进一步具有分别位于所述第一侧壁上且连接到所述第一侧壁的相对的第二侧壁，且所述第一侧壁之间的距离小于所述第二侧壁之间的距离。
5.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述第一侧壁比所述第二侧壁更弯曲。
6.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述掺杂III-V半导体层进一步具有分别位于所述第一侧壁之上的相对的第二侧壁，且所述第一侧壁之间的距离大于所述第二侧壁之间的距离。
7.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述掺杂III-V半导体层进一步具有将所述第一侧壁连接到所述第二侧壁的相对的水平表面。
8.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述第一侧壁之间的最短距离小于所述掺杂III-V半导体层的底部表面的宽度。
9.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述第二氮化物基半导体层具有与所述掺杂III-V半导体层接触的第一区和不在所述掺杂III-V半导体层的覆盖范围之内的第二区，且所述第一区和所述第二区具有不同表面粗糙度。
10.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述第一侧壁具有不同凹陷深度。
11.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，进一步包括安置于所述第二氮化物基半导体层上方且填充到所述凹陷的第一侧壁中的钝化层。
12.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述栅极电极位于所述钝化层之上。
13.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述栅极电极沿着所述钝化层的侧表面延伸以与所述掺杂III-V半导体层接触。
14.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述第一侧壁关于所述掺杂III-V半导体层的所述主体不对称。
15.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述源极电极比所述漏极电极更接近所述掺杂III-V半导体层。
16.一种用于制造半导体装置的方法，其特征在于，包括：
在衬底上形成第一氮化物基半导体层；
在所述第一氮化物基半导体层上形成第二氮化物基半导体层；
在所述第二氮化物基半导体层上形成毯覆式掺杂III-V半导体层；
在所述毯覆式掺杂III-V半导体层上形成掩模层，其中所述毯覆式掺杂III-V半导体层的部分从所述掩模层暴露；
移除所述毯覆式掺杂III-V半导体层的暴露部分以形成具有突出部分的中间掺杂III-V半导体层；
形成顶盖层以覆盖所述中间掺杂III-V半导体层的所述突出部分，其中所述中间掺杂III-V半导体层的部分暴露；
热分解所述中间掺杂III-V半导体层的所述暴露部分，以形成覆盖有所述顶盖层的中间掺杂III-V半导体层；以及
从所述中间掺杂III-V半导体层移除所述顶盖层。
17.根据前述权利要求中任一项所述的方法，其特征在于，执行移除所述毯覆式掺杂III-V半导体层的所述暴露部分，使得所述毯覆式掺杂III-V半导体层薄化。
18.根据前述权利要求中任一项所述的方法，其特征在于，热分解在900℃到1100℃的温度范围内执行。
19.根据前述权利要求中任一项所述的方法，其特征在于，所述中间掺杂III-V半导体层具有在所述顶盖层下方且在热分解期间水平地分解的部分。
20.根据前述权利要求中任一项所述的方法，其特征在于，移除所述毯覆式掺杂III-V半导体层的所述暴露部分通过使用干式蚀刻工艺来执行。
21.一种氮化物基半导体装置，其特征在于，包括：
第一氮化物基半导体层；
第二氮化物基半导体层，其安置于所述第一氮化物基半导体层上，且所述第二氮化物基半导体层的带隙大于所述第一氮化物基半导体层的带隙；
掺杂III-V半导体层，其安置于所述第二氮化物基半导体层之上，且具有相对的凹陷侧壁，使得所述掺杂III-V半导体层具有沿着竖直方向先从宽到窄然后从窄到宽的轮廓；
栅极电极，其安置于所述掺杂III-V半导体层上方；以及
源极电极和漏极电极，其安置于所述第二氮化物基半导体层上方，其中所述栅极电极位于所述源极电极与所述漏极电极之间。
22.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述掺杂III-V半导体层的所述凹陷侧壁连接到所述第二氮化物基半导体层。
23.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述凹陷侧壁之间的最短距离小于所述掺杂III-V半导体层的底部表面的宽度。
24.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述凹陷侧壁具有不同凹陷深度。
25.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述源极电极比所述漏极电极更接近所述掺杂III-V半导体层。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115812253A (zh) * 2022-07-20 2023-03-17 英诺赛科（珠海）科技有限公司 氮化物基半导体器件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150318387A1 (en) * 2014-04-30 2015-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Sidewall Passivation for HEMT Devices
EP3651205A1 (en) * 2018-11-07 2020-05-13 Infineon Technologies Austria AG Semiconductor device and method
CN112786700A (zh) * 2020-04-30 2021-05-11 英诺赛科(苏州)半导体有限公司 半导体器件

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101882997B1 (ko) * 2011-09-30 2018-07-30 삼성전기주식회사 질화물 반도체 소자 및 그 제조방법
US9633920B2 (en) * 2015-02-12 2017-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Low damage passivation layer for III-V based devices
US10998434B2 (en) * 2017-12-22 2021-05-04 Vanguard International Semiconductor Corporation Semiconductor device and method for forming the same
CN113875019A (zh) * 2020-04-30 2021-12-31 英诺赛科(苏州)半导体有限公司 半导体器件以及制造半导体器件的方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150318387A1 (en) * 2014-04-30 2015-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Sidewall Passivation for HEMT Devices
EP3651205A1 (en) * 2018-11-07 2020-05-13 Infineon Technologies Austria AG Semiconductor device and method
CN112786700A (zh) * 2020-04-30 2021-05-11 英诺赛科(苏州)半导体有限公司 半导体器件

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115812253A (zh) * 2022-07-20 2023-03-17 英诺赛科（珠海）科技有限公司 氮化物基半导体器件及其制造方法
CN115812253B (zh) * 2022-07-20 2024-01-12 英诺赛科（珠海）科技有限公司 氮化物基半导体器件及其制造方法

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