CN114207835A - 半导体装置及其制造方法 - Google Patents

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Abstract

一种半导体装置包含第一和第二氮化物基半导体层、第一和第二电极、第一栅极电极、第一和第二场板。所述第一场板安置在所述第二氮化物基半导体层上方，且从所述第一电极和所述第一栅极电极之间的区延伸到所述第一栅极电极的正上方的区。所述第二场板安置在所述第二氮化物基半导体层上方，且从所述第一电极和所述第一场板之间的区延伸到所述第一场板的正上方的区。所述第二场板与所述第一栅极电极水平地间隔开。

Description

半导体装置及其制造方法
技术领域
本公开大体上涉及一种氮化物基半导体装置。更确切地说，本公开涉及一种具有多个重叠场板的氮化物基半导体装置。
背景技术
近年来，关于高电子迁移率晶体管(HEMT)的深入研究已经非常普遍，尤其是对于高功率切换和高频率应用。III族氮化物基HEMT利用具有不同带隙的两种材料之间的异质结界面以形成量子阱状结构，所述量子阱状结构容纳二维电子气体(2DEG)区，从而满足高功率/频率装置的需求。除了HEMT之外，具有异质结构的装置的实例进一步包含异质结双极晶体管(HBT)、异质结场效应晶体管(HFET)和调制掺杂FET(MODFET)。
为了避免由栅极边缘附近的强峰值电场引发的击穿现象，采用场板来调制其中的电场分布。然而，场板的配置可能引发不合需要的寄生/杂散电容，这限制装置的最大操作频率，借此使其电学性质和可靠性降级。因此，需要改进装置性能。
发明内容
根据本公开的一个方面，提供一种半导体装置。一种半导体装置包含第一氮化物基半导体层、第二氮化物基半导体层、第一电极、第二电极、第一栅极电极、第一场板和第二场板。第一氮化物基半导体层安置于衬底上方。第二氮化物基半导体层安置于所述第一氮化物基半导体层上，且具有比所述第一氮化物基半导体层的带隙大的带隙。第一电极和第二电极安置于第二氮化物基半导体层上方。第一栅极电极安置于第二氮化物基半导体层上方以及第一和第二电极之间。第一场板安置在第二氮化物基半导体层上方，且从第一电极和第一栅极电极之间的区延伸到第一栅极电极的正上方的区。第二场板安置在第二氮化物基半导体层上方，且从第一电极和第一场板之间的区延伸到第一场板的正上方的区。第二场板与第一栅极电极水平地间隔开。
根据本公开的一个方面，提供一种半导体装置。一种半导体装置包含第一氮化物基半导体层、第二氮化物基半导体层、第一电极、第二电极、栅极电极、第一场板和第二场板。第一氮化物基半导体层安置于衬底上方。第二氮化物基半导体层安置于所述第一氮化物基半导体层上，且具有比所述第一氮化物基半导体层的带隙大的带隙。第一电极和第二电极安置于第二氮化物基半导体层上方。栅极电极安置于第二氮化物基半导体层上方以及第一和第二电极之间。第一场板安置在第二氮化物基半导体层上方，且从第一电极和栅极电极之间的区延伸到栅极电极的正上方的区。第二场板安置在第二氮化物基半导体层上方。第一场板位于栅极电极和第二场板之间。第二场板的全部位于第一电极和第一场板之间。
根据本公开的一个方面，提供一种用于制造半导体装置的方法。所述方法包含如下步骤。第一氮化物基半导体层形成于衬底上方。第二氮化物基半导体层形成于第一氮化物基半导体层上。栅极电极形成于第二氮化物基半导体层上方。第一场板形成于第二氮化物基半导体层上方且延伸到栅极电极的正上方的区。第二场板形成于第二氮化物基半导体层上方且延伸到第一场板的正上方的区，使得第一场板位于栅极电极和第二场板之间。
依据上述配置，半导体装置至少包含两个场板以实现较佳的电场分布。第一场板的两个端部部分分别与栅极电极和第二场板竖直地重叠。第二场板与栅极电极水平地/横向地间隔开，而不是与栅极电极重叠。此配置可缓解寄生电容所导致的负面影响；因此，半导体装置可具有良好的电学性质。
附图说明
结合附图阅读，从以下详细描述容易理解本公开的各方面。应注意，各种特征可能并不按比例绘制。也就是说，为了论述清楚起见，可以任意增大或缩小各种特征的尺寸。在下文中参考图式更详细地描述本公开的实施例，图式中：
图1A是根据本公开的一些实施例的半导体装置的竖直横截面视图；
图1B是图1A中的区B的放大竖直横截面视图；
图1C和1D是图1A中的半导体装置的不同竖直横截面图；
图2A、图2B、图2C、图2D、图2E、图2F、图2G和图2H展示根据本公开的一些实施例的用于制造氮化物基半导体装置的方法的不同阶段；
图3是根据本公开的一些实施例的半导体装置的放大竖直横截面视图；以及
图4是根据本公开的一些实施例的半导体装置的放大竖直横截面视图。
具体实施方式
贯穿图式和详细描述使用共同参考标号来指示相同或类似组件。根据以下结合附图作出的详细描述将容易理解本公开的实施例。
相对于某一组件或组件群组或者组件或组件群组的某一平面而指定空间描述，例如“上”、“上方”、“下方”、“向上”、“左”、“右”、“向下”、“顶部”、“底部”、“竖直”、“水平”、“侧面”、“较高”、“下部”、“上部”、“上面”、“下面”等等，以用于定向如相关联图中所示的(一个或多个)组件。应理解，本文中所使用的空间描述仅出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置，其限制条件为本公开的实施例的优点不因此布置而有偏差。
此外，应注意，在实际装置中，归因于装置制造条件，描绘为大致矩形的各种结构的实际形状可能是弯曲的、具有圆化边缘、具有在某种程度上不均匀的厚度等。使用直线和直角只是为了方便表示层和特征。
在以下描述中，将半导体装置/裸片/封装、其制造方法等阐述为优选实例。所属领域的技术人员将显而易见，可在不脱离本公开的范围和精神的情况下作出包含添加和/或替代在内的修改。可省略特定细节以免使本公开模糊不清；然而，编写本公开是为了使所属领域的技术人员能够在不进行不当实验的情况下实践本文中的教示。
图1A是根据本公开的一些实施例的半导体装置1A的竖直横截面视图。半导体装置1A包含衬底10、氮化物基半导体层12和14、栅极结构110和115、电介质层120、122和124、场板130、132、134和136、电极140、142和144、钝化层150和156、导电通孔152和158、图案化电路层154和160，以及保护层162。
衬底10可为半导体衬底。衬底10的示例性材料可包含例如但不限于Si、SiGe、SiC、砷化镓、p掺杂的Si、n掺杂的Si、蓝宝石、绝缘体上半导体(例如绝缘体上硅(SOI))或其它合适的衬底材料。在一些实施例中，衬底10可包含例如但不限于III族元素、IV族元素、V族元素或其组合(例如III-V化合物)。在其它实施例中，衬底10可包含例如但不限于一个或多个其它特征，例如掺杂区、掩埋层、外延(epi)层，或其组合。在一些实施例中，衬底10的材料可包含具有<111>定向的硅衬底。
氮化物基半导体层12安置在衬底10上/之上/上方。氮化物基半导体层14安置在氮化物基半导体层12上/之上/上方。氮化物基半导体层12的示例性材料可包含例如但不限于氮化物或III-V族化合物，例如GaN、AlN、InN、InxAlyGa(1-x-y)N(其中x+y≤1)、AlyGa(1-y)N(其中y≤1)。氮化物基半导体层14的示例性材料可包含例如但不限于氮化物或III-V族化合物，例如GaN、AlN、InN、InxAlyGa(1-x-y)N(其中x+y≤1)、AlyGa(1-y)N(其中y≤1)。
选择氮化物基半导体层12和14的示例性材料，使得氮化物基半导体层12的带隙(即，禁带宽度)大于氮化物基半导体层14的带隙，这会使其电子亲和势彼此不同并且在其间形成异质结。举例来说，当氮化物基半导体层12是具有大致3.4eV的带隙的未掺杂GaN层时，氮化物基半导体层14可选择为具有大致4.0eV的带隙的AlGaN层。由此，氮化物基半导体层12和14可分别充当沟道层和势垒层。在沟道层与势垒层之间的接合界面处生成三角阱电势，使得电子在三角阱中累积，由此邻近于异质结生成二维电子气体(2DEG)区。相应地，半导体装置1A可包含至少一个GaN基高电子迁移率晶体管(HEMT)。
在一些实施例中，半导体装置1A可进一步包含缓冲层、成核层或其组合(未示出)。缓冲层可安置在衬底10与氮化物基半导体层12之间。缓冲层可被配置成减少衬底10与氮化物基半导体层12之间的晶格和热失配，由此改善因失配/差异所致的缺陷。缓冲层可以包含III-V化合物。III-V化合物可以包含例如但不限于铝、镓、铟、氮或其组合。相应地，缓冲层的示例性材料可进一步包含例如但不限于GaN、AlN、AlGaN、InAlGaN或其组合。成核层可形成于衬底10与缓冲层之间。成核层可被配置成提供过渡以适应衬底10与缓冲层的III族氮化物层之间的失配/差异。成核层的示例性材料可包含例如但不限于AlN或其合金中的任一种。
栅极结构110和115安置在氮化物基半导体层14上/之上/上方。栅极结构110和115位于氮化物基半导体层14的顶部表面的不同位置处。栅极结构110包含经掺杂氮化物基半导体层112和栅极电极114。经掺杂氮化物基半导体层112安置在氮化物基半导体层14上/之上/上方。经掺杂氮化物基半导体层112安置于/夹在氮化物基半导体层14和栅极电极114之间。栅极电极114安置在经掺杂氮化物基半导体层112上/之上/上方且与之接触。经掺杂氮化物基半导体层112的宽度与栅极电极114的宽度大体上相同。
在一些实施例中，经掺杂氮化物基半导体层112的宽度可大于栅极电极114的宽度。经掺杂氮化物基半导体层112和栅极电极114的构形相同。举例来说，经掺杂氮化物基半导体层112和栅极电极114两者具有矩形构形。在其它实施例中，经掺杂氮化物基半导体层112和栅极电极114的构形可彼此不同。举例来说，经掺杂氮化物基半导体层112的构形可以是横截面为梯形构形，且栅极电极114的构形可以是横截面为矩形构形。栅极结构115包含经掺杂氮化物基半导体层116和栅极电极118。栅极结构110的配置可应用于栅极结构115的配置。
在图1A的示例性图示中，半导体装置1A为增强型装置，其当栅极电极114和118处于大致零偏压时处于常关状态。确切地说，经掺杂氮化物基半导体层112和116可与氮化物基半导体层106形成至少一个p-n结以耗尽2DEG区，使得2DEG区的对应于相应栅极电极114和118下方的位置的区具有与2DEG区的剩余部分不同的特性(例如，不同的电子浓度)且因此被阻挡。由于此机制，半导体装置1A具有常关特性。换句话说，当没有电压施加到栅极电极114和118或者施加到栅极电极114和118的电压小于阈值电压(即，在栅极电极114或118下方形成反转层所需的最小电压)时，2DEG区的在栅极电极114和118下方的区保持被阻挡，且因此没有电流穿过其中。
在一些实施例中，经掺杂氮化物基半导体层112和116可省略，使得半导体装置1A为耗尽型装置，这意味着半导体装置1A在零栅极-源极电压下处于常开状态。
经掺杂氮化物基半导体层112和114可以是p型掺杂III-V半导体层。经掺杂氮化物基半导体层112和114的示例性材料可包含例如但不限于p掺杂III-V族氮化物半导体材料，例如p型GaN、p型AlGaN、p型InN、p型AlInN、p型InGaN、p型AlInGaN，或其组合。在一些实施例中，通过使用例如Be、Zn、Cd和Mg等p型杂质来实现p掺杂材料。在一些实施例中，氮化物基半导体层12包含未掺杂GaN且氮化物基半导体层14包含AlGaN，且经掺杂氮化物基半导体层112和116为p型GaN层，所述p型GaN层可使下伏能带结构向上弯曲且耗尽2DEG区的相应区域，从而将半导体装置1A置于断开状态条件中。
栅极电极114和118的示例性材料可包含金属或金属化合物。栅极电极114和118可形成为单层，或者具有相同或不同组成的多个层。金属或金属化合物的示例性材料可包含例如(但不限于)W、Au、Pd、Ti、Ta、Co、Ni、Pt、Mo、TiN、TaN、其金属合金或化合物，或其它金属化合物。
电介质层120可安置在氮化物基半导体层14以及栅极结构110和115上/之上/上方。电介质层120可与栅极结构110和115共形，以便在氮化物基半导体层14上方形成伸出部分。电介质层122可安置在电介质层120上/之上/上方。电介质层124可安置在电介质层122上/之上/上方。电介质层120、122和124共同地包含接触孔CH。电介质层120的伸出部分中的每一个可覆盖栅极结构110和115中的对应一个。电介质层120、122和124的材料可包含例如(但不限于)电介质材料。举例来说，电介质层120、122和124可包含SiNx(例如，Si3N4)、SiOx、Si3N4、SiON、SiC、SiBN、SiCBN、氧化物、氮化物、氧化物、氮化物、等离子体增强氧化物(PEOX)、四乙氧基硅烷常用缩写(TEOS)，或其组合。
在一些实施例中，电极140可充当源极电极。在一些实施例中，电极140可充当漏极电极。在一些实施例中，电极142可充当源极电极。在一些实施例中，电极142可充当漏极电极。在一些实施例中，电极144可充当源极电极。在一些实施例中，电极144可充当漏极电极。电极140、142和144的角色取决于装置设计。
电极140、142和144安置在氮化物基半导体层14上/之上/上方。电极142位于电极140和144之间。电极140、142和144与氮化物基半导体层14接触。电极140、142和144延伸穿过电介质层120、122和124的接触孔CH以与氮化物基半导体层14接触。电极140、142和144中的每一个可经由接触孔CH穿透电介质层120、122和124以与氮化物基半导体层14接触。
栅极结构110和115位于电极140和144之间。栅极结构110和其栅极电极114位于电极140和142之间。电极142比电极140更接近栅极电极114。栅极结构115和其栅极电极118位于电极142和144之间。电极142比电极144更接近栅极电极118。
在一些实施例中，可使用其它配置，尤其是当装置中采用多个源极、漏极或栅极电极时。在图1A的示例性图示中，栅极电极114到电极140的距离大于栅极电极114到电极142的距离。栅极电极118到电极144的距离大于栅极电极118到电极142的距离。栅极电极114和118可布置成关于电极142对称。在一些实施例中，栅极电极114和118可布置成不关于电极142对称。所述布置取决于不同电学性质要求。
在一些实施例中，电极140、142和144可以包含例如但不限于金属、合金、经掺杂半导体材料(例如经掺杂结晶硅)、例如硅化物和氮化物等化合物、其它导体材料，或其组合。电极140、142和144的示例性材料可以包含例如但不限于Ti、AlSi、TiN或其组合。电极140、142和144可为单层，或者具有相同或不同组成的多个层。在一些实施例中，电极140、142和144与氮化物基半导体层106形成欧姆接触。欧姆接触可以通过将Ti、Al或其它合适的材料施加到电极140、142和144来实现。在一些实施例中，电极140、142和144中的每一个由至少一个共形层和导电填充物形成。共形层可以包覆导电填充物。共形层的示例性材料例如但不限于Ti、Ta、TiN、Al、Au、AlSi、Ni、Pt或其组合。导电填充物的示例性材料可以包含例如但不限于AlSi、AlCu或其组合。
栅极电极114和118以及电极140、142和144可共同地充当具有单个2DEG区的一个或多个氮化物基/GaN基HEMT，其可称为氮化物基/GaN基半导体装置。
场板130是半导体装置1A中的最底部/最低场板。场板130安置在电介质层120和氮化物基半导体层14上/之上/上方。场板130与电介质层120接触。场板130与电介质层120共形。电介质层122覆盖场板130和电介质层120。场板130安置/包夹/嵌入在电介质层120和122之间。电介质层122与由场板130和电介质层120共同构造的构形共形。
场板132是半导体装置1A中的次低场板。场板132安置在电介质层122和氮化物基半导体层14上/之上/上方。场板132与电介质层122接触。场板132与电介质层122共形。电介质层122位于场板132和134之间以竖直隔离场板130和132。电介质层124覆盖场板132和电介质层122。场板132安置/包夹/嵌入在电介质层122和124之间。电介质层124与由场板132和电介质层124共同构造的构形共形。
为了避免由栅极边缘附近的强峰值电场引发的击穿现象，一种降低电场的峰值的方法是利用多个场板将电场划分为更多峰值以便实现较均一的电场分布。场板130和132可共同地改变/修改半导体装置1A中的电场分布且影响其击穿电压。
图1B是图1A中的区B的放大竖直横截面视图。尽管相对于场板130和132作出以下描述，但其可分别应用于场板134和136。
场板130从电极140和栅极电极114之间的区延伸到栅极电极114的正上方的区。相应地，场板130可与栅极电极114的至少一部分竖直重叠。存在栅极电极114的不被场板130覆盖的另一部分。因此，场板130和栅极电极114之间的重叠宽度小于栅极电极114的宽度，这有利地减少其间的寄生电容。
场板130包含三个部分130A、130B和130C。部分130A在电极140和栅极电极114之间的位置/区处以及低于栅极电极114的顶部表面的位置中。部分130B在栅极电极114的正上方的位置/区处以及高于栅极电极114的位置中。部分130B部分地且竖直地与栅极电极114重叠。部分130A和130B可被称为场板130的端部部分。部分130C位于部分130A和130B之间，以便连接部分130A和130B。部分130C向上延伸以变得高于栅极电极114的顶部表面。
场板132从电极140和栅极电极114之间的区延伸到场板130的正上方的区。场板132水平地/横向地与栅极电极114间隔开；因此，场板132不与栅极电极114竖直地重叠。场板132水平地/横向地与场板130的部分130B和130C间隔开。场板132的宽度大于场板130和132之间的重叠宽度。场板132相对于氮化物基半导体层14的高度大于场板130的部分130A的高度。场板132相对于氮化物基半导体层14的高度小于场板130的130B的高度。相应地，场板132的全部位于电极140和场板130之间。本文中，词组“场板132的全部位于电极140和场板130之间”意味着电极140和场板130在其间限定空间，所述空间具有分别与场板130的最底部和最顶部表面重合的底部和上部边界，且场板132的全部位于所述空间内。场板132的任何部分都不处于高于场板130的部分130B的位置中。
场板132包含三个部分132A、132B和132C。部分132A处于电极140和部分130A之间的位置/区处。部分132B处于部分130A的正上方的位置/区处以及高于部分130A的位置中。部分132B可与部分130A竖直地重叠，而非与栅极电极114竖直地重叠。部分132A和132B可被称为场板132的端部部分。部分132C位于部分132A和132B之间，以便连接部分132A和132B。部分132C向上延伸以便连接部分132A和132B。
应注意，场板130和132的几何结构可决定局部峰值电场的位置。一般来说，电场线集中于邻近于场板的端部部分的区中，且峰值电场在此邻近区中发生。举例来说，部分132B所导致的局部峰值电场将在重叠区OR中发生。因为部分132B与部分130A竖直地重叠，所以部分130A可阻挡重叠区OR中的局部峰值电场，以避免对氮化物基半导体层12(例如，沟道层)中的牵连运动的负面影响。
相比于具有长尺寸的单个场板，尽管单个场板可能够调制所要宽范围的电场，但具有长尺寸的场板将归因于应力累积而引起剥离问题。包含场板130和132的半导体装置1A可避免应力累积，且仍可调制所要大范围的电场。尽管可在场板130和132之间生成寄生电容，但因为场板130和132之间的重叠宽度被设计为较小，所以其间的寄生电容将不会明显升高。此外，场板132的全部位于电极140和场板130之间且不处于高于场板130的位置处，这有利地避免半导体装置1A的总厚度增加。
此外，因为场板130是半导体装置1A中的最底部/最低场板且因此比场板132更接近氮化物基半导体层12(例如，沟道层)，所以场板130可对氮化物基半导体层12中的牵连运动具有很大影响。为了缓解对牵连运动的潜在影响，场板130可被设计成具有不同于场板132的厚度的厚度。举例来说，场板130可被设计成具有比场板132厚的厚度。使场板130较厚的原因之一是，场板130和132之间的重叠宽度被设计为较小，因此其间的寄生电容将不会随着场板130变厚而显著升高。这对于使用两个个别层作为场板也是有利的，因为它们的厚度之间的差可充当用于调谐半导体装置1A的性能的因子。
场板130、132、134和136的示例性材料可包含例如(但不限于)导电材料，例如Ti、Ta、TiN、TaN或其组合。在一些实施例中，还可使用例如Al、Cu、经掺杂Si和包含这些材料的合金等其它导电材料。
再次参看图1A，钝化层150可安置在电极140、142、144和电介质层124上/之上/上方。钝化层150的材料可包含例如但不限于电介质材料。钝化层150可充当平坦化层，其具有用以支撑其它层/元件的水平顶部表面。在一些实施例中，钝化层150可以形成为较厚，且对钝化层150执行例如化学机械抛光(CMP)工艺等平坦化工艺以移除多余部分，由此形成水平顶部表面。钝化层150的示例性材料可等同于或类似于电介质层120、122和124的材料。
导电通孔152安置于钝化层150内。导电通孔152穿透钝化层150。导电通孔152纵向延伸以分别与电极140、142和144电耦合。导电通孔152的上表面不受钝化层150覆盖。接触通孔152的示例性材料可包含例如但不限于导电材料，例如金属或合金。
图案化导电层154安置在钝化层150和导电通孔152上。图案化导电层154与导电通孔152接触。图案化导电层154可以具有金属线、衬垫、迹线，或其组合，使得图案化导电层154可以形成至少一个电路。图案化导电层154的示例性材料可以包含例如但不限于导电材料。图案化导电层154可包含单个膜或多层膜，其具有Ag、Al、Cu、Mo、Ni、Ti、其合金、其氧化物、其氮化物或其组合。
对于具有多场板配置的装置，场板和金属线之间的寄生电容是寄生电容问题。举例来说，栅极电极上方和金属线下方可存在两个或更多个场板，且因此所述配置将在栅极电极、金属线和两个场板之间引入/生成额外的寄生电容。通过将场板132的全部定位在电极140和场板130之间，没有导电层位于场板130和钝化层150的顶部表面之间，因此这可简化寄生电容问题，从而可降低生成不合需要的寄生电容的概率。
钝化层156安置在钝化层150和图案化导电层154上/之上/上方。钝化层156覆盖钝化层150和图案化导电层154。钝化层156的示例性材料可等同于或类似于钝化层150的材料。
导电通孔158安置于钝化层156内。导电通孔158穿透钝化层156。导电通孔158纵向延伸以与图案化导电层154和160电耦合。导电通孔158的上表面不受钝化层156覆盖。导电通孔158的示例性材料可等同于或类似于导电通孔152的材料。
图案化导电层160安置在钝化层156和导电通孔158上/之上/上方。图案化导电层160与导电通孔158接触。图案化导电层158可以具有金属线、衬垫、迹线，或其组合，使得图案化导电层160可以形成至少一个电路。图案化导电层160的示例性材料可等同于或类似于图案化导电层154的材料。
保护层162安置于钝化层156和图案化导电层160上方。保护层162覆盖钝化层156和图案化导电层160。保护层162可防止图案化导电层160氧化。图案化导电层160的一些部分可穿过保护层162中的开口暴露，其被配置成电连接到外部元件(例如，外部电路)。
场板130和132可电连接到同一电位源。举例来说，图1C和1D是图1A中的半导体装置1A的不同竖直横截面图。参看图1C和1D，场板130和132可经由导电通孔152和图案化导电层154导通到同一电位源。举例来说，场板130和132可导通到图案化导电层154的同一导电垫。在一些实施例中，场板130和132可导通到电极142导通到的电位源。因为电极142充当源极电极，所以场板130和132可充当源极连接场板，这有利地改进功率容量且减小栅极到漏极反馈电容。
用于制造半导体装置1A的方法的不同阶段展示于图2A、图2B、图2C、图2D、图2E、图2F、图2G和图2H中，如下文所描述。在下文中，沉积技术可包含例如但不限于原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、金属有机CVD(MOCVD)、等离子体增强型CVD(PECVD)、低压力CVD(LPCVD)、等离子体辅助气相沉积、外延生长或其它合适的工艺。
参看图2A，氮化物基半导体层12可通过使用上文提及的沉积技术形成于衬底10上/之上/上方。氮化物基半导体层14可通过使用上文提及的沉积技术形成于氮化物基半导体层12上/之上/上方。毯覆式经掺杂氮化物基半导体层170形成于氮化物基半导体层14上/之上/上方。毯覆式导电层172形成于毯覆式经掺杂氮化物基半导体层170上/之上/上方。
参看图2B，对毯覆式经掺杂氮化物基半导体层170和毯覆式导电层172执行图案化工艺以移除其多余部分，以便形成分隔的栅极结构110和115。栅极结构110包含经掺杂氮化物基半导体层112和栅极电极114。栅极结构115包含经掺杂氮化物基半导体层116和栅极电极118。可通过光刻、曝光和显影、蚀刻、其它合适的工艺或其组合执行图案化工艺。接着，中间电介质层174和毯覆式场板/导电层176依次形成于氮化物基半导体层14上/之上/上方以覆盖栅极结构110和115。
参看图2C，对毯覆式场板176执行图案化工艺以移除其多余部分，以便形成场板130和134。场板130和134中的每一个形成于氮化物基半导体层14上方，且延伸到对应的栅极电极114或118的正上方的区。在一些实施例中，图案化工艺可通过湿式蚀刻工艺执行。毯覆式场板/导电层176的一些部分通过湿式蚀刻工艺移除以便形成场板130和134。如上文提及，湿式蚀刻工艺可提供高选择性，这意味着湿式蚀刻工艺是选择性蚀刻工艺。因此，将不会在中间电介质层174处发生过度蚀刻，且因此中间电介质层174的厚度可保持相同或几乎相同。因此，将要形成于中间电介质层174上/之上/上方的元件层可定位成遵循装置设计，借此避免半导体装置的性能降级。
在一些实施例中，毯覆式场板/导电层176由TiN制成，且中间电介质层174由Si3N4制成。施加到湿式蚀刻工艺的蚀刻剂可具有相对于TiN比相对于Si3N4更高的蚀刻速率。接着，中间电介质层178和毯覆式场板/导电层180依次形成于场板130和132上/之上/上方。毯覆式场板/导电层180的位置高于场板130和134。
参看图2D，对毯覆式场板/导电层180执行图案化工艺以移除其多余部分，以便在高于场板130和134的位置中形成场板132和136。场板132形成于氮化物基半导体层14上/之上/上方且延伸到对应的场板130的正上方的区，使得场板130位于栅极电极114和场板132之间。场板136形成于氮化物基半导体层14上/之上/上方且延伸到对应的场板134的正上方的区，使得场板134位于栅极电极118和场板136之间。场板132和136中的每一个形成为与对应的栅极电极114或118水平地间隔开。
参看图2E，中间电介质层182形成于场板132和136以及中间电介质层178上/之上/上方。
参看图2F，对中间电介质层174、178和182执行图案化工艺以形成多个开口O1到O3，使得形成电介质层120、122和124。栅极电极114位于开口O1和O2之间。栅极电极118位于开口O2和O3之间。开口O1到O3的位置可由图案化工艺中应用的光掩模中的图案确定。
参看图2G，导电层184形成于图2F中的所得结构上/之上/上方，使得开口O1到O3用导电层184的部分填充。
参看图2H，对导电层184执行图案化工艺以移除其多余部分，以便形成电极140、142和144。栅极电极114位于电极140和142之间。栅极电极118位于电极142和144之间。随后，可形成钝化层150和156、导电通孔152和158、图案化电路层154和160，以及保护层162，从而获得如图1A所示的半导体装置1A的配置。
图3是根据本公开的一些实施例的半导体装置1B的放大竖直横截面视图。在当前实施例中，如图3的示例性图示中所展示，部分130B的水平延伸长度大于部分130A的水平延伸长度。部分132B的水平延伸长度小于部分132A的水平延伸长度。部分132B的侧壁(例如，图3中的右侧壁)可邻接电介质层122。在此方面，通过执行图案化工艺获得场板132。考虑到图案化工艺的工艺变化，侧壁可能形成为非预期构形，这将会影响良率。通过将场板132形成为使得侧壁邻接电介质层122，侧壁构形对良率的影响可减小。
图4是根据本公开的一些实施例的半导体装置1C的放大竖直横截面视图。在当前实施例中，如图4的示例性图示中所展示，部分132A延伸到电极140的正下方的位置/区，因此部分132A的至少一个部分可与电极140竖直地重叠。作出此配置是因为关注对电场的调制。
在半导体装置1A、1B和1C中，因为在装置操作期间电场线将集中在邻近于场板的端部部分的区处，所以可通过改变/更改部分130A、130B、132A和132C的延伸长度来确定/调谐其中发生峰值电场的位置，以便实现较好的电场分布。
基于以上描述，在本公开的当前实施例中，半导体装置采取多场板结构设计以便实现合乎需要的电场分布和较好的性能。栅极电极的至少一部分不被最底部场板覆盖，这可限制最底部场板和栅极电极之间的重叠面积。因此，最底部场板和栅极电极之间的寄生电容可被限制。次低场板延伸到最底部场板的正上方的位置/区，且与栅极电极水平地/横向地间隔开。如此，次低场板可部分地与最底部场板竖直地重叠，而非与栅极电极竖直地重叠。此配置可减小次低场板和栅极电极之间的寄生电容，借此增强半导体装置的电学性质。
挑选和描述实施例是为了最佳地阐释本公开的原理和其实际应用，借此使所属领域的其他技术人员能够理解本公开的各种实施例和适合于审慎考虑的特定用途的各种修改。
如本文中所使用且不另外定义，术语“大体上”、“实质上”、“大致”和“约”用于描述并考虑较小变化。当与事件或情形结合使用时，所述术语可涵盖其中事件或情形精确发生的例子以及其中事件或情形极近似地发生的例子。举例来说，当结合数值使用时，所述术语可涵盖小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或者小于或等于±0.05％。术语“大体上共面”可指两个表面在数微米内沿同一平面定位，例如在40μm内、30μm内、20μm内、10μm内，或1μm内沿着同一平面定位。
如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含复数个指代物。在一些实施例的描述中，一组件设置于另一组件“上”或“上方”可涵盖前一组件直接在后一组件上(例如，与后一组件物理接触)的情况，以及一个或多个中间组件位于前一组件和后一组件之间的情况。
虽然已参考本公开的特定实施例描述并说明本公开，但这些描述和说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由所附权利要求书限定的本公开的真实精神和范围的情况下，作出各种改变并且用等效物替代。图示可能未必按比例绘制。归因于制造工艺和容差，本公开中的艺术再现和实际设备之间可能存在区别。此外，应理解，实际装置和层可能会偏离图式中的矩形层描绘，并且由于例如保形沉积、蚀刻等制造工艺，可能包含角表面或边缘、圆角等。可能存在未具体说明的本公开的其它实施例。应将说明书和图式视为说明性而非限制性的。可作出修改，以使特定情形、材料、物质组成、方法或工艺适于本公开的目标、精神和范围。所有此类修改旨在落入所附权利要求书的范围内。虽然本文所公开的方法已参考按特定次序执行的特定操作描述，但应理解，可在不脱离本公开的教示的情况下组合、细分这些操作或对这些操作进行重新排序以形成等效方法。因此，除非在本文中具体指示，否则操作的次序及分组并非限制性的。

Claims (25)

1.一种半导体装置，其特征在于，包括：
第一氮化物基半导体层，其安置在衬底上方；
第二氮化物基半导体层，其安置于所述第一氮化物基半导体层上，且具有比所述第一氮化物基半导体层的带隙大的带隙；
第一电极和第二电极，其安置于所述第二氮化物基半导体层上方；
第一栅极电极，其安置于所述第二氮化物基半导体层上方以及所述第一和第二电极之间；
第一场板，其安置于所述第二氮化物基半导体层上方且从所述第一电极和所述第一栅极电极之间的区延伸到所述第一栅极电极的正上方的区；以及
第二场板，其安置于所述第二氮化物基半导体层上方且从所述第一电极和所述第一场板之间的区延伸到所述第一场板的正上方的区，其中所述第二场板与所述第一栅极电极水平地间隔开。
2.根据前述权利要求中任一项所述的半导体装置，其特征在于，所述第二场板的全部位于所述第一电极和所述第一场板之间。
3.根据前述权利要求中任一项所述的半导体装置，其特征在于，所述第一场板包括：
第一部分，其在所述第一电极和所述第一栅极电极之间的所述区处以及低于所述第一栅极电极的位置中；以及
第二部分，其在所述第一栅极电极的正上方的所述区处以及高于所述第一栅极电极的位置中。
4.根据前述权利要求中任一项所述的半导体装置，其特征在于，所述第二场板与所述第一场板的所述第二部分竖直地重叠。
5.根据前述权利要求中任一项所述的半导体装置，其特征在于，所述第二场板与所述第一场板的所述第二部分水平地间隔开。
6.根据前述权利要求中任一项所述的半导体装置，其特征在于，所述第一部分具有相对于所述第二氮化物基半导体层的第一高度，其中所述第二部分具有相对于所述第二氮化物基半导体层的第二高度，其中所述第二场板具有相对于所述第二氮化物基半导体层的第三高度，且所述第三高度大于所述第一高度且小于所述第二高度。
7.根据前述权利要求中任一项所述的半导体装置，其特征在于，所述第一场板进一步包括：
第三部分，其将所述第一部分连接到所述第二部分且向上延伸以变得高于所述第一栅极电极。
8.根据前述权利要求中任一项所述的半导体装置，其特征在于，所述第二场板与所述第一场板的所述第三部分水平地间隔开。
9.根据前述权利要求中任一项所述的半导体装置，其特征在于，进一步包括：
电介质层，其在所述第一和第二场板之间以使所述第一和第二场板竖直地隔离。
10.根据前述权利要求中任一项所述的半导体装置，其特征在于，进一步包括：
第三电极，其安置于所述第二氮化物基半导体层上方，其中所述第二电极位于所述第一和第三电极之间；以及
第二栅极电极，其安置于所述第二氮化物基半导体层上方且位于所述第二和第三电极之间。
11.根据前述权利要求中任一项所述的半导体装置，其特征在于，进一步包括：
第三场板，其安置于所述第二氮化物基半导体层上方且从所述第三电极和所述第二栅极电极之间的区延伸到所述第二栅极电极的正上方的区；以及
第四场板，其安置于所述第二氮化物基半导体层上方且从所述第三电极和所述第三场板之间的区延伸到所述第三场板的正上方的区。
12.根据前述权利要求中任一项所述的半导体装置，其特征在于，所述第二电极比所述第一电极更接近所述第一栅极电极，且所述第二电极比所述第三电极更接近所述第二栅极电极。
13.根据前述权利要求中任一项所述的半导体装置，其特征在于，所述第一场板具有不同于所述第二场板的厚度的厚度。
14.根据前述权利要求中任一项所述的半导体装置，其特征在于，所述第一和第二场板电连接到同一导电层。
15.根据前述权利要求中任一项所述的半导体装置，其特征在于，所述第二场板具有大于所述第一和第二场板之间的重叠宽度的宽度。
16.一种用于制造半导体装置的方法，其特征在于，包括：
在衬底上方形成第一氮化物基半导体层；
在所述第一氮化物基半导体层上形成第二氮化物基半导体层；
在所述第二氮化物基半导体层上方形成栅极电极；
在所述第二氮化物基半导体层上方且延伸到所述栅极电极的正上方的区而形成第一场板；以及
在所述第二氮化物基半导体层上方且延伸到所述第一场板的正上方的区而形成第二场板，使得所述第一场板位于所述栅极电极和所述第二场板之间。
17.根据前述权利要求中任一项所述的方法，其特征在于，形成所述第二场板包括：
图案化导电层以与所述栅极电极水平地间隔开而形成所述第二场板。
18.根据前述权利要求中任一项所述的方法，其特征在于，形成所述第二场板包括：
图案化导电层以在低于所述第一场板的顶部表面的位置中形成所述第二场板。
19.根据前述权利要求中任一项所述的方法，其特征在于，进一步包括：
将所述第一和第二场板电连接到所述同一导电垫。
20.根据前述权利要求中任一项所述的方法，其特征在于，进一步包括：
在所述第二氮化物基半导体层上方形成第一电极和第二电极，其中所述栅极电极位于所述第一和第二电极之间，且所述第一电极比所述第二电极更接近所述栅极电极。
21.一种氮化物基半导体装置，其特征在于，包括：
第一氮化物基半导体层，其安置在衬底上方；
第二氮化物基半导体层，其安置于所述第一氮化物基半导体层上，且具有比所述第一氮化物基半导体层的带隙大的带隙；
第一电极和第二电极，其安置于所述第二氮化物基半导体层上方；
栅极电极，其安置于所述第二氮化物基半导体层上方以及所述第一和第二电极之间；
第一场板，其安置于所述第二氮化物基半导体层上方且从所述第一电极和所述栅极电极之间的区延伸到所述栅极电极的正上方的区；以及
第二场板，其安置于所述第二氮化物基半导体层上方，其中所述第一场板位于所述栅极电极和所述第二场板之间，其中所述第二场板的全部位于所述第一电极和所述第一场板之间。
22.根据前述权利要求中任一项所述的半导体装置，其特征在于，所述第一场板包括：
第一部分，其在所述第一电极和所述栅极电极之间的所述区处以及低于所述栅极电极的位置中；以及
第二部分，其在所述栅极电极的正上方的所述区处以及高于所述栅极电极的位置中。
23.根据前述权利要求中任一项所述的半导体装置，其特征在于，所述第二场板与所述第一场板的所述第二部分竖直地重叠。
24.根据前述权利要求中任一项所述的半导体装置，其特征在于，所述第二场板与所述第一场板的所述第二部分水平地间隔开。
25.根据前述权利要求中任一项所述的半导体装置，其特征在于，所述第一场板进一步包括：
第三部分，其将所述第一部分连接到所述第二部分且向上延伸以变得高于所述栅极电极，其中所述第二场板与所述第一场板的所述第三部分水平地间隔开。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220367246A1 (en) * 2021-05-11 2022-11-17 Innoscience (suzhou) Semiconductor Co., Ltd. Integrated semiconductor device and method for manufacturing the same
WO2024055276A1 (en) * 2022-09-16 2024-03-21 Innoscience (suzhou) Semiconductor Co., Ltd. Nitride-based semiconductor device and method for manufacturing thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112789731A (zh) * 2020-12-25 2021-05-11 英诺赛科(苏州)科技有限公司 半导体器件及其制造方法
CN113016074A (zh) * 2021-02-19 2021-06-22 英诺赛科(苏州)科技有限公司 半导体器件及其制造方法
CN113519064A (zh) * 2021-06-02 2021-10-19 英诺赛科(苏州)科技有限公司 氮基半导体器件及其制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110026798A (ko) * 2009-09-08 2011-03-16 삼성전기주식회사 반도체 소자 및 그 제조 방법
CN111682065B (zh) * 2020-06-19 2023-04-18 英诺赛科（珠海）科技有限公司 具有非对称栅极结构的半导体器件
CN112786685B (zh) * 2021-02-08 2022-10-21 成都芯源系统有限公司 一种具有多阶场板的横向双扩散晶体管及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112789731A (zh) * 2020-12-25 2021-05-11 英诺赛科(苏州)科技有限公司 半导体器件及其制造方法
CN113016074A (zh) * 2021-02-19 2021-06-22 英诺赛科(苏州)科技有限公司 半导体器件及其制造方法
CN113519064A (zh) * 2021-06-02 2021-10-19 英诺赛科(苏州)科技有限公司 氮基半导体器件及其制造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220367246A1 (en) * 2021-05-11 2022-11-17 Innoscience (suzhou) Semiconductor Co., Ltd. Integrated semiconductor device and method for manufacturing the same
US20240014130A1 (en) * 2021-05-11 2024-01-11 Innoscience (suzhou) Semiconductor Co., Ltd. Integrated semiconductor device and method for manufacturing the same
US11967519B2 (en) * 2021-05-11 2024-04-23 Innoscience (suzhou) Semiconductor Co., Ltd. Integrated semiconductor device and method for manufacturing the same
US11967521B2 (en) * 2021-05-11 2024-04-23 Innoscience (suzhou) Semiconductor Co., Ltd. Integrated semiconductor device and method for manufacturing the same
WO2024055276A1 (en) * 2022-09-16 2024-03-21 Innoscience (suzhou) Semiconductor Co., Ltd. Nitride-based semiconductor device and method for manufacturing thereof

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