CN102017160A - 增强模式ⅲ-n的hemt - Google Patents

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Abstract

本发明提供了一种Ⅲ-N半导体器件，其包括衬底和氮化物沟道层，该氮化物沟道层包括在栅极区域下方的部分区域和在栅极下方的一部分的相对侧上的两个沟道接入区。该沟道接入区可以是与栅极下方的区域不同的层。该器件包括与沟道层相邻的AlXN层，其中X是镓、铟或其组合物，并且优选地，在与沟道接入区相邻的区域中包括与AlXN层相邻的n掺杂GaN层。所述AlXN层中的Al的浓度、AlXN层厚度和n掺杂GaN层中的n掺杂浓度被选择为以在沟道接入区中感生2DEG电荷而在栅下方没有不任何实质的2DEG电荷，使得在没有切换电压施加到栅的情况下沟道是不导电的。

Description

增强模式Ⅲ-N的HEMT
技术领域
本发明涉及增强模式III族氮化物器件。
背景技术
包括诸如功率MOSFET和绝缘栅双极性晶体管(IGBT)的器件的大部分功率半导体器件通常由硅(Si)半导体材料来制造。最近，碳化硅(SiC)功率器件由于其优良的特性已经被考虑使用。诸如氮化镓(GaN)的III-N半导体器件现在正作为有吸引力的备选以携载大电流、支持高电压并且提供非常低的导通电阻和快的切换时间。
典型的GaN高电子迁移率晶体管(HEMT)和相关器件处于常开状态，这意味着它们以零栅电压导通电流。这些常规的器件被称作耗尽模式(D模式)器件。然而，在功率电子器件中更希望的是具有常关的器件-称作增强模式(E模式)器件-其不能以零栅电压导通电流，并因此通过防止器件意外导通而避免了对器件或者其他电路组件的损害。
图1示出现有技术的Ga面GaN HEMT耗尽模式结构。衬底10可以是上面形成有GaN器件的GaN、SiC、蓝宝石、Si或任何其他合适的衬底。GaN缓冲层14和AlxGaN层18在其顶部沿着[0001](c-面)方向取向。导电沟道由二维电子气(2DEG)区域组成(如图1中GaN缓冲层14中的虚线所示)，其形成在靠近层14和AlxGaN层18之间的界面附近的层14中。可选地，在GaN层14和AlxGaN层18之间包括薄的0.6nm的AlN层(未示出)，以便增加2DEG区域中的电荷密度和迁移率。层14在1Q27和栅26之间的区域被称作源接入区。层14在漏28和栅26之间的区域被称作漏接入区。源27和漏28都与缓冲层14接触。当没有施加栅电压时，2DEG区域一直从源27延伸至漏28，从而形成导电沟道并且致使器件处于常开，使其成为耗尽模式器件。必须向栅26施加负电压，以耗尽栅26下方的2DEG区域，由此使器件截止。
另一个相关的现有技术III-N HEMT器件是2007年9月14日提交的、序列号为60/972,481、标题为“III-N Devices with Recessed Gates”的临时专利申请，该专利申请通过引用结合于此。
发明内容
本发明的器件是增强模式HEMT。与耗尽模式HEMT不同的是，增强模式HETM具有两个要求。首先，源和漏接入区应该包含2DEG区域，其导致这些区域的导电率至少与器件处于导通状态时栅下方的沟道区的导电率至少一样大。优选地，这些接入区的导电率尽可能大，因为接入电阻由此减小，因此导通电阻Ron减小(开关器件所需的特性)。增强模式HEMT的第二要求是使在零栅电压下、在栅下方的沟道区没有2DEG。因此，需要正栅电压以感生栅下方的该区域中的2DEG电荷，并因此使器件导通。
因此，在所有的时间(无论器件是导通还是截止)，E模式HEMT在两个接入区中都具有2DEG区。当零伏施加到栅时，栅下方没有2DEG，但是当足够大的电压施加到栅(即，Vgs＞Vth)时，2DEG区形成在栅下方，并且沟道在源和漏之间变为完全导电。
简而言之，所公开的半导体器件包括衬底和所述衬底上的氮化物沟道层，所述沟道层包括栅极区域下方的第一沟道区和所述第一沟道区的相对的侧的两个沟道接入区。所述氮化物沟道层的组分选自由镓、铟和铝的氮化物及其组合组成的组。与所述沟道层相邻的是AlXN层，其中X选自由镓、铟或其组合物组成的组。n掺杂GaN层与所述AlXN层相邻，位于与所述沟道接入区相邻的区域中，而不位于栅极区域下方的所述第一沟道区相邻的区域中。
选择所述AlXN层中的Al的浓度、AlXN层厚度和n掺杂GaN层中的n掺杂浓度和掺杂分布，以在与所述AlXN层相邻的沟道接入区中感生2DEG电荷而没有在栅下方的所述第一沟道区中感生任何实质的2DEG电荷，使得在没有控制电压施加到所述栅的情况下所述沟道是不导电的，但是当控制电压施加到所述栅时所述沟道能够容易地变为导电的。
类似公开的半导体器件包括衬底、在所述衬底上的氮化物沟道层，所述氮化物沟道层包括栅极区域下方的第一沟道区和所述第一沟道区的相对的侧的两个沟道接入区，所述氮化物沟道层的组分选自由镓、铟和铝的氮化物及其组合组成的组。所述器件还具有：第一AlXN层，其与所述沟道层相邻，其中X选自由镓、铟或其组合物组成的组；以及第二AlXN层，其与所述第一AlXN层相邻，所述第一AlXN层中的Al的浓度实质上高于所述第二AlXN层中的Al的浓度。
在该器件中，选择所述第一AlXN层和所述第二AlXN层中的每个中的Al的浓度以及它们各自的厚度，以在与所述第一AlXN层相邻的沟道接入区中感生2DEG电荷而没有在栅下方的所述第一沟道区中感生任何实质的2DEG电荷，使得在没有控制电压施加到所述栅的情况下所述沟道是不导电的，但是当控制电压施加到所述栅时所述沟道能够容易地变为导电的。
另一个公开的器件包括衬底和衬底上的氮化物沟道层，所述氮化物沟道层包括第一沟道区，所述第一沟道区的材料选自由镓、铟、铝的氮化物和其组合物组成的组。所述器件还包括与沟道相邻的AlXN层和与AlXN层相邻的III-N，所述III-N层还包括栅的相对的侧的两个沟道接入区，其中X选自由镓、铟或其组合物组成的组，并且III族材料是Al、Ga或In。器件中的沟道接入区是处于与受栅调制的沟道区不同的层中。
在以上器件中，可以在AlXN层和氮化物沟道层之间设置诸如AlN的氮化物层。
附图说明
图1是现有技术的器件的横截面图。
图2是本发明的一个实施例的器件的横截面图。
图3a和图3b是示出图2中的器件的一个层的厚度与薄层电荷密度的关系的曲线图。
图4是本发明的另一个实施例的器件的横截面图。
图5是本发明的另一个实施例的器件的横截面图。
图6是本发明的另一个实施例的器件的横截面图。
图7是示出图5中的器件的传输特性的曲线图。
图8a-8d示出图9中的器件的制造方法。
图9是本发明的另一个实施例的器件的横截面图。
图10是本发明的另一个实施例的器件的横截面图。
图11是本发明的另一个实施例的器件的横截面图。
图12是本发明的另一个实施例的器件的横截面图。
图13a和图13b是本发明的另一个实施例的器件的横截面图。
图14a和图14b是本发明的另一个实施例的器件的横截面图。
图15是本发明的另一个实施例的器件的横截面图。
图16是本发明的另一个实施例的器件的横截面图。
图17是本发明的另一个实施例的器件的横截面图。
图18a和图18b是本发明的两个其他实施例的器件的横截面图。
图19至图23是本发明的其他实施例的器件的横截面图。
图24a、24b和24c是描述图23中的器件的操作的曲线图。
具体实施方式
图2示出本发明的E模式GaN HEMT器件的一个实施例。衬底30可以是如本领域已知的用于GaN器件的GaN、SiC、蓝宝石、Si或任何其他合适的衬底。在衬底30上可以放置氮化物沟道层34。该层可以是镓、铟或铝的氮化物或者这些氮化物的组合物。优选的材料是GaN。例如，通过掺杂铁，层34可以被制成具有半绝缘性。优选地，沟道层34可以是C面取向的，使得最远离衬底的表面是[0001]表面。可替选地，如本领域已知的，其可以是具有Ga终端的半极性结构。可替选地，如以下将描述的，可以使用n掺杂将其生长为非极性结构。
在GaN层34的顶部上，设置AlxXN的薄层38。在该层中，“X”材料可以是镓、铟或这两者的组合。该层38的优选材料是AlxGaN。对于该实施例，层38将被称作AlxGaN层，尽管其也可以是这些其他材料。在本发明的另一个实施例中，层38可以是AlN。AlxGaN层38应该足够薄，使得在零伏电压施加到栅31时在栅31下方没有建立实质的2DEG。层35被形成在层38上方，并且其可以是未掺杂的，如以下将讨论的。
栅31、源33和漏39可以是任何合适的金属或其他导电材料。优选地，在栅31与相邻的层35和38之间形成绝缘层36。在分别形成源极接触33和漏极接触39之前，蚀刻层35和38，使得所述源和漏的底部可以与氮化物沟道层34电接触。
图3a和图3b中的曲线图示出在零伏施加至栅时图2所示的器件的栅31下方的2DEG薄层电荷密度ns与多个不同Al组分的AlxGaN层38厚度(t)的绘图。图3a中的曲线图示出没有中间AlN层时的器件结构的电荷密度；图3b中的曲线图示出具有中间Al层时的器件结构的电荷密度。
为了合适地选择层厚度，可以保持极性感生的电荷密度ns小，或者将其完全消除。如图2及图3a和3b中看到的，对于AlxGaN层38中给定的Al浓度，在栅处于零栅偏置时形成2DEG需要最小的层厚度。对于AlxGaN厚度小于最小厚度的结构，在处于零栅电压的栅下方没有形成2DEG区域，这样防止了器件处于常开。因此，在处于零栅偏置的栅下方形成2DEG所需的最小厚度与使器件将处于常关并且因此作为增强模式器件操作的最大厚度大致相同。
如图3a和图3b所示，根据层中存在多少Al，AlxGaN层38的最大厚度使得在处于零栅电压的栅下方的沟道区中不存在实质的2DEG电荷。一般来说，Al浓度越大，层的厚度越薄，以必须确保在处于零栅电压的栅下方的沟道区中不存在实质的2DEG电荷。参照图2和图3a，对于没有中间Al层和20％的Al的器件(顶部的曲线50)，如果层38的厚度低于约6nm，则不会感生出电荷，如果层38的厚度低于约12nm，则不会感生出电荷，然而对于10％的Al，如果层38的厚度低于约12nm，则不会感生出电荷。类似地，对于图3b，对具有0.6nm厚的中间AlN层的器件进行测量的结果表明，对于20％Al(顶部的曲线51)，如果层38的厚度低于约1nm，则不会感生出电荷，然而对于10％的Al，如果层38的厚度低于约2nm，则不会感生出电荷。
在AlxGaN层38薄得足以使处于零栅电压的栅下方不存在实质的2DEG的器件中，对于给定厚度的层38，当器件处于截止状态时的泄漏电流随着Al组分的增加而增大，这是由于当器件处于截止状态时源-漏势垒相应降低。例如，与含10％Al的5nm厚的AlxGaN层相比，具有含20％Al的5nm厚的AlxGaN层的器件将表现出更多的泄漏。因此，对于给定厚度的层38，当器件被偏置成截止时，较低的Al组分导致较高的阈值电压和较低的泄漏，这都是增强模式器件所期望的。
然而，如以下进一步所讨论的，接入区中可以感生的最大2DEG电荷随着层38中Al浓度的增大而增多。接入区中2DEG电荷的增多使器件的导通电阻Ron降低。因此，层38中的Al组分应该至少足够高，以使得在接入区中可以感生足够量的电荷，以满足使用该器件的应用对Ron的需要。
在图2所示的本发明的实施例中，在AlxGaN层38的顶部上是第二AlyGaN层35。如果需要的话，y可以是0，使得层完全是GaN。需要层35在源33和栅31之间、在漏39和栅31之间的层34的沟道接入区中提供2DEG电荷。对于其中层35完全是GaN的器件，在层35中没有有助于在沟道接入区中形成2DEG电荷的净极化感生场。因此，对于层35是未被掺杂或者未意图被掺杂的GaN的器件，在接入区中不会存在实质的2DEG，并且增强模式器件将是不可行的。
对于AlyGaN层35中y＞0且层35未被掺杂或者未意图被掺杂的器件，该层中极化感生场可以有助于在沟道接入区中形成2DEG电荷。对于给定Al组分和厚度的层38以及给定Al组分的层35，需要最小厚度的层35以在沟道接入区中感生2DEG电荷。该最小厚度随着层35中和/或层38中Al组分的增加而减小。对于层35大于最小厚度的结构，沟道接入区中的2DEG电荷浓度随着层35的厚度增加而增加，但是永远不会超过该结构的饱和电荷浓度。所述饱和电荷浓度是2DEG区域中可以感生的最大电荷，其取决于层35和层38中的Al组分并且取决于层38的厚度。通过增加层35中的Al组分来增加2DEG区域的饱和电荷浓度。
根据这些关系，选择层35的厚度和Al含量，使得层35自身并不增加如下的结构中的电荷，或者增加接入区中的电荷量，所述电荷量不足以满足使用该器件的应用对Ron的要求。然而，如上所讨论的，希望即使在栅31上没有电压时在沟道接入区中也存在电荷，并且当栅被偏置使得器件处于导通状态时，沟道接入区中的电荷密度优选地大于栅下方的沟道区中的电荷密度。实现这个的一种方式是具有将Si用作III-N器件中的n型掺杂物的n掺杂AlyGaN层35。n掺杂的程度越大，层34的沟道接入区中所得的2DEG电荷越多。优选的掺杂技术被称作本领域已知的硅德尔塔掺杂。可替选地，可以使用层35中的均匀掺杂，或者其他任意的掺杂分布。
如果使用了掺杂，则最小的有效量是在沟道接入区中实现目标2DEG电荷所需的量。通过增加2DEG电荷必然增加器件的最大导通电流，而且还使其具有较低的击穿电压。由于器件必须阻挡截止条件下的电压，因此不希望具有太低的击穿电压。因此，在选择n掺杂量的过程中，对于将使用该器件的应用而言，必须提供足够高的击穿电压。
作为实例，本发明的器件可以具有大于2伏的切换电压，优选2.5伏的切换电压并且具有当沟道导电时每毫米栅宽度至少200mA的流过沟道的电流，优选地具有每毫米栅宽度至少300mA的流过沟道的电流。优选地，当沟道导电时通过沟道的电流应该为当沟道不导电时流过的电流的至少10000倍。
另外，在沟道接入区中可能存在最大的电荷，被称作饱和电荷值，其数值取决于层38的组分。一般来说，如果层38是AlxGaN，则层38中的Al组分越高导致接入区中的饱和电荷值越大。因此，不需要使掺杂区35超过在接入区中产生最大电荷所需的量。
所需的掺杂量还取决于掺杂分布。如果掺杂物被布置在层38的底部附近，较靠近沟道层34，则与如果掺杂物被放置得较远离沟道层34的情况相比，其感生更大的2DEG区域。但是，不希望掺杂过于靠近层38和层34之间的界面，因为这样会减弱2DEG区域中电子的迁移率，从而会增大2DEG区域的电阻，并因此增大沟道电阻。
一种确定层35的铝浓度的方式是选择浓度以使得在没有n掺杂的情况下，在不施加栅电压时在沟道接入区中不会形成2DEG电荷。然后，n掺杂将产生2DEG电荷。
如果需要的话，可以在层35顶部设置额外的帽氮化物层(未示出)。所使用的氮化物可以是In、Ga或Al或者其中一种或多种的组合。该层可以改进器件的表面特性。
在器件制造期间，通过传统的蚀刻步骤，去除AlyGaN层35在栅极区域下方和周围的区域36中的一部分。例如，该步骤可以是等离子体RIE或ICP蚀刻。所得的结构在零栅电压下在栅极区域下方没有电荷，而所需的2DEG电荷将仍然存在于层34内的用两条虚线所示的沟道接入区中。在使用Si掺杂的地方，由Si掺杂层35至少部分地感生该2DEG区域。
接着，通过本领域公知的方法，例如PECVD、ICP、MOCVD、溅射或其他公知的技术，沉积保形的栅绝缘体36。该绝缘体36可以是二氧化硅、氮化硅或任何其他绝缘体或绝缘体的组合。可替选地，层36的绝缘体中的至少一种是高K的电介质，例如HfO2、Ta2O5或ZrO2。优选地，绝缘体中的至少一种包含或感生负电荷，由此用于耗尽绝缘体下方的沟道区。绝缘体可以用于耗尽下方的沟道的实例是AlSiN、HfO2和Ta2O5。
接着，通过公知的技术沉积源极欧姆接触33和漏极欧姆接触39以及栅极接触31。如本领域所公知地，可以变化这些工艺步骤的次序。另外，如果需要的话，可以使用外部连接到栅31或源33的一个或多个场极板。如本领域已知地，还可以在包括接触的整个结构上方沉积SiN或其他钝化层。
因此，在完整制造的器件中，栅下方的AlxGaN层38比处于零栅电压的栅下方形成2DEG区域所需的最小值薄。该层38厚度的上限被称作“临界厚度”。使栅下方存在2DEG区域、因此使沟道导通的最小栅电压被称作器件阈值电压Vth。例如，可以使用0-3伏的Vth。例如，如果选择3伏的Vth，则使器件导通需要大于3伏的正栅电压，因此在栅极区域下方感生出2DEG区域并且实现了其中电流在源33和漏39之间导通的增强模式操作。如果栅电压小于3伏，则器件将会保持截止。优选地，较高的阈值电压用于防止器件意外导通并且用于当器件意图截止时降低泄漏电流。
在不使用栅绝缘体36的情况下，可以施加到栅的最大正偏置电压受栅结的肖特基势垒正向导通电压的限制，因此限制了最大全沟道电流。使用栅绝缘体，可以向栅施加更高的正偏压，以当器件导通时在栅极区域下方积聚大量沟道2DEG电荷，由此实现实质的操作电流。另外，还使用栅绝缘体来增加已经处于常关的器件的外部阈值电压。在栅绝缘体用作耗尽下方沟道的电荷的情况下，本征阈值电压增大，并且截止状态泄漏电流减小，这是由于器件处于截止状态时的源-漏势垒增大。
本发明的器件的另一个实施例在图4中示出。与图2中相同的层具有相同的附图标记。该器件与图2中的器件相类似，不同之处在于，在氮化物沟道层34和衬底30之间包括氮化物缓冲层32。缓冲层32可以是镓、铟或铝的氮化物或者这些氮化物的组合。选择该缓冲层32的组分，使得材料的带隙大于沟道层34的材料的带隙，并且晶格常数小于沟道层34的晶格常数。因此，这两层必须是不同的材料。缓冲层32的较大带隙产生背势垒，该背势垒降低了器件处于截止状态时的源-漏泄漏电流。缓冲层32的较小晶格常数造成沟道层34的上覆材料处于压应力下，这使得这些上覆材料中的极化场发生变化，其变化方式使得降低了对2DEG沟道电荷的极化感生作用，由此阈值电压增加并且当器件处于截止状态时的源-漏泄漏电流减小。例如，如果缓冲层32是AlbIncGa1-b-cN，则在保持c恒定的同时增加b使带隙增大并且层32的晶格常数减小，然而在保持b恒定的同时增加c使带隙减小并且晶格常数增大。因此，选择b和c的方式使得能够确保缓冲层32的材料的带隙大于沟道层34的材料的带隙，并且缓冲层32的晶格常数小于沟道层34的晶格常数。
当GaN用于沟道层34时，缓冲层32优选地为AlzGaN，其中z在大于0的有限值与1之间。AlzGaN层32用作背势垒，从而使该器件与图2中的器件相比处于截止状态时的源-漏势垒进一步增大并且器件阈值电压进一步增大。
在图4所示的器件中，都覆盖AlzGaN缓冲层32的GaN层34和AlGaN层38保形地受AlzGaN的应力作用，从而使这两层中的极化场发生变化，并由此减少了对于2DEG沟道电荷的极化感生作用。这些作用的最终结果是：与图2中器件的层38相比，AlxGaN层38的“临界厚度”增大。通过在具有缓冲层32的图4的器件中具有更厚的AlxGaN层38，有助于使得能够可制造这些器件。
源极接触33和漏极接触39分别穿过器件的顶表面形成。在分别形成源极接触33和漏极接触39之前，蚀刻层35和38，使得这些源极接触和漏极接触的底部可以与氮化物沟道层34电接触。
在图5中示出本发明的器件的优选实施例。在SiC衬底40上生长GaN缓冲层41，随后沉积3nm厚的Al.2GaN层43，该厚度小于临界厚度，并因此不会在栅45下方的GaN层下方的区域中感生任何的2DEG区域。接着，在Al.2GaN层43的顶部形成20nm厚的GaN层44，其以德尔塔掺杂的方式掺杂有约6×1012原子/厘米2至8×1012原子/厘米2的Si。栅45下方的区域中的Al.2GaN层43厚度需要为约5nm厚或更小。在顶表面上形成源区47和漏区49。在分别形成源极接触47和漏极接触49之前，蚀刻层46、44和43，使得这些源极接触和漏极接触的底部可以与氮化物缓冲层41电接触。
在图6中示出图5的器件的可替选的实施例。与图5中相同的层具有相同的附图标记。然而，在该实施例中，在层41和43之间设置薄的中间AlN层48。当存在这样的中间AlN层48时，并且在Al.2GaN用于层43的情况下，则栅45下方区域中的Al.2GaN层43的厚度需要为约1nm或更小。
仍然参照图5，执行选择性栅凹陷蚀刻来蚀刻掉栅极区域45下方和其周围的Si掺杂GaN层44，使得栅凹陷蚀刻在Al.2GaN层43处停止。与AlGaN相比，更快地蚀刻GaN(没有Al含量)的选择性蚀刻是本领域已知的。穿过AlGaN层43的蚀刻速率取决于层中Al的百分比，这些因为与蚀刻穿过具有较高Al含量的层相比，选择性蚀刻更快地蚀刻穿过具有低铝含量的层。因此，根据本发明，选择性蚀刻将以比穿过Al.2GaN层43更快的速率穿过GaN层44(不含铝)在栅45下方的区域中进行蚀刻，使得Al.2GaN层43用作蚀刻停止层。所使用的蚀刻化学剂是BCl3/SF6。GaN与AlGaN的BCl3/SF6选择性蚀刻的选择比为约25。当蚀刻AlGaN时，所形成的AlF3是非易失性的。因此，蚀刻速率降低。
层43中Al的浓度越高，其作为蚀刻停止层就越有效。处于此目的的优选的蚀刻工艺是使用BCl3/SF6蚀刻剂的感生耦合等离子体离子蚀刻(“ICP”)。可以使用本领域已知的其他基于Cl2或Fl2的反应离子蚀刻(RIE)或等离子体蚀刻工艺。
然后，例如，使用金属-有机物CVD(MOCVD)或本领域已知的其他合适的沉积工艺，沉积SiN层46以形成栅绝缘体。通过以常规方式形成源极欧姆接触和漏极欧姆接触及栅极接触来完成该器件，以完成图5和图6中的结构。可以向完整的结构添加另外的SiN氮化物层。如图7所示，该器件的传输特性表明以a+3伏阈值电压进行增强模式操作。
在图8a-8d中示出本发明的一个实施例的器件的制造方法。参照图8a，在衬底60的顶部上依次形成III族氮化物层64、68和65。在GaN层65的顶部上形成SiN的钝化层67。接着，如图8b中所示，使用诸如CF4/O2、CHF3或SF6的实质上不蚀刻III族氮化物材料的蚀刻化学剂，蚀刻掉栅极区域69中的层67。如图所示，所使用的蚀刻工艺导致侧壁倾斜，并且不蚀刻下方的层65。通过本领域公知的方法，例如，通过选择具有倾斜侧壁的光致抗蚀剂作为蚀刻掩模，实现开口69的侧壁倾斜。接着，如图8c中所示，使用之前蚀刻的层67作为蚀刻掩模，蚀刻在栅极区域中的III族氮化物层65。所使用的蚀刻化学剂必须具有某些性质。其必须以比下方的氮化物层68更高的速率来选择性蚀刻氮化物层65。因此，层68用作蚀刻停止层，并因此蚀刻以高水平的精确度终止于层65和68之间的界面。蚀刻化学剂还必须以与层65的蚀刻速率相同或近似的速率蚀刻钝化层67。如图所示，这样确保了穿过层65和67的开口69的侧壁锥形(如与垂直相反)。接着，如图8d所示，诸如SiN的栅绝缘体62保形地沉积在开口69的表面和层67的顶部上方。
为了完成该器件，如图9所示，沉积源63、漏70和栅61电极。在分别形成源极接触63和漏电极70之前，层67、65和68被蚀刻，使得这些源极接触和漏极接触的底部可以与氮化物沟道层64电接触。在图9所示的本发明的实施例中，衬底和III族氮化物材料层与图2中的那些类似。然而，图9所示的实施例还包含电介质钝化层67，该钝化层67覆盖最远离衬底的氮化镓层65的表面。如本领域已知的，层67包含适于III族氮化物器件的表面钝化的任何材料，例如，SiN。如图所示，氮化物层65和钝化层67在栅金属的侧面下方向下锥形。通过使栅具有倾斜侧壁(与完全垂直的侧壁相反)允许栅金属也用作区域66中的倾斜场极板，这样通过减小了器件中最大的电场来增大器件击穿电压。
本发明的另一个实施例是图10所示的垂直器件。如图所示，在垂直器件中，源极接触78和栅极接触79分别在器件顶表面上，而漏极接触80在底部处。垂直器件的益处在于，与之前描述的横向器件相比，针对近似尺寸的器件使用了更小的晶片区。
为了制成用于增强模式操作的垂直器件，在GaN沟道层74下方引入轻度掺杂(n-)GaN漂移层72。漂移层72的厚度确定器件的阻挡电压能力，因为该层设置有效的栅-漏间隔。选择用于层72的掺杂量，使其导电率最大，由此使其电阻最小，并且支持所需的阻挡电压，如之前所讨论的。如果掺杂太低，则电阻会太高。如果掺杂太高，则阻挡电压会太低。
阻挡层73阻挡从源78至漏80的直流流动。如果允许了这样的直流流动，将会在器件中产生不期望的、寄生泄漏电流路径。可以以各种方式制成阻挡层73。在一个方法中，通过合适的技术(例如，离子注入)或者通过使用2步生长工艺来形成p型区域73，在2步生长工艺中，p型层73完全在整个n-GaN层72上生长，随后在栅极区域(其中，用箭头表示电流路径)下方被去除，之后生长层74以及以上的层。层74的材料只填充到已经被去除层73的地方。
在另一个方法中，绝缘GaN层用于阻挡层73。这可以通过合适的技术形成，例如通过用铁掺杂GaN层73，或者通过Al或其他合适材料的隔离离子注入来形成，所述隔离离子注入导致代替阻挡区域73中的绝缘GaN材料。还可以使用其他方法，例如，层73中材料的再生长。
图11所示的本发明的另一个实施例采用阻挡层，以及在GaN漂移层72下方设置高度掺杂的n+GaN接触层81。在半绝缘沉底71上生长整个结构。在沉积漏极欧姆接触80之前，通过蚀刻穿过衬底71来形成通孔82。漏极欧姆接触80通过通孔82与层81接触。
可以采用其他方式制成与层81的漏极接触。如图11所示，在导电衬底71上生长器件，该导电衬底71可以(例如)是导电硅、GaN或SiC。在该结构中，不需要通孔82，这是由于只在衬底71的底部制成漏极接触80。在使用绝缘衬底的图11的实施例中，蚀刻通孔使其穿过衬底，穿过该衬底形成与层81的漏极接触。
在图12所示的另一个实施方式中，如图所示蚀刻横向台面结构，以及在高度掺杂的GaN接触层81的顶面上制成漏极接触80。
在图13a和图13b中示出本发明的另一个实施例。图13b的器件包括衬底90、衬底上的氮化物沟道层94，其包括栅91下方的层94中如虚线102所示的第一沟道区。氮化物沟道层94的材料选自由镓、铟和铝及其组合物组成的组。器件具有与沟道层94相邻的AlXN层98，其中X选择由镓、铟或其组合组成的阻。III-N层95与AlXN层相邻，包括在第一沟道区102和栅91的相对侧由虚线示出的两个沟道接入区。该III-N层可以是GaN、InN或两者的组合，优选GaN。这两个沟道接入区分别连接到源93和漏99。在该器件的一个实施例中，在III-N层95的顶部上存在AlmGaN层100，其被用于使得能够在沟道接入区中形成2DEG电荷。m在0.1至0.3的范围内，并且层100的厚度在100-500埃的范围内，对组分和厚度范围进行选择，以在该区域中实现700欧姆/平方的等效薄层电阻。
在该实施例中，2DEG沟道接入区形成在与受栅91控制的第一沟道区102不同的层95中。在增强模式器件中，沟道接入区需要一直尽可能地导电，然而栅下方的第一沟道区102需要在没有控制电压施加到栅91的情况下耗尽导电电荷。图13a和图13b中的器件在与层94不同的层95中的沟道接入区中具有电荷，其包含仅在器件“导通”时存在的栅下方的电荷102，与同一层或器件中具有其沟道接入区和其第一沟道区的器件相比，该器件的设计参数更灵活，涉及实质上对接入区电荷与受栅调制的氮化物沟道层94中的电荷的折衷。
图13a示出没有电压施加到栅的器件，以及图13b示出当正控制电压施加到栅时的器件。材料层与之前实施例中的层类似，不同之处在于，层95和100的厚度和组分得以调节，使得在没有控制电压施加到栅的情况下，实质的2DEG沟道存在于层95中的接入区中而不存在于第一沟道区102中。如图13b所示，当正控制电压施加到栅电极91时，在与栅91下方的区域102中的层94和层98之间的界面相邻的层94中，形成用虚线示出的导电2DEG沟道。另外，在与绝缘体96的侧壁97相邻的层95中形成垂直导电区域，这是由栅上的正控制电压的电荷积聚造成的。另外，借助隧穿通过势垒或者越过势垒的发射或这两者的机理来形成穿过层98的路径，所述层98将层95中的导电区域和2DEG连接到区域94中的导电2DEG沟道，由此完成从源93到漏99的导电路径。因此，该结构的重要特征在于，当切换电压施加到栅时，栅正在调制其自身下方的电荷和沿着其侧面这两者的电荷。
当切换电压施加到栅时，导电沟道一直从源93延伸到漏99，并且器件导通。在该实施例中，源93和漏99从器件表面向下延伸至少足够深度，使得它们与层95中的2DEG区(虚线所示)电接触，但是不必更深。这与之前实施例的不同之处在于，2DEG接入区与在没有超过阈值的栅电压的情况下栅下方形成的2DEG第一沟道区在同一层，其中源极接触和漏极接触必须向下延伸得更远。
可以用多种方式来构造本发明的该实施例的该器件。例如，可以通过在源区93和漏区99中沉积诸如Ti/Al/Ni/Au堆叠的金属层100形成源93和漏99，然后在升高的温度下对器件进行退火，使得金属和下方的半导体材料形成延伸至少超过层100和95的界面的导电合金，如图13a和图13b所示。可替选地，可以通过如下步骤形成源93和漏99：在将要形成源和漏的地方以及源接入区和漏接入区中将诸如硅的n型掺杂物注入到层100和95中，然后在注入区的顶部沉积诸如Ti、Al、Ni、Au或其组合物的金属，将其用作源极接触和漏极接触。在这种情况下，源93和漏99包括金属和注入半导体材料的组合。
源93和漏99可以延伸成比图13a和图13b所示的最小深度更深。如图14a和图14b所示，源93和漏99向下延伸超过层94和98的界面，如以下将讨论的。如图14a所示，层98、95和100中的Al组分被调节成使得在没有施加栅电压的情况下虚线示出的2DEG区域存在于层95和94中的接入区中，但是不在栅91下方。
通过举例的方式，可以用以下用于层98、95和100的参数来实现图14a和图14b示出的本发明的实施例：层98是3nm厚的AlxGaN层，其中x＝0.23；层95是3nm厚的GaN层并且层100是15nm厚的AlmGaN层，其中m＝0.23。在该实例中，期望2DEG区存在于层95和94中的接入区中(如虚线所示)，并且层94中的2DEG薄层电荷密度大致是层95的两倍。
如图14b所示，当正控制电压施加到栅电极91时，在与栅下方的区域102中的层94和98之间的界面相邻的栅91下方形成导电2DEG沟道102(如图层94中的虚线所示)。另外，垂直导电区域被形成在与绝缘体96的侧壁97相邻的层95中，这是由于栅91上的正控制电压造成电荷积聚。另外，通过层98形成借助隧穿通过势垒或越过势垒的发射或这两者的机理的路径。该路径将层95中的2DEG沟道接入区连接到层94中的导电2DEG沟道，从而完成从源93到漏99的导电路径。因此，当器件导通时，如图14b所示，从源93到漏99的导电沟道包括栅下方的层94中的2DEG沟道以及通过层95和98中的垂直导电区域连接的层95中的两个排成行的2DEG沟道接入区。
该器件的该结构使接入电阻减小，并由此使器件导通电阻Ron减小，这是因为源93和漏99的接触向下延伸超过层94和98的界面。这使得当器件导通时存在层95的接入区中的2DEG区域和层94的2DEG区域，以在源93和漏99之间形成导电路径。
如图13所示的实施例中器件的情况一样，如果源93和漏99仅向下延伸超过层100和95的界面，则图14中的器件将作为增强模式器件合适地工作。然而，在这种情况下，源93和漏99将仅接触层95中的2DEG区域而不是层94中的2DEG区域，所以接入电阻和器件导通电阻Ron保持与图13中的器件类似。
另外，层95、94、98和/或层100可以掺杂有诸如Si的n型掺杂物，以进一步增多层95和/或层94的接入区中的2DEG电荷。此外，在图13和图14所示的器件中的AlmGaN层100的顶部上，可以包括诸如AlInGaN的另外的III-N层(未示出)，以有助于减轻器件中的离散。
图15中示出本发明的器件的另一个实施例。与图13和图14中的器件相同的这些层具有相同的附图标记。该器件与图13所示的器件相类似，不同之处在于，在氮化物沟道层94和衬底90之间包括氮化物缓冲层92。相对于图4所示的实施例，该缓冲层具有相同的参数并且用于上述相同的目的。
在图16中示出本发明的另一个实施例。该器件与图13中的器件相同，不同之处在于，在氮化物沟道层94和衬底90之间没有缓冲层，但是在GaN层95和AlmGaN 100之间包括薄的AlN层101。该AlN层101造成层95中的接入区中的2DEG电荷中的电荷密度和电子迁移率增大，由此使接入电阻减小，并因此器件导通电阻Ron减小。优选地，该层应该在
Figure BPA00001249904500181
和
Figure BPA00001249904500182
的厚度之间。
在图17中示出本发明的另一个实施例。该器件与图14的器件相同，不同之处在于，在沟道层94和AlxGaN 98之间包括薄的AlN层103。该AlN层103造成层94中的2DEG电荷接入区中的电荷密度和电子迁移率增大，由此使接入电阻减小，并因此器件导通电阻Ron减小。另外，如结合之前的实施例所讨论的，在通过第一凹陷蚀刻并且随后用绝缘体96填充凹陷形成的栅凹陷开口中沉积栅91，并且栅凹陷精确地停止在层98的上表面处，如图17所示。
在图18a和图18b中示出该发明的另一个实施例。该器件与图17中的实施例相同，不同之处在于，省略了层95和94之间的AlxGaN层和AlN层。此外，如图18a所示，凹陷蚀刻的栅91延伸到层95和94之间的界面下方，进一步向下进入到层94的本体内，并且源93和漏99只延伸到层95中，以便接触在层95中用虚线所示的2DEG区域，但是没有远到接触层94。
图18a的器件和图18b的器件之间的差别在于，在图18b中，栅绝缘体区域96精确地停止在氮化物沟道层94的顶部处，但是在图18a的器件中，栅绝缘体区域96延伸超过层94和95之间的界面。当正控制电压施加到图18b的器件的栅91时，在栅91下方产生的导电沟道可以是2DEG区域，或者可替选地可以是电子积聚层。
虽然图18a中器件的传输特性可以不如图18b中器件的传输特性，但是该器件更容忍工艺条件的变化，这是由于其没有依赖于层94顶部的精确蚀刻停止来合适地工作。因此更容易地具有可制造性。
在图19中示出本发明的另一个实施例。该器件与图13的器件相类似，不同之处在于，所有的III族氮化物层以非极性或半极性(Ga终端)取向来生长(与本发明的其他实施例的[0001]取向相比)。通过使用半极性或者非极性层，使器件的阈值电压增大并且使当器件处于截止状态时源和漏之间的势垒增大，由此截止状态泄漏减少。然而，在图19的该结构中，用诸如Si的n型掺杂物来掺杂AlmGaN层100和/或GaN层95，以确保在层95的2DEG接入区中一直存在导电沟道。
在图20-22中示出本发明的更多实施例。这些实施例都是与图10-12所示的器件相类似的垂直器件，不同之处在于在层116中包含2DEG接入区，并且当器件被偏置为导通时，通过栅119在区域116中感生垂直导电区域，并且形成穿过层115的导电路径，以将层116中的接入区连接到栅119下方的层114中的2DEG区域，这与图13中的器件非常类似。
在图23中示出本发明的另一个实施例。该器件与图14中的器件类似，但是倾斜栅131、SiN钝化层137和栅绝缘体层132使该器件与图9中的器件类似。
具有图16中所示结构的器件被制造并且该器件具有图24a、24b和24c所示的输出特性。阈值电压Vth为1.5V，导通电阻Ron为12欧姆-毫米，以及在栅电压VG＝8V时，最大的源-漏电流Imax为700mA/mm。
对于上述的结构和方法会存在许多变形形式，但需在不脱离本发明的精神和范围的情况下，这些变形形式对于本领域的技术人员是清楚的或者将变得清楚，并且可以结合使用。

Claims (80)

1.一种III-N半导体器件，包括：
衬底；
氮化物沟道层，该氮化物沟道层在所述衬底上，并且包括在栅极区域下方的第一沟道区和在所述第一沟道区的相对侧上的两个沟道接入区，所述氮化物沟道层的组分选自由镓、铟和铝的氮化物及其组合组成的组；
AlXN层，该AlXN层与所述沟道层相邻，其中X选自由镓、铟或其组合物组成的组；
n掺杂GaN层，在与所述沟道接入区相邻的区域中而不在与所述第一沟道区相邻的区域中，该n掺杂GaN层与所述AlXN层相邻；
所述AlXN层中的Al的浓度、AlXN层厚度和n掺杂GaN层中的n掺杂浓度被选择为以在与所述AlXN层相邻的沟道接入区中感生2DEG电荷而在所述第一沟道区中不感生任何实质的2DEG电荷，以使得在切换电压没有施加到所述栅极区域的情况下所述沟道是不导电的，而当大于阈值电压的切换电压施加到所述栅极区域时所述沟道能够容易地变为导电的。
2.根据权利要求1所述的III-N半导体器件，所述III-N半导体器件在所述衬底和所述氮化物沟道层之间具有额外的氮化物层，所述额外的氮化物层选自由镓、铟和铝的氮化物和其组合物组成的组，其中，所述沟道层是GaN并且所述额外的氮化物层是AlzGaN，其中z在大于0的有限值与1之间。
3.根据权利要求1所述的III-N半导体器件，其中，所述n掺杂GaN层是利用硅来掺杂的。
4.一种III-N半导体器件，包括：
衬底；
氮化物沟道层，该氮化物沟道层在所述衬底上，并且包括在栅极区域下方的第一沟道区和在所述第一沟道区的相对侧上的两个沟道接入区，所述氮化物沟道层的组分选自由镓、铟和铝的氮化物及其组合组成的组；
第一AlXN层，该第一AlXN层与所述沟道层相邻，其中X选自由镓、铟或其组合物组成的组；
第二AlXN层，该第二AlXN层与所述第一AlXN层相邻，所述第一AlXN层中的Al的浓度实质上高于所述第二AlXN层中的Al的浓度；
分别在所述第一AlXN层和所述第二AlXN层中的每个层中的Al的浓度以及它们各自的厚度被选择为以在与所述第一AlXN层相邻的沟道接入区中感生2DEG电荷而在所述第一沟道区中不感生任何实质的2DEG电荷，以使得在切换电压没有施加到所述栅极区域的情况下所述沟道是不导电的，而当大于阈值电压的切换电压施加到所述栅极区域时所述沟道能够容易地变为导电的。
5.根据权利要求4所述的III-N半导体器件，其中，所述第一AlXN层中的Al的浓度为所述第二AlXN层中的Al的浓度的至少两倍。
6.根据权利要求4所述的III-N半导体器件，其中，所述第二AlXN层是n掺杂的。
7.根据权利要求6所述的III-N半导体器件，其中，n掺杂物为Si。
8.根据权利要求4所述的III-N半导体器件，所述III-N半导体器件具有在所述衬底和所述氮化物沟道层之间的额外的氮化物层，该额外的氮化物层选自由镓、铟和铝的氮化物和其组合物组成的组，其中，所述沟道层是GaN并且所述额外的氮化物层是AlzGaN，其中z在大于0的有限值与1之间。
9.根据权利要求8所述的III-N半导体器件，其中，所述额外的氮化物层是AlXN。
10.一种制造III-N半导体器件的方法，包括：
在衬底上形成氮化物沟道层，所述沟道层包括第一沟道区和在所述第一沟道区的相对侧上的两个沟道接入区，所述氮化物沟道层的组分选自由镓、铟和铝的氮化物及其组合组成的组；
在所述沟道层的顶部上形成第一AlXN层，其中X选自由镓、铟或其组合物组成的组；
与所述第一AlXN层相邻地形成第二AlXN层，所述第一AlXN层具有的Al的浓度实质上低于所述第一AlXN层中的Al的浓度；以及
使用选择性蚀刻剂来蚀刻穿过所述第二AlXN层向下直至所述第一AlXN层的开口，由此使用所述第二AlXN层作为蚀刻停止层，其中所述选择性蚀刻剂蚀刻穿过具有较低Al浓度的所述第一AlXN层的速度高于其蚀刻穿过具有较高Al浓度的所述第二AlXN层的速度；以及
在所述开口中沉积栅材料，分别在所述第一AlXN层和所述第二AlXN层中的每个层中的Al的浓度以及它们各自的厚度被选择为以在与所述第一AlXN层相邻的沟道接入区中感生2DEG电荷而在所述第一沟道区中不感生任何实质的2DEG电荷，以使得在切换电压没有施加到所述栅极区域的情况下所述沟道是不导电的，而当大于阈值电压的切换电压施加到所述栅极区域时所述沟道能够容易地变为导电的。
11.根据权利要求10所述的方法，其中，所述第二AlXN层是n掺杂的。
12.根据权利要求11所述的方法，其中，n掺杂物是硅。
13.根据权利要求10所述的方法，其中，在形成所述第一AlXN层之前，在所述衬底上沉积额外的氮化物层，所述额外的氮化物层选自由镓、铟和铝的氮化物和其组合物组成的组，其中所述沟道层是GaN并且所述额外的氮化物层是AlzGaN，其中z在大于0的有限值与1之间。
14.根据权利要求13所述的方法，其中，所述额外的氮化物层是AlXN。
15.根据权利要求10所述的方法，其中，以使得所述开口具有锥形的侧面的方式来蚀刻穿过所述第二AlXN层的开口。
16.一种III-N半导体器件，包括：
衬底；
氮化物沟道层，该氮化物沟道层在所述衬底上，并且包括在栅极区域下方的第一沟道区和在所述第一沟道区的相对侧上的两个沟道接入区，所述氮化物沟道层的组分选自由镓、铟和铝的氮化物及其组合组成的组；
第一AlXN层，该第一AlXN层与所述沟道层相邻，其中X选自由镓、铟或其组合物组成的组；
第二AlXN层，该第二AlXN层与所述第一AlXN层相邻，所述第一AlXN层具有的Al的浓度实质上高于所述第二AlXN层中的Al的浓度；
分别在所述第一AlXN层和所述第二AlXN层中的每个层的Al的浓度以及它们各自的厚度被选择为以在与所述第一AlXN层相邻的沟道接入区中感生2DEG电荷而在所述第一沟道区中不感生任何实质的2DEG电荷，以使得在切换电压没有施加到所述栅极区域的情况下所述沟道是不导电的，而当大于阈值电压的切换电压施加到所述栅极区域时所述沟道能够容易地变为导电的；
栅极区域，该栅极区域形成在所述第二AlXN层中，所述栅极区域包括所述第二AlXN层中的开孔以及覆盖所述开孔的至少一部分的绝缘体；以及
导电的栅极接触，该导电的栅极接触位于所述绝缘体顶上并且与所述第一AlXN层和所述第二AlXN层绝缘。
17.根据权利要求16所述的III-N器件，其中，所述开孔具有倾斜的侧面。
18.根据权利要求16所述的III-N器件，其中，形成导电接触，
以使源极和漏极与所述沟道层的相对的端部电接触。
19.根据权利要求18所述的III-N器件，其中，在包括所述栅极接触、所述源极接触和所述漏极接触的至少一部分的所述器件的顶表面上施加有钝化层。
20.一种GaN半导体器件，包括：
衬底；
GaN沟道层，该GaN沟道层在所述衬底上，并且包括在栅极区域下方的第一沟道区和在所述第一沟道区的相对侧上的两个沟道接入区；
AlxGaN层，该AlxGaN层在所述沟道层上，其中x在约0.05至0.3之间；
n掺杂GaN层，在所述沟道接入区相邻的区域中而不在与所述第一沟道区相邻的区域中，该n掺杂GaN层与所述AlxGaN层相邻；
在所述AlxGaN层中的Al的浓度、AlxGaN层厚度和n掺杂GaN层中的n掺杂浓度被选择为以在与所述AlxGaN层相邻的沟道接入区中感生2DEG电荷而在所述第一沟道区中不感生任何实质的2DEG电荷，以使得在切换电压没有施加到所述栅极区域的情况下所述沟道是不导电的，而当大于阈值电压的切换电压施加到所述栅极区域时所述沟道能够容易地变为导电的。
21.根据权利要求20所述的GaN半导体器件，所述GaN半导体器件在所述n掺杂GaN层的顶部上具有额外的SiN层。
22.根据权利要求20所述的GaN半导体器件，其中，所述n掺杂GaN层是利用硅来掺杂的。
23.根据权利要求22所述的GaN半导体器件，所述n掺杂GaN层是德尔塔掺杂的。
24.根据权利要求20所述的GaN半导体器件，其中，所述衬底是SiC。
25.根据权利要求20所述的GaN半导体器件，所述GaN半导体器件在所述GaN沟道层和所述衬底之间具有AlzGaN缓冲层，其中z在1与大于0的有限值之间，并且其中x在0.05与0.4之间。
26.根据权利要求20所述的GaN半导体器件，所述GaN半导体器件在所述n掺杂GaN层的顶部上具有额外的AlXN层，其中X选自由镓、铟或其组合物组成的组。
27.根据权利要求26所述的GaN半导体器件，所述GaN半导体器件在所述额外的AlXN层的顶部上具有额外的SiN层。
28.根据权利要求3所述的GaN半导体器件，其中，所述切换电压大于2.5伏，并且当所述沟道导电时，电流以每毫米的栅宽度至少300mA流过所述沟道。
29.根据权利要求3所述的GaN半导体器件，其中，所述切换电压大于2伏，并且当所述沟道导电时，电流以每毫米的栅宽度至少200mA流过所述沟道。
30.根据权利要求29所述的GaN半导体器件，其中，当所述沟道导电时通过所述沟道的电流是当所述沟道不导电时电流的至少10,000倍。
31.一种III-N半导体器件，包括：
衬底；
漏极接触，该漏极接触与所述衬底相接触；
轻度掺杂的漂移层，该漂移层在所述衬底上；
阻挡层，该阻挡层在除了栅极区域下方的漂移层的区域之外的所述漂移层上；
氮化物沟道层，该氮化物沟道层在所述阻挡层和所述漂移层上，并且包括在栅极区域下方的第一沟道区和在所述第一沟道区的相对侧上的两个沟道接入区，所述氮化物沟道层的组分选自由镓、铟和铝的氮化物及其组合组成的组；
AlXN层，该AlXN层与所述沟道层相邻，其中X选自由镓、铟或其组合物组成的组；
GaN层，在与所述沟道接入区相邻的区域中而不在与所述第一沟道区相邻的区域中，该GaN层与所述AlXN层相邻；
所述AlXN层中的Al的浓度、AlXN层厚度和n掺杂GaN层中的n掺杂浓度被选择为以在与所述AlXN层相邻的沟道接入区中感生2DEG电荷而在所述第一沟道区中不感生任何实质的2DEG电荷，以使得在切换电压没有施加到所述栅极区域的情况下所述沟道是不导电的，而当大于阈值电压的切换电压施加到所述栅极区域时所述沟道能够容易地变为导电的。
32.根据权利要求31所述的III-N半导体器件，其中，所述漂移层是用n型掺杂物轻度掺杂的。
33.根据权利要求31所述的III-N半导体器件，其中，所述阻挡层是用p型掺杂物掺杂的。
34.根据权利要求31所述的III-N半导体器件，所述III-N半导体器件具有介于所述漂移层和所述衬底之间的额外的重度n掺杂的III-N层。
35.根据权利要求34所述的III-N半导体器件，其中，所述漏极接触与所述重度n掺杂的III-N层电接触。
36.根据权利要求34所述的III-N半导体器件，其中，所述重度n掺杂的III-N层和所述衬底横向地延伸以超过所述器件的外周以形成横向延伸，并且所述漏极接触在所述横向延伸上与所述重度n掺杂的III-N层相邻。
37.一种III-N半导体器件，包括：
衬底；
漏极接触，该漏极接触与所述衬底相接触；
轻度掺杂的漂移层，该漂移层在所述衬底上；
阻挡层，该阻挡层在除了在栅极区域下方的漂移层的区域之外的所述漂移层上；
氮化物沟道层，该氮化物沟道层在所述阻挡层和所述漂移层上，并且包括在所述栅极区域下方的第一沟道区和在所述第一沟道区的相对侧上的两个沟道接入区，所述氮化物沟道层的组分选自由镓、铟和铝的氮化物及其组合组成的组；
第一AlXN层，该第一AlXN层与所述沟道层相邻，其中X选自由镓、铟或其组合物组成的组；
第二AlXN层，在与所述沟道接入区相邻的区域中而不在与所述第一沟道区相邻的区域中，该第二AlXN层与所述第一AlXN层相邻；
分别在所述第一AlXN层和所述第二AlXN层中的每个层的Al的浓度以及它们各自的厚度被选择为以在与所述第一AlXN层相邻的沟道接入区中感生2DEG电荷而在所述第一沟道区中不感生任何实质的2DEG电荷，以使得在切换电压没有施加到所述栅极区域的情况下所述沟道是不导电的，而当大于阈值电压的切换电压施加到所述栅极区域时所述沟道能够容易地变为导电的。
38.根据权利要求37所述的III-N半导体器件，其中，所述漂移层是用n型掺杂物轻度掺杂的。
39.根据权利要求37所述的III-N半导体器件，其中，所述阻挡层是用p型掺杂物掺杂的。
40.根据权利要求37所述的III-N半导体器件，所述III-N半导体器件具有介于所述漂移层和所述衬底之间的额外的重度n掺杂的III-N层。
41.根据权利要求40所述的III-N半导体器件，其中，所述漏极接触与所述重度n掺杂的III-N层电接触。
42.根据权利要求40所述的III-N半导体器件，其中，所述重度n掺杂的III-N层和所述衬底横向地延伸以超过所述器件的外周以形成横向延伸，并且所述漏极接触在所述横向延伸上与所述重度n掺杂的III-N层相邻。
43.根据权利要求37所述的III-N半导体器件，其中，所述第一AlXN层具有的Al的浓度实质上高于所述第二AlXN层中的Al的浓度。
44.一种III-N半导体器件，包括：
衬底；
氮化物沟道层，该氮化物沟道层在所述衬底上，并且包括在凹陷的栅极区域下方的第一沟道区，所述氮化物沟道层的组分选自由镓、铟和铝的氮化物及其组合组成的组；
第一AlXN层，该第一AlXN层与所述沟道层相邻，其中X选自由镓、铟或其组合物组成的组；
III-N层，该III-N层与AlXN层相邻并且环绕所述凹陷的栅极区域，所述III-N层包括分别连接到源极和漏极的在所述第一沟道区的相对侧上的两个沟道接入区；
AlmYN层，该AlmYN层与所述III-N层相邻并且环绕所述凹陷的栅极区域，其中Y选自由镓、铟或其组合物组成的组，所述AlmYN层中的Al的浓度m和其厚度被选择为以在所述两个沟道接入区中感生2DEG电荷，
在切换电压没有施加到所述栅极的情况下所述第一沟道区是不导电的，而在大于阈值电压的切换电压施加到所述栅极的情况下所述第一沟道区是导电的，从而在所述第一沟道区中以及穿过通过AlXN层的栅极感生的实质上垂直的导电区域产生2DEG区域，由此从所述源极到所述漏极完成穿过所述接入区的导电路径。
45.根据权利要求44所述的III-N半导体器件，其中，所述III-N层或AlmYN层是n掺杂的。
46.根据权利要求45所述的III-N半导体器件，其中，n掺杂物是Si。
47.根据权利要求44所述的III-N半导体器件，所述III-N半导体器件在所述衬底和所述氮化物沟道层之间具有额外的氮化物层，其中所述沟道层是GaN。
48.根据权利要求47所述的III-N半导体器件，其中，所述额外的氮化物层是AlXN，其中X选自由镓、铟、铝和其组合物组成的组。
49.根据权利要求47所述的III-N半导体器件，其中，所述额外的氮化物层是AlzGaN，其中z在大于0的有限值与1之间。
50.根据权利要求44所述的III-N半导体器件，其中，通过隧穿来产生穿过所述AlXN层的所述导电路径。
51.根据权利要求44所述的III-N半导体器件，其中，通过热离子发射来产生穿过所述AlXN层的所述导电路径。
52.根据权利要求44所述的III-N半导体器件，其中，通过隧穿和热离子发射这两者来产生穿过所述AlXN层的所述导电路径。
53.根据权利要求44所述的III-N半导体器件，其中，所述导电路径由所述切换电压来调制，并且沿着所述栅极的一侧以及在所述栅极的下方延伸。
54.根据权利要求44所述的III-N半导体器件，其中，所述栅极具有底部和实质上垂直的或锥形的侧面，由此当存在所述切换电压时，沿着所述侧面和所述底部来调制电荷。
55.根据权利要求44所述的III-N半导体器件，其中，m在约0.1至0.3之间。
56.根据权利要求44所述的III-N半导体器件，所述III-N半导体器件在所述AlmYN层和所述III-N层之间具有厚度在约
Figure FPA00001249904400111
至
Figure FPA00001249904400112
之间的额外的AlN层。
57.根据权利要求56所述的III-N半导体器件，所述III-N半导体器件具有至少1伏的阈值电压、小于20ohm-mm的导通电阻以及当器件导通时在源极和漏极之间大于400mA/mm的电流运载能力。
58.根据权利要求56所述的III-N半导体器件，所述III-N半导体器件具有至少1.5伏的阈值电压、小于15ohm-mm的导通电阻以及当器件导通时在所述源极和所述漏极之间大于600mA/mm的电流运载能力。
59.根据权利要求44所述的III-N半导体器件，所述III-N半导体器件具有与所述AlmYN层相邻的额外的III-N层，所述额外的III-N层也在所述栅极区域中凹陷，所述额外的III-N层的厚度在约
Figure FPA00001249904400121
至
Figure FPA00001249904400122
的范围内。
60.根据权利要求44所述的III-N半导体器件，其中，所述凹陷的栅极包括栅绝缘体，所述栅绝缘体实质上包含选自SiN、AlSiN、SiO2、HfO2、ZrO2、Ta2O5或其组合物组成的组的材料。
61.根据权利要求60所述的III-N半导体器件，其中，所述绝缘材料中的至少一种是高K电介质。
62.根据权利要求60所述的III-N半导体器件，还包括：
在所述AlmYN层上的额外的SiN层，所述SiN层被凹陷成具有锥形的侧壁，所述锥形的侧壁进一步继续穿过所述AlmYN层和所述III-N层；以及
栅金属层，其沉积在所述栅绝缘体上方的所述凹陷的栅极区域中，在两侧上所述栅金属的一部分延伸在所述栅绝缘体的上方。
63.根据权利要求62所述的III-N器件，所述III-N器件具有在所述器件顶上和所述栅金属下方施加的额外的SiN钝化层。
64.根据权利要求63所述的III-N器件，所述III-N器件具有在所述SiN钝化层上沉积的场极板金属，所述场极板金属电连接到所述源极接触或所述栅极接触。
65.一种具有源极、漏极和栅极的III-N半导体器件，包括：
衬底；
一种材料的第一层，该第一层包括与所述栅极相邻的两个含电荷接入区，一个接入区耦合到所述源极，以及另一个接入区耦合到所述漏极；
不同材料的第二层，该第二层具有耦合在所述沟道接入区之间的并且在所述栅极下方的沟道区，其中，在切换电压没有施加到所述栅极的情况下所述沟道区域不导电，而当大于阈值电压的切换电压施加到所述栅极时所述沟道区域变为导电，由此完成在所述源极和所述漏极之间的导电路径。
66.根据权利要求65所述的晶体管，其中，当所述切换电压施加到所述栅极时，经由由所述栅电压感生的实质上垂直的导电区域，所述接入区连接到所述沟道区。
67.根据权利要求44所述的III-N半导体器件，其中，所述氮化物沟道层包含分别在所述III-N层中的所述两个沟道接入区下方的第二对沟道接入区。
68.根据权利要求67所述的晶体管，其中，所述氮化物沟道层与所述源极和所述漏极电接触。
69.根据权利要求67所述的晶体管，其在所述氮化物沟道层和所述AlXN层之间的具有厚度在约
Figure FPA00001249904400131
和之间的额外的AlN层。
70.根据权利要求44所述的III-N半导体器件，其中，所述氮化物沟道层、所述AlXN层、所述III-N层和AlmYN层都沿非极性方向或者Ga终端半极性方向取向。
71.根据权利要求70所述的III-N半导体器件，其中，所述III-N层或所述AlmYN层是n掺杂的。
72.根据权利要求71所述的III-N半导体器件，其中，所述n掺杂物是Si。
73.一种III-N半导体器件，包括：
衬底；
氮化物沟道层，该氮化物沟道层在所述衬底上，并且包括在凹陷的栅极区域下方的第一沟道区，所述氮化物沟道层的组分选自由镓、铟和铝的氮化物及其组合组成的组；
III-N层，该III-N层与所述氮化物沟道层相邻并且环绕所述凹陷的栅极区域，所述III-N层包括在所述第一沟道区的相对侧上的分别连接到源极和漏极的两个沟道接入区；
AlmYN层，该AlmYN层与所述III-N层相邻并且环绕所述凹陷的栅极区域，其中Y选自由镓、铟或其组合物组成的组，所述AlmYN层中的Al的浓度m和其厚度被选择为以在所述两个沟道接入区中感生2DEG电荷，
在切换电压没有施加到所述栅极的情况下所述第一沟道区是不导电的，但是在大于阈值电压的切换电压施加到所述栅极的情况下所述第一沟道区是导电的，从而在所述第一沟道区中以及穿过通过AlXN层的栅极感生的实质上垂直的导电区域来产生2DEG区域，由此从所述源极到所述漏极完成通过所述两个沟道接入区、所述第一沟道区和所述垂直导电区域的导电路径。
74.根据权利要求73所述的器件，其在III-N层和所述AlmXN层之间具有厚度在约
Figure FPA00001249904400141
和
Figure FPA00001249904400142
之间的额外的AlN层。
75.一种III-N半导体器件，包括：
衬底；
漏极接触，该漏极接触与所述衬底相接触；
轻度掺杂的漂移层，该漂移层在所述衬底上；
阻挡层，该阻挡层在除了栅极区域下方的漂移层的区域之外的所述漂移层上；
氮化物沟道层，该氮化物沟道层在所述漂移层和所述阻挡层上，并且包括在凹陷的栅极区域下方的第一沟道区，所述氮化物沟道层的组分选自由镓、铟和铝的氮化物及其组合组成的组；
AlXN层，该AlXN层与所述沟道层相邻，其中X选自由镓、铟或其组合物组成的组；
III-N层，该III-N层与所述AlXN层相邻并环绕所述凹陷的栅极区域，所述III-N层包括在所述第一沟道区的相对侧上的分别耦合到源极和漏极的的两个沟道接入区；
AlmYN层，该AlmYN层在所述III-N层上并且环绕所述凹陷的栅极区域，其中Y选自由镓、铟或其组合物组成的组，所述AlmYN层中Al的浓度m和其厚度被选择为以在所述两个沟道接入区中感生2DEG电荷；
在切换电压没有施加到所述栅极的情况下所述第一沟道区是不导电的，但是在大于阈值电压的切换电压施加到所述栅极的情况下所述第一沟道区是导电的，从而在所述第一沟道区中以及穿过通过AlXN层的栅极感生的实质上垂直的导电区域来产生2DEG区域，由此从所述源极到所述漏极完成穿过所述接入区、所述第一沟道区和所述垂直导电区域的导电路径。
76.根据权利要求75所述的III-N半导体器件，其中，所述漂移层是用n型掺杂物轻度掺杂的。
77.根据权利要求75所述的III-N半导体器件，其中，所述阻挡层是用p型掺杂物掺杂的。
78.根据权利要求75所述的III-N半导体器件，所述III-N半导体器件具有介于所述漂移层和所述衬底之间的额外的重度n掺杂的III-N层。
79.根据权利要求78所述的III-N半导体器件，其中，所述漏极接触与所述重度n掺杂III-N层电接触。
80.根据权利要求78所述的III-N半导体器件，其中，所述重度n掺杂的III-N层和所述衬底横向地延伸以超过所述器件的外周以形成横向延伸，以及所述漏极接触在所述横向延伸上与所述重度n掺杂的III-N层相邻。
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