TWI488303B

TWI488303B - 增強型氮化鎵電晶體元件

Info

Publication number: TWI488303B
Application number: TW101148428A
Authority: TW
Inventors: Wei Hung Kuo; Suh Fang Lin; Rong Xuan
Original assignee: Ind Tech Res Inst
Priority date: 2012-12-19
Filing date: 2012-12-19
Publication date: 2015-06-11
Also published as: TW201427000A

Description

增強型氮化鎵電晶體元件

本發明是有關於一種電晶體元件，且特別是有關於一種增強型氮化鎵電晶體元件。

傳統的水平式氮化鎵二維電子氣(2DEG)結構的高電子遷移率(High Electron Mobility Transistor，HEMT)元件因為閘極區域的二維電子氣分佈，使得元件無法達到常關(Normally-off)的特性。雖然，已有研究提出透過破壞閘極區域的二維電子氣分佈來提高臨界電壓(Threshold Voltage；Vth)，但是，卻會犧牲電流的輸出。另有研究以選擇性成長(Selectivity Area Growth)的方式，於閘極區域成長P型氮化鋁鎵(P-AlGaN)。利用空乏區的原理，空乏(Deplete)閘極區域下方的二維電子氣(2DEG)分佈，而達到常關的元件特性。然而，此一元件雖然對於導通時電流的影響較小，但是，其臨界電壓(Threshold Voltage；Vth)受限於P型氮化鋁鎵(P-AlGaN)的濃度是否能有效空乏二維電子氣(濃度約為1E13/cm² )，所以導致其臨界電壓通常較小。因此，目前亟需一種可以提升的臨界電壓，同時對於導通時電流的影響較小的增強型氮化鎵異質場效電晶體元件。

本發明提出一種增強型氮化鎵電晶體元件，包括磊晶堆疊層、源極層、汲極層以及p型金屬氧化物層。磊晶堆疊層包括未摻雜之GaN層，位於基底上。源極層與汲極層位於上述磊晶堆疊層的表面上。p型金屬氧化物層位於上述源極層與上述汲極層之間。閘極層位於上述p型金屬氧化物層上。上述p型金屬氧化物層包括主體部與多個延伸部。主體部位於上述磊晶堆疊層的表面上。多個延伸部連接上述主體部，且延伸至上述磊晶堆疊層中。

本發明還提出一種增強型氮化鎵電晶體元件，包括磊晶堆疊層、源極層、汲極層、多層p型金屬氧化物層以及閘極層。磊晶堆疊層包括未摻雜之GaN層，位於基底上，且上述磊晶堆疊層的表面具有凹槽。源極層與汲極層位於上述磊晶堆疊層之上述凹槽兩側的表面上。多層p型金屬氧化物層位於上述源極層與上述汲極層之間的上述凹槽上，各p型金屬氧化物層的p型載子濃度不同。閘極層位於上述多層p型金屬氧化物層上。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1是依照本發明第一實施例所繪示之具有多個延伸部之單層p型金屬氧化物層的增強型氮化鎵電晶體元件的剖面示意圖。

請參照圖1，本發明第一實施例之增強型氮化鎵電晶體元件包括磊晶堆疊層11、源極層20、汲極層22、閘極層28以及p型金屬氧化物層24。源極層20、汲極層22以及p型金屬氧化物層24位於磊晶堆疊層11的表面11a上。閘極層28位於p型金屬氧化物層24上。p型金屬氧化物層24位於源極層20與汲極層22之間。p型金屬氧化物層24包括主體部34與多數個延伸部44。主體部34位於磊晶堆疊層11的表面11a上。多數個延伸部44連接主體部34，且延伸至磊晶堆疊層11中。在上述的增強型氮化鎵電晶體中，於磊晶堆疊層11的表面11a上還包括介電層18。

上述磊晶堆疊層11位於基底10上。基底10可以是矽基底(Silicon)碳化矽基底或藍寶石基底(sapphire)。磊晶堆疊層11的材質為半導體，包括III-V族化合物半導體，例如是GaN。在第一實施例中，磊晶堆疊層11包括緩衝層12、未摻雜之GaN層(u-GaN層)14以及阻障層16，依序堆疊於基底10上，但並不以此為限。

緩衝層12可以是III-V族化合物半導體，例如是GaN型的緩衝層(GaN based buffer layer)或是AlN型的緩衝層。緩衝層12的形成方法例如是有機金屬化學氣相沉積法(Metal-organic Chemical Vapor Deposition，MOCVD)或是分子束磊晶(Molecular beam epitaxy，MBE)。緩衝層12的厚度例如是約為1至10微米。在一實施例中，緩衝層12的厚度例如是約為4.2微米。

u-GaN層14以及阻障層16為具有二維電子氣 (Two-dimensional electron gas)的氮化鎵異質結構。u-GaN層14的形成方法例如是MOCVD或是MBE，厚度例如是約為0.5~5微米。在一實施例中，u-GaN層14的厚度例如是約為1.6微米。阻障層16例如是未摻雜之Al_x Ga_1-x N層(u-AlGaN層)，其中x表示0.1x1。在u-AlGaN層中，Al的含量x為20~30%。u-AlGaN層的形成方法例如是MOCVD或是MBE，厚度例如是約為5~40 nm。在一實施例中，阻障層16的厚度例如是20nm。

介電層18位於磊晶堆疊層11上。介電層18的材料例如是SiO₂ 層、Si₃ N4或Si₃ N₄ /SiO₂ 層。形成的方法例如是電漿增強型化學氣相沉積法(PECVD)或濺鍍，厚度例如是10~500nm。介電層18可以經由一次或是數次的微影與蝕刻製程圖案化，以界定出源極層20、汲極層22以及p型金屬氧化物層24(或是閘極層28)的位置。

為了使p型金屬氧化物層24的延伸部可以延伸至磊晶堆疊層11中，磊晶堆疊層11在對應預定形成p型金屬氧化物層24的區域可以經由各種圖案化製程來形成多個網孔、溝渠、或是多個柱狀體。網孔或溝渠的深度或是柱狀體的長度可以延伸到阻障層16或是u-GaN層14，例如是5nm至50nm。網孔、溝渠或是柱狀體的尺寸例如是50nm至500nm。在一實施例中可以利用奈米壓印(Nano Imprint)的方式在介電層18上形成奈米網孔、多個柱狀體或是條狀物(Nano-strips)，之後利用微影製程先形成圖案化的光阻層，界定出閘極區域，之後利用CHF₃ 氣體蝕刻介電層18，之後，再利用SF₆ 與Cl₂ 的混合氣體蝕刻至阻障層16或u-GaN層14，其後，先以緩衝氧化蝕刻(BOE)溶液將閘極區域內殘留的介電層18去除，再利用H₂ SO₄ /H₂ O₂ 溶液(體積比：2/1)將閘極區域以外的殘留的光阻層去除。在一實施例中，當所形成之奈米網孔、柱狀體或是條狀物深達阻障層16中時，其深度可為約15nm。在另一實施例中，當所形成之奈米網孔、柱狀體或是條狀物深達u-GaN層14中時，其深度可為約30nm。

源極層20和汲極層22位於磊晶堆疊層11的表面11a上以及介電層18上。源極層20和汲極層22可以分別包括歐姆金屬電極20a、22a與金屬電極20b、22b。歐姆金屬電極例如是：Ti(100 nm)/Al(300 nm)、Ti(100 nm)/Al(300 nm)/Ni(40 nm)/Au(300 nm)或Ti(100 nm)/Al(300 nm)/Pt(40 nm)/Au(300 nm)，但並以此為限。此處的Ti(100 nm)/Al(300 nm)表示具有Ti層與Al層的堆疊層，其中Ti層的厚度為100 nm；Al層的厚度為300 nm。其他的電極組成所代表的意義可以此推得。源極層20和汲極層22的歐姆金屬電極20a、22a可以利用電子束蒸鍍方式形成歐姆金屬膜，再進行退火處理。退火處理例如是在氮氣氣氛下，於攝氏600度的溫度，進行快速熱退火1分鐘。在一實施例中，源極層20和汲極層22的歐姆金屬電極20a、22a可以在介電層18圖案化之後，p型金屬氧化物層24形成之前，形成於磊晶堆疊層11的表面11a上以及介電層18上。在另一實施例中，源極層20和汲極層22的歐姆金屬電極20a、22a也可以在介電層18圖案化以及p型金屬氧化物層24形成之後，形成於磊晶堆疊層11的表面11a上以及介電層18上。

源極層20和汲極層22的金屬電極20b、22b可以利用光阻剝除製程及選擇性蒸鍍(例如電子束蒸鍍)的方式來製作。源極層20和汲極層22的金屬電極20b、22b包括：Ni(20 nm)/Au(300 nm)、Ti(20 nm)/Au(300 nm)或Pt(20 nm)/Au(300 nm)等功函數較高的金屬或合金。源極層20和汲極層22的金屬電極20b、22b可以利用電子束蒸鍍方式形成金屬膜，再進行退火處理。退火處理例如是在氮氣氣氛下，於攝氏500度的溫度，進行快速熱退火或是爐管退火1-30分鐘。源極層20和汲極層22的金屬電極可以在p型金屬氧化物層24形成之後才形成在源極層20和汲極層22的歐姆金屬電極20a、22a上。

p型金屬氧化物層24位於源極層20與汲極層22之間。p型金屬氧化物層24的延伸部44至少延伸至阻障層16。在一實施例中，p型金屬氧化物層24的延伸部44至少延伸至u-GaN層14(如圖1所示)。在一實施例中，磊晶堆疊層11(或阻障層16)具有多數個網孔，p型金屬氧化物層24的延伸部44延伸至網孔中，而呈多個柱狀體，其上視圖如圖1A所示。在另一實施例中，磊晶堆疊層11(或阻障層16)具有多數個柱狀體，p型金屬氧化物層24的延伸部44延伸至柱狀體周圍的空間中，而呈網狀，其上視圖如圖1B所示。p型金屬氧化物層24之對應閘極長度 (Gate Length)的長度為1~10μm。

p型金屬氧化物層24的p型載子的濃度例如是約為1×10¹⁵ /cm³ 至1×10¹⁹ /cm³ 。p型金屬氧化物層24例如是多層NiO_y 層，其中1y1.2。p型金屬氧化物層24可以是由單層材料所組成(如圖1所示)。p型金屬氧化物層24可以利用原子層沉積法(ALD)、蒸鍍、濺鍍、化學氣相沉積法、噴塗法(Spray)、溶膠凝膠法(Sol-gel)或脈衝雷射沉積法(PLD)的方式來形成。p型金屬氧化物層24的形成步驟可以在介電層18形成之後，閘極層28以及源極層20和汲極層22的金屬電極20b、22b形成之前進行之。

閘極層28位於p型金屬氧化物層24上。閘極層28可以是金屬電極。金屬電極包括：Ni(20 nm)/Au(300 nm)、Ti(20 nm)/Au(300 nm)或Pt(20 nm)/Au(300 nm)等功函數較高的金屬或合金。閘極層28的長度例如是2微米。在本實施例中，閘極層28可以利用光阻剝除製程及選擇性蒸鍍的方式來製作。閘極層28的形成步驟可以與源極層20和汲極層22的金屬電極的形成步驟同時進行。

上述實施例之p型金屬氧化物24亦可以以Al₂ O₃ 或其他的金屬氧化物來替代。

圖2是依照本發明第二實施例所繪示之具有多個延伸部之多層p型金屬氧化物層的增強型氮化鎵電晶體元件的剖面示意圖。

上述的第一實施例的增強型氮化鎵電晶體元件具有多個延伸部之單層p型金屬氧化物層24。然而，本發明並不以此為限。在以下的第二實施例中，增強型氮化鎵電晶體元件具有多個延伸部之多層p型金屬氧化物層26，如圖2所示。

p型金屬氧化物層26也可以為p型載子濃度不同的多層p型金屬氧化物層26a~26c。在一示範例中，p型金屬氧化物層26為p型載子濃度不同的多層NiO_y 層所組成，且多層NiO_y 層包括p型載子濃度為小於10¹⁵ /cm³ 的NiO_y 層、p型載子濃度為1×10¹⁵ /cm³ 至1×10¹⁷ /cm³ 的NiO_y 層以及p型載子濃度大於1×10¹⁷ /cm³ 的NiO_y 層，其各層厚度約為1至200nm。多層p型金屬氧化物層26可以利用原子層沉積法(ALD)、蒸鍍、濺鍍、化學氣相沉積法、噴塗法(Spray)、溶膠凝膠法(Sol-gel)或脈衝雷射沉積法(PLD)的方式來形成。多層p型金屬氧化物層26的形成步驟可以在介電層18形成之後，閘極層28以及源極層20和汲極層22的金屬電極形成之前進行之。

上述實施例的增強型氮化鎵電晶體元件具有多個延伸部之單層或多層p型金屬氧化物層。然而，本發明並不以此為限。在以下的第三實施例中揭露一種具有多層p型金屬氧化物層之凹槽式增強型氮化鎵電晶體元件。

圖3是依照本發明第三實施例所繪示之一種具有多層p型金屬氧化物層之凹槽式增強型氮化鎵電晶體元件的剖面示意圖。

請參照圖3，本發明第三實施例之增強型氮化鎵電晶體元件包含磊晶堆疊層11、源極層20、汲極層22、閘極層28以及p型金屬氧化物層26。磊晶堆疊層11的表面11a上在對應閘極層28之處具有凹槽30。在第三實施例中，磊晶堆疊層11包括緩衝層12、未摻雜之GaN層(u-GaN層)14以及阻障層16，依序堆疊於基底10上，但並不以此為限。凹槽30的底部可以裸露出阻障層16或u-GaN層14。源極層20、汲極層22位於磊晶堆疊層11的表面11a上。閘極層28位於p型金屬氧化物層24上且對應磊晶堆疊層11的凹槽30，且位於極層20與汲極層22之間。多層p型金屬氧化物層26位於極層20與汲極層22之間，且位於磊晶堆疊層11的凹槽30上。在一實施例中，多層p型金屬氧化物層26(其包括p型金屬氧化物層26a~26c)位於磊晶堆疊層11的凹槽30上，且沿介電層18的開口32的側壁延伸覆蓋於介電層18的部分表面上。

第三實施例之多層p型金屬氧化物層26的材料、形成方法等如第二實施例所述；其他各層或構件的材料、形成方法等如第一實施例所述，於此不再贅述。

在以下的實例1-3中，基底10為矽基底(Silicon substrate)，磊晶堆疊層11包括厚度為4.2μm的GaN型緩衝層12、厚度為1.6μm的u-GaN層14以及厚度為1.6μm的u-AlGaN層16；其中，u-AlGaN層16的Al含量為25%。介電層18為厚度300nm的SiO₂ 層，形成的方法例如是PECVD。蝕刻介電層18以及磊晶堆疊層11可以利用CHF₃ 氣體蝕刻介電層18，再利用SF₆ 與Cl₂ 的混合氣體蝕刻至u-GaN層14或u-AlGaN層16，之後，先以BOE溶液將閘極區域內殘留的介電層18去除，再利用H₂ SO₄ /H₂ O₂ 溶液(體積比：2/1)將閘極以外區域殘留的光阻去除。源極層20和汲極層22的歐姆金屬電極20a、22a的組成包括：Ti(100 nm)/Al(300 nm)，形成的方式為先以電子束蒸鍍，再於600℃的氮氣氣氛下，利用快速熱退火處理1分鐘。閘極層28與源極層20和汲極層22的金屬電極20b、22b組成包括：Ni(20 nm)/Au(300 nm)，鍍膜方式為電子束蒸鍍。

例1

在基底10上成長磊晶堆疊層11，並於磊晶堆疊層11上形成介電層18。接著，利用奈米壓印(Nano Imprint)的方式，在介電層18上形成奈米點狀圖案(Nano-porous pattern)，間距為450nm，點狀尺寸為225 nm，厚度為150 nm。接著，利用微影製程定義出閘極區域，然後，蝕刻介電層18，並往下蝕刻至磊晶堆疊層11的u-GaN層14，其總深度為30 nm，於磊晶堆疊層11中形成多個網孔或是柱狀體，其長度對應閘極長度(Gate Length)為2μm左右。接著利用ALD鍍膜方式於閘極區域沉積Al₂ O₃ 層，其厚度為10 nm。然後，將Al₂ O₃ 層圖案化，以做為p型金屬氧化物層24。接著，利用微影製程定義源極與汲極區域，接著蝕刻介電層18。再蒸鍍源極層20和汲極層22的歐姆金屬電極20a、22a。接著利用光阻剝除製程及選擇性蒸鍍閘極層28與源極層20和汲極層22的金屬電極20b、22b。

例1為在閘極區域具有奈米點狀圖案的MOS-HEMT元件結構，其電流衰減部分的表現如圖4所示。習知的MOS-HEMT之電流衰減部分的表現如圖5所示。圖4與圖5的結果顯示例1與習知的MOS-HEMT在閘極電壓(Vgs)10V的導通電流(Id)分別為3×10^-1 A/mm與2×10^-5 A/mm，兩者的比為1.5×10⁴ 。顯示例1之閘極區域具有奈米點狀圖案的MOS-HEMT具有抑制電流大幅衰減的功用。

例2

在基底10上成長磊晶堆疊層11，並於磊晶堆疊層11上形成介電層18。接著利用微影製程定義源極與汲極區域，然後，蝕刻介電層18。之後，再蒸鍍源極層20和汲極層22的歐姆金屬電極20a、22a。

接著利用微影製程定義出閘極區域，接著，蝕刻介電層18，並往下蝕刻至磊晶堆疊層11的u-AlGaN層16，其總深度為15 nm。接著利用電子束蒸鍍方式，以Ni及NiOx做為靶材，通入氧氣5 sccm，於閘極區域形成厚度為50 nm的P型NiOy層，以做為p型金屬氧化物層24，其中，P型NiOx的x值大於1；P型NiO_y 層y值大於1，P型NiOy中p型載子的濃度小於1×10¹⁵ /cm³ 。最後，利用光阻剝除製程及選擇性蒸鍍來形成閘極層28與源極層20和汲極層22的金屬電極20b與22b。

例2以及習知凹陷式蕭基特(Schottky)閘極之電晶體的閘極漏電流如圖6所示。由圖6的結果顯示相較於習知凹陷式Schottky閘極之電晶體，例2的NiO_y 閘極漏電流降低1×10³ 。顯示例2之電晶體元件結構在低p型載子濃度(<1×10¹⁵ /cm³ )的條件可以達到抑制閘極漏電流的功效。

例3

在基底10上成長磊晶堆疊層11，並於磊晶堆疊層11上形成介電層18。接著利用微影製程定義源極與汲極區域，然後，蝕刻介電層18。之後，再蒸鍍源極層20和汲極層22的歐姆金屬電極20a、22a。接著利用微影製程定義出閘極區域，接著，蝕刻介電層18，並往下蝕刻至磊晶堆疊層11的u-AlGaN層16，其總深度為15 nm。

接著利用電子束蒸鍍方式，以Ni做為靶材，蒸鍍過程中通入氧氣9 sccm，腔體溫度250℃，於閘極區域形成厚度為250 nm的NiO_y 層，NiO_y 層y值大於1，接著將試片移出，置入快速升溫退火爐(RTA)中，熱處理條件為：500℃，1分鐘，氣氛分別為N₂ (1000sccm)，NiO_y 層y值>1，NiO_y 中p型載子的濃度小於1×10¹⁶ /cm³ 。最後，利用光阻剝除製程及選擇性蒸鍍來形成閘極層28與源極層20和汲極層22的金屬電極20b與22b。

例3凹陷式NiOy閘極以及習知凹陷式Schottky閘極之電晶體之轉移電流-電壓特性曲線如圖7所示。由圖7的結果顯示：例3的臨界電壓Vth為0.2 V，可達到常關的元件特性。相對傳統的凹陷式Schottky閘極之電晶體，結果顯示例3之P型NiOy濃度提升有助於提升臨界電壓Vth。

例4

在基底10上成長磊晶堆疊層11。此磊晶堆疊層11包括GaN型緩衝層12、u-GaN層14以及u-AlGaN層16；其中，u-AlGaN層16的Al含量為25%，但是磊晶堆疊層11各層厚度為：GaN型緩衝層12厚度為1~10μm，u-GaN層14厚度為1~5μm，u-AlGaN層16厚度為5~40 nm。接著，並於磊晶堆疊層11上形成介電層18。介電層18可以是SiO₂ 層或Si₃ N₄ 或Si₃ N₄ /SiO₂ 層，沉積方式如PECVD或濺鍍，厚度為10~500 nm。

接著，利用電子束微影(E-beam Lithography)或奈米壓印(Nano Imprint)的方式，在介電層18上形成包括許多奈米條狀(Nano-strips)、奈米柱狀、奈米點狀(Nano-rods or Nano-pores)的奈米圖案，奈米圖案最小寬度為50~500 nm。

利用微影製程定義出閘極區域，接著用CHF₃ 氣體蝕刻介電層18，再利用SF₆ 與Cl₂ 的混合氣體蝕刻至阻障層16或u-GaN層14，蝕刻的總深度分別為15nm與30 nm，其中，閘極長度Lg(Gate Length)為1~10μm。

利用微影製程定義源極與汲極區域，接著蝕刻介電層18。再蒸鍍源極層20和汲極層22的歐姆金屬電極20a、22a。形成歐姆金屬電極20a、22a的方式如電子束蒸鍍或濺鍍，歐姆金屬電極20a、22a組成包括：Ti(100 nm)/Al (300 nm)或Ti(100 nm)/Al(300 nm)/Ni(40 nm)/Au(300 nm)或Ti(100 nm)/Al(300 nm)/Pt(40 nm)/Au(300 nm)，再於600-1000℃的氮氣氣氛下，利用快速熱退火處理1分鐘。

接著可以利用原子層沉積法(ALD)、蒸鍍、濺鍍、化學氣相沉積法、噴塗法(Spray)、溶膠凝膠法(Sol-gel)或脈衝雷射沉積法(PLD)的方式來形成具有不同p型載子濃度的多層NiO_y 層，以做為p型金屬氧化物層26，其中，NiO_y 層y值大於1。多層NiO_y 層包括p型載子濃度為小於10¹⁵ /cm³ 的NiO_y 層、p型載子濃度為1×10¹⁵ /cm³ 至1×10¹⁷ /cm³ 的NiO_y 層以及p型載子濃度大於1×10¹⁷ /cm³ 的NiO_y 層，其各層厚度約為1至200nm。最後，利用光阻剝除製程及選擇性蒸鍍來形成閘極層28與源極層20和汲極層22的金屬電極20b與22b，其可以利用電子束蒸鍍方式形成金屬膜，再進行退火處理。退火處理例如是在氮氣氣氛下，於例如是攝氏500度的溫度，進行快速熱退火或是爐管退火1-30分鐘。所形成之電晶體結構如圖2所示。

本發明之增強型氮化鎵異質場效電晶體元件內藉由形成於閘極區域之具有多個延伸部之P型金屬氧化物可以達到常關元件特性(臨界電壓Vth>0 V)，同時對於導通時電流的影響較小；即對於二維電子氣濃度的影響不大，且可以提供較大的製程空間。另外，在P-型金屬氧化物成長方式採用不同濃度的多層結構，可以抑制閘極漏電產生。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10‧‧‧基底

11‧‧‧磊晶堆疊層

11a‧‧‧表面

12‧‧‧緩衝層

14‧‧‧未摻雜之GaN層(u-GaN層)

16‧‧‧阻障層

18‧‧‧介電層

20‧‧‧源極層

20a、22a‧‧‧歐姆金屬電極

20b、22b‧‧‧金屬電極

22‧‧‧汲極層

24‧‧‧p型金屬氧化物層

26‧‧‧多層p型金屬氧化物層

26a、26b、26c‧‧‧p型金屬氧化物層

28‧‧‧閘極層

30‧‧‧凹槽

32‧‧‧開口

34‧‧‧主體部

44‧‧‧多數個延伸部

圖1A是依照圖1之I-I剖面的一上視圖。

圖1B是依照圖1之I-I剖面的另一上視圖。

圖4繪示例1之具有奈米點狀圖案的MOS-HEMT元件結構之電流衰減部分的表現。

圖5繪示習知的MOS-HEMT之電流衰減部分的表現。

圖6繪示例2以及習知凹陷式Schottky閘極之電晶體的閘極漏電流。

圖7繪示例3以及習知凹陷式Schottky閘極之電晶體之轉移電流-電壓特性圖。