TWI559538B - 半導體元件 - Google Patents
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Description
本發明是有關於一種半導體元件，且特別是有關於一種具有蕭特基接觸的半導體元件。
隨著能源短缺以及原油價格飆漲，高功率半導體元件的需求與日俱增。諸如電子、電機、通訊、汽車、家電等製品皆可見其蹤跡。在半導體材料中，氮化物材料因其高崩潰電場(breakdown field)、高熱傳導特性以及高載子傳輸速度等優越的特性表現，而被廣泛地用於製作高功率半導體元件。
在C面磊晶及為金屬面(metal stable)的氮化物材料本身具有獨特的極化效應，包括自發極化(Spontaneous polarization)效應以及壓電極化(Piezoelectric polarization)效應。因此，由氮化物材料組成的結構，如氮化鋁鎵(AlGaN)與氮化鎵(GaN)所組成的異質結構，可以在沒有摻雜質(dopant)的情況下，形成二維電子氣(Two Dimensional Electron Gases，2DEG)。而高鋁成分的AlGaN/GaN異質結構的二維電子氣平板電子濃度(Sheet carrier concentration)更可較傳統的AlGaN/GaN異質結構的二維電子氣平
板電子濃度高出一個數量級，因此常被應用在高功率場效電晶體(High Power FET)的元件，如氮化鎵高電子遷移率(High Electron Mobility)的元件，如高電子遷移率電晶體(High Electron Mobility Transistor，HEMT)。然而，目前的GaN HEMT因閘極金屬與半導體之間的界面能階密度高，尚有閘極漏電流以及閘極崩潰電壓表現未達理想值等問題。
本發明提供一種半導體元件，其可改善漏電流以及崩潰電壓表現。
本發明的一種半導體元件包括碳化矽基板、半導體層、第一電極以及介電疊層。半導體層位於碳化矽基板上。第一電極位於半導體層上，其中第一電極與半導體層形成蕭特基接觸。介電疊層至少分布在第一電極與半導體層之間。介電疊層的厚度介於0.1nm至50nm之間，且介電疊層包括氮化物層以及氧化物層，且氮化物層位於氧化物層與半導體層之間。
基於上述，本發明的實施例的半導體元件在半導體層與第一電極之間設置介電疊層。利用介電疊層具有寬能隙(6.2eV)、高介電係數(8.8-9.0)及電負度差大於1的特性，以改善漏電流以及崩潰電壓表現。此外，本發明的實施例以碳化矽基板作為承載基板，以提升磊晶品質，使半導體元件具有理想的電性表現。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉
實施例，並配合所附圖式作詳細說明如下。
100、200、300、400、500‧‧‧半導體元件
110、410‧‧‧半導體層
112‧‧‧通道層
114‧‧‧阻障層
116‧‧‧緩衝層
120‧‧‧第一電極
130、130A‧‧‧介電疊層
132、132A‧‧‧氮化物層
134、134A‧‧‧氧化物層
140‧‧‧第二電極
150‧‧‧第三電極
160‧‧‧第一歐姆接觸層
170‧‧‧第二歐姆接觸層
180‧‧‧鈍化層
412‧‧‧過渡層
414‧‧‧間格層
SUB‧‧‧碳化矽基板
圖1是依照本發明的第一實施例的一種半導體元件的剖面示意圖。
圖2至圖5是依照本發明的第二實施例至第五實施例的半導體元件的剖面示意圖。
圖1是依照本發明的第一實施例的一種半導體元件的剖面示意圖。請參照圖1，半導體元件100包括碳化矽基板SUB、半導體層110、第一電極120以及介電疊層130。半導體層110、第一電極120以及介電疊層130位於碳化矽基板SUB的同一側，且半導體層110、介電疊層130以及第一電極120例如是依序堆疊在碳化矽基板SUB上。
半導體層110設置在碳化矽基板SUB上且包括通道層112、阻障層114以及緩衝層116，其中阻障層114設置在介電疊層130與通道層112之間。緩衝層116設置在通道層112與碳化矽基板SUB之間，以降低因晶格常數不匹配而造成的缺陷(如線性差排)的生成，從而提升磊晶品質。在本實施例中，半導體層110的材質以氮化物為主。舉例，緩衝層116為氮化鋁層。通道層112
為氮化鎵層。阻障層114為氮化鋁鎵層，且其化學式表示為AlxGa1-xN，其中0<x<1。
如圖所示，半導體元件100為三端子元件，例如為電晶體，但不限於此。除了第一電極120之外，半導體元件100還進一步包括第二電極140以及第三電極150，且第一電極120、第二電極140以及第三電極150例如分別為閘極、源極以及汲極。
第一電極120與半導體層110形成蕭特基接觸。第一電極120的材質較佳選自功函數高及可降低介面能階的導電材質，以降低蕭特基接觸的漏電流。舉例，第一電極120的材質可以是鎳、金或上述功能的導電材質。第二電極140以及第三電極150分別與半導體層110形成歐姆接觸。並且，第二電極140以及第三電極150的材質較佳選自功函數低於半導體層110的功函數的材質，以使主要載子(majority carrier)移動不會有位能障(potential barrier)的阻礙。舉例，第二電極140以及第三電極150的材質可以分別是鈦、鋁、鎳、金或上述功能的導電材質。此外，半導體元件100可進一步包括第一歐姆接觸層160以及第二歐姆接觸層170。第一歐姆接觸層160以及第二歐姆接觸層170設置在半導體層110上，且第二電極140設置在第一歐姆接觸層160上，而第三電極150設置在第二歐姆接觸層170上。
介電疊層130亦設置在半導體層110上，其例如作為閘極介電層。換言之，介電疊層130至少分布在第一電極120與半導體層110之間。在本實施例中，介電疊層130分布在第一歐姆
接觸層160以及第二歐姆接觸層170以外的區域，且例如僅分布在第一電極120與半導體層110之間。介電疊層130包括氮化物層132以及氧化物層134，且氮化物層132位於氧化物層134與半導體層110之間。氮化物層132可包括氮化鋁層(AlN)、氮化硼層(BN)或氮化鋁鎵層(AlGaN)。氧化物層134可包括氧化鎵層(Ga2O3)、氧化鋁層(Al2O3)或氧化鉺層(Er2O3)。為避免介電疊層130的厚度過厚而造成不必要的壓降，介電疊層130的厚度較佳介於0.1nm至50nm之間。
閘極介電層是一種配置在電晶體(如場效電晶體)的閘道與基板上的介電質。對矽基場效電晶體來說，閘極介電層的材質通常採用二氧化矽。然而，對於氮化鎵場效電晶體來說，目前並無通用的材質。介電疊層130中的氮化物層132除了具有高介電常數之外，更具有較寬的能隙以及電負度差大於1的特性。電負度差大於1則表面能階很少(<1011cm3)。此外，當氧化物層134為氧化鎵層(Ga2O3)時，其有助於有效抑制閘極漏電流，而當氧化物層134為氧化鋁層(Al2O3)時，其可具有較低的缺陷密度以及較高的均勻性。因此，相較於以單層氧化物層作為閘極介電層，介電疊層130可有效降低阻障層114的表面能階密度，使得影響第一電極120與阻障層114之間的介面能階較小，從而能夠有效地降低閘極漏電流以及提升閘極的崩潰電壓。在介面品質與晶體密度的考量下，介電疊層130的磊晶過程中，可透過高溫成長，使介電疊層130的各層為單晶(single crystal)狀態。或者，也可透過低
溫成長，使介電疊層130的各層為非晶(amorphous)狀態。
在傳統以矽基板成長半導體材料時，矽與部分半導體材料之間存在互溶的問題。此外，在長晶的高溫環境(如攝氏1100度)下，矽容易揮發，而自動摻雜(autodoping)於半導體層中，影響到所成長之半導體層的摻質濃度或導電度。特別是在成長氮化物時，矽與氮離子容易反應生成非晶矽材料，如矽的氮化物(Si3Nx)。上述種種都會影響半導體元件的電性表現。因此，本實施例採用碳化矽基板SUB作為承載基板，以提升磊晶品質，使半導體元件100具有理想的電性表現。
在本實施例中，半導體元件100還可進一步包括鈍化層180，以提升半導體元件100阻擋水氧與表面雜質的能力，使半導體元件100具有良好的信賴性(reliability)。鈍化層180設置在半導體層110上，且例如分布在介電疊層130、第一歐姆接觸層160以及第二歐姆接觸層170以外的區域。鈍化層180的材質可包括無機材料、有機材料或上述之組合。所述無機材料例如是氧化鋁(Al2O3)、氧化鎵(Ga2O3)、二氧化鉿(HfO2)或上述至少二種材料的堆疊層。
圖2至圖5是依照本發明的第二實施例至第五實施例的半導體元件的剖面示意圖。請參照圖2，本實施例的半導體元件200大致相同於圖1的半導體元件100，且相同的元件以相同的標號表示，於此不再贅述這些元件的材質、相對設置關係以及功效。半導體元件200與半導體元件100的主要差異在於，本實施例的
介電疊層130A(包括氮化物層132A以及氧化物層134A)更延伸至半導體層110未被第一歐姆接觸層160以及第二歐姆接觸層170覆蓋的區域上，且介電疊層130A例如覆蓋半導體層110未被第一歐姆接觸層160以及第二歐姆接觸層170覆蓋的所有區域。藉此，介電疊層130A除了作為閘極介電層之外，還可用於保護半導體層110。因此，本實施例可省略圖1中鈍化層180的設置，而減少一道工序、製程成本以及時間。
請參照圖3，本實施例的半導體元件300大致相同於圖2的半導體元件200，且相同的元件以相同的標號表示，於此不再贅述這些元件的材質、相對設置關係以及功效。半導體元件300與半導體元件200的主要差異在於，半導體元件300在介電疊層130A上第一電極120以外的區域形成鈍化層180，以提供進一步的保護以及提升信賴性。
請參照圖4，本實施例的半導體元件400大致相同於圖2的半導體元件200，且相同的元件以相同的標號表示，於此不再贅述這些元件的材質、相對設置關係以及功效。半導體元件400與半導體元件200的主要差異在於，半導體元件400的半導體層410更包括過渡層412以及間格層414，其中過渡層412設置在通道層112與緩衝層116之間，而間格層414設置在阻障層114與通道層112之間。過渡層412以及間格層414皆可用以降低因熱膨脹係數與晶格常數差異所累積的應力以及提升磊晶品質。在本實施例中，過渡層412為氮化鋁鎵層，且其化學式表示為AlxGa1-xN，其
中0<x<1。間格層414為氮化鎵層，且其厚度約為1nm。
請參照圖5，本實施例的半導體元件500大致相同於圖2的半導體元件200，且相同的元件以相同的標號表示，於此不再贅述這些元件的材質、相對設置關係以及功效。半導體元件500與半導體元件200的主要差異在於，半導體元件500為雙端子元件，因此，半導體元件500省略圖2中第三電極150以及第二歐姆接觸層170的設置。半導體元件500例如為二極體，但不限於此。在另一實施例中，半導體元件500可依據不同的設計需求而增設其他膜層，如上述鈍化層180、過渡層412以及間格層414。
綜上所述，本發明的實施例的半導體元件在半導體層與第一電極之間設置介電疊層。利用介電疊層具有寬能隙、高介電係數及其電負度差大於1的特性，以改善閘極漏電流以及閘極崩潰電壓表現。此外，本發明的實施例以碳化矽基板作為承載基板，以提升磊晶品質，使半導體元件具有理想的電性表現。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
200‧‧‧半導體元件
110‧‧‧半導體層
112‧‧‧通道層
114‧‧‧阻障層
116‧‧‧緩衝層
120‧‧‧第一電極
130A‧‧‧介電疊層
132A‧‧‧氮化物層
134A‧‧‧氧化物層
140‧‧‧第二電極
150‧‧‧第三電極
160‧‧‧第一歐姆接觸層
170‧‧‧第二歐姆接觸層
SUB‧‧‧碳化矽基板
Claims (8)
- 一種半導體元件，包括：一碳化矽基板；一半導體層，位於該碳化矽基板上；一第一電極，位於該半導體層上，且該第一電極與該半導體層形成蕭特基接觸；一介電疊層，至少分布在該第一電極與該半導體層之間，該介電疊層的厚度介於0.1nm至50nm之間且包括一氮化物層以及一氧化物層，且該氮化物層位於該氧化物層與該半導體層之間；一通道層以及一阻障層，且該阻障層設置在該介電疊層與該通道層之間；以及一間格層，設置在該阻障層與該通道層之間。
- 如申請專利範圍第1項所述的半導體元件，其中該半導體層、該介電疊層以及該第一電極依序堆疊在該碳化矽基板上，且該半導體層更包括一緩衝層，設置在該通道層與該碳化矽基板之間。
- 如申請專利範圍第2項所述的半導體元件，其中該半導體層更包括一過渡層，設置在該通道層與該緩衝層之間。
- 如申請專利範圍第1項所述的半導體元件，更包括：一第一歐姆接觸層，設置在該半導體層上，其中該介電疊層分布在該第一歐姆接觸層以外的區域；以及一第二電極，設置在該第一歐姆接觸層上。
- 如申請專利範圍第4項所述的半導體元件，更包括：一第二歐姆接觸層，設置在該半導體層上，其中該介電疊層分布在該第一歐姆接觸層以及該第二歐姆接觸層以外的區域；以及一第三電極，設置在該第二歐姆接觸層上。
- 如申請專利範圍第5項所述的半導體元件，其中該介電疊層覆蓋該半導體層未被該第一歐姆接觸層以及該第二歐姆接觸層覆蓋的所有區域。
- 如申請專利範圍第6項所述的半導體元件，更包括：一鈍化層，設置在該介電疊層上，且分布在該第一電極以外的區域。
- 如申請專利範圍第5項所述的半導體元件，其中該介電疊層僅分布在該第一電極與該半導體層之間，且該半導體元件更包括：一鈍化層，設置在該半導體層上，且分布在該介電疊層、該第一歐姆接觸層以及該第二歐姆接觸層以外的區域。
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Cited By (1)
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