JP2009049288A - 半導体装置 - Google Patents

Abstract

【課題】III族窒化物半導体からなり、ヘテロ接合を有する半導体装置において、ＨＪＦＥＴを作製する際、エンハンスメント型のＨＪＦＥＴが容易に実現でき、そのエンハンスメント動作時におけるチャネル抵抗の低減がなされる構造を提供を提供する。
【解決手段】ゲート部を、障壁層に接するように設ける。ゲート直下となる部分では、ゲートを設けていない状態でも、障壁層とチャネル層とのヘテロ接合界面には、二次元電子ガスは発生しないように、チャネル層上に形成されるＩｎＡｌＧａＮ障壁層を構成する、ＩｎＡｌＧａＮの組成を選択する。ゲート直下を除き、ＩｎＡｌＧａＮ障壁層の上層として、ＩｎＡｌＧａＮキャップ層を設ける。ＩｎＡｌＧａＮキャップ層は、バッファ層と格子整合し、自発分極により、障壁層とチャネル層の界面に二次元電子を発生させる組成のＩｎＡｌＧａＮで形成する。
【選択図】図１

Description

本発明は、III族窒化物半導体からなり、ヘテロ接合を有する半導体装置に関するものである。特には、本発明は、III族窒化物半導体を利用して作製される、ヘテロ接合電界効果トランジスタに適用可能な、半導体装置の構造に関する。

図８は、従来技術によるヘテロ接合電界効果トランジスタ（以下、ＨＪＦＥＴと記す）の構造の一例を模式的に示す断面図である（特許文献１を参照）。図８に示すＨＪＦＥＴは、下記する構造を有している。基板１１０上に、ＧａＮバッファ層１１１があり、その上にＧａＮチャネル層１１２があり、その上にＩｎＡｌＧａＮ障壁層１１３がある。ＩｎＡｌＧａＮ障壁層１１３の表面に、オーミック接触するソース電極１０１とドレイン電極１０３がある。ソース電極１０１とドレイン電極１０３の間に、ＩｎＡｌＧａＮ障壁層１１３とショットキ接合する、ゲート電極１０２がある。図８に示す構造のＨＪＦＥＴにおいては、ＧａＮチャネル層１１２、ＧａＮバッファ層１１１のＧａＮの格子定数：ａ（ＧａＮ）よりも、ＩｎＡｌＧａＮ障壁層１１３のＩｎＡｌＧａＮの格子定数：ａ（ＩｎＡｌＧａＮ）の方が大きくなるように、ＩｎＡｌＧａＮの組成を選択している。その結果、ＩｎＡｌＧａＮ障壁層１１３とＧａＮチャネル層１１２とのヘテロ接合界面には、二次元電子ガスが発生せず、エンハンスメント型のＨＪＦＥＴが実現できる。

なお、III族窒化物半導体の種々の物理定数に関して、二元半導体の値から、それらの混晶が示す値を推定する手法は、文献に報告されている（非特許文献１を参照）。
特開２０００−２２３６９７号公報 ジャーナル・オブ・フィジクス（Ｊｏｕｒｎａｌ ｏｆ Ｐｈｙｓｉｃｓ）第１４巻、第３３９９頁、２００２年

図８に例示する半導体構造では、ゲート下に二次元電子が存在しないため、エンハンスメント動作の実現には有利であるが、ソース−ゲート間、ゲート−ドレイン間にも二次元電子が存在しないため、チャネル抵抗が非常に大きいという課題を有している。

すなわち、本発明が解決する課題は、例えば、III族窒化物半導体からなり、ヘテロ接合を有する半導体装置において、ＨＪＦＥＴを作製する際、エンハンスメント型のＨＪＦＥＴが容易に実現でき、そのエンハンスメント動作時におけるチャネル抵抗の低減がなされる構造を提供することである。

本発明は、前記の課題を解決するものである。本発明の目的は、下記の二つの性質を発揮可能な新規な構造のIII族窒化物半導体からなり、ヘテロ接合を有する半導体装置を提供することにある。第一の性質は、ゲート電極の直下においては、障壁層とチャネル層とのヘテロ接合界面には、二次元電子ガスは発生しないことである。一方、第二の性質は、ソース−ゲート間、ゲート−ドレイン間においては、障壁層とチャネル層とのヘテロ接合界面に二次元電子ガスは発生することである。また、本発明の更なる目的は、前記の新規な構造のIII族窒化物半導体からなり、ヘテロ接合を有する半導体装置を、III族窒化物半導体を利用して作製される、ヘテロ接合電界効果トランジスタに適用することにある。

前記の課題を解決するために、本発明では、下記の構成を選択している。

まず、ゲート部を、障壁層に接するように設ける。その際、このゲート直下となる部分では、ゲートを設けていない状態でも、障壁層とチャネル層とのヘテロ接合界面には、二次元電子ガスは発生しないように、チャネル層上に形成されるＩｎＡｌＧａＮ障壁層を構成する、ＩｎＡｌＧａＮの組成を選択する。一方、ゲート直下を除き、ＩｎＡｌＧａＮ障壁層の上層として、ＩｎＡｌＧａＮキャップ層を設ける。このＩｎＡｌＧａＮキャップ層は、バッファ層と格子整合し、自発分極により、障壁層とチャネル層の界面に二次元電子を発生させる組成のＩｎＡｌＧａＮで形成する。

従って、作製される半導体装置では、ゲート部は、前記ＩｎＡｌＧａＮ障壁層の表面に接するように設けられる。一方、ソース電極とドレイン電極は、前記ＩｎＡｌＧａＮキャップ層上にオーミック接触するように形成される。その際、ソース−ゲート間、ゲート−ドレイン間には、ＩｎＡｌＧａＮ障壁層の上層として、前記ＩｎＡｌＧａＮキャップ層が形成されている構造とする。その結果、ソース−ゲート間、ゲート−ドレイン間には、前記ＩｎＡｌＧａＮキャップ層に因って、障壁層とチャネル層の界面に二次元電子が存在している。

前記の技術思想を適用している、本発明にかかる半導体装置における代表的な形態として、下記の二つの形態を例示することができる。

すなわち、本発明の第一の形態にかかる半導体装置は、
バッファ層として、基板上にＧａ面成長した、ＧａＮ、Ａｌ_xＧａ_1-xＮ（０＜ｘ≦１）またはＩｎ_yＧａ_1-yＮ（０＜ｙ≦１）があり、
その上に、チャネル層のＧａＮ、Ａｌ_xＧａ_1-xＮ（０＜ｘ≦１）またはＩｎ_yＧａ_1-yＮ（０＜ｙ≦１）があり、
その上に障壁層（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮ（０＜ｚ≦１，０≦ｔ＜１）があり、
その上にキャップ層（Ｉｎ_1-pＡｌ_p）_qＧａ_1-qＮ（０＜ｐ≦１，０≦ｑ＜１）があり、
キャップ層上にオーミック接触する、ソース電極およびドレイン電極を備え、
ソース電極とドレイン電極の間に、障壁層に接するゲート部を備える半導体装置であって、
障壁層は、自発分極とピエゾ分極が打ち消しあい、ゲート直下の障壁層とチャネル層の界面に二次元電子ガスを発生させない組成を有し、
キャップ層は、バッファ層と格子整合し、障壁層とチャネル層の界面に二次元電子ガスを発生させる組成を有する
ことを特徴とする半導体装置である。

本発明の第二の形態にかかる半導体装置は、
バッファ層として、基板上にＧａ面成長した、ＧａＮ、Ａｌ_xＧａ_1-xＮ（０＜ｘ≦１）またはＩｎ_yＧａ_1-yＮ（０＜ｙ≦１）があり、
その上に、チャネル層のＧａＮ、Ａｌ_xＧａ_1-xＮ（０＜ｘ≦１）またはＩｎ_yＧａ_1-yＮ（０＜ｙ≦１）があり、
その上に障壁層Ｉｎ_1-rＡｌ_rＮ（０≦ｒ≦１）があり、
その上にキャップ層Ｉｎ_1-sＡｌ_sＮ（０≦ｓ≦１）があり、
キャップ層上にオーミック接触する、ソース電極およびドレイン電極を備え、
ソース電極とドレイン電極の間に、障壁層と接するゲート部を備える半導体装置であって、
障壁層は、自発分極とピエゾ分極が打ち消しあい、ゲート直下の障壁層とチャネル層の界面に二次元電子ガスを発生させない組成を有し、
キャップ層は、バッファ層と格子整合し、自発分極により、バッファ層と障壁層の界面に二次元電子ガスを発生させる組成を有する
ことを特徴とする半導体装置である。

本発明にかかる半導体装置の構造を採用すると、そのゲート直下となる部分では、ゲートを設けていない状態でも、障壁層とチャネル層とのヘテロ接合界面には、二次元電子ガスは発生しないので、ゲート部を、障壁層に接するように設けることで、エンハンスメント型動作を実現できる。同時に、ソース−ゲート間、ゲート−ドレイン間には、ＩｎＡｌＧａＮ障壁層の上層として、前記ＩｎＡｌＧａＮキャップ層が形成されているので、障壁層とチャネル層の界面に二次元電子が存在する結果、チャネル抵抗は大幅に低減される。従って、本発明の半導体装置によれば、III族窒化物半導体を用いて、エンハンスメント型の特性を持つ、低オン抵抗のＨＪＦＥＴを実現できる。

以下に、本発明にかかる半導体装置に関して、詳しく説明する。

本発明にかかる半導体装置は、III族窒化物半導体を使用し、ヘテロ接合を形成し、かかるヘテロ接合をその動作に活用する半導体装置である。

本発明の好適な形態について、以下に説明する。本発明の半導体装置においては、下記の二つの形態を選択することが好ましい。

本発明の第一の形態は、
バッファ層として、基板上にＧａ面成長した、ＧａＮ、Ａｌ_xＧａ_1-xＮ（０＜ｘ≦１）またはＩｎ_yＧａ_1-yＮ（０＜ｙ≦１）があり、
その上に、チャネル層のＧａＮ、Ａｌ_xＧａ_1-xＮ（０＜ｘ≦１）またはＩｎ_yＧａ_1-yＮ（０＜ｙ≦１）があり、
その上に障壁層（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮ（０＜ｚ≦１，０≦ｔ＜１）があり、
その上にキャップ層（Ｉｎ_1-pＡｌ_p）_qＧａ_1-qＮ（０＜ｐ≦１，０≦ｑ＜１）があり、
キャップ層上にオーミック接触する、ソース電極およびドレイン電極を備え、
ソース電極とドレイン電極の間に、障壁層に接するゲート部を備える半導体装置であって、
障壁層は、自発分極とピエゾ分極が打ち消しあい、ゲート直下の障壁層とチャネル層の界面に二次元電子ガスを発生させない組成を有し、
キャップ層は、バッファ層と格子整合し、障壁層とチャネル層の界面に二次元電子ガスを発生させる組成を有する
ことを特徴とする半導体装置である。

前記の第一の形態では、例えば、
前記本発明の第一の形態にかかる半導体装置において、
バッファ層が、基板上にＧａ面成長した、ＧａＮであり、
障壁層（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮにおけるｚは、０＜ｚ≦０．７４であり、
キャップ層（Ｉｎ_1-pＡｌ_p）_qＧａ_1-qＮにおけるｐは、０．７７≦ｐ≦０．８５である
という構成を選択することができる。

また、バッファ層が、基板上にＧａ面成長した、ＧａＮであり、
チャネル層が、ＧａＮであり、
障壁層（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮにおけるｚは、０．６２≦ｚ≦０．７４であり、
キャップ層（Ｉｎ_1-pＡｌ_p）_qＧａ_1-qＮにおけるｐは、０．７７≦ｐ≦０．８５である
という構成を選択することができる。

本発明の第二の形態は、
バッファ層として、基板上にＧａ面成長した、ＧａＮ、Ａｌ_xＧａ_1-xＮ（０＜ｘ≦１）またはＩｎ_yＧａ_1-yＮ（０＜ｙ≦１）があり、
その上に、チャネル層のＧａＮ、Ａｌ_xＧａ_1-xＮ（０＜ｘ≦１）またはＩｎ_yＧａ_1-yＮ（０＜ｙ≦１）があり、
その上に障壁層Ｉｎ_1-rＡｌ_rＮ（０≦ｒ≦１）があり、
その上にキャップ層Ｉｎ_1-sＡｌ_sＮ（０≦ｓ≦１）があり、
キャップ層上にオーミック接触する、ソース電極およびドレイン電極を備え、
ソース電極とドレイン電極の間に、障壁層と接するゲート部を備える半導体装置であって、
障壁層は、自発分極とピエゾ分極が打ち消しあい、ゲート直下の障壁層とチャネル層の界面に二次元電子ガスを発生させない組成を有し、
キャップ層は、バッファ層と格子整合し、自発分極により、バッファ層と障壁層の界面に二次元電子ガスを発生させる組成を有する
ことを特徴とする半導体装置である。

前記の第二の形態では、例えば、
前記本発明の第二の形態にかかる半導体装置において、
バッファ層が、基板上にＧａ面成長した、ＧａＮであり、
障壁層Ｉｎ_1-rＡｌ_rＮのＡｌ組成ｒは、０＜ｒ≦０．７４であり、
キャップ層Ｉｎ_1-sＡｌ_sＮのＡｌ組成ｓは、０．７７≦ｓ≦０．８５である
という構成を選択することができる。

また、バッファ層が、基板上にＧａ面成長した、ＧａＮであり、
チャネル層が、ＧａＮであり、
障壁層Ｉｎ_1-rＡｌ_rＮのＡｌ組成ｒは、０．６２≦ｒ≦０．７４であり、
キャップ層Ｉｎ_1-sＡｌ_sＮのＡｌ組成ｓは、０．７７≦ｓ≦０．８５である
という構成を選択することができる。

本発明の第一の形態にかかる半導体装置、第二の形態にかかる半導体装置のいずれにおいても、
ゲート部の構造は、
障壁層に接して、金属−絶縁体−半導体で構成されるＭＩＳゲート電極である
という構成を選択することができる。あるいは、
ゲート部の構造は、
障壁層にショットキ接合するゲート電極である
という構成を選択することもできる。

加えて、本発明における好適な構成の一例と、その構成を選択する際の指針に関して、以下に説明する。

本発明にかかる半導体装置では、バッファ層として、基板上にＧａ面成長した、ＧａＮ、Ａｌ_xＧａ_1-xＮ（０＜ｘ≦１）またはＩｎ_yＧａ_1-yＮ（０＜ｙ≦１）の何れかを利用する。このバッファ層上に、エピタキシャル成長によって、キャップ層／障壁層／チャネル層／バッファ層の多層構造を形成している。

バッファ層として利用する、ＧａＮ、Ａｌ_xＧａ_1-xＮ（０＜ｘ≦１）またはＩｎ_yＧａ_1-yＮ（０＜ｙ≦１）は、六方晶の結晶系（ウルツ鉱型構造）を有するので、基板上にＧａ面成長する際には、通常、Ｃ面成長（（０００１）面成長）させる。

一般に、III族窒化物系半導体のエピタキシャル成長に利用可能な基板としては、下記表１に示すものが知られている。また、各基板材料の熱・電気的特性の一部を、表２に示す。

なお、各種基板表面に、ＧａＮを成長させた際、両者の結晶方位の関係は、下記表３に示すものとなることが報告されている。

バッファ層として利用する、ＧａＮ、Ａｌ_xＧａ_1-xＮ（０＜ｘ≦１）またはＩｎ_yＧａ_1-yＮ（０＜ｙ≦１）を、基板上にＧａ面成長する際には、通常、Ｃ面成長（（０００１）面成長）が可能な基板を選択することが好ましい。例えば、表３に示す基板材料中、Ｃ面成長（（０００１）面成長）が可能と報告されるものから、基板を選択することが可能である。

例えば、ＳｉＣ基板は、高温成長用の下地基板として適しており、また、大口径の基板が容易に入手可能であり、上記のＨＪＦＥＴ用の多層エピタキシャル膜を作製する上では、最も好適な基板の一つである。ＳｉＣには、異なる結晶系に属する、結晶ポリタイプが知られているが、そのうちでも、六方晶系に属する６Ｈ−ＳｉＣ及び４Ｈ−ＳｉＣを利用することがより好ましい。III族窒化物半導体を利用するＨＪＦＥＴ用の多層エピタキシャル膜においては、下地基板は、高抵抗であり、高い絶縁破壊電界を有することが好適であり、６Ｈ−ＳｉＣ基板、４Ｈ−ＳｉＣ基板を始めとするＳｉＣ基板は、この要件を十分に満足するものである。さらには、ＳｉＣ自体、良好な熱伝導率を示す材料であり、例えば、ＨＪＦＥＴの動作領域で発生する熱の放散に大きな寄与を示す。この熱放散への寄与を考慮すると、特に、大電力動作を目標とする、III族窒化物半導体系のＨＪＦＥＴを作製する際、その下地基板として、６Ｈ−ＳｉＣ基板、４Ｈ−ＳｉＣ基板を利用すると好適である。

基板上にＧａ面成長される、バッファ層の膜厚は、該バッファ層の上面における格子定数が、用いるIII族窒化物半導体の本来の格子定数となるように選択することが好ましい。一般に、異種基板上にエピタキシャル成長する際、成長開始時点では、下地基板の格子定数の影響を受け、III族窒化物半導体の本来の格子定数から、若干偏移することがある。その後、成長膜厚が増すと共に、バッファ層の成長上面のでは、III族窒化物半導体の本来の格子定数となる。本発明では、バッファ層の成長上面では、利用するIII族窒化物半導体の本来の格子定数となった状態で、キャップ層／障壁層／チャネル層／バッファ層の多層構造を形成する。その際、該バッファ層上にエピタキシャル成長される、キャップ層／障壁層／チャネル層／バッファ層の多層構造は、その成長面方位は、バッファ層の成長面方位と一致した状態とできる。

チャネル層は、バッファ層に利用される、ＧａＮ、Ａｌ_xＧａ_1-xＮ（０＜ｘ≦１）またはＩｎ_yＧａ_1-yＮ（０＜ｙ≦１）と全く同じ、ＧａＮ、Ａｌ_xＧａ_1-xＮ（０＜ｘ≦１）またはＩｎ_yＧａ_1-yＮ（０＜ｙ≦１）を採用する。従って、チャネル層／バッファ層の界面は、ヘテロ接合界面とはなっていない状態となる。勿論、チャネル層の格子定数と、バッファ層の格子定数は、同じになっている。

一方、キャップ層／障壁層は、本発明の第一の形態にかかる半導体装置では、障壁層（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮ（０＜ｚ≦１，０≦ｔ＜１）、キャップ層（Ｉｎ_1-pＡｌ_p）_qＧａ_1-qＮ（０＜ｐ≦１，０≦ｑ＜１）の組み合わせを採用している。そのため、障壁層／チャネル層の界面では、異なる半導体材料が接合され、ヘテロ接合界面が形成される。また、キャップ層／障壁層の界面でも、異なる半導体材料が接合され、ヘテロ接合界面が形成される。

キャップ層／障壁層は、本発明の第二の形態にかかる半導体装置では、障壁層Ｉｎ_1-rＡｌ_rＮ（０≦ｒ≦１）、キャップ層Ｉｎ_1-sＡｌ_sＮ（０≦ｓ≦１）の組み合わせを採用している。そのため、障壁層／チャネル層の界面では、異なる半導体材料が接合され、ヘテロ接合界面が形成される。また、キャップ層／障壁層の界面でも、異なる半導体材料が接合され、ヘテロ接合界面が形成される。

本発明の半導体装置を、ＨＪＦＥＴとする場合、該ＨＪＦＥＴが「ＯＮ状態」となっている段階では、障壁層／チャネル層のヘテロ接合界面に、二次元電子ガスが蓄積される状態とする。一方、該ＨＪＦＥＴが「ＯＦＦ状態」となっている段階では、障壁層／チャネル層のヘテロ接合界面から、二次元電子ガスが取り除かれた状態とする。

特には、本発明の半導体装置を、ＨＪＦＥＴとする場合、エンハンスメント型の動作特性を示すものとすることが好ましい。従って、該ＨＪＦＥＴでは、ゲート電圧Ｖ_Gを、Ｖ_G＝０Ｖに設定した時点では、該ＨＪＦＥＴは「ＯＦＦ状態」となっていることが好ましい。すなわち、本発明の半導体装置をＨＪＦＥＴとする場合、所謂、「ノーマリー・ＯＦＦ」状態が達成されていることが好ましい。

本発明の半導体装置を適用して、エンハンスメント型の動作特性を示すＨＪＦＥＴとする場合、該ＨＪＦＥＴが「ＯＮ状態」となっている段階で、障壁層／チャネル層のヘテロ接合界面に二次元電子ガスを蓄積するため、伝導帯エネルギーＥ_Cに不連続が存在する状態とすることが好ましい。この障壁層／チャネル層のヘテロ接合界面では、障壁層側の伝導帯エネルギーが、チャネル層側の伝導帯エネルギーより高い状態とし、伝導帯エネルギーＥ_Cの不連続：ΔＥ_Cを設けることが好ましい。

所謂、「ノーマリー・ＯＦＦ」状態を達成する上では、少なくとも、ゲート直下に存在する、障壁層／チャネル層／バッファ層部分に存在する残留ドナー不純物の濃度を低くすることが好ましい。従って、少なくとも、障壁層／チャネル層／バッファ層部分は、アンドープ状態とすることが好ましい。さらには、キャップ層／障壁層／チャネル層／バッファ層の多層構造全体を、アンドープ状態とすることが好ましい。

本発明にかかる半導体装置の構造を適用して、エンハンスメント型の動作特性を示すＨＪＦＥＴを構成する場合を例に採用して、以下に、本発明における好適な構成を説明する。

以下、具体例を示し、本発明の実施形態を詳しく説明する。

その際、各実施形態の構成を説明する目的で、例示される具体例は、本発明における最良の実施形態の一例である。しかしながら、本発明の技術範囲は、これら具体例で示される形態に限定されるものでは無い。

下記する第１の実施形態〜第３の実施形態は、上述する本発明の第一の形態にかかる半導体装置における、好適な実施形態の一例を例示するものである。

下記する第４の実施形態〜第６の実施形態は、上述する本発明の第二の形態にかかる半導体装置における、好適な実施形態の一例を例示するものである。

（第１の実施形態）
図１を参照して、本発明の第１の実施形態を説明する。

図１は、第１の実施形態にかかるＨＪＦＥＴの構造を示す断面図である。このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上に、ＧａＮバッファ層１４、ＧａＮチャネル層１５、（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮ障壁層１７、（Ｉｎ_1-pＡｌ_p）_qＧａ_1-qＮキャップ層１８が、順次形成されている。（Ｉｎ_1-pＡｌ_p）_qＧａ_1-qＮキャップ層１８の上面に、ソース電極１とドレイン電極３が形成される。ソース電極１とドレイン電極３は、いずれも、（Ｉｎ_1-pＡｌ_p）_qＧａ_1-qＮキャップ層１８とオーム性接触をしている。ソース電極１とドレイン電極３の間に、キャップ層１８を貫通して、障壁層１７の表面に到達する領域が設けられている。この部分に、障壁層１７とショットキ接合するゲート電極２が形成されている。ソース電極１とゲート電極２の間、ゲート電極２とドレイン電極３の間のキャップ層１８上に、フィールドプレート膜２１が形成されている。ゲート電極２からドレイン電極３側に、ひさし状にフィールドプレート膜２１に乗り上げた形状のフィールドプレート電極５が形成される。

図１に示すように、ゲート電極２の側面は、キャップ層１８の側壁面と接触している。前記フィールドプレート電極５は、ゲート電極２に逆方向バイアス電圧を印加した際、ゲート電極２の側面と接するキャップ層１８において、ゲート電極２のドレイン電極３側に発生する電界集中を抑制する機能を有する。

第１の実施形態にかかるＨＪＦＥＴでは、（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮ障壁層１７の組成は、自発分極とピエゾ分極が打ち消しあうように決定される。一方、（Ｉｎ_1-pＡｌ_p）_qＧａ_1-qＮキャップ層１８の組成は、バッファ層であるＧａＮと格子整合するように決定される。

（Ｉｎ_1-pＡｌ_p）_qＧａ_1-qＮ障壁層１７の組成と（Ｉｎ_1-pＡｌ_p）_qＧａ_1-qＮキャップ層１８の組成は、それぞれ、以下の手順で決定される。

アンバシャー（Ｏ． Ａｍｂａｃｈｅｒ）らの推定計算の手法（非特許文献１：Ｊｏｕｒｎａｌ ｏｆ Ｐｈｙｓｉｃｓ， ｖｏｌ．１４， ｐ．３３９９ （２００２）を参照）によれば、Ｉｎ_1-wＡｌ_wＮおよびＧａＮについて、その格子定数ａおよび自発分極Ｐｓｐは、それぞれ、以下のように与えられる。
a(GaN)=3.1986 Å ・・・・(1)
a(In_1-wAl_wN)=3.5848 - 0.4753w Å・・・・(2)
Psp(GaN)=-0.031 Cm^-2 ・・・・(3)
Psp(In_1-wAl_wN)=-0.090w-0.042(1-w)+0.070w(1-w) Cm^-2 ・・・・(4)
さらに、（Ｉｎ_1-wＡｌ_w）_vＧａ_1-vＮに関しては、Ｉｎ_1-wＡｌ_wＮおよびＧａＮの値に基づき、Ｉｎ_1-wＡｌ_wＮとＧａＮの組成比（ｖ：１−ｖ）によって、下記のように与えられるとする。
a((In_1-wAl_w)_vGa_1-vN)= v(3.5848-0.4753w) + (1-v)3.1986 Å ・・・・(2)'
Psp((In_1-wAl_w)_vGa_1-vN)= v[-0.090w -0.042(1-w) + 0.070w(1-w)] - (1-v)0.031 Cm^-2 ・・・・(4)'
また、バッファ層上にエピタキシャル成長した際、格子不整合があると、エピタキシャル成長膜は、歪εを有する。εの歪がある時、ＡｌＮのピエゾ分極：Ｐｐｚ（ＡｌＮ，ε）、ＩｎＮのピエゾ分極：Ｐｐｚ（ＩｎＮ，ε）は、それぞれ、下記のように表記できる。
Ppz(AlN,ε) = -1.808ε + 5.624ε² Cm^-2 ε<0 ・・・・・(5)
Ppz(AlN,ε) = -1.808ε - 7.888ε² Cm^-2 ε>0 ・・・・・(6)
Ppz(InN,ε) = -1.373ε + 7.559ε² Cm^-2 ・・・・・(7)
ここで、格子不整合に起因する歪εは、バッファ層の格子定数をａ_buffer、その上にエピタキシャル成長される半導体材料の格子定数をａ_esとすると、以下のようになる。
ε = (a_buffer - a_es) / a_es ・・・・(8)
また、バッファ層上にエピタキシャル成長した際、前記格子不整合に起因する歪がεである場合、Ｉｎ_1-wＡｌ_wＮのピエゾ分極：Ｐｐｚ（Ｉｎ_1-wＡｌ_wＮ，ε）は、次のように表記できる。
Ppz(In_1-wAl_wN,ε) = w Ppz(AlN,ε) + (1-w) Ppz(InN,ε) Cm^-2 ・・・・(9)
本発明においては、ＧａＮ層上にエピタキシャル成長した際、（Ｉｎ_1-wＡｌ_w）_vＧａ_1-vＮ層では、自発分極：Ｐｓｐ（（Ｉｎ_1-wＡｌ_w）_vＧａ_1-vＮ）をピエゾ分極：Ｐｐｚ（（Ｉｎ_1-wＡｌ_w）_vＧａ_1-vＮ，ε）で打ち消す。その際、ＧａＮ層に格子定数ａ（ＧａＮ）よりも、（Ｉｎ_1-wＡｌ_w）_vＧａ_1-vＮの格子定数ａ（（Ｉｎ_1-wＡｌ_w）_vＧａ_1-vＮ）が大きい範囲、すなわち、ａ_buffer＜ａ_esとなる範囲のみを考慮すればよい。従って、ε＜０であり、Ｉｎ_1-wＡｌ_wＮのピエゾ分極：Ｐｐｚ（Ｉｎ_1-wＡｌ_wＮ，ε）は、式（５）、（７）より以下のように表記できる。
Ppz(In_1-wAl_wN,ε) = -1.373ε + 7.559ε² - (0.435ε + 1.935ε²) w Cm^-2 ε<0 ・・・・・(10)
また、ＧａＮ層上にエピタキシャル成長した際、Ｉｎ_1-wＡｌ_wＮ層中の歪：ε（Ｉｎ_1-wＡｌ_wＮ／ＧａＮ）は、式（１）、（２）、（８）より、下記のようになる。
ε(In_1-wAl_wN/GaN) =(0.4753w - 0.3862) / (3.5848 - 0.4753w) ・・・・(11)
また、ＧａＮ層上にエピタキシャル成長した際、格子不整合に起因する歪がεである場合、（Ｉｎ_1-wＡｌ_w）_vＧａ_1-vＮのピエゾ分極：Ｐｐｚ（（Ｉｎ_1-wＡｌ_w）_vＧａ_1-vＮ，ε）は、Ｉｎ_1-wＡｌ_wＮとＧａＮの組成比（ｖ：１−ｖ）によって、下記のように与えられるとする。
Ppz((In_1-wAl_w)_vGa_1-vN,ε)=Ppz(In_1-wAl_wN,ε)・v
=[-1.373ε + 7.559ε² - (0.435ε + 1.935ε²) w]v Cm^-2 ε<0 ・・・(10)'
ＧａＮ層上にエピタキシャル成長した際、Ｉｎ_1-wＡｌ_wＮ／ＧａＮ界面に発生する、自発分極を起源とする界面電荷：σｓｐ（Ｉｎ_1-wＡｌ_wＮ／ＧａＮ）は、式（３）、（４）より、下記のように表記される。
σsp(In_1-wAl_wN/GaN) = Psp(In_1-wAl_wN) - Psp(GaN)
= -0.011+0.022w-0.070w² Cm^-2 ・・・・(12)
ＧａＮバッファ層上にエピタキシャル成長した際、（Ｉｎ_1-wＡｌ_w）_vＧａ_1-vＮ／ＧａＮ界面に発生する、自発分極を起源とする界面電荷：σｓｐ（（Ｉｎ_1-wＡｌ_w）_vＧａ_1-vＮ／ＧａＮ）は、式（３）、（４）’より、下記のように表記される。
σsp((In_1-wAl_w)_vGa_1-vN/GaN) = Psp((In_1-wAl_w)_vGa_1-vN) - Psp(GaN)
= v(-0.011+0.022w-0.070w²) Cm^-2 ・・・・(12)'
ＧａＮ層上にエピタキシャル成長した際、Ｉｎ_1-wＡｌ_wＮ層中の歪がεである場合、そのＩｎ_1-wＡｌ_wＮ／ＧａＮ界面に発生する、ピエゾ分極を起源とする界面電荷：σｐｚ（Ｉｎ_1-wＡｌ_wＮ／ＧａＮ）は、下記のように表記される。
σpz(In_1-wAl_wN/GaN)=Ppz(In_1-wAl_wN,ε)
ＧａＮ層上にエピタキシャル成長した際、（Ｉｎ_1-wＡｌ_w）_vＧａ_1-vＮ層中の歪がεである場合、その（Ｉｎ_1-wＡｌ_w）_vＧａ_1-vＮ／ＧａＮ界面に発生する、ピエゾ分極を起源とする界面電荷：σｐｚ（（Ｉｎ_1-wＡｌ_w）_vＧａ_1-vＮ／ＧａＮ）は、下記のように表記される。
σpz((In_1-wAl_w)_vGa_1-vN/GaN) = Ppz((In_1-wAl_w)_vGa_1-vN,ε)
=Ppz(In_1-wAl_wN,ε)・v
=[-1.373ε + 7.559ε² - (0.435ε + 1.935ε²) w]v Cm^-2 ε<0
従って、ＧａＮ層上にエピタキシャル成長した際、Ｉｎ_1-wＡｌ_wＮ層中の歪がεである場合、そのＩｎ_1-wＡｌ_wＮ／ＧａＮ界面に発生する界面電荷：σ（Ｉｎ_1-wＡｌ_wＮ／ＧａＮ）は、下記のように表記される。
σ(In_1-wAl_wN/GaN)=σsp(In_1-wAl_wN/GaN)+σpz(In_1-wAl_wN/GaN) ・・・・(13)
= [-0.011+0.022w-0.070w²] + [-1.373ε + 7.559ε² - (0.435ε + 1.935ε²) w ] Cm^-2
従って、ＧａＮ層上にエピタキシャル成長した際、（Ｉｎ_1-wＡｌ_w）_vＧａ_1-vＮ層中の歪がεである場合、その（Ｉｎ_1-wＡｌ_w）_vＧａ_1-vＮ／ＧａＮ界面に発生する界面電荷：σ（（Ｉｎ_1-wＡｌ_w）_vＧａ_1-vＮ／ＧａＮ）は、下記のように表記される。
σ((In_1-wAl_w)_vGa_1-vN/GaN)=σsp((In_1-wAl_w)_vGa_1-vN/GaN)+σpz((In_1-wAl_w)_vGa_1-vN/GaN) ・・・・(13)'
= v[-0.011+0.022w-0.070w²] + v [-1.373ε + 7.559ε² - (0.435ε + 1.935ε²) w ] Cm^-2
= v[[-0.011+0.022w-0.070w²] + [-1.373ε + 7.559ε² - (0.435ε + 1.935ε²) w ]] Cm^-2
なお、ＧａＮ層上にエピタキシャル成長した、（Ｉｎ_1-wＡｌ_w）_vＧａ_1-vＮ層中の歪：ε（（Ｉｎ_1-wＡｌ_w）_vＧａ_1-vＮ／ＧａＮ）は、式（８）に従って、下記のように表される。
ε((In_1-wAl_w)_vGa_1-vN/GaN)=[a(GaN)-a((In_1-wAl_w)_vGa_1-vN)]/a((In_1-wAl_w)_vGa_1-vN)
式（１３）で示されるσ（Ｉｎ_1-wＡｌ_wＮ／ＧａＮ）に関して、上記の近似式で表記される場合、[[-0.011+0.022w-0.070w²] + [-1.373ε + 7.559ε² - (0.435ε + 1.935ε²) w]]の値が０となる際、σ（Ｉｎ_1-wＡｌ_wＮ／ＧａＮ）は０となる。歪ε（Ｉｎ_1-wＡｌ_wＮ／ＧａＮ）が、式（１１）で示される際、[[-0.011+0.022w-0.070w²] + [-1.373ε + 7.559ε² - (0.435ε + 1.935ε²) w]]の値が０となるのは、Ｉｎ_1-wＡｌ_wＮのＡｌ組成ｗが、ｗ＝０．７０の時である。

式（１３）で示されるσ（Ｉｎ_1-wＡｌ_wＮ／ＧａＮ）が、σ（Ｉｎ_1-wＡｌ_wＮ／ＧａＮ）≦０となる場合、Ｉｎ_1-wＡｌ_wＮ／ＧａＮの界面では、二次元電子ガスの発生は起こらない。σ（Ｉｎ_1-wＡｌ_wＮ／ＧａＮ）≦０となる条件は、Ｉｎ_1-wＡｌ_wＮのＡｌ組成ｗが、０≦ｗ≦０．７０の範囲であることになる。エピタキシャル成長時の組成の揺らぎを５％程度許容すると、０≦ｗ±（０．０５×ｗ）≦０．７０となる。この条件は、近似的に、０≦（０．９５×ｗ）≦０．７０、あるいは、０≦ｗ≦０．７４と表記できる。

同様に、式（１３）’で示されるσ（（Ｉｎ_1-wＡｌ_w）_vＧａ_1-vＮ／ＧａＮ）に関しても、上記の近似式で表記される場合、[[-0.011+0.022w-0.070w²] + [-1.373ε + 7.559ε² - (0.435ε + 1.935ε²) w ]]の値が、０となる際、σ（（Ｉｎ_1-wＡｌ_w）_vＧａ_1-vＮ／ＧａＮ）は０となる。また、σ（（Ｉｎ_1-wＡｌ_w）_vＧａ_1-vＮ／ＧａＮ）≦０となるためには、少なくとも、ＧａＮ層上にエピタキシャル成長した、（Ｉｎ_1-wＡｌ_w）_vＧａ_1-vＮの組成中のｗは、０≦ｗ≦０．７０の範囲であることが必要である。エピタキシャル成長時の組成の揺らぎを５％程度許容すると、０≦ｗ±（０．０５×ｗ）≦０．７０となる。この条件は、近似的に、０≦（０．９５×ｗ）≦０．７０、あるいは、０≦ｗ≦０．７４と表記できる。

一方、式（１）、（２）から、ＧａＮと格子整合するＩｎ_1-wＡｌ_wＮのＡｌ組成ｗは、ｗ＝０．８１となる。エピタキシャル成長時の組成の揺らぎを５％程度許容すると、ＧａＮと格子整合するＩｎ_1-wＡｌ_wＮのＡｌ組成ｓは、ｗ±（０．０５×ｗ）＝０．８１と表記される。この条件は、換言すると、ｗ−（０．０５×ｗ）≦０．８１≦ｗ＋（０．０５×ｗ）、あるいは、近似的に、０．７７≦ｗ≦０．８５と表記できる。

前記の要件を考慮して、第１の実施形態にかかるＨＪＦＥＴでは、（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮ障壁層１７の組成を、自発分極とピエゾ分極が打ち消しあうように決定する際、（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮの組成中のｚを次の範囲に選択する。すなわち、エピタキシャル成長時の組成の揺らぎを５％程度許容すると、（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮの組成中のｚを、少なくとも、０≦ｚ≦０．７４の範囲に選択している。

一方、エンハンスメント型動作を行う際、ＨＪＦＥＴが「ＯＮ」状態となる際、（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮ障壁層１７とＧａＮチャネル層１５とのヘテロ接合界面に、二次元電子ガスが蓄積されると、「ＯＮ」状態の抵抗を低減する上で有利である。（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮ障壁層１７とＧａＮチャネル層１５とのヘテロ接合界面に、二次元電子ガスが蓄積されるためには、該界面において、伝導帯エネルギーＥ_Cに不連続が存在することが必要である。

例えば、（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮ／ＧａＮの界面における、伝導帯エネルギーＥ_cの差異：ΔＥ_C（（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮ／ＧａＮ）＝Ｅ_C（（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮ）−Ｅ_C（ＧａＮ）は、少なくとも、ΔＥ_C（（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮ／ＧａＮ）＞０であることが必要である。実際的には、蓄積される二次元電子ガスが、このバンド不連続を熱的に超える現象を回避するため、動作温度ＴにおけるｋＴ（ｋ：ボルツマン定数）を指標として、ΔＥ_C（（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮ／ＧａＮ）＞２ｋＴであることが好ましい。

さらに、ΔＥ_C（（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮ／ＧａＮ）＞０であるためには、（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮとＧａＮのバンドギャップＥｇの差異：ΔＥｇ（（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮ／ＧａＮ）＝Ｅｇ（（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮ）−Ｅｇ（ＧａＮ）は、ΔＥｇ（（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮ／ＧａＮ）＞０である必要がある。

なお、Ｉｎ_1-wＡｌ_wＮのバンドギャップＥｇ（Ｉｎ_1-wＡｌ_wＮ）は、近似的に下記の式（１４）のように表記できる（非特許文献１：Ｊｏｕｒｎａｌ ｏｆ Ｐｈｙｓｉｃｓ， ｖｏｌ．１４， ｐ．３３９９ （２００２）を参照）。
Eg(In_1-wAl_wN)=6.13w+1.95(1-w)-5.4w(1-w) eV・・・（１４）
一方、ＧａＮのバンドギャップＥｇ（ＧａＮ）は、Ｅｇ（ＧａＮ）＝３．４２ ｅＶである。

従って、Ｉｎ_1-wＡｌ_wＮのバンドギャップＥｇ（Ｉｎ_1-wＡｌ_wＮ）がＧａＮのバンドギャップＥｇ（ＧａＮ）よりも大きくなる条件：ΔＥｇ（Ｉｎ_1-wＡｌ_wＮ／ＧａＮ）＞０は、下記の式（１５）と表記される。
Ｅｇ（Ｉｎ_1-wＡｌ_wＮ）＞３．４２ ｅＶ・・・（１５）
式（１４）、（１５）より、ΔＥｇ（Ｉｎ_1-wＡｌ_wＮ／ＧａＮ）＞０となる、Ｉｎ_1-wＡｌ_wＮのＡｌ組成の範囲は、ｗ＞０．６５である。

従って、ΔＥｇ（（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮ／ＧａＮ）＞０であるためには、（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮの組成中のｚは、少なくとも、ｚ＞０．６５であることが必要である。エピタキシャル成長時の組成の揺らぎを５％程度許容すると、前記の条件は、０．６５＜ｗ±（０．０５×ｗ）≦１と表記できる。この条件は、近似的に、０．６５＜１．０５×ｗ、あるいは、０．６２≦ｗと表記できる。

前記の要件をも考慮すると、エピタキシャル成長時の組成の揺らぎが無い場合には、第１の実施形態にかかるＨＪＦＥＴでは、（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮ障壁層１７の組成を、自発分極とピエゾ分極が打ち消しあうように決定する際、（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮの組成中のｚを次の範囲に選択することが好ましい。すなわち、（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮの組成中のｚを、少なくとも、０．６５＜ｚ≦０．７０の範囲に選択することが好ましい。一方、エピタキシャル成長時の組成の揺らぎを５％程度許容する際には、（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮの組成中のｚを、少なくとも、０．６２≦ｒ≦０．７４の範囲に選択することが望ましい。

一方、第１の実施形態にかかるＨＪＦＥＴでは、（Ｉｎ_1-pＡｌ_p）_qＧａ_1-qＮキャップ層１８は、バッファ層であるＧａＮと格子整合するように、その組成を選択する。その際、エピタキシャル成長時の組成の揺らぎが無い場合には、キャップ層１８に用いる（Ｉｎ_1-pＡｌ_p）_qＧａ_1-qＮの組成中のｐは、ｐ＝０．８１とする。一方、エピタキシャル成長時の組成の揺らぎを５％程度許容する際には、キャップ層１８に用いる（Ｉｎ_1-pＡｌ_p）_qＧａ_1-qＮの組成中のｐを、少なくとも、０．７７≦ｐ≦０．８５の範囲に選択することが好ましい。

第１の実施形態にかかるＨＪＦＥＴの構造を採用すると、ゲート下には二次元電子ガスが発生しないため、エンハンスメント型動作が容易に実現できる。また、ゲート下以外の領域では、（Ｉｎ_1-pＡｌ_p）_qＧａ_1-qＮキャップ層１８が存在しており、このキャップ層１８内には、自発分極による電界が存在する。そのため、（Ｉｎ_1-pＡｌ_p）_qＧａ_1-qＮキャップ層１８と（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮ障壁層１７の界面、ならびに、（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮ障壁層１７とＧａＮチャネル層１５の界面には、二次元電子ガス２２が発生する。すなわち、前記へテロ接合界面に存在する、伝導帯エネルギーＥ_Cの不連続に因って、（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮ障壁層１７の上面側、ならびに、ＧａＮチャネル層１５の上面側には、二次元電子ガス２２が蓄積される。これにより、ゲート直下以外の領域のチャネル抵抗を低減できる。

図１に例示する構成のＨＪＦＥＴは、以下の手順で形成される。まず、絶縁性ＳｉＣからなる基板１０上に、例えば、分子線エピタキシ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ： ＭＢＥ）成長法によって、多層の半導体層をエピタキシャル成長させる。形成される多層の半導体層は、基板側から順に、アンドープＧａＮバッファ層１４（膜厚１．５μｍ）、アンドープのＧａＮチャネル層１５（膜厚０．５μｍ）、（Ｉｎ_0.3Ａｌ_0.7）_0.5Ｇａ_0.5Ｎからなる障壁層１７（膜厚１０ｎｍ）、アンドープ（Ｉｎ_0.17Ａｌ_0.83）_0.5Ｇａ_0.5Ｎからなるキャップ層１８（膜厚１００ｎｍ）である。

次いで、エピタキシャル成長した、多層の半導体層の一部を、ＧａＮチャネル層１５が露出するまでエッチング除去して、素子間分離メサを形成する。続いて、ＩｎＡｌＧａＮキャップ層１８上に、例えば、Ｔｉ／Ａｌなどの金属を蒸着することにより、ソース電極１およびドレイン電極３を形成する。このソース電極１およびドレイン電極３は、６５０℃でアニールを行うことにより、ＩｎＡｌＧａＮキャップ層１８とオーム性接触させる。キャップ層１８の表面に、フィールドプレート膜２１として、例えば、ＳｉＮなどの絶縁膜を形成する。形成されたフィールドプレート膜２１のうち、ソース−ドレイン間の一部領域を開口する。このフィールドプレート膜２１をマスクとし、エッチングガスとして、例えばＢＣｌ₃などを用いて、リセスを形成し、ＩｎＡｌＧａＮ障壁層１７を露出させる。この上に、例えばＮｉ／Ａｕなどの金属を蒸着して、ショットキ接触のゲート電極２およびフィールドプレート電極５を形成する。その結果、ゲート電極２と、フィールドプレート膜２１の上に、フィールドプレート電極５が設けられている、図１に示す構造のＨＪＦＥＴが作製される。

第１の実施形態にかかるＨＪＦＥＴでは、逆方向耐圧を向上させる目的で、ゲート電極として、図１に例示するフィールドプレート構造を採用しているが、ゲート電極の形状は任意の形態としてもよい。また、バッファ層およびチャネル層をＧａＮとしているが、これらをＡｌＧａＮあるいはＩｎＧａＮとしても、同様の効果を持つＨＪＦＥＴを構成できる。

（第２の実施形態）
図２を参照して、本発明の第２の実施形態を説明する。

図２は、第２の実施形態にかかるＨＪＦＥＴの構造を示す断面図である。このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上に、ＧａＮバッファ層１４、ＧａＮチャネル層１５、（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮ障壁層１７、（Ｉｎ_1-pＡｌ_p）_qＧａ_1-qＮキャップ層１８が、順次形成されている。（Ｉｎ_1-pＡｌ_p）_qＧａ_1-qＮキャップ層１８の上面に、ソース電極１とドレイン電極３が形成される。ソース電極１とドレイン電極３は、いずれも、（Ｉｎ_1-pＡｌ_p）_qＧａ_1-qＮキャップ層１８とオーム性接触をしている。ソース電極１とドレイン電極３の間に、キャップ層１８を貫通して、障壁層１７の表面に到達する領域が設けられている。この部分に、障壁層１７とショットキ接合するゲート電極２が形成されている。ゲート電極２の側面に、ＳｉＮなどの絶縁膜からなる側壁膜２４が形成されている。ソース電極１とゲート電極２の間、ゲート電極２とドレイン電極３の間のキャップ層１８上に、フィールドプレート膜２１が形成されている。ゲート電極２からドレイン電極３側に、ひさし状にフィールドプレート膜２１に乗り上げた形状のフィールドプレート電極５が形成される。

（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮ障壁層１７の組成は、自発分極とピエゾ分極が打ち消しあうように決定されている。（Ｉｎ_1-pＡｌ_p）_qＧａ_1-qＮキャップ層１８の組成は、バッファ層であるＧａＮと格子整合するように決定される。従って、第２の実施形態の障壁層１７の（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮの組成、キャップ層１８の（Ｉｎ_1-pＡｌ_p）_qＧａ_1-qＮの組成は、第１の実施形態における障壁層１７、キャップ層１８に利用する組成の同様に決めることができる。

第２の実施形態にかかるＨＪＦＥＴでは、第１の実施形態にかかるＨＪＦＥＴで実現される特性に加え、ゲート電極２側面に絶縁膜からなる側壁膜２４を設けた効果により、逆方向耐圧の改善が実現できる。すなわち、ゲート電極２とキャップ層１８との間に絶縁膜を挿入することで、ＭＩＳ構造を形成し、逆方向耐圧を向上させている。

図２に例示する構成のＨＪＦＥＴは、以下の手順で形成される。まず、絶縁性ＳｉＣからなる基板１０上に、例えば、分子線エピタキシ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ： ＭＢＥ）成長法によって、多層の半導体層をエピタキシャル成長させる。形成される多層の半導体層は、基板側から順に、アンドープＧａＮバッファ層１４（膜厚１．５μｍ）、アンドープのＧａＮチャネル層１５（膜厚０．５μｍ）、（Ｉｎ_0.3Ａｌ_0.7）_0.5Ｇａ_0.5Ｎからなる障壁層１７（膜厚１０ｎｍ）、アンドープ（Ｉｎ_0.17Ａｌ_0.83）_0.5Ｇａ_0.5Ｎからなるキャップ層１８（膜厚１００ｎｍ）である。

次いで、エピタキシャル成長した、多層の半導体層の一部を、ＧａＮチャネル層１５が露出するまでエッチング除去して、素子間分離メサを形成する。続いて、ＩｎＡｌＧａＮキャップ層１８上に、例えば、Ｔｉ／Ａｌなどの金属を蒸着することにより、ソース電極１およびドレイン電極３を形成する。このソース電極１およびドレイン電極３は、６５０℃でアニールを行うことにより、ＩｎＡｌＧａＮキャップ層１８とオーム性接触させる。キャップ層１８の表面に、フィールドプレート膜２１として、例えば、ＳｉＮなどの絶縁膜を形成する。形成されたフィールドプレート膜２１のうち、ソース−ドレイン間の一部領域を開口する。このフィールドプレート膜２１をマスクとし、エッチングガスとして、例えばＢＣｌ₃などを用いて、リセスを形成し、ＩｎＡｌＧａＮ障壁層１７を露出させる。側壁膜２４として、ＳｉＮなどの絶縁膜を形成する。その後、前記開口部の底面の絶縁膜を除去して、ＩｎＡｌＧａＮ障壁層１７を露出させる。この上に、例えばＮｉ／Ａｕなどの金属を蒸着して、ショットキ接触のゲート電極２およびフィールドプレート電極５を形成する。その結果、ゲート電極２とＩｎＡｌＧａＮキャップ層１８との間に側壁膜２４が挿入され、フィールドプレート膜２１と前記絶縁膜の上に、フィールドプレート電極５が設けられている、図２に示す構造のＨＪＦＥＴが作製される。

第２の実施形態にかかるＨＪＦＥＴでは、逆方向耐圧を向上させる目的で、側壁膜２４に加えて、ゲート電極として、図２に例示するフィールドプレート構造を採用しているが、ゲート電極の形状は任意の形態としてもよい。また、バッファ層およびチャネル層をＧａＮとしているが、これらをＡｌＧａＮあるいはＩｎＧａＮとしても、同様の効果を持つＨＪＦＥＴを構成できる。

（第３の実施形態）
図３を参照して、本発明の第３の実施形態を説明する。

図３は、第３の実施形態にかかるＨＪＦＥＴの構造を示す断面図である。このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上に、ＧａＮバッファ層１４、ＧａＮチャネル層１５、（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮ障壁層１７、（Ｉｎ_1-pＡｌ_p）_qＧａ_1-qＮキャップ層１８が、順次形成されている。（Ｉｎ_1-pＡｌ_p）_qＧａ_1-qＮキャップ層１８の上面に、ソース電極１とドレイン電極３が形成される。ソース電極１とドレイン電極３は、いずれも、（Ｉｎ_1-pＡｌ_p）_qＧａ_1-qＮキャップ層１８とオーム性接触をしている。ソース電極１とドレイン電極３の間に、キャップ層１８を貫通して、障壁層１７の表面に到達する領域が設けられている。この部分に、ＳｉＮなどで形成されたゲート絶縁膜２３を介して、障壁層１７との間にＭＩＳ構造を形成する、ゲート電極２が形成されている。ゲート電極２の側面では、ゲート絶縁膜２３に用いる絶縁膜は、側壁膜２４として機能している。ソース電極１とゲート電極２の間、ゲート電極２とドレイン電極３の間のキャップ層１８上に、フィールドプレート膜２１が形成されている。ゲート電極２からドレイン電極３側に、ひさし状にフィールドプレート膜２１に乗り上げた形状のフィールドプレート電極５が形成される。

（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮ障壁層１７の組成は、自発分極とピエゾ分極が打ち消しあうように決定されている。（Ｉｎ_1-pＡｌ_p）_qＧａ_1-qＮキャップ層１８の組成は、バッファ層であるＧａＮと格子整合するように決定される。従って、第３の実施形態の障壁層１７の（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮの組成、キャップ層１８の（Ｉｎ_1-pＡｌ_p）_qＧａ_1-qＮの組成は、第１の実施形態における障壁層１７、キャップ層１８に利用する組成と同様に決めることができる。

第３の実施形態にかかるＨＪＦＥＴでは、ゲートの構造はＭＩＳ構造であり、また、ゲート電極２側面にゲート絶縁膜２３に用いる絶縁膜からなる側壁膜２４を設ける構成となっている。その結果、第３の実施形態にかかるＨＪＦＥＴでは、前記の構造の効果により、逆方向耐圧だけではなく、順方向の耐圧も向上している。ゲートの構造はＭＩＳ構造であるが、第３の実施形態にかかるＨＪＦＥＴでも、エンハンストメント動作が実現される。

図３に例示する構成のＨＪＦＥＴは、以下の手順で形成される。まず、絶縁性ＳｉＣからなる基板１０上に、例えば、分子線エピタキシ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ： ＭＢＥ）成長法によって、多層の半導体層をエピタキシャル成長させる。形成される多層の半導体層は、基板側から順に、アンドープＧａＮバッファ層１４（膜厚１．５μｍ）、アンドープのＧａＮチャネル層１５（膜厚０．５μｍ）、（Ｉｎ_0.3Ａｌ_0.7）_0.5Ｇａ_0.5Ｎからなる障壁層１７（膜厚１０ｎｍ）、アンドープ（Ｉｎ_0.17Ａｌ_0.83）_0.5Ｇａ_0.5Ｎからなるキャップ層１８（膜厚１００ｎｍ）である。

次いで、エピタキシャル成長した、多層の半導体層の一部を、ＧａＮチャネル層１５が露出するまでエッチング除去して、素子間分離メサを形成する。続いて、ＩｎＡｌＧａＮキャップ層１８上に、例えば、Ｔｉ／Ａｌなどの金属を蒸着することにより、ソース電極１およびドレイン電極３を形成する。このソース電極１およびドレイン電極３は、６５０℃でアニールを行うことにより、ＩｎＡｌＧａＮキャップ層１８とオーム性接触させる。キャップ層１８の表面に、フィールドプレート膜２１として、例えば、ＳｉＮなどの絶縁膜を形成する。形成されたフィールドプレート膜２１のうち、ソース−ドレイン間の一部領域を開口する。このフィールドプレート膜２１をマスクとし、エッチングガスとして、例えばＣｌ₂などを用いて、リセスを形成し、ＩｎＡｌＧａＮ障壁層１７を露出させる。ゲート絶縁膜２３として、ＳｉＮなどの絶縁膜を形成する。前記開口部の底面では、ＩｎＡｌＧａＮ障壁層１７の表面をゲート絶縁膜２３が被覆し、開口部の側面では、ＩｎＡｌＧａＮキャップ層１８の側壁面を該絶縁膜が被覆する構造となる。この上に、例えばＮｉ／Ａｕなどの金属を蒸着して、ＭＩＳ構造のゲート電極２およびフィールドプレート電極５を形成する。その結果、ＭＩＳ構造のゲート電極２を採用し、ゲート電極２とＩｎＡｌＧａＮキャップ層１８との間に側壁膜２４が挿入され、フィールドプレート膜２１と前記絶縁膜の上に、フィールドプレート電極５が設けられている、図３に示す構造のＨＪＦＥＴが作製される。

第３の実施形態にかかるＨＪＦＥＴでは、逆方向耐圧を向上させる目的で、側壁膜２４に加えて、ゲート電極として、図３に例示するフィールドプレート構造を採用しているが、ゲート電極の形状は任意の形態としてもよい。また、バッファ層およびチャネル層をＧａＮとしているが、これらをＡｌＧａＮあるいはＩｎＧａＮとしても、同様の効果を持つＨＪＦＥＴを構成できる。

（第４の実施形態）
図４を参照して、本発明の第４の実施形態を説明する。

図４は、第４の実施形態にかかるＨＪＦＥＴの構造を示す断面図である。このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上に、ＧａＮバッファ層１４、ＧａＮチャネル層１５、Ｉｎ_1-rＡｌ_rＮ障壁層１３、Ｉｎ_1-sＡｌ_sＮキャップ層１６が、順次形成されている。Ｉｎ_1-sＡｌ_sＮキャップ層１６の上面に、ソース電極１とドレイン電極３が形成される。ソース電極１とドレイン電極３は、いずれも、Ｉｎ_1-sＡｌ_sＮキャップ層１６とオーム性接触をしている。ソース電極１とドレイン電極３の間に、キャップ層１６を貫通して、障壁層１３の表面に到達する領域が設けられている。この部分に、障壁層１３とショットキ接合するゲート電極２が形成されている。ソース電極１とゲート電極２の間、ゲート電極２とドレイン電極３の間のキャップ層１６上に、フィールドプレート膜２１が形成されている。ゲート電極２からドレイン電極３側に、ひさし状にフィールドプレート膜２１に乗り上げた形状のフィールドプレート電極５が形成される。

図４に示すように、ゲート電極２の側面は、キャップ層１６の側壁面と接触している。前記フィールドプレート電極５は、ゲート電極２に逆方向バイアス電圧を印加した際、ゲート電極２の側面と接するキャップ層１６において、ゲート電極２のドレイン電極３側に発生する電界集中を抑制する機能を有する。

第４の実施形態にかかるＨＪＦＥＴでは、Ｉｎ_1-rＡｌ_rＮ障壁層１３の組成は、自発分極とピエゾ分極が打ち消しあうように決定される。一方、Ｉｎ_1-sＡｌ_sＮキャップ層１６の組成は、バッファ層であるＧａＮと格子整合するように決定される。

Ｉｎ_1-rＡｌ_rＮ障壁層１３の組成とＩｎ_1-sＡｌ_sＮキャップ層１６の組成は、それぞれ、以下の手順で決定される。

式（１３）より、ＧａＮ上に形成されているＩｎ_1-wＡｌ_wＮにおいては、Ａｌ組成ｗが０．７０の時、Ｉｎ_1-wＡｌ_wＮ／ＧａＮの界面に発生する電荷σ（Ｉｎ_1-wＡｌ_wＮ／ＧａＮ）は０となる。従って、Ｉｎ_1-rＡｌ_rＮ障壁層１３のＡｌ組成ｒを、ｒ＝０．７０に選択すると、該障壁層１３から電子の供給はなく、Ｉｎ_1-rＡｌ_rＮ障壁層１３とＧａＮチャネル層１５とのヘテロ接合界面には、二次元電子ガスは発生しない。その結果、作製されるＨＪＦＥＴでは、エンハンスメント型動作が実現できる。

また、Ｉｎ_1-rＡｌ_rＮ障壁層１３のＡｌ組成ｒを、ｒ＜０．７０に選択すると、Ｉｎ_1-rＡｌ_rＮ障壁層１３／ＧａＮチャネル層１５の界面に発生する電荷σ（Ｉｎ_1-rＡｌ_rＮ／ＧａＮ）は、σ（Ｉｎ_1-rＡｌ_rＮ／ＧａＮ）＜０となる。この場合も、該障壁層１３から電子の供給はなく、Ｉｎ_1-rＡｌ_rＮ障壁層１３とＧａＮチャネル層１５とのヘテロ接合界面には、二次元電子ガスは発生しない。

従って、該障壁層１３から電子の供給はなく、Ｉｎ_1-rＡｌ_rＮ障壁層１３とＧａＮチャネル層１５とのヘテロ接合界面には、二次元電子ガスは発生しないための必要条件は、エピタキシャル成長時の組成の揺らぎを５％程度許容すると、０≦ｒ≦０．７４と決められる。すなわち、組成の揺らぎが無い場合には、前記必要条件は、Ｉｎ_1-rＡｌ_rＮ障壁層１３のＡｌ組成を０≦ｒ≦０．７０の範囲に選択することであるが、組成の揺らぎを考慮すると、０≦ｒ±（０．０５×ｒ）≦０．７０となる。この条件は、近似的に、０≦（０．９５×ｒ）≦０．７０、あるいは、０≦ｒ≦０．７４と表記できる。

一方、エンハンスメント型動作を行う際、ＨＪＦＥＴが「ＯＮ」状態となる際、Ｉｎ_1-rＡｌ_rＮ障壁層１３とＧａＮチャネル層１５とのヘテロ接合界面に、二次元電子ガスが蓄積されると、「ＯＮ」状態の抵抗を低減する上で有利である。Ｉｎ_1-rＡｌ_rＮ障壁層１３とＧａＮチャネル層１５とのヘテロ接合界面に、二次元電子ガスが蓄積されるためには、該界面において、伝導帯エネルギーＥ_Cに不連続が存在することが必要である。

Ｉｎ_1-rＡｌ_rＮ／ＧａＮの界面における、伝導帯エネルギーＥ_cの差異：ΔＥ_C（Ｉｎ_1-rＡｌ_rＮ／ＧａＮ）＝Ｅ_C（Ｉｎ_1-rＡｌ_rＮ）−Ｅ_C（ＧａＮ）は、少なくとも、ΔＥ_C（Ｉｎ_1-rＡｌ_rＮ／ＧａＮ）＞０であることが必要である。実際的には、蓄積される二次元電子ガスが、このバンド不連続を熱的に超える現象を回避するため、動作温度ＴにおけるｋＴ（ｋ：ボルツマン定数）を指標として、ΔＥ_C（Ｉｎ_1-rＡｌ_rＮ／ＧａＮ）＞２ｋＴであることが好ましい。

さらに、ΔＥ_C（Ｉｎ_1-rＡｌ_rＮ／ＧａＮ）＞０であるためには、Ｉｎ_1-rＡｌ_rＮとＧａＮのバンドギャップＥｇの差異：ΔＥｇ（Ｉｎ_1-rＡｌ_rＮ／ＧａＮ）＝Ｅｇ（Ｉｎ_1-rＡｌ_rＮ）−Ｅｇ（ＧａＮ）は、ΔＥｇ（Ｉｎ_1-rＡｌ_rＮ／ＧａＮ）＞０である必要がある。

Ｉｎ_1-wＡｌ_wＮのバンドギャップＥｇ（Ｉｎ_1-wＡｌ_wＮ）は、近似的に下記の式（１４）のように表記できる（非特許文献１：Ｊｏｕｒｎａｌ ｏｆ Ｐｈｙｓｉｃｓ， ｖｏｌ．１４， ｐ．３３９９ （２００２）を参照）。
Eg(In_1-wAl_wN)=6.13w+1.95(1-w)-5.4w(1-w) eV・・・（１４）
一方、ＧａＮのバンドギャップＥｇ（ＧａＮ）は、Ｅｇ（ＧａＮ）＝３．４２ ｅＶである。

従って、Ｉｎ_1-wＡｌ_wＮのバンドギャップＥｇ（Ｉｎ_1-wＡｌ_wＮ）がＧａＮのバンドギャップＥｇ（ＧａＮ）よりも大きくなる条件：ΔＥｇ（Ｉｎ_1-wＡｌ_wＮ／ＧａＮ）＞０は、下記の式（１５）と表記される。
Ｅｇ（Ｉｎ_1-wＡｌ_wＮ）＞３．４２ ｅＶ・・・（１５）
式（１４）、（１５）より、ΔＥｇ（Ｉｎ_1-wＡｌ_wＮ／ＧａＮ）＞０となる、Ｉｎ_1-wＡｌ_wＮのＡｌ組成の範囲は、ｗ＞０．６５である。

エピタキシャル成長時の組成の揺らぎを５％程度許容すると、Ｉｎ_1-rＡｌ_rＮ障壁層１３とＧａＮチャネル層１５とのヘテロ接合界面に、二次元電子ガスが蓄積されるため必要条件は、０．６５＜ｒ±（０．０５×ｒ）≦１と表記できる。この条件は、近似的に、０．６５＜１．０５×ｒ、あるいは、０．６２≦ｒと表記できる。

エピタキシャル成長時の組成の揺らぎを５％程度許容する場合、上述する二つの条件：０≦ｒ≦０．７４と０．６２≦ｒを同時に満足する範囲、すなわち、０．６２≦ｒ≦０．７４の範囲に、Ｉｎ_1-rＡｌ_rＮ障壁層１３のＡｌ組成ｒを選択することが好ましい。

また、式（１）、（２）より、Ｉｎ_1-wＡｌ_wＮの格子定数ａ（Ｉｎ_1-wＡｌ_wＮ）とＧａＮの格子定数ａ（ＧａＮ）が等しくなる条件は、ｗ＝０．８１である。エピタキシャル成長時の組成の揺らぎを５％程度許容すると、バッファ層であるＧａＮと格子整合するＩｎ_1-sＡｌ_sＮキャップ層１６のＡｌ組成ｓは、ｓ±（０．０５×ｓ）＝０．８１と表記される。この条件は、換言すると、ｓ−（０．０５×ｓ）≦０．８１≦ｓ＋（０．０５×ｓ）、あるいは、近似的に、０．７７≦ｓ≦０．８５と表記できる。

図５は、本発明によるＨＪＦＥＴにおける電子面密度と、従来技術によるＨＪＦＥＴにおける電子面密度との相違を例示するグラフである。図５中、「オーミック電極下」は、ソース電極あるいはドレイン電極に用いる、オーミック電極下に存在する電子面密度を意味する。「電極間」は、ゲート電極とソース電極間、ゲート電極とドレイン電極間において、フィールドプレート電極が設けられていない領域に存在する電子面密度を意味する。「ゲート電極下」は、ゲート電極の直下に存在する電子面密度を意味する。図５では、ソース−ドレイン電圧Ｖ_SD、ゲート電圧Ｖ_Gは、Ｖ_SD＝０Ｖ，Ｖ_G＝０Ｖと設定した状態に相当する結果を示している。

また、本発明によるＨＪＦＥＴの構造において、基板１０として、絶縁性ＳｉＣ基板を用い、基板１０上に、ＧａＮバッファ層１４、ＧａＮチャネル層１５、ｒ＝０．７０のアントープＩｎ_1-rＡｌ_rＮ障壁層１３、ｓ＝０．８１のアントープＩｎ_1-sＡｌ_sＮキャップ層１６を形成している場合の電子面密度を示す。図８に示す従来技術によるＨＪＦＥＴの構造において、基板１１０として、絶縁性ＳｉＣ基板を用い、基板１１０上に、ＧａＮバッファ層１１１、ＧａＮチャネル層１１２、ｒ＝０．７０のアントープＩｎ_1-rＡｌ_rＮ障壁層１１３を形成している場合の電子面密度を示す。

図５に例示するように、本発明によるＨＪＦＥＴでは、「電極間（ゲート−オーミック電極間）」の電子面密度が、従来技術によるＨＪＦＥＴと比較して、大幅に増加することが検証される。

第４の実施形態にかかるＨＪＦＥＴの構造を採用すると、ゲート下には二次元電子ガスが発生しないため、エンハンスメント型動作が容易に実現できる。また、ゲート下以外の領域では、Ｉｎ_1-sＡｌ_sＮキャップ層１６が存在しており、このキャップ層１６内には、自発分極による電界が存在する。そのため、Ｉｎ_1-sＡｌ_sＮキャップ層１６とＩｎ_1-rＡｌ_rＮ障壁層１３の界面、ならびに、Ｉｎ_1-rＡｌ_rＮ障壁層１３とＧａＮチャネル層１５の界面には、二次元電子ガス２２が発生する。すなわち、前記へテロ接合界面に存在する、伝導帯エネルギーＥ_Cの不連続に因って、Ｉｎ_1-rＡｌ_rＮ障壁層１３の上面側、ならびに、ＧａＮチャネル層１５の上面側には、二次元電子ガス２２が蓄積される。これにより、ゲート直下以外の領域のチャネル抵抗を低減できる。

図４に例示する構成のＨＪＦＥＴは、以下の手順で形成される。まず、絶縁性ＳｉＣからなる基板１０上に、例えば、分子線エピタキシ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ： ＭＢＥ）成長法によって、多層の半導体層をエピタキシャル成長させる。形成される多層の半導体層は、基板側から順に、アンドープＧａＮバッファ層１４（膜厚１．５μｍ）、アンドープのＧａＮチャネル層１５（膜厚０．５μｍ）、Ｉｎ_0.3Ａｌ_0.7Ｎからなる障壁層１６（膜厚１０ｎｍ）、アンドープＩｎ_0.17Ａｌ_0.83Ｎからなるキャップ層１６（膜厚１００ｎｍ）である。

次いで、エピタキシャル成長した、多層の半導体層の一部を、ＧａＮチャネル層１５が露出するまでエッチング除去して、素子間分離メサを形成する。続いて、ＩｎＡｌＮキャップ層１６上に、例えば、Ｔｉ／Ａｌなどの金属を蒸着することにより、ソース電極１およびドレイン電極３を形成する。このソース電極１およびドレイン電極３は、６５０℃でアニールを行うことにより、ＩｎＡｌＮキャップ層１６とオーム性接触させる。キャップ層１６の表面に、フィールドプレート膜２１として、例えば、ＳｉＮなどの絶縁膜を形成する。形成されたフィールドプレート膜２１のうち、ソース−ドレイン間の一部領域を開口する。このフィールドプレート膜２１をマスクとし、エッチングガスとして、例えばＢＣｌ₃などを用いて、リセスを形成し、ＩｎＡｌＮ障壁層１３を露出させる。この上に、例えばＮｉ／Ａｕなどの金属を蒸着して、ショットキ接触のゲート電極２およびフィールドプレート電極５を形成する。その結果、ゲート電極２と、フィールドプレート膜２１の上に、フィールドプレート電極５が設けられている、図４に示す構造のＨＪＦＥＴが作製される。

第４の実施形態にかかるＨＪＦＥＴでは、逆方向耐圧を向上させる目的で、ゲート電極として、図４に例示するフィールドプレート構造を採用しているが、ゲート電極の形状は任意の形態としてもよい。また、バッファ層およびチャネル層をＧａＮとしているが、これらをＡｌＧａＮあるいはＩｎＧａＮとしても、同様の効果を持つＨＪＦＥＴを構成できる。

（第５の実施形態）
図６を参照して、本発明の第５の実施形態を説明する。

図６は、第５の実施形態にかかるＨＪＦＥＴの構造を示す断面図である。このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上に、ＧａＮバッファ層１４、ＧａＮチャネル層１５、Ｉｎ_1-rＡｌ_rＮ障壁層１３、Ｉｎ_1-sＡｌ_sＮキャップ層１６が、順次形成されている。Ｉｎ_1-sＡｌ_sＮキャップ層１６の上面に、ソース電極１とドレイン電極３が形成される。ソース電極１とドレイン電極３は、いずれも、Ｉｎ_1-sＡｌ_sＮキャップ層１６とオーム性接触をしている。ソース電極とドレイン電極の間に、キャップ層１６を貫通して、障壁層１３の表面に到達する領域が設けられている。この部分に、障壁層１３とショットキ接合するゲート電極２が形成されている。ゲート電極２の側面に、ＳｉＮなどの絶縁膜からなる側壁膜２４が形成されている。ソース電極１とゲート電極２の間、ゲート電極２とドレイン電極３の間のキャップ層１６上に、フィールドプレート膜２１が形成されている。ゲート電極２からドレイン電極３側に、ひさし状にフィールドプレート膜２１に乗り上げた形状のフィールドプレート電極５が形成される。

Ｉｎ_1-rＡｌ_rＮ障壁層１３の組成は、自発分極とピエゾ分極が打ち消しあうように決定されている。Ｉｎ_1-sＡｌ_sＮキャップ層１６の組成は、バッファ層であるＧａＮと格子整合するように決定される。従って、第５の実施形態の障壁層１３のＩｎ_1-rＡｌ_rＮの組成、キャップ層１６のＩｎ_1-sＡｌ_sＮの組成は、第４の実施形態における障壁層１３、キャップ層１６に利用する組成と同様に決めることができる。

第５の実施形態にかかるＨＪＦＥＴでは、第４の実施形態にかかるＨＪＦＥＴで実現される特性に加え、ゲート電極２側面に絶縁膜からなる側壁膜２４を設けた効果により、逆方向耐圧の改善が実現できる。すなわち、ゲート電極２とキャップ層１６との間に絶縁膜を挿入することで、ＭＩＳ構造を形成し、逆方向耐圧を向上させている。

図６に例示する構成のＨＪＦＥＴは、以下の手順で形成される。まず、絶縁性ＳｉＣからなる基板１０上に、例えば、分子線エピタキシ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ： ＭＢＥ）成長法によって、多層の半導体層をエピタキシャル成長させる。形成される多層の半導体層は、基板側から順に、アンドープＧａＮバッファ層１４（膜厚１．５μｍ）、アンドープのＧａＮチャネル層１５（膜厚０．５μｍ）、Ｉｎ_0.3Ａｌ_0.7Ｎからなる障壁層１６（膜厚１０ｎｍ）、アンドープＩｎ_0.17Ａｌ_0.83Ｎからなるキャップ層１６（膜厚１００ｎｍ）である。

次いで、エピタキシャル成長した、多層の半導体層の一部を、ＧａＮチャネル層１５が露出するまでエッチング除去して、素子間分離メサを形成する。続いて、ＩｎＡｌＮキャップ層１６上に、例えば、Ｔｉ／Ａｌなどの金属を蒸着することにより、ソース電極１およびドレイン電極３を形成する。このソース電極１およびドレイン電極３は、６５０℃でアニールを行うことにより、ＩｎＡｌＮキャップ層１６とオーム性接触させる。キャップ層１６の表面に、フィールドプレート膜２１として、例えば、ＳｉＮなどの絶縁膜を形成する。形成されたフィールドプレート膜２１のうち、ソース−ドレイン間の一部領域を開口する。このフィールドプレート膜２１をマスクとし、エッチングガスとして、例えばＢＣｌ₃などを用いて、リセスを形成し、ＩｎＡｌＮ障壁層１３を露出させる。側壁膜２４として、ＳｉＮなどの絶縁膜を形成する。その後、前記開口部の底面の絶縁膜を除去して、ＩｎＡｌＮ障壁層１３を露出させる。この上に、例えばＮｉ／Ａｕなどの金属を蒸着して、ショットキ接触のゲート電極２およびフィールドプレート電極５を形成する。その結果、ゲート電極２とＩｎＡｌＮキャップ層１６との間に側壁膜２４が挿入され、フィールドプレート膜２１と前記絶縁膜の上に、フィールドプレート電極５が設けられている、図６に示す構造のＨＪＦＥＴが作製される。

第５の実施形態にかかるＨＪＦＥＴでは、逆方向耐圧を向上させる目的で、側壁膜２４に加えて、ゲート電極として、図６に例示するフィールドプレート構造を採用しているが、ゲート電極の形状は任意の形態としてもよい。また、バッファ層およびチャネル層をＧａＮとしているが、これらをＡｌＧａＮあるいはＩｎＧａＮとしても、同様の効果を持つＨＪＦＥＴを構成できる。

（第６の実施形態）
図７を参照して、本発明の第６の実施形態を説明する。

図７は、第６の実施形態にかかるＨＪＦＥＴの構造を示す断面図である。このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上に、ＧａＮバッファ層１４、ＧａＮチャネル層１５、Ｉｎ_1-rＡｌ_rＮ障壁層１３、Ｉｎ_1-sＡｌ_sＮキャップ層１６が、順次形成されている。Ｉｎ_1-sＡｌ_sＮキャップ層１６の上面に、ソース電極１とドレイン電極３が形成される。ソース電極１とドレイン電極３は、いずれも、Ｉｎ_1-sＡｌ_sＮキャップ層１６とオーム性接触をしている。ソース電極とドレイン電極の間に、キャップ層１６を貫通して、障壁層１３の表面に到達する領域が設けられている。この部分に、ＳｉＮなどで形成されたゲート絶縁膜２３を介して、障壁層１３との間にＭＩＳ構造を形成する、ゲート電極２が形成されている。ゲート電極２の側面では、ゲート絶縁膜２３に用いる絶縁膜は、側壁膜２４として機能している。ソース電極１とゲート電極２の間、ゲート電極２とドレイン電極３の間のキャップ層１６上に、フィールドプレート膜２１が形成されている。ゲート電極２からドレイン電極３側に、ひさし状にフィールドプレート膜２１に乗り上げた形状のフィールドプレート電極５が形成される。

Ｉｎ_1-rＡｌ_rＮ障壁層１３の組成は、自発分極とピエゾ分極が打ち消しあうように決定されている。Ｉｎ_1-sＡｌ_sＮキャップ層１６の組成は、バッファ層であるＧａＮと格子整合するように決定される。従って、第６の実施形態の障壁層１３のＩｎ_1-rＡｌ_rＮの組成、キャップ層１６のＩｎ_1-sＡｌ_sＮの組成は、第４の実施形態における障壁層１３、キャップ層１６に利用する組成と同様に決めることができる。

第６の実施形態にかかるＨＪＦＥＴでは、ゲートの構造はＭＩＳ構造であり、また、ゲート電極２側面にゲート絶縁膜２３に用いる絶縁膜からなる側壁膜２４を設ける構成となっている。その結果、第６の実施形態にかかるＨＪＦＥＴでは、前記の構造の効果により、逆方向耐圧だけではなく、順方向の耐圧も向上している。ゲートの構造はＭＩＳ構造であるが、第６の実施形態にかかるＨＪＦＥＴでも、エンハンストメント動作が実現される。

図７に例示する構成のＨＪＦＥＴは、以下の手順で形成される。まず、絶縁性ＳｉＣからなる基板１０上に、例えば、分子線エピタキシ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ： ＭＢＥ）成長法によって、多層の半導体層をエピタキシャル成長させる。形成される多層の半導体層は、基板側から順に、アンドープＧａＮバッファ層１４（膜厚１．５μｍ）、アンドープのＧａＮチャネル層１５（膜厚０．５μｍ）、Ｉｎ_0.3Ａｌ_0.7Ｎからなる障壁層１３（膜厚１０ｎｍ）、アンドープＩｎ_0.17Ａｌ_0.83Ｎからなるキャップ層１６（膜厚１００ｎｍ）である。

次いで、エピタキシャル成長した、多層の半導体層の一部を、ＧａＮチャネル層１５が露出するまでエッチング除去して、素子間分離メサを形成する。続いて、ＩｎＡｌＮキャップ層１６上に、例えば、Ｔｉ／Ａｌなどの金属を蒸着することにより、ソース電極１およびドレイン電極３を形成する。このソース電極１およびドレイン電極３は、６５０℃でアニールを行うことにより、ＩｎＡｌＮキャップ層１６とオーム性接触させる。キャップ層１６の表面に、フィールドプレート膜２１として、例えば、ＳｉＮなどの絶縁膜を形成する。形成されたフィールドプレート膜２１のうち、ソース−ドレイン間の一部領域を開口する。このフィールドプレート膜２１をマスクとし、エッチングガスとして、例えばＣｌ₂などを用いて、リセスを形成し、ＩｎＡｌＮ障壁層１３を露出させる。ゲート絶縁膜２３として、ＳｉＮなどの絶縁膜を形成する。前記開口部の底面では、ＩｎＡｌＮ障壁層１３の表面をゲート絶縁膜２３が被覆し、開口部の側面では、ＩｎＡｌＮキャップ層１６の側壁面を該絶縁膜が被覆する構造となる。この上に、例えばＮｉ／Ａｕなどの金属を蒸着して、ＭＩＳ構造のゲート電極２およびフィールドプレート電極５を形成する。その結果、ＭＩＳ構造のゲート電極２を採用し、ゲート電極２とＩｎＡｌＮキャップ層１６との間に側壁膜２４が挿入され、フィールドプレート膜２１と前記絶縁膜の上に、フィールドプレート電極５が設けられている、図７に示す構造のＨＪＦＥＴが作製される。

第６の実施形態にかかるＨＪＦＥＴでは、逆方向耐圧を向上させる目的で、側壁膜２４に加えて、ゲート電極として、図６に例示するフィールドプレート構造を採用しているが、ゲート電極の形状は任意の形態としてもよい。また、バッファ層およびチャネル層をＧａＮとしているが、これらをＡｌＧａＮあるいはＩｎＧａＮとしても、同様の効果を持つＨＪＦＥＴを構成できる。

本発明にかかる半導体装置の構造は、III族窒化物半導体を用いて、エンハンスメント型の特性を持つ、低オン抵抗のＨＪＦＥＴの作製に好適に利用される。

本発明の第１の実施形態にかかるＨＪＦＥＴの構造を模式的に示す断面図である。 本発明の第２の実施形態にかかるＨＪＦＥＴの構造を模式的に示す断面図である。 本発明の第３の実施形態にかかるＨＪＦＥＴの構造を模式的に示す断面図である。 本発明の第４の実施形態にかかるＨＪＦＥＴの構造を模式的に示す断面図である。 本発明によるＨＪＦＥＴにおける電子面密度と、従来技術によるＨＪＦＥＴにおける電子面密度との相違を示すグラフ表示した図である。 本発明の第５の実施形態にかかるＨＪＦＥＴの構造を模式的に示す断面図である。 本発明の第６の実施形態にかかるＨＪＦＥＴの構造を模式的に示す断面図である。 従来技術によるＨＪＦＥＴの構造の一例を模式的に示す断面図である。

符号の説明

１ ソース電極
２ ゲート電極
３ ドレイン電極
５ フィールドプレート
１０ 基板
１３ ＩｎＡｌＮ障壁層
１４ ＧａＮバッファ層
１５ ＧａＮチャネル層
１６ ＩｎＡｌＮキャップ層
１７ ＩｎＡｌＧａＮ障壁層
１８ ＩｎＡｌＧａＮキャップ層
２１ フィールドプレート膜
２３ ゲート絶縁膜
２４ 側壁膜
１０１ ソース電極
１０２ ゲート電極
１０３ ドレイン電極
１１０ 基板
１１１ ＧａＮバッファ層
１１２ ＧａＮチャネル層
１１３ ＩｎＡｌＧａＮ障壁層

Claims (8)

1. バッファ層として、基板上にＧａ面成長した、ＧａＮ、Ａｌ_xＧａ_1-xＮ（０＜ｘ≦１）またはＩｎ_yＧａ_1-yＮ（０＜ｙ≦１）があり、
   その上に、チャネル層のＧａＮ、Ａｌ_xＧａ_1-xＮ（０＜ｘ≦１）またはＩｎ_yＧａ_1-yＮ（０＜ｙ≦１）があり、
   その上に障壁層（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮ（０＜ｚ≦１，０＜ｔ≦１）があり、
   その上にキャップ層（Ｉｎ_1-pＡｌ_p）_qＧａ_1-qＮ（０＜ｐ≦１，０＜ｑ≦１）があり、
   キャップ層上にオーミック接触する、ソース電極およびドレイン電極を備え、
   ソース電極とドレイン電極の間に、障壁層に接するゲート部を備える半導体装置であって、
   障壁層は、自発分極とピエゾ分極が打ち消しあい、ゲート直下の障壁層とチャネル層の界面に二次元電子ガスを発生させない組成を有し、
   キャップ層は、バッファ層と格子整合し、自発分極により、障壁層とチャネル層の界面に二次元電子ガスを発生させる組成を有する
   ことを特徴とする半導体装置。
2. バッファ層として、基板上にＧａ面成長した、ＧａＮ、Ａｌ_xＧａ_1-xＮ（０＜ｘ≦１）またはＩｎ_yＧａ_1-yＮ（０＜ｙ≦１）があり、
   その上に、チャネル層のＧａＮ、Ａｌ_xＧａ_1-xＮ（０＜ｘ≦１）またはＩｎ_yＧａ_1-yＮ（０＜ｙ≦１）があり、
   その上に障壁層Ｉｎ_1-rＡｌ_rＮ（０≦ｒ≦１）があり、
   その上にキャップ層Ｉｎ_1-sＡｌ_sＮ（０≦ｓ≦１）があり、
   キャップ層上にオーミック接触する、ソース電極およびドレイン電極を備え、
   ソース電極とドレイン電極の間に、障壁層と接するゲート部を備える半導体装置であって、
   障壁層は、自発分極とピエゾ分極が打ち消しあい、ゲート直下の障壁層とチャネル層の界面に二次元電子ガスを発生させない組成を有し、
   キャップ層は、バッファ層と格子整合し、自発分極により、バッファ層と障壁層の界面に二次元電子ガスを発生させる組成を有する
   ことを特徴とする半導体装置。
3. バッファ層が、基板上にＧａ面成長した、ＧａＮであり、
   障壁層（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮにおけるｚは、０＜ｚ≦０．７４であり、
   キャップ層（Ｉｎ_1-pＡｌ_p）_qＧａ_1-qＮにおけるｐは、０．７７≦ｐ≦０．８５である
   ことを特徴とする請求項１に記載の半導体装置。
4. バッファ層が、基板上にＧａ面成長した、ＧａＮであり、
   障壁層Ｉｎ_1-rＡｌ_rＮのＡｌ組成ｒは、０＜ｒ≦０．７４であり、
   キャップ層Ｉｎ_1-sＡｌ_sＮのＡｌ組成ｓは、０．７７≦ｓ≦０．８５である
   ことを特徴とする請求項２に記載の半導体装置。
5. バッファ層が、基板上にＧａ面成長した、ＧａＮであり、
   チャネル層が、ＧａＮであり、
   障壁層（Ｉｎ_1-zＡｌ_z）_tＧａ_1-tＮにおけるｚは、０．６２≦ｚ≦０．７４であり、
   キャップ層（Ｉｎ_1-pＡｌ_p）_qＧａ_1-qＮにおけるｐは、０．７７≦ｐ≦０．８５である
   ことを特徴とする請求項３に記載の半導体装置。
6. バッファ層が、基板上にＧａ面成長した、ＧａＮであり、
   チャネル層が、ＧａＮであり、
   障壁層Ｉｎ_1-rＡｌ_rＮのＡｌ組成ｒは、０．６２≦ｒ≦０．７４であり、
   キャップ層Ｉｎ_1-sＡｌ_sＮのＡｌ組成ｓは、０．７７≦ｓ≦０．８５である
   ことを特徴とする請求項４に記載の半導体装置。
7. ゲート部の構造は、
   障壁層に接して、金属−絶縁体−半導体で構成されるＭＩＳゲート電極である
   ことを特徴とする請求項１−６のいずれか一項に記載の半導体装置。
8. ゲート部の構造は、
   障壁層にショットキ接合するゲート電極である
   ことを特徴とする請求項１−６のいずれか一項に記載の半導体装置。

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