JP5417693B2 - 半導体装置 - Google Patents
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Description
バッファ層として、基板上にGa面成長した、GaN、AlxGa1-xN(0<x≦1)またはInyGa1-yN(0<y≦1)があり、
その上に、チャネル層のGaN、AlxGa1-xN(0<x≦1)またはInyGa1-yN(0<y≦1)があり、
その上に障壁層(In1-zAlz)tGa1-tN(0<z≦1,0≦t<1)があり、
その上にキャップ層(In1-pAlp)qGa1-qN(0<p≦1,0≦q<1)があり、
キャップ層上にオーミック接触する、ソース電極およびドレイン電極を備え、
ソース電極とドレイン電極の間に、障壁層に接するゲート部を備える半導体装置であって、
障壁層は、自発分極とピエゾ分極が打ち消しあい、ゲート直下の障壁層とチャネル層の界面に二次元電子ガスを発生させない組成を有し、
キャップ層は、バッファ層と格子整合し、障壁層とチャネル層の界面に二次元電子ガスを発生させる組成を有する
ことを特徴とする半導体装置である。
バッファ層として、基板上にGa面成長した、GaN、AlxGa1-xN(0<x≦1)またはInyGa1-yN(0<y≦1)があり、
その上に、チャネル層のGaN、AlxGa1-xN(0<x≦1)またはInyGa1-yN(0<y≦1)があり、
その上に障壁層In1-rAlrN(0≦r≦1)があり、
その上にキャップ層In1-sAlsN(0≦s≦1)があり、
キャップ層上にオーミック接触する、ソース電極およびドレイン電極を備え、
ソース電極とドレイン電極の間に、障壁層と接するゲート部を備える半導体装置であって、
障壁層は、自発分極とピエゾ分極が打ち消しあい、ゲート直下の障壁層とチャネル層の界面に二次元電子ガスを発生させない組成を有し、
キャップ層は、バッファ層と格子整合し、自発分極により、バッファ層と障壁層の界面に二次元電子ガスを発生させる組成を有する
ことを特徴とする半導体装置である。
バッファ層として、基板上にGa面成長した、GaN、AlxGa1-xN(0<x≦1)またはInyGa1-yN(0<y≦1)があり、
その上に、チャネル層のGaN、AlxGa1-xN(0<x≦1)またはInyGa1-yN(0<y≦1)があり、
その上に障壁層(In1-zAlz)tGa1-tN(0<z≦1,0≦t<1)があり、
その上にキャップ層(In1-pAlp)qGa1-qN(0<p≦1,0≦q<1)があり、
キャップ層上にオーミック接触する、ソース電極およびドレイン電極を備え、
ソース電極とドレイン電極の間に、障壁層に接するゲート部を備える半導体装置であって、
障壁層は、自発分極とピエゾ分極が打ち消しあい、ゲート直下の障壁層とチャネル層の界面に二次元電子ガスを発生させない組成を有し、
キャップ層は、バッファ層と格子整合し、障壁層とチャネル層の界面に二次元電子ガスを発生させる組成を有する
ことを特徴とする半導体装置である。
前記本発明の第一の形態にかかる半導体装置において、
バッファ層が、基板上にGa面成長した、GaNであり、
障壁層(In1-zAlz)tGa1-tNにおけるzは、0<z≦0.74であり、
キャップ層(In1-pAlp)qGa1-qNにおけるpは、0.77≦p≦0.85である
という構成を選択することができる。
チャネル層が、GaNであり、
障壁層(In1-zAlz)tGa1-tNにおけるzは、0.62≦z≦0.74であり、
キャップ層(In1-pAlp)qGa1-qNにおけるpは、0.77≦p≦0.85である
という構成を選択することができる。
バッファ層として、基板上にGa面成長した、GaN、AlxGa1-xN(0<x≦1)またはInyGa1-yN(0<y≦1)があり、
その上に、チャネル層のGaN、AlxGa1-xN(0<x≦1)またはInyGa1-yN(0<y≦1)があり、
その上に障壁層In1-rAlrN(0≦r≦1)があり、
その上にキャップ層In1-sAlsN(0≦s≦1)があり、
キャップ層上にオーミック接触する、ソース電極およびドレイン電極を備え、
ソース電極とドレイン電極の間に、障壁層と接するゲート部を備える半導体装置であって、
障壁層は、自発分極とピエゾ分極が打ち消しあい、ゲート直下の障壁層とチャネル層の界面に二次元電子ガスを発生させない組成を有し、
キャップ層は、バッファ層と格子整合し、自発分極により、バッファ層と障壁層の界面に二次元電子ガスを発生させる組成を有する
ことを特徴とする半導体装置である。
前記本発明の第二の形態にかかる半導体装置において、
バッファ層が、基板上にGa面成長した、GaNであり、
障壁層In1-rAlrNのAl組成rは、0<r≦0.74であり、
キャップ層In1-sAlsNのAl組成sは、0.77≦s≦0.85である
という構成を選択することができる。
チャネル層が、GaNであり、
障壁層In1-rAlrNのAl組成rは、0.62≦r≦0.74であり、
キャップ層In1-sAlsNのAl組成sは、0.77≦s≦0.85である
という構成を選択することができる。
ゲート部の構造は、
障壁層に接して、金属−絶縁体−半導体で構成されるMISゲート電極である
という構成を選択することができる。あるいは、
ゲート部の構造は、
障壁層にショットキ接合するゲート電極である
という構成を選択することもできる。
図1を参照して、本発明の第1の実施形態を説明する。
a(GaN)=3.1986 Å ・・・・(1)
a(In1-wAlwN)=3.5848 - 0.4753w Å・・・・(2)
Psp(GaN)=-0.031 Cm-2 ・・・・(3)
Psp(In1-wAlwN)=-0.090w-0.042(1-w)+0.070w(1-w) Cm-2 ・・・・(4)
さらに、(In1-wAlw)vGa1-vNに関しては、In1-wAlwNおよびGaNの値に基づき、In1-wAlwNとGaNの組成比(v:1−v)によって、下記のように与えられるとする。
a((In1-wAlw)vGa1-vN)= v(3.5848-0.4753w) + (1-v)3.1986 Å ・・・・(2)'
Psp((In1-wAlw)vGa1-vN)= v[-0.090w -0.042(1-w) + 0.070w(1-w)] - (1-v)0.031 Cm-2 ・・・・(4)'
また、バッファ層上にエピタキシャル成長した際、格子不整合があると、エピタキシャル成長膜は、歪εを有する。εの歪がある時、AlNのピエゾ分極:Ppz(AlN,ε)、InNのピエゾ分極:Ppz(InN,ε)は、それぞれ、下記のように表記できる。
Ppz(AlN,ε) = -1.808ε + 5.624ε2 Cm-2 ε<0 ・・・・・(5)
Ppz(AlN,ε) = -1.808ε - 7.888ε2 Cm-2 ε>0 ・・・・・(6)
Ppz(InN,ε) = -1.373ε + 7.559ε2 Cm-2 ・・・・・(7)
ここで、格子不整合に起因する歪εは、バッファ層の格子定数をabuffer、その上にエピタキシャル成長される半導体材料の格子定数をaesとすると、以下のようになる。
ε = (abuffer - aes) / aes ・・・・(8)
また、バッファ層上にエピタキシャル成長した際、前記格子不整合に起因する歪がεである場合、In1-wAlwNのピエゾ分極:Ppz(In1-wAlwN,ε)は、次のように表記できる。
Ppz(In1-wAlwN,ε) = w Ppz(AlN,ε) + (1-w) Ppz(InN,ε) Cm-2 ・・・・(9)
本発明においては、GaN層上にエピタキシャル成長した際、(In1-wAlw)vGa1-vN層では、自発分極:Psp((In1-wAlw)vGa1-vN)をピエゾ分極:Ppz((In1-wAlw)vGa1-vN,ε)で打ち消す。その際、GaN層に格子定数a(GaN)よりも、(In1-wAlw)vGa1-vNの格子定数a((In1-wAlw)vGa1-vN)が大きい範囲、すなわち、abuffer<aesとなる範囲のみを考慮すればよい。従って、ε<0であり、In1-wAlwNのピエゾ分極:Ppz(In1-wAlwN,ε)は、式(5)、(7)より以下のように表記できる。
Ppz(In1-wAlwN,ε) = -1.373ε + 7.559ε2 - (0.435ε + 1.935ε2) w Cm-2 ε<0 ・・・・・(10)
また、GaN層上にエピタキシャル成長した際、In1-wAlwN層中の歪:ε(In1-wAlwN/GaN)は、式(1)、(2)、(8)より、下記のようになる。
ε(In1-wAlwN/GaN) =(0.4753w - 0.3862) / (3.5848 - 0.4753w) ・・・・(11)
また、GaN層上にエピタキシャル成長した際、格子不整合に起因する歪がεである場合、(In1-wAlw)vGa1-vNのピエゾ分極:Ppz((In1-wAlw)vGa1-vN,ε)は、In1-wAlwNとGaNの組成比(v:1−v)によって、下記のように与えられるとする。
Ppz((In1-wAlw)vGa1-vN,ε)=Ppz(In1-wAlwN,ε)・v
=[-1.373ε + 7.559ε2 - (0.435ε + 1.935ε2) w]v Cm-2 ε<0 ・・・(10)'
GaN層上にエピタキシャル成長した際、In1-wAlwN/GaN界面に発生する、自発分極を起源とする界面電荷:σsp(In1-wAlwN/GaN)は、式(3)、(4)より、下記のように表記される。
σsp(In1-wAlwN/GaN) = Psp(In1-wAlwN) - Psp(GaN)
= -0.011+0.022w-0.070w2 Cm-2 ・・・・(12)
GaNバッファ層上にエピタキシャル成長した際、(In1-wAlw)vGa1-vN/GaN界面に発生する、自発分極を起源とする界面電荷:σsp((In1-wAlw)vGa1-vN/GaN)は、式(3)、(4)’より、下記のように表記される。
σsp((In1-wAlw)vGa1-vN/GaN) = Psp((In1-wAlw)vGa1-vN) - Psp(GaN)
= v(-0.011+0.022w-0.070w2) Cm-2 ・・・・(12)'
GaN層上にエピタキシャル成長した際、In1-wAlwN層中の歪がεである場合、そのIn1-wAlwN/GaN界面に発生する、ピエゾ分極を起源とする界面電荷:σpz(In1-wAlwN/GaN)は、下記のように表記される。
σpz(In1-wAlwN/GaN)=Ppz(In1-wAlwN,ε)
GaN層上にエピタキシャル成長した際、(In1-wAlw)vGa1-vN層中の歪がεである場合、その(In1-wAlw)vGa1-vN/GaN界面に発生する、ピエゾ分極を起源とする界面電荷:σpz((In1-wAlw)vGa1-vN/GaN)は、下記のように表記される。
σpz((In1-wAlw)vGa1-vN/GaN) = Ppz((In1-wAlw)vGa1-vN,ε)
=Ppz(In1-wAlwN,ε)・v
=[-1.373ε + 7.559ε2 - (0.435ε + 1.935ε2) w]v Cm-2 ε<0
従って、GaN層上にエピタキシャル成長した際、In1-wAlwN層中の歪がεである場合、そのIn1-wAlwN/GaN界面に発生する界面電荷:σ(In1-wAlwN/GaN)は、下記のように表記される。
σ(In1-wAlwN/GaN)=σsp(In1-wAlwN/GaN)+σpz(In1-wAlwN/GaN) ・・・・(13)
= [-0.011+0.022w-0.070w2] + [-1.373ε + 7.559ε2 - (0.435ε + 1.935ε2) w ] Cm-2
従って、GaN層上にエピタキシャル成長した際、(In1-wAlw)vGa1-vN層中の歪がεである場合、その(In1-wAlw)vGa1-vN/GaN界面に発生する界面電荷:σ((In1-wAlw)vGa1-vN/GaN)は、下記のように表記される。
σ((In1-wAlw)vGa1-vN/GaN)=σsp((In1-wAlw)vGa1-vN/GaN)+σpz((In1-wAlw)vGa1-vN/GaN) ・・・・(13)'
= v[-0.011+0.022w-0.070w2] + v [-1.373ε + 7.559ε2 - (0.435ε + 1.935ε2) w ] Cm-2
= v[[-0.011+0.022w-0.070w2] + [-1.373ε + 7.559ε2 - (0.435ε + 1.935ε2) w ]] Cm-2
なお、GaN層上にエピタキシャル成長した、(In1-wAlw)vGa1-vN層中の歪:ε((In1-wAlw)vGa1-vN/GaN)は、式(8)に従って、下記のように表される。
ε((In1-wAlw)vGa1-vN/GaN)=[a(GaN)-a((In1-wAlw)vGa1-vN)]/a((In1-wAlw)vGa1-vN)
式(13)で示されるσ(In1-wAlwN/GaN)に関して、上記の近似式で表記される場合、[[-0.011+0.022w-0.070w2] + [-1.373ε + 7.559ε2 - (0.435ε + 1.935ε2) w]]の値が0となる際、σ(In1-wAlwN/GaN)は0となる。歪ε(In1-wAlwN/GaN)が、式(11)で示される際、[[-0.011+0.022w-0.070w2] + [-1.373ε + 7.559ε2 - (0.435ε + 1.935ε2) w]]の値が0となるのは、In1-wAlwNのAl組成wが、w=0.70の時である。
Eg(In1-wAlwN)=6.13w+1.95(1-w)-5.4w(1-w) eV・・・(14)
一方、GaNのバンドギャップEg(GaN)は、Eg(GaN)=3.42 eVである。
Eg(In1-wAlwN)>3.42 eV・・・(15)
式(14)、(15)より、ΔEg(In1-wAlwN/GaN)>0となる、In1-wAlwNのAl組成の範囲は、w>0.65である。
図2を参照して、本発明の第2の実施形態を説明する。
図3を参照して、本発明の第3の実施形態を説明する。
図4を参照して、本発明の第4の実施形態を説明する。
Eg(In1-wAlwN)=6.13w+1.95(1-w)-5.4w(1-w) eV・・・(14)
一方、GaNのバンドギャップEg(GaN)は、Eg(GaN)=3.42 eVである。
Eg(In1-wAlwN)>3.42 eV・・・(15)
式(14)、(15)より、ΔEg(In1-wAlwN/GaN)>0となる、In1-wAlwNのAl組成の範囲は、w>0.65である。
図6を参照して、本発明の第5の実施形態を説明する。
図7を参照して、本発明の第6の実施形態を説明する。
2 ゲート電極
3 ドレイン電極
5 フィールドプレート
10 基板
13 InAlN障壁層
14 GaNバッファ層
15 GaNチャネル層
16 InAlNキャップ層
17 InAlGaN障壁層
18 InAlGaNキャップ層
21 フィールドプレート膜
23 ゲート絶縁膜
24 側壁膜
101 ソース電極
102 ゲート電極
103 ドレイン電極
110 基板
111 GaNバッファ層
112 GaNチャネル層
113 InAlGaN障壁層
Claims (9)
- III族窒化物半導体を利用して作製される、ヘテロ接合電界効果トランジスタであって、
該ヘテロ接合電界効果トランジスタは、
前記III族窒化物半導体をエピタキシャル成長させる基板として、絶縁性6H−SiC基板または絶縁性4H−SiC基板から選択される絶縁性基板を用い、
前記絶縁性基板上にエピタキシャル成長している前記III族窒化物半導体は、C面成長しており、
バッファ層として、前記絶縁性基板上にGa面成長した、GaNがあり、
その上に、チャネル層のGaNがあり、
その上に障壁層(In1-zAlz)tGa1-tN(0.62≦z≦0.74,0.5≦t<1)があり、
その上にキャップ層(In1-pAlp)qGa1-qN(0.77≦p≦0.85,0.5≦q<1)があり、
キャップ層上にオーミック接触する、ソース電極およびドレイン電極を備え、
ソース電極とドレイン電極の間に、障壁層に接するゲート部を備えており、
t=qに選択し、
障壁層は、自発分極とピエゾ分極が打ち消しあい、ゲート直下の障壁層とチャネル層の界面に二次元電子ガスを発生させない組成を有し、
キャップ層は、バッファ層と格子整合し、自発分極により、障壁層とチャネル層の界面に二次元電子ガスを発生させる組成を有し、
前記障壁層とチャネル層とのヘテロ界面における、伝導帯エネルギーECの差:ΔEC(障壁層/チャネル層)は、動作温度TにおけるkT(k:ボルツマン定数)を指標として、ΔEC(障壁層/チャネル層)>2kTであり、
前記キャップ層と障壁層とのヘテロ界面における、伝導帯エネルギーECの差:ΔEC(キャップ層/障壁層)は、動作温度TにおけるkT(k:ボルツマン定数)を指標として、ΔEC(キャップ層/障壁層)>2kTであり、
前記ソース電極とドレイン電極との間に、キャップ層の一部をエッチング除去してなるリセスが形成されており、
前記障壁層に接するゲート部を、前記リセス内に設けており、
ゲート部の構造は、
障壁層に接して、金属−絶縁体−半導体で構成されるMISゲート電極であり、
前記ソース電極とリセスとの間に残余しているキャップ層、ならびに、前記ドレイン電極とリセスとの間に残余しているキャップ層の表面を覆う、第1の絶縁膜からなるフィールドプレート膜を設け、
前記金属−絶縁体−半導体で構成されるMISゲート電極において、ゲート絶縁膜として使用される、第2の絶縁膜は、前記リセスの底部に露呈している障壁層の表面、リセスの側壁面、ならびに、フィールドプレート膜の表面を被覆するように形成されており、
少なくとも、前記ドレイン電極とリセスとの間に残余しているキャップ層の表面を覆う、フィールドプレート膜と前記第2の絶縁膜の上に、フィールドプレート電極が設けられており、
前記金属−絶縁体−半導体で構成されるMISゲート電極の構成に使用される、ゲート電極と、フィールドプレート電極は一体化されている
ことを特徴とするヘテロ接合電界効果トランジスタ。 - III族窒化物半導体を利用して作製される、ヘテロ接合電界効果トランジスタであって、
該ヘテロ接合電界効果トランジスタは、
前記III族窒化物半導体をエピタキシャル成長させる基板として、絶縁性6H−SiC基板または絶縁性4H−SiC基板から選択される絶縁性基板を用い、
前記絶縁性基板上にエピタキシャル成長している前記III族窒化物半導体は、C面成長しており、
バッファ層として、前記絶縁性基板上にGa面成長した、GaNがあり、
その上に、チャネル層のGaNがあり、
その上に障壁層In1-rAlrN(0.62≦r≦0.74)があり、
その上にキャップ層In1-sAlsN(0.77≦s≦0.85)があり、
キャップ層上にオーミック接触する、ソース電極およびドレイン電極を備え、
ソース電極とドレイン電極の間に、障壁層と接するゲート部を備えており、
障壁層は、自発分極とピエゾ分極が打ち消しあい、ゲート直下の障壁層とチャネル層の界面に二次元電子ガスを発生させない組成を有し、
キャップ層は、バッファ層と格子整合し、自発分極により、バッファ層と障壁層の界面に二次元電子ガスを発生させる組成を有し、
前記障壁層とチャネル層とのヘテロ界面における、伝導帯エネルギーECの差:ΔEC(障壁層/チャネル層)は、動作温度TにおけるkT(k:ボルツマン定数)を指標として、ΔEC(障壁層/チャネル層)>2kTであり、
前記キャップ層と障壁層とのヘテロ界面における、伝導帯エネルギーECの差:ΔEC(キャップ層/障壁層)は、動作温度TにおけるkT(k:ボルツマン定数)を指標として、ΔEC(キャップ層/障壁層)>2kTであり、
前記ソース電極とドレイン電極との間に、キャップ層の一部をエッチング除去してなるリセスが形成されており、
前記障壁層に接するゲート部を、前記リセス内に設けており、
ゲート部の構造は、
障壁層に接して、金属−絶縁体−半導体で構成されるMISゲート電極であり、
前記ソース電極とリセスとの間に残余しているキャップ層、ならびに、前記ドレイン電極とリセスとの間に残余しているキャップ層の表面を覆う、第1の絶縁膜からなるフィールドプレート膜を設け、
前記金属−絶縁体−半導体で構成されるMISゲート電極において、ゲート絶縁膜として使用される、第2の絶縁膜は、前記リセスの底部に露呈している障壁層の表面、リセスの側壁面、ならびに、フィールドプレート膜の表面を被覆するように形成されており、
少なくとも、前記ドレイン電極とリセスとの間に残余しているキャップ層の表面を覆う、フィールドプレート膜と前記第2の絶縁膜の上に、フィールドプレート電極が設けられており、
前記金属−絶縁体−半導体で構成されるMISゲート電極の構成に使用される、ゲート電極と、フィールドプレート電極は一体化されている
ことを特徴とするヘテロ接合電界効果トランジスタ。 - III族窒化物半導体を利用して作製される、ヘテロ接合電界効果トランジスタであって、
該ヘテロ接合電界効果トランジスタは、
前記III族窒化物半導体をエピタキシャル成長させる基板として、絶縁性6H−SiC基板または絶縁性4H−SiC基板から選択される絶縁性基板を用い、
前記絶縁性基板上にエピタキシャル成長している前記III族窒化物半導体は、C面成長しており、
バッファ層として、前記絶縁性基板上にGa面成長した、GaNがあり、
その上に、チャネル層のGaNがあり、
その上に障壁層(In1-zAlz)tGa1-tN(0.62≦z≦0.74,0<t≦0.5)があり、
その上にキャップ層(In1-pAlp)qGa1-qN(0.77≦p≦0.85,0<q≦0.5)があり、
キャップ層上にオーミック接触する、ソース電極およびドレイン電極を備え、
ソース電極とドレイン電極の間に、障壁層に接するゲート部を備えており、
t=qに選択し、
障壁層は、自発分極とピエゾ分極が打ち消しあい、ゲート直下の障壁層とチャネル層の界面に二次元電子ガスを発生させない組成を有し、
キャップ層は、バッファ層と格子整合し、自発分極により、障壁層とチャネル層の界面に二次元電子ガスを発生させる組成を有し、
前記障壁層とチャネル層とのヘテロ界面における、伝導帯エネルギーECの差:ΔEC(障壁層/チャネル層)は、動作温度TにおけるkT(k:ボルツマン定数)を指標として、ΔEC(障壁層/チャネル層)>2kTであり、
前記キャップ層と障壁層とのヘテロ界面における、伝導帯エネルギーECの差:ΔEC(キャップ層/障壁層)は、動作温度TにおけるkT(k:ボルツマン定数)を指標として、ΔEC(キャップ層/障壁層)>2kTであり、
前記ソース電極とドレイン電極との間に、キャップ層の一部をエッチング除去してなるリセスが形成されており、
前記障壁層に接するゲート部を、前記リセス内に設けており、
ゲート部の構造は、
障壁層にショットキ接合するゲート電極であり、
前記ソース電極とリセスとの間に残余しているキャップ層、ならびに、前記ドレイン電極とリセスとの間に残余しているキャップ層の表面を覆う、第1の絶縁膜からなるフィールドプレート膜を設け、
前記リセスの側壁面を被覆する側壁膜として使用される、第2の絶縁膜が、前記リセスの側壁面、ならびに、フィールドプレート膜の表面を被覆するように形成されており、
少なくとも、前記ドレイン電極とリセスとの間に残余しているキャップ層の表面を覆う、フィールドプレート膜と前記第2の絶縁膜の上に、フィールドプレート電極が設けられており、
前記ゲート電極と、フィールドプレート電極は一体化されている
ことを特徴とするヘテロ接合電界効果トランジスタ。 - III族窒化物半導体を利用して作製される、ヘテロ接合電界効果トランジスタであって、
該ヘテロ接合電界効果トランジスタは、
前記III族窒化物半導体をエピタキシャル成長させる基板として、絶縁性6H−SiC基板または絶縁性4H−SiC基板から選択される絶縁性基板を用い、
前記絶縁性基板上にエピタキシャル成長している前記III族窒化物半導体は、C面成長しており、
バッファ層として、前記絶縁性基板上にGa面成長した、GaNがあり、
その上に、チャネル層のGaNがあり、
その上に障壁層In1-rAlrN(0.62≦r≦0.74)があり、
その上にキャップ層In1-sAlsN(0.77≦s≦0.85)があり、
キャップ層上にオーミック接触する、ソース電極およびドレイン電極を備え、
ソース電極とドレイン電極の間に、障壁層と接するゲート部を備えており、
障壁層は、自発分極とピエゾ分極が打ち消しあい、ゲート直下の障壁層とチャネル層の界面に二次元電子ガスを発生させない組成を有し、
キャップ層は、バッファ層と格子整合し、自発分極により、バッファ層と障壁層の界面に二次元電子ガスを発生させる組成を有し、
前記障壁層とチャネル層とのヘテロ界面における、伝導帯エネルギーECの差:ΔEC(障壁層/チャネル層)は、動作温度TにおけるkT(k:ボルツマン定数)を指標として、ΔEC(障壁層/チャネル層)>2kTであり、
前記キャップ層と障壁層とのヘテロ界面における、伝導帯エネルギーECの差:ΔEC(キャップ層/障壁層)は、動作温度TにおけるkT(k:ボルツマン定数)を指標として、ΔEC(キャップ層/障壁層)>2kTであり、
前記ソース電極とドレイン電極との間に、キャップ層の一部をエッチング除去してなるリセスが形成されており、
前記障壁層に接するゲート部を、前記リセス内に設けており、
ゲート部の構造は、
障壁層にショットキ接合するゲート電極であり、
前記ソース電極とリセスとの間に残余しているキャップ層、ならびに、前記ドレイン電極とリセスとの間に残余しているキャップ層の表面を覆う、第1の絶縁膜からなるフィールドプレート膜を設け、
前記リセスの側壁面を被覆する側壁膜として使用される、第2の絶縁膜が、前記リセスの側壁面、ならびに、フィールドプレート膜の表面を被覆するように形成されており、
少なくとも、前記ドレイン電極とリセスとの間に残余しているキャップ層の表面を覆う、フィールドプレート膜と前記第2の絶縁膜の上に、フィールドプレート電極が設けられており、
前記ゲート電極と、フィールドプレート電極は一体化されている
ことを特徴とするヘテロ接合電界効果トランジスタ。 - III族窒化物半導体を利用して作製される、ヘテロ接合電界効果トランジスタであって、
該ヘテロ接合電界効果トランジスタは、
前記III族窒化物半導体をエピタキシャル成長させる基板として、絶縁性6H−SiC基板または絶縁性4H−SiC基板から選択される絶縁性基板を用い、
前記絶縁性基板上にエピタキシャル成長している前記III族窒化物半導体は、C面成長しており、
バッファ層として、前記絶縁性基板上にGa面成長した、GaNがあり、
その上に、チャネル層のGaNがあり、
その上に障壁層(In1-zAlz)tGa1-tN(0.62≦z≦0.74,0.5≦t<1)があり、
その上にキャップ層(In1-pAlp)qGa1-qN(0.77≦p≦0.85,0.5≦q<1)があり、
キャップ層上にオーミック接触する、ソース電極およびドレイン電極を備え、
ソース電極とドレイン電極の間に、障壁層に接するゲート部を備えており、
t=qに選択し、
障壁層は、自発分極とピエゾ分極が打ち消しあい、ゲート直下の障壁層とチャネル層の界面に二次元電子ガスを発生させない組成を有し、
キャップ層は、バッファ層と格子整合し、自発分極により、障壁層とチャネル層の界面に二次元電子ガスを発生させる組成を有し、
前記障壁層とチャネル層とのヘテロ界面における、伝導帯エネルギーECの差:ΔEC(障壁層/チャネル層)は、動作温度TにおけるkT(k:ボルツマン定数)を指標として、ΔEC(障壁層/チャネル層)>2kTであり、
前記キャップ層と障壁層とのヘテロ界面における、伝導帯エネルギーECの差:ΔEC(キャップ層/障壁層)は、動作温度TにおけるkT(k:ボルツマン定数)を指標として、ΔEC(キャップ層/障壁層)>2kTであり、
前記ソース電極とドレイン電極との間に、キャップ層の一部をエッチング除去してなるリセスが形成されており、
前記障壁層に接するゲート部を、前記リセス内に設けており、
ゲート部の構造は、
障壁層にショットキ接合するゲート電極であり、
前記ソース電極とリセスとの間に残余しているキャップ層、ならびに、前記ドレイン電極とリセスとの間に残余しているキャップ層の表面を覆う、第1の絶縁膜からなるフィールドプレート膜を設け、
少なくとも、前記ドレイン電極とリセスとの間に残余しているキャップ層の表面を覆う、フィールドプレート膜の上に、フィールドプレート電極が設けられており、
前記ゲート電極と、フィールドプレート電極は一体化されている
ことを特徴とするヘテロ接合電界効果トランジスタ。 - 絶縁性基板は、絶縁性6H−SiC基板であり、
バッファ層が、絶縁性6H−SiC基板上にGa面成長した、GaNであり、
チャネル層が、GaNであり、
t=q=0.5であり、
障壁層(In1-zAlz)tGa1-tNにおけるzは、z=0.70であり、
キャップ層(In1-pAlp)qGa1-qNにおけるpは、p=0.83である
ことを特徴とする請求項1、3、5のいずれか一項に記載のヘテロ接合電界効果トランジスタ。 - 絶縁性基板は、絶縁性6H−SiC基板であり、
バッファ層が、絶縁性6H−SiC基板上にGa面成長した、GaNであり、
チャネル層が、GaNであり、
障壁層In1-rAlrNのAl組成rは、r=0.70であり、
キャップ層In1-sAlsNのAl組成sは、s=0.83である
ことを特徴とする請求項2または4に記載のヘテロ接合電界効果トランジスタ。 - 前記III族窒化物半導体のエピタキシャル成長は、分子線エピタキシ成長法を適用している
ことを特徴とする請求項1〜7のいずれか一項に記載のヘテロ接合電界効果トランジスタ。 - エピタキシャル成長される、前記III族窒化物半導体は、アンドープ状態のIII族窒化物半導体である
ことを特徴とする請求項1〜8のいずれか一項に記載のヘテロ接合電界効果トランジスタ。
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