CN109560135B - 一种半导体结构及其形成方法 - Google Patents

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Abstract

本发明适用于半导体器件技术领域，提供了一种半导体结构及其形成方法，结构包括：衬底；缓冲层；沟道层，材料为GaN晶体或InGaN晶体；阻挡层，材料为AlN晶体；厚势垒层，材料为InmAlnGa(1‑m‑n)N晶体，Al组分摩尔含量0.80≥n≥0.15，In组分摩尔含量0.45≥m≥0，厚度不低于10nm，在厚势垒层形成有栅电极窗口，其底部为沟道层或厚度不大于3nm的厚势垒层；薄势垒层，材料为低Al组分的InxAlyGa(1‑x‑y)N晶体，厚度约为0.5～5nm，Al组分摩尔含量0.15≥y≥0.01，In组分摩尔含量0.3≥x≥0，位于栅电极窗口内；P型栅极层，材料为P型导电GaN晶体或AlGaN晶体；栅电极，位于栅电极窗口内，底部与P型栅极层接触。低Al组分薄势垒层外延生长时可以修复槽型栅侧壁和底部的刻蚀损伤层，减小栅介质界面态，增强栅极可靠性，改善工艺窗口及器件成品率。

Description

一种半导体结构及其形成方法
技术领域
本发明属于半导体器件技术领域，提供了一种半导体结构及其形成方法。
背景技术
随着现代武器装备和航空航天、核能、通信技术、汽车电子、开关电源的发展，对半导体器件的性能提出了更高的要求。作为宽禁带半导体材料的典型代表，GaN基材料具有禁带宽度大、电子饱和漂移速度高、临界击穿场强高、热导率高、稳定性好、耐腐蚀、抗辐射等特点，可用于制作高温、高频及大功率电子器件。另外，GaN还具有优良的电子特性，可以和AlGaN形成调制掺杂的AlGaN/GaN异质结构，该结构在室温下可以获得高于1500cm2/Vs的电子迁移率，以及高达3×107cm/s的峰值电子速度和2×107cm/s的饱和电子速度，并获得比第二代化合物半导体异质结构更高的二维电子气密度，被誉为是研制微波功率器件的理想材料。因此，基于AlGaN/GaN异质结的微波功率器件在高频率、高功率的无线通信、雷达等领域具有非常好的应用前景。
典型AlGaN/GaN HEMT器件结构的主要工作部分是位于AlGaN/GaN异质结界面处的二维电子气(2DEG)，因为它几乎不受电离杂质散射的作用，因而具有较高的面浓度和电子迁移率。它的工作原理是通过改变栅电压的大小来调控异质结界面处的2DEG密度，从而改变源漏电流。Y.Okamoto等人报道了带有调制场板的凹栅型AlGaN/GaN HFET，凹栅极技术使得器件的阈值电压从-4.2V增加到-1.7V，W.Saito等人提出了凹栅极结构的增强型AlGaN/GaN HFET，通过刻蚀AlGaN势垒层，实现了+1V的阈值电压，并且可以获得较低的比导通电阻4mΩ·cm2，耐压值为435V。但是，在AlGaN势垒层上刻蚀凹槽，一方面对AlGaN势垒层存在损伤，且经刻蚀后的势垒层表面缺陷较多，影响器件可靠性，另一方面对刻蚀后凹槽内剩余的AlGaN势垒层的厚度均匀性和一致性要求很高，要求剩余约3～5nm的厚度，对外延和刻蚀工艺的一致性和重复性提出了严苛的要求。这两方面的因素导致凹槽栅型GaN HEMT器件存在增强型阈值偏低、阈值不稳定、可靠性较差等问题，且刻蚀工艺难以控制，工艺窗口窄，成品率不高，不利于规模化生产。
发明内容
本发明的目的旨在至少解决上述技术缺陷之一，特别是解决凹槽栅技术在对AlGaN势垒层刻蚀凹槽时引起的AlGaN势垒层的刻蚀损伤和表面缺陷，以及刻蚀工艺窗口窄，难以规模化生产等相关问题。
为达到上述目的，本发明一方面提出一种半导体结构，该半导体结构从下至上依次包括：衬底；缓冲层，位于所述衬底表面上；沟道层，所述沟道层材料为GaN晶体或InGaN晶体；阻挡层，所述阻挡层材料为AlN晶体；厚势垒层，所述厚势垒层材料为InmAlnGa(1-m-n)N晶体，且Al组分的摩尔含量0.80≥n≥0.15，In组分的摩尔含量0.45≥m≥0，所述厚势垒层厚度不低于10nm，在所述厚势垒层形成有栅电极窗口，所述栅电极窗口的底部为所述沟道层或厚度不大于3nm的厚势垒层；薄势垒层，所述薄势垒层为低Al组分的InxAlyGa(1-x-y)N晶体，厚度约为0.5～5nm，Al组分的摩尔含量0.15≥y≥0.01，In组分的摩尔含量0.3≥x≥0，位于所述栅电极窗口内覆盖该凹栅槽的侧壁及底部；P型栅极层，材料为P型导电GaN晶体或AlGaN晶体；栅电极，所述栅电极位于栅电极窗口内，底部与P型栅极层接触。
在本发明的一个实施例中，所述半导体结构还包括：分别位于所述栅电极窗口两侧的源电极窗口和漏电极窗口，所述源电极窗口及所述漏电极窗口的底部为所述沟道层或厚度不大于3nm的厚势垒层；位于所述源电极窗口和漏电极窗口内的薄势垒层；分别位于所述源电极窗口和漏电极窗口内、且侧壁及底部与薄势垒层接触的源电极和漏电极。
在本发明的一个实施例中，所述半导体结构还包括：栅介质层，所述栅介质层位于所述P型栅极层和所述栅电极之间。
在本发明的一个实施例中，所述薄势垒层延伸到栅电极窗口两侧的厚势垒层上表面。
在本发明的一个实施例中，所述半导体结构还包括：钝化层，所述钝化层位于源电极与栅电极之间、漏电极与栅电极之间的薄势垒层或厚势垒层上。
在本发明的一个实施例中，所述薄势垒层为N型导电晶体。
在本发明的一个实施例中，所述缓冲层为AlN层、Al组分渐变的AlGaN层、AlN/AlGaN叠层、AlGaN/GaN叠层中的一种或者几种的组合。
在本发明的一个实施例中，所述缓冲层中与沟道层相邻的部分为高阻层，所述高阻层为具有高电阻率的GaN层、AlN/GaN叠层、AlGaN/GaN叠层中的一种或者几种的组合。
在本发明的一个实施例中，所述栅介质层为SiO2单层、Al2O3单层、Sc2O3单层、HfO2单层、Ta2O5单层、ZnO单层、氮化硅单层、氮氧化硅单层中的一种或多种复合叠层。
在本发明的一个实施例中，所述钝化层为SiN或AlN材料。
本发明实施例另一方面还提出了一种半导体结构的形成方法，该半导体结构的形成方法包括如下步骤：步骤S0、提供衬底；步骤S1、在所述衬底上依次外延生长缓冲层、材料为GaN晶体或InGaN晶体的沟道层、材料为AlN晶体的阻挡层、以及厚势垒层，所述厚势垒层材料为InmAlnGa(1-m-n)N晶体，且Al组分的摩尔含量0.80≥n≥0.15，In组分的摩尔含量0.45≥m≥0，所述厚势垒层厚度不低于10nm；步骤S2、对厚势垒层进行刻蚀，刻蚀至沟道层或距沟道层不大于3nm的厚势垒层之处，形成栅电极窗口；步骤S3、在栅电极窗口内形成薄势垒层，所述薄势垒层为低Al组分的InxAlyGa(1-x-y)N晶体，厚度约为0.5～5nm，Al组分的摩尔含量0.15≥y≥0.01，In组分的摩尔含量0.3≥x≥0；步骤S4、在所述薄势垒层上形成P型栅极层，所述P型栅极层材料为P型导电GaN晶体或AlGaN晶体，厚度为20～200nm；步骤S5、在P型栅极层上形成栅电极。
在本发明的一个实施例中，在步骤S4之后，在步骤S5之前还包括：步骤S41、在所述P型栅极层上形成栅介质层。
在本发明的一个实施例中，在步骤S2中，刻蚀厚势垒层形成栅电极窗口的同时，刻蚀栅电极两侧的部分区域形成源电极窗口及漏电极窗口，源电极窗口及漏电极窗口的底部为沟道层或距沟道层不大于3nm的厚势垒层；在步骤S3中，在栅电极窗口内形成薄势垒层的同时，在源电极窗口及漏电极窗口内也形成薄势垒层；在步骤S5中，在形成栅电极的同时、之前或之后，在源电极窗口及漏电极窗口内的P型栅极层薄势垒层上分别形成源电极及漏电极。
在本发明的一个实施例中，所述缓冲层为AlN层、Al组分渐变的AlGaN层、AlN/AlGaN叠层、AlGaN/GaN叠层中的一种或者几种的组合。
在本发明的一个实施例中，所述缓冲层中与沟道层相邻的部分为高阻层，所述高阻层为具有高电阻率的GaN层、AlN/GaN叠层、AlGaN/GaN叠层中的一种或者几种的组合。
在本发明的一个实施例中，所述薄势垒层与P型栅极层由金属有机物化学气相沉积技术或原子层沉积技术形成。
在本发明的一个实施例中，所述栅介质层为SiO2单层、Al2O3单层、Sc2O3单层、HfO2单层、Ta2O5单层、ZnO单层、氮化硅单层、氮氧化硅单层中的一种或多种复合叠层。
本发明实施例中的GaN HEMT器件在厚势垒层之上外延生长低Al组分薄势垒层具有如下有益效果：
1、通常凹槽栅结构的GaN HEMT器件在进行槽栅刻蚀时，要严格控制由于刻蚀引起的材料损伤，而GaN无损伤刻蚀的工艺控制难度大；利用外延生长低Al组分薄势垒层可以在外延时修复栅槽侧壁和底部材料的刻蚀损伤层，减小栅界面的界面态密度，提高器件可靠性。
2、通常凹槽栅结构的器件在进行槽栅刻蚀时，要保留3～5nm的势垒层，需要精确的控制刻蚀深度，这对外延和刻蚀工艺的一致性和重复性提出了严苛的要求，导致规模化生产的难度大，通过采用外延生长低Al组分薄势垒层的方式可将势垒层完全刻蚀，可以少量过刻至沟道层，还可以保留3nm以内的势垒层，这使得刻蚀工艺窗口大大加宽，工艺容易控制，易于实现规模化生产；
3、外延生长低Al组分薄势垒层与P型栅极层，实现GaN HEMT器件，可通过控制薄势垒层的厚度来调制栅控能力，从而调节阈值电压的大小，降低导通电阻，改善器件性能。
附图说明
图1(a)为本发明实施例提供的具有栅电极窗口、栅电极窗口内有厚P型栅极层的半导体结构示意图；
图1(b)为发明实施例提供的具有栅电极窗口、栅电极窗口内有薄P型栅极层的半导体结构示意图；
图2为本发明实施例提供的具有栅电极窗口、源电极窗口及漏电极窗口的半导体结构示意图；
图3为本发明实施例提供的栅电极窗口两侧外延有薄势垒层的半导体结构示意图；
图4为本发明实施例提供的具有栅电极窗口、源电极窗口及漏电极窗口，且在栅电极窗口两侧外延有薄势垒层的半导体结构示意图；
图5为本发明实施例提供的具有介质层的半导体结构示意图；
图6为本发明实施例提供的具有栅电极窗口、源电极窗口及漏电极窗口，且具有介质层的半导体结构示意图；
图7为本发明实施例提供的半导体形成方法的流程图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。为了方便说明，放大或者缩小了不同层和区域的尺寸，所以图中所示大小和比例并不一定代表实际尺寸，也不反映尺寸的比例关系。应当理解为，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
该半导体结构从下至上依次包括：衬底；位于衬底上表面的缓冲层；沟道层，材料为GaN晶体或InGaN晶体；阻挡层，材料为AlN晶体；厚势垒层，材料为InmAlnGa(1-m-n)N晶体，且Al组分的摩尔含量0.80≥n≥0.15，In组分的摩尔含量0.45≥m≥0，且n+m≤1，厚势垒层厚度不低于10nm，在厚势垒层形成有栅电极窗口，栅电极窗口的底部为沟道层或厚度不大于3nm的厚势垒层；薄势垒层，材料为低Al组分的InxAlyGa(1-x-y)N晶体，厚度约为0.5～5nm，Al组分的摩尔含量0.15≥y≥0.01，In组分的摩尔含量0.3≥x≥0，位于栅电极窗口内，即位于栅电极窗口的侧壁及底部；P型栅极层，材料为P型导电GaN晶体或AlGaN晶体；栅电极，栅电极位于栅电极窗口内，底部均与P型栅极层接触。
当P型栅极层的厚度较薄时，P型栅极层长在薄势垒层上，此时，栅电极的底部及侧壁与P型栅极层接触，其结构示意图如图1(b)所示，当P型栅极层的厚度较厚时，P型栅极层会填充整个栅电极窗口，此时，栅电极的底部与P型栅极层接触，其结构示意图如图1(a)所示，且图2至图7均为栅电极窗口内存在厚P型栅极层的相关半导体结构示意图。
在本发明的一个实施例中，衬底可以为厚度为300～1500μm的Si、SiC、蓝宝石晶体中的一种或者几种的组合，也可以为锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓等合金半导体或其组合，还可以为在半导体衬底上生长的一层或多层半导体薄膜的外延片。优选地，本实施例中的衬底可以为Si或SiC衬底。
在本发明的一个实施例中，衬底上是厚度为1～5μm的缓冲层，缓冲层材料为AlN层、Al组分渐变的AlGaN层、AlN/AlGaN叠层、AlGaN/GaN叠层中的一种或者几种的组合。在本发明的一个优选实施例中，缓冲层中与沟道层相邻的部分为高阻层，高阻层厚度为0.5～3.5μm，高阻层可以为具有高电阻率的GaN层、AlN/GaN叠层、AlGaN/GaN叠层中的一种或者几种的组合。高阻层可以有效阻断或者降低器件的电流流向缓冲层，改善器件性能，尤其是关态漏电。
在本发明的一个实施例中，沟道层为200～300nm厚的GaN晶体或InGaN晶体。InGaN具有比GaN更高的迁移率，器件的高频性能更优，但以InGaN为沟道层时，其能带的禁带宽度比GaN窄，器件的耐压性能会下降，同时，与GaN相比，InGaN与缓冲层和厚势垒层中的AlGaN的晶格常数差异变大，不利于半导体结构的高质量外延，因此，在本发明的一个优选实施例中，沟道层为GaN晶体。低Al组分的AltGa1-tN晶体(t≤0.1)也可以作为沟道层，此时因其能带结构和晶格常数与GaN的差异很小，可视为事实上的GaN沟道层，也在本发明的保护范围之内。
在本发明的一个实施例中，阻挡层为0.5nm～2nm厚的AlN晶体，优选地，阻挡层厚度为1nm。AlN阻挡层可以有效地提高异质结界面处的导带不连续性和极化效应，提高了2DEG面密度；另外，AlN阻挡层大大降低了来自厚势垒层的合金无序散射，有效地提高了2DEG迁移率。
在本发明的一个实施例中，厚势垒层的厚度为10～30nm，优选地，厚势垒层厚度为15～20nm。
在本发明的一个实施例中，P型栅极层材料为P型导电GaN晶体或AlGaN晶体，优选地P型栅极层材料为P型导电GaN晶体；P型栅极层的厚度为20～200nm，优选地，P型栅极层厚度为90～130nm；
栅电极窗口可以利用“光刻+刻蚀”技术在厚势垒层上形成，首先利用光刻定义栅电极窗口区域，然后利用氯基反应离子刻蚀(RIE)或电感耦合等离子体刻蚀(ICP刻蚀)进行栅槽刻蚀，形成栅电极窗口。
在本发明的一个实施例中，薄势垒层与P型栅极层可以利用金属有机物化学气相沉积技术(MOCVD)或原子层沉积技术(ALD)形成。MOCVD可以外延生成高质量的薄势垒层，利用ALD技术也可以沉积形成薄势垒层，由于ALD的工艺温度较低，因此形成的薄势垒层的晶体质量不如MOCVD工艺，可以利用薄势垒层沉积后的高温退火工艺来改善薄势垒层的晶体质量。为了修复栅电极窗口形成时带来的刻蚀损伤，可以在薄势垒层形成之前，利用高温退火处理修复损伤层，退火温度约为1000～1200℃。可选地，高温退火工艺在含氯的气氛下进行，例如含有氯气或氯化氢气体，氯可以在高温下刻蚀氮化物，去除表面损伤层。可选地，高温退火工艺在含氢气氛下进行，氢气氛可以促进氮化物晶体表面的原子迁移，加速表面损伤层的修复。在本发明的一个优选实施例中，在利用MOCVD外延形成薄势垒层之前，在MOCVD炉中对半导体结构进行原位高温退火处理，修复刻蚀带来的损伤层。为了修复栅电极窗口形成时带来的刻蚀损伤，还可以在薄势垒层形成之前，对半导体结构进行湿化学处理，例如利用王水腐蚀去除损伤层。
栅电极可以采用电子束蒸发技术或者磁控溅射技术在栅电极窗口内形成，可选的栅电极金属为Ni/Au。
在本发明的一个实施例中，半导体结构中还包括源电极和漏电极，源电极及漏电极位于栅电极的两侧，且底部与厚势垒层接触，如图1所示。在本发明的一个优选实施例中，在厚势垒层上分别形成有栅电极窗口、源电极窗口及漏电极窗口，源电极窗口及漏电极窗口分别位于栅电极窗口的两侧，且栅电极窗口、源电极窗口及漏电极窗口的底部为沟道层或厚度不大于3nm的厚势垒层，相应地，在源电极窗口和漏电极窗口内的设有薄势垒层，薄势垒层覆盖源电极窗口、漏电极窗口的侧壁及底部，并将源电极及漏电极分别设置于源电极窗口内及漏电极窗口内，且源电极、漏电极的侧壁及底部均与薄势垒层接触，如图2所示。源电极窗口和漏电极窗口可以在制备栅电极窗口的同时形成，无须增加额外的工艺步骤。源电极窗口和漏电极窗口内的薄势垒层也可以在制备栅电极窗口中的薄势垒层的同时形成，无须增加额外的工艺步骤。源电极和漏电极可以采用电子束蒸发技术或者磁控溅射技术沉积金属、再经退火形成欧姆接触而得到，可选的源漏金属为Ti/Al/Ni。源电极和漏电极中需要金属与半导体接触是欧姆接触，厚势垒层的Al组分越高，其欧姆接触形成工艺难度越大，所以，与直接在厚势垒层上形成源/漏电极相比，在低Al组分薄势垒层上沉积金属有利于源/漏电极欧姆接触工艺的制作，降低器件的接触电阻和源漏串联电阻。
在本发明的另一个实施例中，没有形成源电极窗口和漏电极窗口，但在厚势垒层的上表面还有一层氮化镓薄膜。由于厚势垒层中铝组分含量较高，不利于源电极和漏电极所需的欧姆接触的形成，因此可以在外延生长厚势垒层后在其上表面通过原位外延生长一层大约为1～10nm厚的氮化镓薄膜，这利于源漏电极的欧姆接触的形成。
在本发明的再一个实施例中，如图3所示，将薄势垒层延伸到栅电极窗口两侧的厚势垒层上表面，当在厚势垒层上刻蚀只形成栅电极窗口(而没有形成源电极窗口和漏电极窗口)时，源电极及漏电极设于延伸的薄势垒层上。源电极及漏电极的底部与薄势垒层接触，因薄势垒层中Al组分含量低，有利于源漏欧姆接触工艺的制作，降低器件的接触电阻和源漏串联电阻。
在本发明的又一个实施例中，当在厚势垒层上刻蚀分别形成栅电极窗口、源电极窗口及漏电极窗口时，薄势垒层延伸至整个半导体结构上表面，形成连续的薄势垒层，包括栅电极窗口与源电极窗口之间、栅电极窗口与漏电窗口之间的厚势垒层上均有薄势垒层，如图4所示。连续的薄势垒层形成时无须额外的光刻和掩膜工艺，可以简化工艺步骤。
在本发明的一个实施例中，在P型栅极层和栅电极之间设有栅介质层，如图5和图6所示。图5中只在栅电极区域刻蚀形成了栅电极窗口，而图6中除了形成有栅电极窗口外，还有源电极窗口和漏电极窗口，这两种情形下均可在P型栅极层和栅电极之间设置栅介质层。栅介质层大约为1～50nm厚，材料为SiO2单层、Al2O3单层、Sc2O3单层、HfO2单层、Ta2O5单层、ZnO单层、氮化硅单层、氮氧化硅单层中的一种或多种复合叠层，其中氮化硅、氮氧化硅可以为标准化学计量比或偏离标准化学计量比的膜层。栅介质层一般可以采用ALD沉积形成。通过设置栅介质层，可以在保证栅极对沟道层控制的同时减少栅漏电，对降低器件功耗是非常有益的。
在本发明的一个实施例中，在源电极与栅电极之间、漏电极与栅电极之间厚势垒层或薄势垒层上设有钝化层。钝化层为可降低势垒层上表面可移动电荷密度的绝缘材料，例如SiN或AlN材料，钝化层厚度约为1～10nm。若将薄势垒层延伸至栅电极两侧的厚势垒层上，则钝化层设于薄势垒层上，若未在栅电极两侧的厚势垒层上外延薄势垒层，则钝化层设于厚势垒层上。钝化层可由等离子增强化学气相沉积技术(PECVD)、金属有机物化学气相沉积技术或原子层沉积技术形成。
在本发明的一个实施例中，薄势垒层为具有N型导电类型的晶体，可以是非故意掺杂或者通过掺杂形成N型低Al组分的InxAlyGa(1-x-y)N晶体。薄势垒层既可以是N型导电，也可以是P型导电。当薄势垒层为N型导电时，栅电极窗口底部可以刻蚀至沟道层，也可以保留3nm以内的厚势垒层，刻蚀工艺窗口宽；当薄势垒层为P型导电时，栅电极窗口底部的厚势垒层要保留3～5nm，需要精确的控制刻蚀深度，工艺窗口窄。因此，采用N型导电的薄势垒层，可以加宽刻蚀的工艺窗口。
在本发明的一个实施例中，P型栅极层为具有P型导电类型的GaN晶体或AlGaN晶体，可以通过掺入Be、Mg、Zn、C、Mn、Cd、Al等形成P型GaN晶体或AlGaN晶体，优选地，掺杂元素为Mg、Zn；P型栅极层可以提高阈值电压，实现增强型HEMT器件。
如图7所示，为本发明实施例提供的半导体结构形成方法流程图，该方法包括如下步骤：
步骤S0、提供衬底，其中，衬底可以为Si、SiC、蓝宝石晶体中的一种或者几种的组合，也可以为锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓等合金半导体或其组合，还可以为在半导体衬底上生长的一层或多层半导体薄膜的外延片。优选地，本实施例中的衬底可以为Si或SiC衬底。
步骤S1、在衬底上依次外延生长缓冲层、材料为GaN晶体或InGaN晶体的沟道层、材料为AlN晶体的阻挡层、以及厚势垒层，厚势垒层材料为InmAlnGa(1-m-n)N晶体，且Al组分的摩尔含量0.80≥n≥0.15，In组分的摩尔含量0.45≥m≥0，且m+n≤1，厚势垒层厚度不低于10nm。其中，缓冲层厚度为1～5μm，材料为AlN层、Al组分渐变的AlGaN层、AlN/AlGaN叠层、AlGaN/GaN叠层中的一种或者几种的组合；沟道层厚度为200～300nm；厚势垒层的厚度为10～30nm。在本发明的一个优选实施例中，缓冲层中与沟道层相邻的部分为高阻层，高阻层厚度为0.5～3.5μm，高阻层可以为具有高电阻率的GaN层、AlN/GaN叠层、AlGaN/GaN叠层中的一种或者几种的组合。高阻层可以有效阻断或者降低器件的电流流向缓冲层，改善器件性能，尤其是关态漏电。
步骤S2、对厚势垒层进行刻蚀，刻蚀至沟道层或距沟道层不大于3nm的厚势垒层之处，形成栅电极窗口。该步骤可以利用“光刻+刻蚀”技术实现：首先利用光刻技术在厚势垒层上定义并形成栅电极窗口区域，然后利用氯基RIE或ICP刻蚀进行栅槽刻蚀，刻蚀至沟道层或距沟道层不大于3nm的厚势垒层之处，形成栅电极窗口；
步骤S3、在栅电极窗口内形成薄势垒层，薄势垒层为N型低Al组分的InxAlyGa(1-x-y)N晶体，厚度约为0.5～5nm，Al组分的摩尔含量0.15≥y≥0.01，In组分的摩尔含量0.3≥x≥0；其中，薄势垒层覆盖所述栅电极窗口的侧壁及底部，可用MOCVD或ALD技术形成。MOCVD可以外延生成高质量的薄势垒层，利用ALD技术也可以沉积形成薄势垒层，由于ALD的工艺温度较低，因此形成的薄势垒层的晶体质量不如MOCVD工艺，可以利用薄势垒层沉积后的高温退火工艺来改善薄势垒层的晶体质量。为了修复栅电极窗口形成时带来的刻蚀损伤，可以在薄势垒层形成之前，利用高温退火处理修复损伤层，退火温度约为1000～1200℃。可选地，高温退火工艺在含氯的气氛下进行，例如含有氯气或氯化氢气体，氯可以在高温下刻蚀氮化物，去除表面损伤层。可选地，高温退火工艺在含氢气氛下进行，氢气氛可以促进氮化物晶体表面的原子迁移，加速表面损伤层的修复。在本发明的一个优选实施例中，在利用MOCVD外延形成薄势垒层之前，在MOCVD炉中对半导体结构进行原位高温退火处理，修复刻蚀带来的损伤层。为了修复栅电极窗口形成时带来的刻蚀损伤，还可以在薄势垒层形成之前，对半导体结构进行湿化学处理，例如利用王水腐蚀去除损伤层。
步骤S4、在薄势垒层上形成P型栅极层，所述P型栅极层材料为P型导电GaN晶体或AlGaN晶体，厚度为20～200nm；其中，P型栅极层可用MOCVD或ALD技术形成。MOCVD可以外延生成高质量的P型栅极层，利用ALD技术也可以沉积形成P型栅极层，由于ALD的工艺温度较低，因此形成的P型栅极层的晶体质量不如MOCVD工艺，此时可以通过后续的高温退火工艺来提高晶体质量。
步骤S5、在P型栅极层上形成栅电极。其中，该步骤可以采用电子束蒸发技术或者磁控溅射技术实现，可选的栅电极金属为Ni/Au。
在本发明的一个实施例中，在栅电极形成之前，在栅电极的两侧形成源电极及漏电极，其中，源电极及漏电极与厚势垒层接触。源/漏电极需要与势垒层形成欧姆接触，可以采用电子束蒸发技术或者磁控溅射技术沉积金属，再经过退火形成欧姆接触，可选的源漏金属为Ti/Al/Ni。
在本发明的一个实施例中，在步骤S2中，在对厚势垒层刻蚀形成栅电极窗口的同时，对栅电极两侧的部分区域刻蚀形成源电极窗口及漏电极窗口，源电极窗口及漏电极窗口的底部为沟道层或距沟道层不大于3nm的厚势垒层；在步骤S3中，在栅电极窗口内形成薄势垒层的同时，在源电极窗口及漏电极窗口内也形成薄势垒层；在步骤S4中，在形成栅电极之前或之后，在源电极窗口及漏电极窗口内的薄势垒层上分别形成源电极及漏电极。其中，源电极和漏电极一般采用与栅电极不同的金属，可在栅电极形成之前或之后形成。在本发明的一个优选实施例中，先形成源电极和漏电极，然后再在栅电极窗口内形成栅电极，这样可以避免源/漏电极形成时所需的高温退火工艺对栅电极结构和性能的影响。源电极窗口和漏电极窗口与栅电极窗口的同时形成，源电极窗口和漏电极窗口内的薄势垒层也可以在制备栅电极窗口中的薄势垒层的同时形成，无须增加额外的工艺步骤，这样可以简化工艺。
在本发明提供的一个实施例中，该半导体结构形成方法在步骤S4之后，在步骤S5之前还包括：步骤S41、在P型栅极层上形成栅介质层，即栅介质层位于P型栅极层与栅电极之间，栅介质层为SiO2单层、Al2O3单层、Sc2O3单层、HfO2单层、Ta2O5单层、ZnO单层、氮化硅单层、氮氧化硅单层中的一种或多种复合叠层，其中氮化硅、氮氧化硅可以为标准化学计量比或偏离标准化学计量比的膜层,若是在栅介质层上形成栅电极，则源电极及漏电极的形成是在栅电极的形成之前或者是之后。
在本发明的一个实施例中，在步骤S2中的栅电极窗口形成之前，该半导体结构形成方法还包括：步骤S11、在厚势垒层表面形成钝化层，钝化层为SiN或AlN材料；在步骤S2中，对钝化层及厚势垒层进行刻蚀，刻蚀至沟道层或距沟道层不大于3nm的厚势垒层之处，形成栅电极窗口，在栅电极窗口两侧的部分区域，对钝化层进行刻蚀，刻蚀至厚势垒层，栅电极窗口两侧的刻蚀区域用于形成源电极及漏电极；或者是在步骤S2中，对钝化层及厚势垒层进行刻蚀，刻蚀至沟道层或距沟道层不大于3nm的厚势垒层之处，分别形成栅电极窗口、源电极窗口及漏电极窗口，源电极窗口及漏电极窗口分别位于栅电极窗口的两侧。
本发明实施例中的GaN HEMT器件在厚势垒层之上外延低Al组分薄势垒层具有如下有益效果：
1、通常凹槽栅结构的GaN HEMT器件在进行槽栅刻蚀时，要严格控制由于刻蚀引起的材料损伤，而GaN无损伤刻蚀的工艺控制难度大；利用外延生长低Al组分薄势垒层可以在外延时修复栅槽侧壁和底部材料的刻蚀损伤层，减小栅界面的界面态密度，提高器件可靠性。
2、通常凹槽栅结构的器件在进行槽栅刻蚀时，要保留3～5nm的势垒层，需要精确的控制刻蚀深度，这对外延和刻蚀工艺的一致性和重复性提出了严苛的要求，导致规模化生产的难度大，通过采用外延生长低Al组分薄势垒层的方式可将势垒层完全刻蚀，可以少量过刻至沟道层，还可以保留3nm以内的势垒层，这使得刻蚀工艺窗口大大加宽，工艺容易控制，易于实现规模化生产；
3、外延生长低Al组分薄势垒层与P型栅极层，实现GaN HEMT器件，可通过控制薄势垒层的厚度来调制栅控能力，从而调节阈值电压的大小，减小导通电阻，改善器件性能。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (14)

1.一种半导体结构，其特征在于，所述半导体结构从下至上依次包括：
衬底；
缓冲层，位于所述衬底表面上；
沟道层，所述沟道层材料为GaN晶体或InGaN晶体；
阻挡层，所述阻挡层材料为AlN晶体；
厚势垒层，所述厚势垒层材料为InmAlnGa(1-m-n)N晶体，且Al组分的摩尔含量0.80≥n≥0.15，In组分的摩尔含量0.45≥m≥0，所述厚势垒层厚度不低于10nm，在所述厚势垒层形成有栅电极窗口，所述栅电极窗口的底部为所述沟道层或厚度不大于3nm的厚势垒层；
薄势垒层，所述薄势垒层为低Al组分的InxAlyGa(1-x-y)N晶体，厚度为0.5～5nm，Al组分的摩尔含量0.15≥y≥0.01，In组分的摩尔含量0.3≥x≥0，位于所述栅电极窗口内，覆盖栅电极窗口的侧壁及底部；
P型栅极层，所述P型栅极层材料为P型导电GaN晶体或AlGaN晶体；
栅电极，所述栅电极位于栅电极窗口内，底部与P型栅极层接触；
所述半导体结构还包括：
分别位于所述栅电极窗口两侧的源电极窗口和漏电极窗口，所述源电极窗口及所述漏电极窗口的底部为所述沟道层或厚度不大于3nm的厚势垒层；
位于所述源电极窗口和漏电极窗口内的薄势垒层；
分别位于所述源电极窗口和漏电极窗口内、且侧壁及底部与薄势垒层接触的源电极和漏电极；
所述薄势垒层延伸到栅电极窗口两侧的厚势垒层上表面。
2.如权利要求1所述半导体结构，其特征在于，所述半导体结构还包括：
栅介质层，所述栅介质层位于所述P型栅极层和所述栅电极之间。
3.如权利要求1所述半导体结构，其特征在于，所述半导体结构还包括：
钝化层，所述钝化层位于源电极与栅电极之间、漏电极与栅电极之间的薄势垒层或厚势垒层上。
4.如权利要求1所述半导体结构，其特征在于，所述薄势垒层为N型导电晶体。
5.如权利要求1所述半导体结构，其特征在于，所述缓冲层为AlN层、Al组分渐变的AlGaN层、AlN/AlGaN叠层、AlGaN/GaN叠层中的一种或者几种的组合。
6.如权利要求1所述半导体结构，其特征在于，所述缓冲层中与沟道层相邻的部分为高阻层，所述高阻层为具有高电阻率的GaN层、AlN/GaN叠层、AlGaN/GaN叠层中的一种或者几种的组合。
7.如权利要求2所述半导体结构，其特征在于，所述栅介质层为SiO2单层、Al2O3单层、Sc2O3单层、HfO2单层、Ta2O5单层、ZnO单层、氮化硅单层、氮氧化硅单层中的一种或多种复合叠层。
8.如权利要求3所述半导体结构，其特征在于，所述钝化层为SiN或AlN材料。
9.一种半导体结构的形成方法，其特征在于，所述半导体结构的形成方法包括如下步骤：
步骤S0、提供衬底；
步骤S1、在所述衬底上依次外延生长缓冲层、材料为GaN晶体或InGaN晶体的沟道层、材料为AlN晶体的阻挡层、以及厚势垒层，所述厚势垒层材料为InmAlnGa(1-m-n)N晶体，且Al组分的摩尔含量0.80≥n≥0.15，In组分的摩尔含量0.45≥m≥0，所述厚势垒层厚度不低于10nm；
步骤S2、对厚势垒层进行刻蚀，刻蚀至沟道层或距沟道层不大于3nm的厚势垒层之处，形成栅电极窗口；
步骤S3、在栅电极窗口内形成薄势垒层，所述薄势垒层延伸到栅电极窗口两侧的厚势垒层上表面，所述薄势垒层为低Al组分的InxAlyGa(1-x-y)N晶体，厚度为0.5～5nm，Al组分的摩尔含量0.15≥y≥0.01，In组分的摩尔含量0.3≥x≥0；
步骤S4、在所述薄势垒层上形成P型栅极层，所述P型栅极层材料为P型导电GaN晶体或AlGaN晶体，厚度为50～200nm；
步骤S5、在P型栅极层上形成栅电极；
在步骤S2中，刻蚀厚势垒层形成栅电极窗口的同时，刻蚀栅电极两侧的部分区域形成源电极窗口及漏电极窗口，源电极窗口及漏电极窗口的底部为沟道层或距沟道层不大于3nm的厚势垒层；
在步骤S5中，在形成栅电极的同时、之前或之后，在源电极窗口及漏电极窗口内的薄势垒层上分别形成源电极及漏电极。
10.如权利要求9所述半导体结构形成方法，其特征在于，在步骤S4之后，在步骤S5之前还包括：
步骤S41、在所述P型栅极层上形成栅介质层。
11.如权利要求9所述半导体结构形成方法，其特征在于，所述缓冲层为AlN层、Al组分渐变的AlGaN层、AlN/AlGaN叠层、AlGaN/GaN叠层中的一种或者几种的组合。
12.如权利要求9所述半导体结构形成方法，其特征在于，所述缓冲层中与沟道层相邻的部分为高阻层，所述高阻层为具有高电阻率的GaN层、AlN/GaN叠层、AlGaN/GaN叠层中的一种或者几种的组合。
13.如权利要求9所述半导体结构形成方法，其特征在于，所述薄势垒层与P型栅极层由金属有机物化学气相沉积技术或原子层沉积技术形成。
14.如权利要求10所述半导体结构形成方法，其特征在于，所述栅介质层为SiO2单层、Al2O3单层、Sc2O3单层、HfO2单层、Ta2O5单层、ZnO单层、氮化硅单层、氮氧化硅单层中的一种或多种复合叠层。
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