CN117174746A - 一种高电子迁移率晶体管及其制作方法 - Google Patents
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Abstract
本发明公开了一种高电子迁移率晶体管及其制作方法，该晶体管包含包括设置在衬底上的氮化物异质结外延层，所述异质结外延层包括沟道层和设置在所述沟道层上的势垒层，还包括相对设置在势垒层上有源区处的源极和漏极；设置在有源区处的源极和漏极之间栅极区域处的势垒层表面的P型栅介质层；所述P型栅介质层上设置有栅极；所述P型栅介质层由含碲的氧化物构成，本发明可以有效地提高电子迁移率晶体管的阈值电压和栅极稳定性。
Description
技术领域
本发明涉及半导体器件领域，特别涉及氮化物半导体器件及其制作方法。
背景技术
GaN材料的研究与应用是目前全球半导体研究的前沿和热点，是研制微电子器件、光电子器件的新型半导体材料，并与SiC、金刚石等半导体材料一起，被誉为是继第一代Ge、Si半导体材料、第二代GaAs、InP化合物半导体材料之后的第三代半导体材料。氮化镓(GaN)具有宽禁带宽度，高击穿电场，高热导率，高电子饱和速率以及更高的抗辐射能力等优点，在高温、高频和微波大功率半导体器件中有着十分广阔的应用前景。
GaN基高电子迁移率晶体管(GaN HEMT)利用AlGaN/GaN异质结的强压电极化效应，通过在界面处形成高迁移率、高密度的二维电子气(2DEG)，从而在高功率条件下，实现高频信号的处理和传输能力。常见的AlGaN/GaN HEMT多为耗尽型结构。但在诸如数字电路、高压开关等领域则需要增强型器件，即在栅电极加压时，源漏电极之间才能导通，以降低电路的复杂性和不安全性。
目前，增强型HEMT主要采用凹栅结构、F离子注入、AlGaN势垒减薄、P型栅极法等方法实现。其中，P型(AlGaN或GaN材料)栅极法通过引入P型材料与AlGaN势垒层形成PN异质结，提拉沟道层的能带结构，以耗尽AlGaN/GaN界面的2DEG浓度。由于P型栅极器件具有高迁移率和和高阈值电压的特点，在商业化生产中被广泛采用。然而，该方法在利用电感耦合等离子体法刻蚀P型GaN过程中，往往会产生过蚀刻和表面粗糙现象，最终损害器件的器件动态损耗和栅极稳定性。另外，由于P型AlGaN或GaN材料中的Mg掺杂剂难以活化，其较低的空穴浓度也导致器件的阈值电压较低(通常低于1V)。
发明内容
现有P型AlGaN或GaN栅极法是当前构建增强型HEMT器件最为常见的方法。然而，该方法构建的器件，仍存着动态损耗较高、栅极稳定性差、阈值电压偏低等问题，阻碍了增强型HEMT器件应用领域的拓展。为了解决以上问题，本发明提供了一种高电子迁移率晶体管及其制作方法，以实现稳定的、高阈值电压的增强型HEMT。
为了实现以上目的，本发明的一具体实施例中，提供了一种高电子迁移率晶体管的制作方法，包括如下在衬底上形成的异质结外延层，所述异质结外延层包括沟道层和设置在所述沟道层上的势垒层；所述沟道层由III-氮化物材料构成的二元III/V半导体层；所述势垒层由III-氮化物材料构成的三元III/V半导体层；在势垒层上有源区处形成相对设置的源极和漏极；在源极和漏极之间的势垒层上形成凹槽；在凹槽处形成图形化P型栅介质层；在P型栅介质层上形成栅极；图形化P型栅介质层具体为采用磁控溅射沉积形成含碲的氧化物材料，并通过光刻工艺形成图形化P型栅介质层。本发明将氧化碲作为P型栅介质材料引入，可以利用P型氧化碲与N型AlGaN之间形成的PN异质结作用，通过将两种材料的费米能级对准，(将界面处附近的P型氧化碲的价带向下、远离真空能级的方向移动，同时将界面处附近的N型AlGaN价带向上、向真空能级方向移动)，最终实现栅极下方沟道层(AlGaN/GaN界面)的能带结构的整体提拉，耗尽AlGaN/GaN界面的二维电子气(2DEG)，可实现HEMT的常关状态和阈值电压的提升；同时，利用P型氧化碲与N型AlGaN之间的界面复合效应，通过P型氧化碲/AlGaN界面的空穴积累引起的负向阈值偏移效应，对界面电子捕获引起的正向阈值偏移进行中和，抑制阈值电压的漂移，以提高栅极调控的稳定性，提升器件性能的稳定性。
上述方法中，P型栅介质层包含TeO2+x，x的取值范围：0＜x≤0.1，是一种P型超宽禁带化合物，其禁带宽度高达3.7eV，场效应迁移率超过200cm2/V s；本征的TeO2为绝缘体，通过在TeO2的生长过程中控制生长气体压力、温度、溅射功率，可以有意的引入Te缺陷(即化学组分为TeO2+x，x＝0～0.1)，来实现空穴浓度的控制。其原理为：为了保持材料的电中性，每一个Te缺陷可以在价带中贡献最多4个空穴。
进一步的，P型栅介质层的厚度为20～100nm。
进一步的，凹槽底部处的势垒层厚度为5～15nm，凹槽区域外的势垒层厚度为15～30nm。
进一步的，还包括在异质结外延层上的源极和栅极之间和漏极与栅极之间形成钝化层；凹槽在栅长方向的尺寸为0.05～1.5μm。
在本发明实施例中，本发明提供高电子迁移率晶体管，包括设置在衬底上的异质结外延层，所述异质结外延层包括沟道层和设置在所述沟道层上的势垒层，所述沟道层由III-氮化物材料构成的二元III/V半导体层；所述势垒层由III-氮化物材料构成的三元III/V半导体层；还包括相对设置在势垒层上有源区处的源极和漏极；设置在有源区处的源极和漏极之间栅极区域处的势垒层表面的P型栅介质层；所述P型栅介质层上设置有栅极；所述P型栅介质层包括由含碲的氧化物构成。
上述晶体管的P型栅介质层包含TeO2+x，x的取值范围为0＜x≤0.1。优选的，P型栅介质层的厚度为20～100nm。
可选的，所述势垒层为AlGaN、AlN、InAlGaN、InAlN中的任意一种；所述沟道层为GaN。
进一步的，源极与P型栅介质层之间处的势垒层厚度与漏极与P型栅介质层之间处的势垒层厚度大于P型栅介质层下方的势垒层厚度。其中一种实现方式，在所述P型栅介质层设置在源极和漏极之间的势垒层的凹槽处，凹槽底部处的势垒层厚度为5～15nm。凹槽区域外的势垒层厚度为15～30nm。
在本发明一实施例中，栅极在栅长方向的尺寸小于P型栅介质层在栅长方向的尺寸。
在本发明一实施例中，P型栅介质与栅极之间还设有介质层。
在本发明一实施例中，势垒层与沟道层之间还设置有插入层。
在本发明一实施例中，栅极为T型栅。进一步，T型栅极的栅帽，所述栅帽包括在栅长方向上延伸至源极方向的第一延伸部和延伸至漏极方向的第二延伸部，其中第二延伸部的长度大于第一延伸部。
附图说明
图1为本发明实施例的高电子迁移率晶体管其中一种实施例的示意图；
图2为本发明实施例的高电子迁移率晶体管另一实施例的示意图；
图3(a～e)为本发明实施例的高电子迁移率晶体管另一实施例的示意图；
图4为本发明实施例的高电子迁移率晶体管另一实施例的示意图；
图5为本发明实施例的高电子迁移率晶体管另一实施例的示意图；
图6为本发明实施例的高电子迁移率晶体管另一实施例的示意图；
图7为本发明实施例的高电子迁移率晶体管另一实施例的示意图；
图8为本发明实施例的高电子迁移率晶体管另一实施例的示意图。
具体实施方式
以下结合附图和具体实施例对本发明做进一步解释。
在本发明的描述中，需要说明的是，术语“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
实施例一
参考附图1，本发明的高电子迁移率晶体管的示意图，包含从下至上依次层叠设置的衬底1、缓冲层2、沟道层3、势垒层4；还包括相对设置在势垒层上有源区处的源极5、漏极6、栅极8，所述沟道层与势垒层构成异质结；还包括相对设置在势垒层上有源区处的源极5和漏极6，设置在有源区处的源极和漏极之间栅极区域处的势垒层表面的图形化P型栅介质层7，在图形化P型栅介质层7上设置栅极8。在异质结外延层上的源极和栅极之间和漏极与栅极之间形成钝化层(图中未示意)进行隔离。
钝化层的材料可以为SiO2、SiN、Al2O3、SiON的一种或几种组合，本发明实施例对此不作限定。
所述势垒层为AlGaN、AlN、InAlGaN、InAlN中的任意一种，在本发明实施例中，沟道层3为GaN，势垒层4为AlGaN。
示例性地，缓冲层2为AlGaN缓冲层、GaN缓冲层或AlGaN与GaN组合缓冲层。缓冲层2可以是单层结构，也可以是多层结构，此处不作限制。
在一些实施例中，所述缓冲层和衬底之间还设有成核层；成核层起到改善材料间晶格失配带来的应力作用。成核层为AlN层或GaN层，所述成核层的厚度为20～300nm。
在本发明实施例中P型栅介质层7为含碲的氧化物材料，将碲的氧化物材料作为P型栅介质材料引入，利用P型氧化碲与N型AlGaN之间形成PN异质结的作用，通过将两种材料的费米能级对准(将界面处附近的P型氧化碲的价带向下、远离真空能级的方向移动，同时将界面处附近的N型AlGaN价带向上、向真空能级方向移动)，对栅极下方沟道层(AlGaN/GaN界面)的能带结构进行整体提拉，耗尽AlGaN/GaN界面的二维电子气(2DEG)，最终实现HEMT的常关状态和阈值电压的提升；同时，利用P型氧化碲与N型AlGaN之间的界面复合效应，通过P型氧化碲/AlGaN界面的空穴积累引起的负向阈值偏移效应，对界面电子捕获引起的正向阈值偏移进行中和，提高器件的栅极稳定性。
在具体实施例中，P型栅介质层7为TeO2+x，x的取值范围为0＜x≤0.1，P型栅介质层的厚度为20～100nm。进一步优选的，P型栅介质层的厚度为30～50nm
TeO2+x的本征p型掺杂与Te缺陷浓度有关。若x＝0，TeO2空穴浓度较低，呈绝缘态，不能发挥P型栅介质材料的特性；随着x值的增加，薄膜中的Te缺陷逐渐增加，产生更多的空穴，器件的阈值电压逐渐正向移动，栅极的控制稳定性也逐渐提高。当x>0.1，会使TeO2+x材料内产生过多的缺陷态甚至产生新的结构缺陷，这些缺陷态会在TeO2+x/AlGaN界面形成界面态形成漏电中心的同时，影响材料的击穿特性，最终影响器件的稳定性和阈值电压。
进一步作为优选，TeO2+x，x的取值范围为0.001≤x≤0.01。在具体实施例中，x＝0.01，
所述衬底包括选自硅、碳化硅和蓝宝石中的任一种。
本发明具体实施例还提供了一种高电子迁移率晶体管的制作方法，主要包括如下：
步骤一，在衬底上依次形成缓冲层、沟道层、势垒层；
步骤二，在势垒层上沉积介质层，刻蚀介质层在势垒层的源极区域和漏极区域相应形成源极窗口、漏极窗口；在源极窗口、漏极窗口上形成欧姆接触金属，形成源极和漏极；
步骤三，采用磁控溅射沉积形成含碲的氧化物材料，并通过光刻工艺形成图形化P型栅介质层；
步骤四，在图形化P型栅介质层上沉积金属，并形成栅极。
上述磁控溅射沉积形成含碲的氧化物材料的具体条件为：射频电源功率：25～200W；工作压力：0.5～5mtorr；生长温度：30～100℃；生长气氛：Ar+O2(Ar/O2流速比＝0.1～10)。
本发明碲的氧化物的组分应为TeO2+x，x取值范围：0＜x≤0.1，是一种P型超宽禁带化合物，其禁带宽度高达3.7eV，场效应迁移率超过200cm2/(V·s)；本征的TeO2为绝缘体，通过在碲氧化物的生长过程中控制生长气体压力、温度、溅射功率，可以有意的引入Te缺陷(即化学组分为TeO2+x，0＜x≤0.1)，来实现空穴浓度的控制。其原理为：为了保持材料的电中性，每一个Te缺陷可以在价带中贡献最多4个空穴。
实施例二
与实施例一不同之处，本发明实施例中的，如附图2所示栅极的横截面积小于P型栅介质层，即在栅长方向上栅极的尺寸小于P型栅介质层的尺寸，目的在于降低P型栅介质的漏电，同时提高阈值电压的稳定性；在本发明实施例P型栅介质层为TeO2+x，x的取值范围为0.001≤x≤0.03，具体实施例中，x取值0.025。
栅长方向用于指示晶体管中载流子的输运方向，即源极到漏极的方向，其他部分与实施例一相同，本发明实施例在此不再赘述。
实施例三
为了进一步降低栅极下方的AlGaN/GaN界面的二维电子气(2DEG)密度，提升晶体管的阈值电压，本发明提供了一种高电子迁移率晶体管，其P型栅介质层设置在势垒层的凹槽内，使P型栅介质层与二维电子气(2DEG)的距离更近。如附图3(e)所示，一种高电子迁移率晶体管包括设置在衬底上的异质结外延层，所述异质结外延层包括沟道层和设置在所述沟道层上的势垒层，所述沟道层由III-氮化物材料构成的二元III/V半导体层；所述势垒层由III-氮化物材料构成的三元III/V半导体层；还包括相对设置在势垒层上有源区处的源极和漏极；设置在有源区处的源极和漏极之间栅极区域处的势垒层表面的P型栅介质层；所述P型栅介质层上设置有栅极；所述P型栅介质层由含碲的氧化物构成。源极与P型栅介质层之间处的势垒层厚度与漏极与P型栅介质层之间处的势垒层厚度大于P型栅介质层下方的势垒层厚度。具体实现方式为：
在衬底上1方形成的异质结外延层，所述异质结外延层包括沟道层3和设置在所述沟道层上的势垒层4；所述沟道层由III-氮化物材料构成的二元III/V半导体层；所述势垒层由III-氮化物材料构成的三元III/V半导体层；
所述缓冲层为AlGaN缓冲层、GaN缓冲层或AlGaN与GaN组合缓冲层。所述缓冲层和衬底之间还设有成核层；所述成核层为AlN层或GaN层，所述成核层的厚度为20～300nm。
在势垒层4上有源区处形成相对设置的源极5和漏极6；
在源极和漏极之间的势垒层上形成凹槽；所述凹槽深度10～15nm；
凹槽底部处的势垒层厚度为5～15nm，凹槽区域外的势垒层厚度为15～30nm；凹槽在栅长方向的尺寸为0.05～1.5μm；
在凹槽处形成图形化P型栅介质层，具体而言采用磁控溅射沉积形成含碲的氧化物材料，并通过光刻工艺形成图形化P型栅介质层。所述P型栅介质层的厚度为20～100nm；P型栅介质层在栅长方向的尺寸为0.05～1.5μm；
在P型栅介质层上形成栅极。
本发明具体实施例还提供了一种高电子迁移率晶体管的制作方法，主要包括如下：
步骤一，在衬底上依次形成缓冲层、沟道层、势垒层；
步骤二，在势垒层上沉积介质层，刻蚀介质层在势垒层的源极区域和漏极区域相应形成源极窗口、漏极窗口；在源极窗口、漏极窗口上形成欧姆接触金属，形成源极和漏极；
步骤三，通过磁控溅射、原子层沉积、或等离子增强气相沉积工艺沉积一层钝化层9，在钝化层上形成光刻胶10，如附图3(a)；在源极和漏极之间的势垒层上通过光刻工艺在势垒层形成凹槽71，如附图3(b)；凹槽底部处的势垒层厚度h1为5～15nm，凹槽区域外的势垒层厚度h2为15～30nm；凹槽在栅长方向的尺寸为0.05～1.5μm；
步骤四，采用磁控溅射沉积形成含碲的氧化物材料72，如附图3(c)，并通过光刻工艺形成图形化P型栅介质层7，如附图3(d)；
步骤五，在图形化P型栅介质层上沉积金属，并形成栅极，如附图3(e)。
上述磁控溅射沉积形成含碲的氧化物材料的具体条件为：射频电源功率：25～200W；工作压力：0.5～5mtorr；生长温度：30～100℃；生长气氛：Ar+O2(Ar/O2流速比＝0.1～10)。
在本发明实施例中P型栅介质层7为TeO2+x，0＜x≤0.1，较佳地，x的取值范围为0＜x≤0.008，P型栅介质层的厚度为20～100nm。
实施例四
如附图4所示，为了进一步提升器件的击穿电压，栅极金属层横截面为T型结构，包括栅帽和栅足81，所述栅足81设置于上，栅帽边沿与P型栅介质层之间设置有介质层(图中未示意)。栅足81与P型栅介质层相对设置，栅足的横截面积小于或等于P型栅介质层的横截面积，P型栅介质层7为TeO2+x，x的取值范围为0＜x≤0.1，P型栅介质层的厚度为20～100nm，其他具体说明可以参考其他若干实施例，本发明实施例在此不再赘述。
为了进一步分散栅边缘电场，提升器件的击穿电压；同时使栅金属完全覆盖P型栅介质区域，避免套刻偏差导致的无栅控现象，T型栅极可以设置成场板结构83，及栅帽包括在栅长方向上延伸至源极方向的第一延伸部和延伸至漏极方向的第二延伸部，其中第二延伸部83的长度大于第一延伸部，如图5所示。
在其他实施例中，源极和漏极可以部分深入到势垒层中如附图6所示，也可以源极和漏极可以设置在势垒层上。
实施例五
如附图7所示，本实施例所述的高电子迁移率晶体管的示意图，包含从下至上依次层叠设置的衬底1、缓冲层2、沟道层3、势垒层4；还包括相对设置在势垒层上有源区处的源极5、漏极6、栅极8，所述沟道层与势垒层构成异质结；还包括相对设置在势垒层上有源区处的源极5和漏极6，设置在有源区处的源极和漏极之间栅极区域处的势垒层凹槽的P型栅介质层7，在P型栅介质层7和势垒层上设置介质层9，在与P型栅介质层相对应的位置的介质层9上设置栅极8。在异质结外延层上的源极和栅极之间和漏极与栅极之间形成钝化层(图中未示意)。设置介质层9的目的，在于进一步提高器件的栅击穿电压和降低关态栅漏电流。
钝化层的材料可以为SiO2、SiN、Al2O3、SiON的一种或几种组合，本发明实施例对此不作限定。
所述势垒层为AlGaN、AlN、InAlGaN、InAlN中的任意一种，在本发明实施例中，沟道层3为GaN，势垒层4为AlGaN。
示例性地，缓冲层2为AlGaN缓冲层、GaN缓冲层或AlGaN与GaN组合缓冲层。缓冲层2可以是单层结构，也可以是多层结构，此处不作限制。
在一些实施例中，所述缓冲层和衬底之间还设有成核层；成核层起到改善材料间晶格失配带来的应力作用。成核层为AlN层或GaN层，所述成核层的厚度为20～300nm。
在本发明实施例中P型栅介质层7为TeO2+x，x的取值范围为0＜x≤0.1，P型栅介质层的厚度为20～100nm。
介质层9材料可以为SiO2、SiN、Al2O3、Ga2O3，其厚度为3～10nm。
本发明具体实施例还提供了一种高电子迁移率晶体管的制作方法。
步骤一，在衬底上依次形成缓冲层、沟道层、势垒层；
步骤二，在势垒层上沉积介质层，刻蚀介质层在势垒层的源极区域和漏极区域相应形成源极窗口、漏极窗口；在源极窗口、漏极窗口上形成欧姆接触金属，形成源极和漏极；
步骤三，在源极和漏极之间的势垒层上通过光刻工艺在势垒层形成凹槽；凹槽底部处的势垒层厚度为5～15nm，凹槽区域外的势垒层厚度为15～30nm；凹槽在栅长方向的尺寸为0.05～1.5μm；
步骤四，采用磁控溅射沉积在介质层9上形成含碲的氧化物材料73，并通过光刻工艺形成图形化P型栅介质层7；
步骤五，通过磁控溅射、原子层沉积、或等离子增强气相沉积技术，形成介质层9，
步骤六，在图形化P型栅介质层相对应的栅极区域上沉积金属，并形成栅极。
上述磁控溅射沉积形成含碲的氧化物材料的具体条件为：射频电源功率：25～200W；工作压力：0.5～5mtorr；生长温度：30～100℃；生长气氛：Ar+O2(Ar/O2流速比＝0.1～10)。
实施例六
本发明实施例还提供了一种高电子迁移率晶体管，如附图8所示，包括设置在衬底上的异质结外延层，所述异质结外延层包括沟道层和设置在所述沟道层上的势垒层，所述异质结外延层还包括设置在势垒层与沟道层之间还设置有插入层31。所述沟道层由III-氮化物材料构成的二元III/V半导体层；所述势垒层由III-氮化物材料构成的三元III/V半导体层；还包括相对设置在势垒层上有源区处的源极和漏极；设置在有源区处的源极和漏极之间栅极区域处的势垒层表面的P型栅介质层；所述P型栅介质层上设置有栅极；所述P型栅介质层7由含碲的氧化物构成，在本发明实施例中P型栅介质层7为TeO2+x，x的取值范围为0＜x≤0.1，P型栅介质层的厚度为20nm～100nm。
进一步地，势垒层与沟道层之间还设置有插入层31，本实施例中，插入层为AlN材料构成，设置在所述势垒层3与所述GaN缓冲层2之间。设置AlN插入层31的目的在于利用AlN与GaN间更强的极化效应，提高AlGaN势垒层和GaN沟道层的带阶，最终在提高沟道电子密度的同时，屏蔽AlGaN势垒层对二维电子气的合金无序散射，提高沟道电子的迁移率。
其他部分与其他实施例类同，本发明实施例在此不再赘述。
上述若干实施例仅用来进一步说明本发明高电子迁移率晶体管以及制作方法，本发明中含碲的氧化物材料的P型栅介质层，可以为单层材料构成，也可以多层材料构成。P型栅介质层的材料可以为含碲的氧化物，P型栅介质层也可以为含碲的氧化物及其他材料构成，但本发明并不局限于实施例，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均落入本发明技术方案的保护范围内。
Claims (18)
1.一种高电子迁移率晶体管的制作方法，其特征在于，
形成Ⅲ族氮化物异质结外延层，所述异质结外延层包括沟道层和设置在所述沟道层上的势垒层；
在势垒层上有源区处形成相对设置的源极和漏极；
在源极和漏极之间的势垒层上形成图形化P型栅介质层；在图形化P型栅介质层上形成栅极；
所述P型栅介质层包括含碲的氧化物材料。
2.根据权利要求1所述的高电子迁移率晶体管的制作方法，其特征在于，
P型栅介质层包含TeO2+x，x的取值范围为0＜x≤0.1。
3.根据权利要求1所述的高电子迁移率晶体管的制作方法，其特征在于，
P型栅介质层的厚度为20～100nm。
4.根据权利要求1所述的高电子迁移率晶体管的制作方法，其特征在于，
在源极和漏极之间的势垒层上形成图形化P型栅介质层，具体为：
在源极和漏极之间的势垒层上形成凹槽；
在凹槽处形成图形化P型栅介质层；
凹槽底部处的势垒层厚度为5～15nm，凹槽区域外的势垒层厚度为15～30nm。
5.根据权利要求4所述的高电子迁移率晶体管的制作方法，其特征在于，
图形化P型栅介质层具体为采用磁控溅射沉积形成含碲的氧化物材料，并通过光刻工艺形成图形化P型栅介质层。
6.根据权利要求4所述的高电子迁移率晶体管的制作方法，其特征在于，
还包括在异质结外延层上的源极和栅极之间和漏极与栅极之间形成钝化层；凹槽在栅长方向的尺寸为0.05～1.5μm。
7.一种高电子迁移率晶体管，其特征在于，该高电子迁移率晶体管包括：
Ⅲ族氮化物异质结外延层，所述异质结外延层包括沟道层和设置在所述沟道层上的势垒层，
还包括相对设置在势垒层上有源区处的源极和漏极；
设置在有源区处的源极和漏极之间栅极区域处的势垒层表面的P型栅介质层；
所述P型栅介质层上设置有栅极；
所述P型栅介质层包括含碲的氧化物构成。
8.根据权利要求7所述的高电子迁移率晶体管，其特征在于，P型栅介质层包含TeO2+x，x的取值范围为0＜x≤0.1。
9.根据权利要求7所述的高电子迁移率晶体管，其特征在于，P型栅介质层的厚度为20nm～100nm。
10.根据权利要求7所述的高电子迁移率晶体管，其特征在于，所述势垒层为AlGaN、AlN、InAlGaN、InAlN中的任意一种；所述沟道层为GaN。
11.根据权利要求7所述的高电子迁移率晶体管，其特征在于，源极与P型栅介质层之间处的势垒层厚度与漏极与P型栅介质层之间处的势垒层厚度大于P型栅介质层下方的势垒层厚度。
12.根据权利要求7所述的高电子迁移率晶体管，其特征在于，所述P型栅介质层设置在源极和漏极之间的势垒层的凹槽处，凹槽底部处的势垒层厚度为5～15nm。
13.根据权利要求12所述的高电子迁移率晶体管，其特征在于，凹槽区域外的势垒层厚度为15～30nm。
14.根据权利要求7所述的高电子迁移率晶体管，其特征在于，栅极在栅长方向的尺寸小于P型栅介质层在栅长方向的尺寸。
15.根据权利要求7所述的高电子迁移率晶体管，其特征在于，P型栅介质与栅极之间还设有介质层。
16.根据权利要求7所述的高电子迁移率晶体管，其特征在于，势垒层与沟道层之间还设置有插入层。
17.根据权利要求7所述的高电子迁移率晶体管，其特征在于，栅极为T型栅。
18.根据权利要求7所述的高电子迁移率晶体管，其特征在于，T型栅极的栅帽，所述栅帽包括在栅长方向上延伸至源极方向的第一延伸部和延伸至漏极方向的第二延伸部，其中第二延伸部的长度大于第一延伸部。
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