CN111739800B - 一种SOI基凹栅增强型GaN功率开关器件的制备方法 - Google Patents
一种SOI基凹栅增强型GaN功率开关器件的制备方法 Download PDFInfo
- Publication number
- CN111739800B CN111739800B CN202010573844.0A CN202010573844A CN111739800B CN 111739800 B CN111739800 B CN 111739800B CN 202010573844 A CN202010573844 A CN 202010573844A CN 111739800 B CN111739800 B CN 111739800B
- Authority
- CN
- China
- Prior art keywords
- layer
- etching
- gan
- gate
- passivation layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 12
- 238000005530 etching Methods 0.000 claims abstract description 92
- 238000000034 method Methods 0.000 claims abstract description 58
- 229910052751 metal Inorganic materials 0.000 claims abstract description 51
- 239000002184 metal Substances 0.000 claims abstract description 51
- 230000008569 process Effects 0.000 claims abstract description 11
- 238000005468 ion implantation Methods 0.000 claims abstract description 6
- 238000002161 passivation Methods 0.000 claims description 61
- 229910002704 AlGaN Inorganic materials 0.000 claims description 36
- 229910052710 silicon Inorganic materials 0.000 claims description 23
- 239000010703 silicon Substances 0.000 claims description 22
- 238000001755 magnetron sputter deposition Methods 0.000 claims description 21
- 229910052718 tin Inorganic materials 0.000 claims description 21
- 150000002500 ions Chemical class 0.000 claims description 15
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 14
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 claims description 14
- 238000000137 annealing Methods 0.000 claims description 13
- 229910015844 BCl3 Inorganic materials 0.000 claims description 12
- 238000005516 engineering process Methods 0.000 claims description 11
- 238000002513 implantation Methods 0.000 claims description 10
- 238000001259 photo etching Methods 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 238000000231 atomic layer deposition Methods 0.000 claims description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- 230000004888 barrier function Effects 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 239000001257 hydrogen Substances 0.000 claims description 4
- 229910052739 hydrogen Inorganic materials 0.000 claims description 4
- 229910052750 molybdenum Inorganic materials 0.000 claims description 4
- 229910052759 nickel Inorganic materials 0.000 claims description 4
- 229910052697 platinum Inorganic materials 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 3
- 229910052593 corundum Inorganic materials 0.000 claims description 3
- 239000007789 gas Substances 0.000 claims description 3
- 229910001845 yogo sapphire Inorganic materials 0.000 claims description 3
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 claims description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 2
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims description 2
- 238000005566 electron beam evaporation Methods 0.000 claims description 2
- 239000001307 helium Substances 0.000 claims description 2
- 229910052734 helium Inorganic materials 0.000 claims description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 2
- 238000001451 molecular beam epitaxy Methods 0.000 claims description 2
- 229910052757 nitrogen Inorganic materials 0.000 claims description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 2
- 239000011574 phosphorus Substances 0.000 claims description 2
- 229910052698 phosphorus Inorganic materials 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 238000004544 sputter deposition Methods 0.000 claims description 2
- 238000002207 thermal evaporation Methods 0.000 claims description 2
- FAQYAMRNWDIXMY-UHFFFAOYSA-N trichloroborane Chemical compound ClB(Cl)Cl FAQYAMRNWDIXMY-UHFFFAOYSA-N 0.000 claims description 2
- 238000011161 development Methods 0.000 abstract description 23
- 239000000463 material Substances 0.000 abstract description 8
- 238000002955 isolation Methods 0.000 abstract description 5
- 239000007787 solid Substances 0.000 abstract description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 27
- 238000000206 photolithography Methods 0.000 description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 238000009616 inductively coupled plasma Methods 0.000 description 16
- 238000004528 spin coating Methods 0.000 description 15
- 239000000758 substrate Substances 0.000 description 12
- 230000015556 catabolic process Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 230000010354 integration Effects 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 239000000243 solution Substances 0.000 description 5
- 230000005533 two-dimensional electron gas Effects 0.000 description 5
- 238000003475 lamination Methods 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000523 sample Substances 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 2
- 229910003465 moissanite Inorganic materials 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000003153 chemical reaction reagent Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
Abstract
本发明涉及一种SOI基凹栅增强型GaN功率开关器件的制备方法，包括：第一次钝化；源漏区欧姆接触；离子注入；刻蚀凹栅区域；生长栅介质层和栅金属；第二次钝化；打开源漏窗口；第一次深槽刻蚀；第二次深槽刻蚀。该方法制备的凹栅结构带来的工艺相对简单、栅漏电流小的优势和SOI材料带来的器件单片隔离优势为实现GaN单片集成半桥电路奠定了坚实的基础，为GaN功率器件的发展提供了新方向。
Description
技术领域
本发明属于功率器件领域，特别涉及一种SOI基凹栅增强型GaN功率开关器件的制备方法。
背景技术
后摩尔时代和5G时代的到来呼吁性能更加优越的半导体材料。宽禁带半导体GaN相对硅等传统半导体材料有着禁带宽度大、击穿电场高、热导率大、电子饱和速度大等诸多优势，因此GaN功率器件具有导通电阻低、开关效率高、本征泄漏电流低等特性，很适合制作耐高温、高频的大功率器件。可以预料，GaN功率半导体未来将在微波射频领域(如5G、雷达)和大功率电力电子领域(如快速充电、工业控制)得到广泛的应用。
GaN电子器件主要以GaN异质结构(如AlGaN/GaN、InAlN/GaN)HEMT(高电子迁移率晶体管)为主。不同于传统硅MOS器件，HEMT的载流子是GaN异质结构界面形成的具有很高的迁移率和极高的载流子面密度的二维电子气(2DEG)，2DEG为GaN HMET赋予了优越的性能。
目前主流GaN HEMT器件材料都采用异质外延生长GaN的方法制造。外延GaN最常用的衬底材料是蓝宝石、SiC和Si，如图1所示。衬底和GaN之间存在着晶格失配和热失配的问题，虽然SiC与GaN的失配相对较小，但是其价格昂贵。因此尽管Si和GaN存在晶格失配和热失配大的问题，但由于Si工艺属于当前主流成熟工艺，成本较低，所以目前业界还是以Si基外延GaN为主流。
GaN-on-SOI HEMT制作的功率开关半桥电路具有天然的优势。因此，GaN-on-SOIHEMT在推动功率开关器件集成化、小型化的过程中具有重要的意义，为GaN功率器件发展拓宽了思路。
如发表于2018年IEEE ELECTRON DEVICE LETTERS的文献“High-MobilityNormally OFF Al2O3/AlGaN/GaN MISFET With Damage-FreeRecessed-Gate Structure”所述，现有技术中多采用硅衬底制作凹栅增强型HEMT器件，虽然工艺较为成熟，但这种类型的器件不利于实现半桥电路高低端器件的单片隔离。
发明内容
本发明所要解决的技术问题是提供一种SOI基凹栅增强型GaN功率开关器件的制备方法，以克服现有技术中GaN HEMT器件材料中衬底和GaN之间存在晶格失配和热失配的问题。
本发明提供一种SOI基凹栅增强型GaN功率开关器件的制备方法，包括：
(1)第一次钝化：在SOI基GaN外延层表面生长第一层钝化层，所述SOI基外延层由下而上依次为Si(100)、SiO2、Si(111)、GaN、AlGaN、GaN帽层；
(2)源漏区欧姆接触：利用光刻定义源漏区域，刻蚀第一层钝化层，生长源漏金属，然后进行退火；
(3)离子注入：利用光刻定义注入区域，随后该区域(高低端器件中间)进行离子注入，注入离子需穿透第一层钝化层，AlGaN层，终止于GaN层，用于截断二维电子气；
(4)刻蚀凹栅区域：利用光刻定义栅区域，刻蚀第一层钝化层、GaN帽层、AlGaN势垒层；
(5)生长栅介质层和栅金属：在步骤(4)中刻蚀区域淀积栅介质，然后生长栅金属，随后去除栅区域外的栅介质；
(6)第二次钝化：在器件表面生长第二层钝化层；
(7)打开源漏窗口：利用光刻找到源漏区域，刻蚀第二层钝化层以露出源漏区域，生长厚金属用以引出pad；
(8)第一次深槽刻蚀：刻蚀从钝化层到SOI顶层硅的深槽，刻蚀需穿透第二层钝化层、第一层钝化层、AlGaN层、GaN层，终止于顶层硅，随后在槽中生长金属并连接高低端器件的源极和顶层硅；
(9)第二次深槽刻蚀：刻蚀从钝化层到SOI的BOX层的深槽，刻蚀需穿透第二层钝化层、第一层钝化层、AlGaN层、GaN层、顶层硅，终止于BOX层，并生长钝化层。
所述步骤(1)、(6)和(9)中生长方式包括化学气相沉积(CVD技术)、原子层沉积、热或电子束蒸发、分子束外延或者溅射，优选CVD技术。
所述步骤(1)和(6)中钝化层包括氮化硅、氧化硅、氧化铝中的至少一种。
所述步骤(2)中源漏金属包括W、TiN、Al、Ni、Ti、Au、Mo、Pt中的至少一种。
所述步骤(2)中生长的方式为磁控溅射。
所述步骤(2)中退火的工艺参数为：退火气氛为N2、Ar、氮氢混合气中的至少一种，退火温度为500-1000℃，退火时间为10-180s。
所述步骤(2)、(4)、(7)、(8)和(9)中刻蚀的方法为ICP或RIE，刻蚀气氛为SF6、CHF3、BCl3、CF4、C4F8、Cl2、He中的至少一种。
所述步骤(3)中离子注入的工艺参数为：注入元素为氮、磷、氢、氦中的至少一种，注入能量为200-1000keV，注入剂量为1012-1017ion/cm2。
所述步骤(5)中栅介质为Al2O3；栅金属包括W、TiN、Al、Ni、Ti、Au、Mo、Pt中的一种或几种。
所述步骤(5)中沉积方式为ALD技术(原子层沉积)；生长方式为磁控溅射。
所述步骤(7)中厚金属为TiN；生长方式为磁控溅射法。
所述步骤(8)中金属为Ti/Al。
本发明提供一种上述方法制备得到的SOI基凹栅增强型GaN功率开关器件。
本发明还提供一种上述方法制备得到的SOI基凹栅增强型GaN功率开关器件的应用。
本发明选用SOI作为GaN外延衬底，制作SOI基凹栅增强型HEMT功率开关器件。凹栅结构通过刻蚀栅极下方的AlGaN势垒层，使AlGaN/GaN导带能级逐步提升至费米能级以上，从而实现增强型器件。但是凹栅结构的刻蚀深度可控性较差，同时刻蚀损伤会导致栅漏电较大，因此本发明采用MIS(金属-介质-半导体)结构凹栅设计。如图2所示，将凹栅刻蚀到GaN沟道层，沉积介质形成MIS结构，有效降低了栅极漏电流。
得益于SOI中BOX(SiO2)层的存在，本发明可以利用深槽刻蚀技术刻蚀外延层到BOX层，使半桥电路高低端器件完全隔离，从而实现单片集成，大大减少分立器件电路中存在的寄生电感并减少芯片面积。同时可以利用深槽刻蚀技术刻蚀外延层到SOI的顶层硅，并使高低端器件的源极分别和各自的衬底相连，从而消除衬偏效应。
有益效果
本发明通过刻蚀栅极下方区域，使AlGaN/GaN导带能级逐步提升至费米能级以上从而获得正阈值电压，随后制作MIS结构实现增强型GaN-on-SOI HEMTs半桥器件制备。由于MIS栅结构引入了绝缘介质，栅极泄漏电流相比势垒高度有限的肖特基结大大降低，击穿电压提高，栅介质还可以充当表面钝化层抑制电流崩塌现象。同时，且因为没有引入p-GaN层，不会带来Mg等杂质的污染。随后利用SOI材料的天然优势，通过深槽刻蚀技术实现了半桥结构高低端器件的隔离(击穿电压可达600V以上)。凹栅结构带来的工艺相对简单、栅漏电流小的优势和SOI材料带来的器件单片隔离优势为实现GaN单片集成半桥电路奠定了坚实的基础，为GaN功率器件的发展提供了新方向。
附图说明
图1为GaN HEMT器件的结构示意图；
图2为本发明SOI基凹栅增强型GaN功率开关器件的结构示意图；
图3为本发明SOI基GaN表面生长第一层钝化层(钝化层1)后器件的结构示意图；
图4为本发明形成源漏区欧姆接触后器件的结构示意图；
图5为本发明进行离子注入后器件的结构示意图；
图6为本发明刻蚀凹栅区域后器件的结构示意图；
图7为本发明生长栅介质层和栅金属后器件的结构示意图；
图8为本发明形成第二层钝化层(钝化层2)后器件的结构示意图；
图9为本发明打开源漏窗口后器件的结构示意图；
图10为本发明第一次深槽刻蚀并生长金属后器件的结构示意图；
图11为本发明第二次深槽刻蚀并生长SiO2后器件的结构示意图。
具体实施方式
下面结合具体实施例，进一步阐述本发明。应理解，这些实施例仅用于说明本发明而不用于限制本发明的范围。此外应理解，在阅读了本发明讲授的内容之后，本领域技术人员可以对本发明作各种改动或修改，这些等价形式同样落于本申请所附权利要求书所限定的范围。
主要试剂来源：BOE溶液：上海凌峰化学试剂有限公司；光刻胶：AZ公司。
实施例1
本实施例提供一种SOI基凹栅增强型GaN功率开关器件的制备方法，具体步骤如下：
(1)如图3所示，在SOI基GaN外延层表面利用LPCVD技术沉积100nmSi3N4作为第一层钝化层，其中SOI基外延层从下而上依次包括：Si(100)、SiO2、Si(111)、GaN(包含过渡层与沟道层)、AlGaN、GaN帽层；
(2)如图4所示，旋涂光刻胶，光刻显影以确定源漏区域，显影后利用RIE技术刻蚀源漏区域的Si3N4，刻蚀气氛为SF6、C4F8等。随后利用磁控溅射法生长Ti(20nm)/Al(100nm)/Ti(20nm)/TiN(60nm)金属叠层作为源漏金属，用lift-off方法剥离剩余金属后进行退火以形成欧姆接触，退火氛围为N2，温度为870℃，时间为30s；
(3)如图5所示，旋涂光刻胶，光刻显影后露出高低端器件中间的待注入区域，利用离子注入机在该区域注入N离子以阻断AlGaN层和GaN层之间的二维电子气，注入离子需穿透第一层钝化层、AlGaN层，终止于GaN层，注入能量约为700KeV，剂量约为1015ion/cm2；
(4)如图6所示，旋涂光刻胶，光刻显影确定栅区域，利用RIE技术刻蚀第一层钝化层Si3N4，刻蚀气氛为SF6、C4F8等。然后利用ICP技术刻蚀GaN帽层和AlGaN层，刻蚀气氛为Cl2、BCl3，根据刻蚀速率控制刻蚀深度，刻蚀终止于GaN沟道层；
(5)如图7所示，利用PEALD技术淀积10nmAl2O3作为栅介质，栅介质的厚度会影响栅控能力、栅漏电流和栅压耐受范围，10nm是一个较优的值。随后旋涂光刻胶，光刻显影确定栅区域，利用磁控溅射法生长TiN(20nm)/Al(100nm)/TiN(20nm)金属叠层作为栅金属，用lift-off方法剥离剩余金属，随后用BOE溶液去除栅区域外的Al2O3；
(6)如图8所示，利用PECVD技术在器件表面沉积150nmSiO2作为第二层钝化层；
(7)如图9所示，旋涂光刻胶并光刻找到源漏区域，显影后利用RIE刻蚀SiO2，刻蚀气氛为SF6、C4F8等，随后利用磁控溅射法生长TiN作为厚金属用以引出pad，lift-off去除多余金属；
(8)如图10所示，旋涂光刻胶并光刻定义刻蚀区域，显影后利用RIE刻蚀第一层钝化层和第二层钝化层，刻蚀气氛为SF6、C4F8等，然后利用ICP刻蚀AlGaN层和GaN层，刻蚀气氛Cl2/BCl3，刻蚀终止于顶层硅层，形成深槽1。随后利用磁控溅射法在该深槽中生长Ti/Al，并与高低端器件的源极相连以消除衬偏效应的影响；
(9)如图11所示，旋涂光刻胶并定义刻蚀区域，显影后利用RIE刻蚀第一层钝化层和第二层钝化层，刻蚀气氛为SF6、C4F8等，然后利用ICP刻蚀AlGaN层和GaN层，刻蚀气氛Cl2、BCl3，随后利用深硅刻蚀机刻蚀顶层硅，刻蚀氛围为SF6、C4F8等，刻蚀终止于BOX(SiO2)层，形成深槽2。随后利用LPCVD技术在该深槽中生长SiO2以填满沟槽，从而完全隔离高低端器件，实现半桥电路高低端器件单片集成，大大减少了寄生电感和die的面积。
(10)器件制备完成后，使用探针台测量器件击穿电压。在器件栅压为0V的情况下在漏端和源端加上测试电压，观察漏源电流大小并记录，发现漏源电压在600V时漏源电流仍可小于1μA/mm，说明器件击穿电压可高达600V。随后在VDS＝0V的条件下对器件栅压进行扫描，发现在Vg达10V时栅漏电流仅为1μA/mm，而传统肖特基结器件在相同Vg的情况下栅漏电流远大于1μA/mm。
实施例2
本实施例提供一种SOI基凹栅增强型GaN功率开关器件的制备方法，具体步骤如下：
(1)如图3所示，在SOI基GaN外延层表面利用LPCVD技术沉积100nmSi3N4作为第一层钝化层，其中SOI基外延层从下而上依次包括：Si(100)、SiO2、Si(111)、GaN(包含过渡层与沟道层)、AlGaN、GaN帽层；
(2)如图4所示，旋涂光刻胶，光刻显影以确定源漏区域，显影后利用RIE技术刻蚀源漏区域的Si3N4，刻蚀气氛为SF6、C4F8等。随后利用磁控溅射法生长Ti(20nm)/Al(100nm)/W(60nm)金属叠层作为源漏金属，用lift-off方法剥离剩余金属后进行退火以形成欧姆接触，退火氛围为N2，温度为870℃，时间为30s；
(3)如图5所示，旋涂光刻胶，光刻显影后露出高低端器件中间的待注入区域，利用离子注入机在该区域注入N离子以阻断AlGaN层和GaN层之间的二维电子气，注入离子需穿透第一层钝化层、AlGaN层，终止于GaN层，注入能量约为700KeV，剂量约为1015ion/cm2；
(4)如图6所示，旋涂光刻胶，光刻显影确定栅区域，利用RIE技术刻蚀第一层钝化层Si3N4，刻蚀气氛为SF6、C4F8等。然后利用ICP技术刻蚀GaN帽层和AlGaN层，刻蚀气氛为Cl2、BCl3，根据刻蚀速率控制刻蚀深度，刻蚀终止于GaN沟道层；
(5)如图7所示，利用PEALD技术淀积10nmAl2O3作为栅介质，栅介质的厚度会影响栅控能力、栅漏电流和栅压耐受范围，10nm是一个较优的值。随后旋涂光刻胶，光刻显影确定栅区域，利用磁控溅射法生长TiN(20nm)/Al(100nm)/TiN(20nm)金属叠层作为栅金属，用lift-off方法剥离剩余金属，随后用BOE溶液去除栅区域外的Al2O3；
(6)如图8所示，利用PECVD技术在器件表面沉积150nmSiO2作为第二层钝化层；
(7)如图9所示，旋涂光刻胶并光刻找到源漏区域，显影后利用RIE刻蚀SiO2，刻蚀气氛为SF6、C4F8等，随后利用磁控溅射法生长TiN作为厚金属用以引出pad，lift-off去除多余金属；
(8)如图10所示，旋涂光刻胶并光刻定义刻蚀区域，显影后利用RIE刻蚀第一层钝化层和第二层钝化层，刻蚀气氛为SF6、C4F8等，然后利用ICP刻蚀AlGaN层和GaN层，刻蚀气氛Cl2/BCl3，刻蚀终止于顶层硅层，形成深槽1。随后利用磁控溅射法在该深槽中生长Ti/Al，并与高低端器件的源极相连以消除衬偏效应的影响；
(9)如图11所示，旋涂光刻胶并定义刻蚀区域，显影后利用RIE刻蚀第一层钝化层和第二层钝化层，刻蚀气氛为SF6、C4F8等，然后利用ICP刻蚀AlGaN层和GaN层，刻蚀气氛Cl2、BCl3，随后利用深硅刻蚀机刻蚀顶层硅，刻蚀氛围为SF6、C4F8等，刻蚀终止于BOX(SiO2)层，形成深槽2。随后利用LPCVD技术在该深槽中生长SiO2以填满沟槽，从而完全隔离高低端器件，实现半桥电路高低端器件单片集成，大大减少了寄生电感和die的面积。
(10)器件制备完成后，使用探针台测量器件击穿电压。在器件栅压为0V的情况下在漏端和源端加上测试电压，击穿电压与栅漏电流和实施例1相同。
实施例3
本实施例提供一种SOI基凹栅增强型GaN功率开关器件的制备方法，具体步骤如下：
(1)如图3所示，在SOI基GaN外延层表面利用LPCVD技术沉积100nmSi3N4作为第一层钝化层，其中SOI基外延层从下而上依次包括：Si(100)、SiO2、Si(111)、GaN(包含过渡层与沟道层)、AlGaN、GaN帽层；
(2)如图4所示，旋涂光刻胶，光刻显影以确定源漏区域，显影后利用RIE技术刻蚀源漏区域的Si3N4，刻蚀气氛为SF6、C4F8等。随后利用磁控溅射法生长Ti(20nm)/Al(100nm)/Ti(20nm)/TiN(60nm)金属叠层作为源漏金属，用lift-off方法剥离剩余金属后进行退火以形成欧姆接触，退火氛围为N2，温度为870℃，时间为30s；
(3)如图5所示，旋涂光刻胶，光刻显影后露出高低端器件中间的待注入区域，利用离子注入机在该区域注入N离子以阻断AlGaN层和GaN层之间的二维电子气，注入离子需穿透第一层钝化层、AlGaN层，终止于GaN层，注入能量约为700KeV，剂量约为1015ion/cm2；
(4)如图6所示，旋涂光刻胶，光刻显影确定栅区域，利用RIE技术刻蚀第一层钝化层Si3N4，刻蚀气氛为SF6、C4F8等。然后利用ICP技术刻蚀GaN帽层和AlGaN层，刻蚀气氛为Cl2、BCl3，根据刻蚀速率控制刻蚀深度，刻蚀终止于GaN沟道层；
(5)如图7所示，利用PEALD技术淀积(此处与实施例1不同)5nmAl2O3作为栅介质，随后旋涂光刻胶，光刻显影确定栅区域，利用磁控溅射法生长TiN(20nm)/Al(100nm)/TiN(20nm)金属叠层作为栅金属，用lift-off方法剥离剩余金属，随后用BOE溶液去除栅区域外的Al2O3；
(6)如图8所示，利用PECVD技术在器件表面沉积150nmSiO2作为第二层钝化层；
(7)如图9所示，旋涂光刻胶并光刻找到源漏区域，显影后利用RIE刻蚀SiO2，刻蚀气氛为SF6、C4F8等，随后利用磁控溅射法生长TiN作为厚金属用以引出pad，lift-off去除多余金属；
(8)如图10所示，旋涂光刻胶并光刻定义刻蚀区域，显影后利用RIE刻蚀第一层钝化层和第二层钝化层，刻蚀气氛为SF6、C4F8等，然后利用ICP刻蚀AlGaN层和GaN层，刻蚀气氛Cl2/BCl3，刻蚀终止于顶层硅层，形成深槽1。随后利用磁控溅射法在该深槽中生长Ti/Al，并与高低端器件的源极相连以消除衬偏效应的影响；
(9)如图11所示，旋涂光刻胶并定义刻蚀区域，显影后利用RIE刻蚀第一层钝化层和第二层钝化层，刻蚀气氛为SF6、C4F8等，然后利用ICP刻蚀AlGaN层和GaN层，刻蚀气氛Cl2、BCl3，随后利用深硅刻蚀机刻蚀顶层硅，刻蚀氛围为SF6、C4F8等，刻蚀终止于BOX(SiO2)层，形成深槽2。随后利用LPCVD技术在该深槽中生长SiO2以填满沟槽，从而完全隔离高低端器件，实现半桥电路高低端器件单片集成，大大减少了寄生电感和die的面积。
(10)器件制备完成后，使用探针台测量器件击穿电压。在器件栅压为0V的情况下在漏端和源端加上测试电压，击穿电压与实施例1几乎相同。随后测试器件输出特性曲线与栅漏电流，该器件相比实施例1，2饱和电流更小，栅压上限更低，同时栅漏电流更大。
对比例1
本对比例提供一种Si基凹栅增强型GaN功率开关器件的制备方法，具体步骤如下：
(1)如图3所示，在Si基GaN外延层表面利用LPCVD技术沉积100nmSi3N4作为第一层钝化层，其中Si基外延层从下而上依次包括：Si(100)、GaN(包含过渡层与沟道层)、AlGaN、GaN帽层；
(2)如图4所示，旋涂光刻胶，光刻显影以确定源漏区域，显影后利用RIE技术刻蚀源漏区域的Si3N4，刻蚀气氛为SF6、C4F8等。随后利用磁控溅射法生长Ti(20nm)/Al(100nm)/Ti(20nm)/TiN(60nm)金属叠层作为源漏金属，用lift-off方法剥离剩余金属后进行退火以形成欧姆接触，退火氛围为N2，温度为870℃，时间为30s；
(3)如图5所示，旋涂光刻胶，光刻显影后露出高低端器件中间的待注入区域，利用离子注入机在该区域注入N离子以阻断AlGaN层和GaN层之间的二维电子气，注入离子需穿透第一层钝化层、AlGaN层，终止于GaN层，注入能量约为700KeV，剂量约为1015ion/cm2；
(4)如图6所示，旋涂光刻胶，光刻显影确定栅区域，利用RIE技术刻蚀第一层钝化层Si3N4，刻蚀气氛为SF6、C4F8等。然后利用ICP技术刻蚀GaN帽层和AlGaN层，刻蚀气氛为Cl2、BCl3，根据刻蚀速率控制刻蚀深度，刻蚀终止于GaN沟道层；
(5)如图7所示，利用PEALD技术淀积10nmAl2O3作为栅介质，随后旋涂光刻胶，光刻显影确定栅区域，利用磁控溅射法生长TiN(20nm)/Al(100nm)/TiN(20nm)金属叠层作为栅金属，用lift-off方法剥离剩余金属，随后用BOE溶液去除栅区域外的Al2O3；
(6)如图8所示，利用PECVD技术在器件表面沉积150nmSiO2作为第二层钝化层；
(7)如图9所示，旋涂光刻胶并光刻找到源漏区域，显影后利用RIE刻蚀SiO2，刻蚀气氛为SF6、C4F8等，随后利用磁控溅射法生长TiN作为厚金属用以引出pad，lift-off去除多余金属；
与SOI基p-GaN增强型GaN功率开关器件相比，Si基的器件会通过共同的Si衬底形成串扰，无法实现高低端器件的彻底隔离，也容易受到衬偏效应影响，因此无法单片集成半桥电路高低端器件，而分立式高低端器件的功率半桥电路所占面积较大，又容易受到寄生参数大的影响。
Claims (10)
1.一种SOI基凹栅增强型GaN功率开关器件的制备方法，包括：
(1)在SOI基GaN外延层表面生长第一层钝化层，所述SOI基外延层由下而上依次为Si(100)、SiO2、Si(111)、GaN、AlGaN、GaN帽层；
(2)利用光刻定义源漏区域，刻蚀第一层钝化层，生长源漏金属，然后进行退火；
(3)利用光刻定义注入区域，随后该区域进行离子注入，注入离子需穿透第一层钝化层，AlGaN层，终止于GaN层；
(4)利用光刻定义栅区域，刻蚀第一层钝化层、GaN帽层、AlGaN势垒层；
(5)在步骤(4)中刻蚀区域淀积栅介质，然后生长栅金属，随后去除栅区域外的栅介质；
(6)在器件表面生长第二层钝化层；
(7)利用光刻找到源漏区域，刻蚀第二层钝化层以露出源漏区域，生长厚金属用以引出pad；
(8)刻蚀从钝化层到SOI顶层硅的深槽，刻蚀需穿透第二层钝化层、第一层钝化层、AlGaN层、GaN层，终止于顶层硅，随后在槽中生长金属并连接高低端器件的源极和顶层硅；
(9)刻蚀从钝化层到SOI的BOX层的深槽，刻蚀需穿透第二层钝化层、第一层钝化层、AlGaN层、GaN层、顶层硅，终止于BOX层，并在深槽中生长第三钝化层。
2.根据权利要求1所述方法，其特征在于，所述步骤(1)、(6)和(9)中生长方式包括化学气相沉积、原子层沉积、热或电子束蒸发、分子束外延或者溅射；钝化层包括氮化硅、氧化硅、氧化铝中的至少一种。
3.根据权利要求1所述方法，其特征在于，所述步骤(2)中源漏金属包括W、TiN、Al、Ni、Ti、Au、Mo、Pt中的至少一种；生长的方式为磁控溅射。
4.根据权利要求1所述方法，其特征在于，所述步骤(2)中退火的工艺参数为：退火气氛为N2、Ar、氮氢混合气中的至少一种，退火温度为500-1000℃，退火时间为10-180s。
5.根据权利要求1所述方法，其特征在于，所述步骤(2)、(4)、(7)、(8)和(9)中刻蚀的方法为ICP或RIE，刻蚀气氛为SF6、CHF3、BCl3、CF4、C4F8、Cl2、He中的至少一种。
6.根据权利要求1所述方法，其特征在于，所述步骤(3)中离子注入的工艺参数为：注入元素为氮、磷、氢、氦中的至少一种，注入能量为200-1000keV，注入剂量为1012-1017ion/cm2。
7.根据权利要求1所述方法，其特征在于，所述步骤(5)中栅介质为Al2O3；栅金属包括W、TiN、Al、Ni、Ti、Au、Mo、Pt中的一种或几种；沉积方式为ALD技术；生长方式为磁控溅射。
8.根据权利要求1所述方法，其特征在于，所述步骤(7)中厚金属为TiN；生长方式为磁控溅射法。
9.一种如权利要求1所述方法制备得到的SOI基凹栅增强型GaN功率开关器件。
10.一种如权利要求1所述方法制备得到的SOI基凹栅增强型GaN功率开关器件在单片集成半桥电路中的应用。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010573844.0A CN111739800B (zh) | 2020-06-22 | 2020-06-22 | 一种SOI基凹栅增强型GaN功率开关器件的制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010573844.0A CN111739800B (zh) | 2020-06-22 | 2020-06-22 | 一种SOI基凹栅增强型GaN功率开关器件的制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111739800A CN111739800A (zh) | 2020-10-02 |
| CN111739800B true CN111739800B (zh) | 2021-08-10 |
Family
ID=72650387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010573844.0A Active CN111739800B (zh) | 2020-06-22 | 2020-06-22 | 一种SOI基凹栅增强型GaN功率开关器件的制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111739800B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115579386A (zh) * | 2022-07-05 | 2023-01-06 | 江苏第三代半导体研究院有限公司 | 沟槽栅型hemt器件 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7968913B2 (en) * | 2008-12-08 | 2011-06-28 | National Semiconductor Corporation | CMOS compatable fabrication of power GaN transistors on a <100> silicon substrate |
| CN102709321A (zh) * | 2012-04-20 | 2012-10-03 | 程凯 | 增强型开关器件及其制造方法 |
| CN103021864B (zh) * | 2012-12-11 | 2015-07-01 | 中国科学院上海微系统与信息技术研究所 | 一种soi resurf超结器件结构及其制作方法 |
| EP3284107B1 (en) * | 2015-04-14 | 2023-06-14 | Hrl Laboratories, Llc | Iii-nitride transistor with trench gate |
| CN110518068A (zh) * | 2019-08-30 | 2019-11-29 | 重庆邮电大学 | 一种具有p-GaN栅结构的常关型InAlN/GaN HMET器件及其制备方法 |
-
2020
- 2020-06-22 CN CN202010573844.0A patent/CN111739800B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN111739800A (zh) | 2020-10-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110190116B (zh) | 一种高阈值电压常关型高电子迁移率晶体管及其制备方法 | |
| JP6999197B2 (ja) | 複合バリア層構造に基づくｉｉｉ族窒化物エンハンスメント型ｈｅｍｔ及びその製造方法 | |
| CN109004017B (zh) | 具有极化结纵向泄漏电流阻挡层结构的hemt器件及其制备方法 | |
| CN108305834B (zh) | 一种增强型氮化镓场效应器件的制备方法 | |
| CN102082176A (zh) | GaN增强型MISFET器件及其制备方法 | |
| CN110459595A (zh) | 一种增强型AlN/AlGaN/GaN HEMT器件及其制备方法 | |
| CN111900203A (zh) | 一种GaN基高空穴迁移率晶体管及其制备方法 | |
| CN113113469A (zh) | 一种高耐压双栅极横向hemt器件及其制备方法 | |
| CN111081763B (zh) | 一种场板下方具有蜂窝凹槽势垒层结构的常关型hemt器件及其制备方法 | |
| CN110429127B (zh) | 一种氮化镓晶体管结构及其制备方法 | |
| CN111739801B (zh) | 一种SOI基p-GaN增强型GaN功率开关器件的制备方法 | |
| CN113745331A (zh) | Iii族氮化物凹槽栅常关型p沟道hemt器件及其制作方法 | |
| CN112820648B (zh) | 一种氮化镓金属氧化物半导体晶体管及其制备方法 | |
| CN111739800B (zh) | 一种SOI基凹栅增强型GaN功率开关器件的制备方法 | |
| CN210897283U (zh) | 一种半导体器件 | |
| CN109742144B (zh) | 一种槽栅增强型mishemt器件及其制作方法 | |
| CN111933708A (zh) | 一种氮化镓mis-hemt钝化设计及其制备方法 | |
| CN116092935A (zh) | 一种AlGaN/GaN HEMT器件的制作方法 | |
| CN115376919A (zh) | 一种增强型GaN功率器件及其制备方法 | |
| CN102315261B (zh) | 半导体器件及其制造方法 | |
| CN114899227A (zh) | 一种增强型氮化镓基晶体管及其制备方法 | |
| CN114843337A (zh) | 双栅结构氮化镓高电子迁移率晶体管及其制作方法 | |
| CN114496788A (zh) | 一种p型沟道氮化镓晶体管及其制备方法 | |
| CN201829505U (zh) | 半导体器件 | |
| CN113410297B (zh) | MIS分裂栅GaN基高电子迁移率晶体管及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |