CN111463259A - 高电子迁移率场效应晶体管及其制备方法 - Google Patents

高电子迁移率场效应晶体管及其制备方法 Download PDF

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Abstract

本发明公开了高电子迁移率场效应晶体管及其制备方法。本发明提出了一种高电子迁移率场效应晶体管，包括：衬底；设置在衬底的一侧的沟道层；设置在沟道层远离衬底一侧的势垒层，势垒层和沟道层相接触的界面处形成有第一二维电子气，第一二维电子气形成在沟道层一侧，势垒层中具有凹槽，凹槽的底部和沟道层之间的距离不大于5nm；设置在势垒层远离沟道层一侧的钝化层，钝化层覆盖势垒层的朝向凹槽内部的侧壁，钝化层不覆盖凹槽的底部；设置在凹槽中的半导体层，半导体层和沟道层的界面处形成有第二二维电子气，第二二维电子气形成在半导体层一侧。由此，可以简便地实现高电子迁移率场效应晶体管的常关特性。

Description

高电子迁移率场效应晶体管及其制备方法
技术领域
本发明涉及半导体领域，具体地，涉及一种高电子迁移率场效应晶体管及其制备方法。
背景技术
随着科技水平的提高，以氮化镓(GaN)为代表的第三代半导体材料，因其禁带宽度大、临界击穿场强高、电子饱和漂移速率高和热导率高等优势，被广泛应用于制备高频、高温、大功率的电力电子器件，并被应用于移动通信、雷达基站和航空航天等高科技领域。例如，氮化镓(GaN)基的高电子迁移率场效应晶体管(HEMT)器件，由于AlGaN/GaN异质结会在异质结界面处形成浓度较高的二维电子气，使得氮化镓(GaN)基的高电子迁移率场效应晶体管(HEMT)器件具有反向阻断电压高、正向导通电阻低、工作频率高等特性，在大电流、低功耗、高压开关器件方面具有广泛应用。对于AlGaN/GaN器件而言，增强型(常关型)特性的高电子迁移率场效应晶体管(HEMT)器件比耗尽型(常开型)特性的高电子迁移率场效应晶体管(HEMT)器件的应用范围更广。
然而，目前的高电子迁移率场效应晶体管及其制作方法仍有待改进。
发明内容
本发明是基于发明人对于以下事实和问题的发现和认识作出的：
目前的氮化镓(GaN)基高电子迁移率场效应晶体管(HEMT)器件中，高的载流子浓度和电子迁移率虽然有助于提供非常低的串联电阻，但也使其表现出常开器件的特性，在实际电路应用中需要引入负压源使器件关断，存在安全隐患，同时增加电路的复杂性和成本。目前可以实现增强型(常关型)特性的高电子迁移率场效应晶体管(HEMT)的技术手段主要包括：(1)p-GaN栅极结构；(2)氟离子注入技术；(3)栅极凹槽刻蚀技术；(4)级联模式。然而：技术手段(1)中，在AlGaN/GaN异质结材料与栅极之间插入p型GaN层，通过p型GaN层拉高AlGaN势垒层的能带，从而耗尽二维电子气(2DEG)，实现增强型高电子迁移率场效应晶体管(HEMT)，但是受目前制成工艺所限，GaN中p型掺杂的激活率较低，无法完全耗尽沟道中的二维电子气(2DEG)，导致器件的阈值电压不够高；技术手段(2)中，利用CF4等离子体对栅极下方AlGaN势垒层进行处理，进入AlGaN势垒层的F会俘获电子形成负电性的F离子，对沟道中的二维电子气(2DEG)产生耗尽作用，实现增强型的高电子迁移率场效应晶体管(HEMT)，但是在AlGaN势垒层注入F离子，一方面会对AlGaN势垒层造成材料损伤，另一方面较薄的势垒层使得F离子的分布难以控制，且其距离沟道中二维电子气(2DEG)很近，会减小沟道中的电子浓度和迁移率；技术手段(3)中，利用槽栅结构实现增强型高电子迁移率场效应晶体管(HEMT)，凹槽刻蚀能够有效的耗尽栅极下方区域的二维电子气(2DEG)，提高阈值电压，但是凹槽刻蚀需要精确的控制刻蚀深度，以及需要降低等离子体处理引起的刻蚀损伤，工艺要求严格；技术手段(4)中，采用级联结构可以制备增强型的高电子迁移率场效应晶体管(HEMT)。然而采用级联结构实现增强型高电子迁移率场效应晶体管(HEMT)的拓扑结构复杂，需要三种器件，且受限于当前的技术，无法实现这三种器件在工艺层面上的片上集成，因此需要借助基板和金属导线对它们进行互连，会增加产品成本，并且会引入额外的内部寄生参数。
因此，如果能提出一种新的高电子迁移率场效应晶体管及其制备方法，可以简便地完全阻断2DEG的沟道层，不会对势垒层等造成损伤，操作简便，生产成本低，将能在很大程度上解决上述问题。
有鉴于此，在本发明的一个方面，本发明提出了一种高电子迁移率场效应晶体管。根据本发明的实施例，该高电子迁移率场效应晶体管包括：衬底；沟道层，所述沟道层设置在所述衬底的一侧；势垒层，所述势垒层设置在所述沟道层远离所述衬底的一侧，所述势垒层和所述沟道层相接触的界面处形成有第一二维电子气，所述第一二维电子气形成在所述沟道层一侧，所述势垒层中具有凹槽，所述凹槽的底部和所述沟道层之间的距离不大于5nm；钝化层，所述钝化层设置在所述势垒层远离所述沟道层的一侧，且所述钝化层覆盖所述势垒层的朝向所述凹槽内部的侧壁，所述钝化层不覆盖所述凹槽的底部；半导体层，所述半导体层设置在所述凹槽中，所述半导体层和所述沟道层的界面处形成有第二二维电子气，所述第二二维电子气形成在所述半导体层一侧。由此，该高电子迁移率场效应晶体管中，第一二维电子气形成的导电沟道可以被钝化层以及第二二维电子气阻断，可以较简便地实现常关特性，该高电子迁移率场效应晶体管的使用性能较好，可靠性和稳定性较高，并且该高电子迁移率场效应晶体管还具有以下优点的至少之一：(1)无需利用掺杂激活工艺，即可完全阻断二维电子气的沟道层，并且有利于提高器件的阈值电压；(2)刻蚀凹槽的精度要求较低，可以降低工艺难度；(3)无需利用离子注入工艺，即可耗尽导电沟道中的二维电子气，实现关断，可以避免离子注入对势垒层带来的损伤；(4)无需采用级联模式，可以在单个芯片上实现器件的常关特性，可以降低成本，避免引入额外的寄生参数等。
根据本发明的实施例，所述势垒层的禁带宽度大于所述沟道层的禁带宽度，所述半导体层的禁带宽度小于所述沟道层的禁带宽度。由此，势垒层与沟道层之间可以形成异质结结构，异质结界面处可以生成第一二维电子气，第一二维电子气可以形成在靠近沟道层一侧，半导体层与沟道层之间可以形成异质结结构，异质结界面处可以生成第二二维电子气，第二二维电子气可以形成在靠近半导体层一侧，可以较好的实现高电子迁移率场效应晶体管器件的常关特性，高电子迁移率场效应晶体管器件的可靠性和稳定性较高，使用性能较好。
根据本发明的实施例，形成所述势垒层的材料包括AlmGa(1-m)N晶体，其中，0.15≤m≤0.80，所述势垒层的厚度不小于30nm。由此，上述材料形成的势垒层可以与沟道层之间形成异质结结构，异质结界面处可以生成浓度较高的第一二维电子气，并且，势垒层的厚度在上述范围时，可以具有较好的性能，可以进一步提高高电子迁移率场效应晶体管器件的使用性能。
根据本发明的实施例，形成所述半导体层的材料包括InnGa(1-n)N晶体，其中，0＜n≤0.45。由此，该材料形成的半导体层可以和沟道层之间形成异质结结构，在异质结界面处可以生成浓度较高的第二二维电子气，可以进一步提高高电子迁移率场效应晶体管器件的使用性能。
根据本发明的实施例，所述半导体层的厚度不小于30nm。由此，半导体层的厚度在上述范围时，可以具有较好的性能，可以进一步提高高电子迁移率场效应晶体管器件的使用性能。
根据本发明的实施例，所述高电子迁移率场效应晶体管进一步包括：成核层，所述成核层设置在所述衬底的一侧；缓冲层，所述缓冲层设置在所述成核层远离所述衬底的一侧；所述沟道层形成在所述缓冲层远离所述成核层的一侧；栅极，所述栅极设置在所述半导体层远离所述沟道层的一侧，所述凹槽在所述衬底上的正投影不大于所述栅极在所述衬底上的正投影；源极和漏极，所述源极和所述漏极均设置在所述势垒层远离所述沟道层的一侧，且所述源极和所述漏极均和所述势垒层相接触。由此，成核层可以使衬底材料与缓冲层相匹配，缓冲层可以抑制高电子迁移率场效应晶体管器件的电流泄漏，可以提高高电子迁移率场效应晶体管器件的使用性能，栅极可以与半导体层形成较好的肖特基接触，源极和漏极可以直接与势垒层接触形成较好的欧姆接触，可以进一步提高高电子迁移率场效应晶体管器件的使用性能。
根据本发明的实施例，形成所述沟道层的材料包括氮化镓晶体；形成所述衬底的材料包括氮化镓、铝镓氮、铟镓氮、铝铟镓氮、磷化铟、砷化镓、碳化硅、金刚石、蓝宝石、锗、硅中的一种或多种；形成所述钝化层的材料包括二氧化硅、氮化硅中的一种或多种；形成所述栅极的材料包括镍、金、钯、铂中的一种或多种。由此，可以进一步提高高电子迁移率场效应晶体管器件的使用性能。
在本发明的另一方面，本发明提出了一种制备前面任一项所述的高电子迁移率场效应晶体管的方法。根据本发明的实施例，该方法包括：提供衬底；在所述衬底的一侧形成沟道层；在所述沟道层远离所述衬底的一侧形成势垒层，所述势垒层和所述沟道层相接触的界面处形成有第一二维电子气，所述第一二维电子气形成在所述沟道层一侧，在所述势垒层中形成凹槽，所述凹槽的底部和所述沟道层之间的距离不大于5nm；在所述势垒层远离所述沟道层的一侧形成钝化层，所述钝化层覆盖所述势垒层的朝向所述凹槽内部的侧壁，所述钝化层不覆盖所述凹槽的底部；在所述凹槽中形成半导体层，所述半导体层和所述沟道层的界面处形成有第二二维电子气，所述第二二维电子气形成在所述半导体层一侧。由此，该方法中第一二维电子气形成的导电沟道可以被钝化层以及第二二维电子气阻断，可以简便地制备出具有常关特性的高电子迁移率场效应晶体管，该方法制备的高电子迁移率场效应晶体管器件的使用性能较好，可靠性和稳定性较高，并且，利用该方法制备高电子迁移率场效应晶体管还具有以下优点的至少之一：(1)无需利用掺杂激活工艺，即可完全阻断二维电子气的沟道层，并且有利于提高器件的阈值电压；(2)刻蚀凹槽的精度要求较低，可以降低工艺难度；(3)无需利用离子注入工艺，即可耗尽导电沟道中的二维电子气，实现关断，可以避免离子注入对势垒层带来的损伤；(4)无需采用级联模式，可以在单个芯片上实现器件的常关特性，可以降低成本，避免引入额外的寄生参数等。
根据本发明的实施例，形成所述势垒层进一步包括：在所述沟道层远离所述衬底的一侧生长AlmGa(1-m)N晶体材料，其中，0.15≤m≤0.80，以便形成势垒层预制体；在所述势垒层预制体远离所述沟道层的一侧的部分表面设置第一掩膜；对未被所述第一掩膜覆盖的所述势垒层预制体进行第一干法刻蚀处理，以便形成所述凹槽，其中，所述第一干法刻蚀处理的刻蚀深度和所述势垒层预制体的厚度之差不大于5nm；去除所述第一掩膜，形成所述势垒层。由此，可以较简便的形成势垒层，有利于制备出性能较好的高电子迁移率场效应晶体管器件。
根据本发明的实施例，形成所述钝化层进一步包括：在所述势垒层远离所述沟道层的一侧沉积钝化层材料，以便形成钝化层预制体；在所述钝化层预制体的表面设置第二掩膜，所述第二掩膜覆盖除所述凹槽的底部之外的区域；对未被所述第二掩膜覆盖的所述钝化层预制体进行第二干法刻蚀处理，以便形成所述钝化层，所述钝化层覆盖所述势垒层远离所述沟道层一侧的表面，并覆盖所述势垒层的朝向所述凹槽内部的侧壁；去除所述第二掩膜。由此，可以较简便的生成钝化层，可以进一步提高制备的高电子迁移率场效应晶体管器件的使用性能。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1显示了根据本发明一个实施例的高电子迁移率场效应晶体管的结构示意图；
图2显示了根据本发明另一个实施例的高电子迁移率场效应晶体管的结构示意图；
图3显示了根据本发明一个实施例的制备高电子迁移率场效应晶体管的方法流程图；
图4显示了根据本发明另一个实施例的制备高电子迁移率场效应晶体管的方法流程图；
图5显示了根据本发明又一个实施例的制备高电子迁移率场效应晶体管的方法流程图；以及
图6显示了根据本发明又一个实施例的制备高电子迁移率场效应晶体管的方法流程图。
附图标记说明：
100：衬底；110：成核层；120：缓冲层；200：沟道层；210：第一二维电子气；220：第二二维电子气；300：势垒层；301：凹槽；400：钝化层；500：半导体层；600：栅极；700：源极；800：漏极；1000：高电子迁移率场效应晶体管。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
在本发明的一个方面，本发明提出了一种高电子迁移率场效应晶体管。根据本发明的实施例，参考图1，该高电子迁移率场效应晶体管1000可以包括：衬底100、沟道层200、势垒层300、钝化层400以及半导体层500。其中，沟道层200设置在衬底100的一侧；势垒层300设置在沟道层200远离衬底100的一侧，势垒层300和沟道层200相接触的界面处形成有第一二维电子气210，第一二维电子气210形成在沟道层200一侧，势垒层300中具有凹槽(图中未标出)，凹槽的底部和沟道层200之间的距离不大于5nm，即凹槽的深度h和势垒层300的厚度d之差不大于5nm(例如参考图1中所示出的，凹槽的底部和沟道层200之间的距离为0，即凹槽的深度h和势垒层300的厚度d相等)；钝化层400设置在势垒层300远离沟道层200的一侧，且钝化层400覆盖势垒层300的朝向凹槽内部的侧壁，钝化层400不覆盖凹槽的底部；半导体层500设置在凹槽中，半导体层500和沟道层200的界面处形成有第二二维电子气220，第二二维电子气220形成在半导体层500一侧。由此，第一二维电子气210形成的导电沟道可以被钝化层400以及第二二维电子气220阻断，可以较简便地实现该高电子迁移率场效应晶体管1000器件的常关特性，该高电子迁移率场效应晶体管1000器件的使用性能较好，并且该高电子迁移率场效应晶体管1000器件还具有以下优点的至少之一：(1)无需利用掺杂激活工艺，即可完全阻断二维电子气的沟道层，并且有利于提高器件的阈值电压；(2)刻蚀凹槽的精度要求较低，可以降低工艺难度；(3)无需利用离子注入工艺，即可耗尽导电沟道中的二维电子气，实现关断，可以避免离子注入对势垒层带来的损伤；(4)无需采用级联模式，可以在单个芯片上实现器件的常关特性，可以降低成本，避免引入额外的寄生参数等。
根据本发明的实施例，势垒层、沟道层和半导体层的材料不受特别限制，只要势垒层的禁带宽度大于沟道层的禁带宽度，半导体层的禁带宽度小于沟道层的禁带宽度即可。由此，势垒层与沟道层之间可以形成异质结结构，异质结界面处可以生成第一二维电子气，第一二维电子气可以形成在靠近沟道层一侧，半导体层与沟道层之间可以形成异质结结构，异质结界面处可以生成第二二维电子气，第二二维电子气可以形成在靠近半导体层一侧，可以较好的实现高电子迁移率场效应晶体管器件的常关特性，高电子迁移率场效应晶体管器件的可靠性和稳定性较高，使用性能较好。
根据本发明的实施例，形成衬底100的材料不受特别限制，本领域技术人员可以根据实际情况进行选择。例如，根据本发明的实施例，形成衬底100的材料可以包括氮化镓、铝镓氮、铟镓氮、铝铟镓氮、磷化铟、砷化镓、碳化硅、金刚石、蓝宝石、锗、硅中的一种或多种。由此，该材料形成的衬底100可以具有较好的使用性能。
具体的，形成沟道层200的材料不受特别限制，本领域技术人员可以根据需要进行选择。例如，形成沟道层200的材料可以包括氮化镓晶体，具体的，可以为非故意掺杂的氮化镓晶体。由此，沟道层200由该材料形成时，可以使该高电子迁移率场效应晶体管1000器件的耐压性能提高，可以在较高的温度下工作，并且，该材料形成的沟道层200可以与后续形成的势垒层300之间较好地形成异质结结构，异质结界面处可以生成具有较高电子浓度和电子迁移率的二维电子气导电沟道，导通电阻较低，可以进一步提高高电子迁移率场效应晶体管1000器件的使用性能。
根据本发明的实施例，参考图2，高电子迁移率场效应晶体管1000还可以进一步包括：成核层110以及缓冲层120，其中，成核层110设置在衬底100的一侧，缓冲层120设置在成核层110远离衬底100的一侧，沟道层200形成在缓冲层120远离成核层110的一侧。由此，成核层110可以使衬底100材料与缓冲层120相匹配。根据本发明的实施例，形成缓冲层120的材料可以与形成沟道层200的材料相同，具体的，形成缓冲层120的材料可以包括高阻性能的半绝缘薄膜，例如，形成缓冲层120的材料可以包括氮化镓，可以通过对氮化镓掺杂碳或铁以实现高阻性能。由此，该材料形成的缓冲层120可以抑制该高电子迁移率场效应晶体管1000的电流泄漏，提高高电子迁移率场效应晶体管1000器件的使用性能。
根据本发明的实施例，势垒层300的禁带宽度可以大于沟道层200的禁带宽度。由此，势垒层300与沟道层200之间可以形成异质结结构，在异质结界面处可以形成浓度较高的第一二维电子气210，并且第一二维电子气210可以形成在靠近禁带宽度较小的沟道层200一侧，可以进一步提高高电子迁移率场效应晶体管1000器件的使用性能。
根据本发明的实施例，形成势垒层300的材料不受特别限制，本领域技术人员可以根据需要进行选择。具体的，形成势垒层300的材料可以包括AlmGa(1-m)N晶体，其中，0.15≤m≤0.80，具体的，m可以为0.2，可以为0.3，可以为0.4，可以为0.5，可以为0.6，可以为0.7等。由此，由该材料形成的势垒层300与沟道层200之间可以形成异质结结构，在异质结界面处可以形成浓度较高的第一二维电子气210，并且第一二维电子气210可以形成在靠近禁带宽度较小的沟道层200一侧，可以进一步提高高电子迁移率场效应晶体管1000器件的使用性能。具体的，势垒层300的厚度可以不小于30nm，例如，可以为35nm，可以为40nm，可以为45nm等。由此，当势垒层300的厚度在上述范围时，可以具有较好的性能，可以进一步提高高电子迁移率场效应晶体管1000器件的使用性能。
根据本发明的实施例，形成钝化层400的材料不受特别限制，本领域技术人员可以根据需要进行选择。具体的，形成钝化层400的材料可以包括二氧化硅、氮化硅中的一种或多种。由此，该材料形成的钝化层400可以改善器件的表面态，并且可以隔离势垒层300与半导体层500，防止势垒层300和半导体层500之间相互影响，形成二维电子气，产生漏电流等不良问题，并且，钝化层400可以与第二二维电子气220一起将第一二维电子气210隔断。
根据本发明的实施例，半导体层500的禁带宽度可以小于沟道层200的禁带宽度。由此，半导体层500可以与沟道层200之间可以形成异质结结构，在异质结界面处可以形成浓度较高的第二二维电子气220，并且第二二维电子气220形成在靠近禁带宽度较小的半导体层500一侧，第二二维电子气220可以使与半导体层500相对应的沟道层200的一侧(即凹槽下方的区域)产生诱导极化的空穴，由此，可以令凹槽下方区域中的第一二维电子气210被耗尽，可以进一步阻断第一二维电子气210形成的导电沟道，可以简便地实现高电子迁移率场效应晶体管1000器件的常关特性，可以进一步提高高电子迁移率场效应晶体管1000器件的使用性能。
根据本发明的实施例，形成半导体层500的材料不受特别限制，本领域技术人员可以根据需要进行选择。具体的，形成半导体层500的材料可以包括InnGa(1-n)N晶体，其中，0＜n≤0.45，具体的，n可以为0.1，可以为0.2，可以为0.3，可以为0.4等。由此，该材料形成的半导体层500可以进一步提高异质结界面处的第二二维电子气220的浓度，提高电子迁移率，可以进一步提高高电子迁移率场效应晶体管1000器件的使用性能。具体的，半导体层500的厚度可以不小于30nm，例如，可以为35nm，可以为40nm，可以为45nm等。由此，当半导体层500的厚度在上述范围时，可以进一步提高高电子迁移率场效应晶体管1000器件的使用性能。
根据本发明的实施例，参考图2，该高电子迁移率场效应晶体管1000还可以进一步包括：栅极600、源极700以及漏极800，其中，栅极600设置在半导体层500远离沟道层200的一侧，凹槽在衬底100上的正投影不大于栅极600在衬底100上的正投影，源极700和漏极800均设置在势垒层300远离沟道层200的一侧，源极700和漏极800均和势垒层300相接触。由此，栅极600可以与半导体层500形成较好的肖特基接触，源极700和漏极800可以直接与势垒层300接触形成较好的欧姆接触，可以进一步提高高电子迁移率场效应晶体管1000器件的使用性能。具体的，形成栅极600的材料可以包括镍、金、钯、铂中的一种或多种。由此，该材料形成的栅极600可以与半导体层500形成较好的肖特基接触，可以进一步提高高电子迁移率场效应晶体管1000器件的使用性能。具体的，形成源极700和漏极800的材料可以包括钛、铝、镍、金、钽中的一种或多种。由此，该材料形成的源极700和漏极800可以直接与势垒层300接触形成较好的欧姆接触，可以进一步提高高电子迁移率场效应晶体管1000器件的使用性能。
综上所述，根据本发明实施例的高电子迁移率场效应晶体管1000，第一二维电子气210形成的导电沟道可以被钝化层400以及第二二维电子气220阻断，可以较简便地实现该高电子迁移率场效应晶体管1000器件的常关特性，高电子迁移率场效应晶体管1000器件的使用性能较好，可靠性和稳定性较高，并且，该高电子迁移率场效应晶体管1000工作时，当给栅极600施加外加电压时，第二二维电子气220可以被耗尽，栅极600下方对应的沟道层200的一侧产生的诱导极化空穴也随之消失，第一二维电子气210构成的导电沟道可以重新导通，该高电子迁移率场效应晶体管1000器件的使用性能较好。
在本发明的另一方面，本发明提出了一种制备前面所述的高电子迁移率场效应晶体管的方法。根据本发明的实施例，参考图3和图4，该方法包括：
S100：提供衬底
该步骤中，提供衬底。根据本发明的实施例，参考图4中的(a)，形成衬底100的材料不受特别限制，例如，形成衬底100的材料可以包括氮化镓、铝镓氮、铟镓氮、铝铟镓氮、磷化铟、砷化镓、碳化硅、金刚石、蓝宝石、锗、硅中的一种或多种。由此，该材料形成的衬底100可以具有较好的使用性能，可以提高高电子迁移率场效应晶体管的使用性能。
根据本发明的实施例，为了进一步提高所制备的高电子迁移率场效应晶体管的使用性能，在提供衬底100之后，该方法还可以进一步包括：在衬底100的一侧设置成核层(图中未示出)，并在成核层远离衬底100的一侧设置缓冲层(图中未示出)。由此，可以进一步提高高电子迁移率场效应晶体管器件的使用性能。
S200：在衬底的一侧形成沟道层
该步骤中，在衬底的一侧形成沟道层。根据本发明的实施例，参考图4中的(b)，在衬底100的一侧形成沟道层200。具体的，形成沟道层200的材料不受特别限制，例如，形成沟道层200的材料可以包括氮化镓晶体。由此，沟道层200由该材料形成时，可以使高电子迁移率场效应晶体管1000器件的耐压性能提高，可以在较高的温度下工作，并且，该材料形成的沟道层200可以与后续形成的势垒层300之间较好地形成异质结结构，异质结界面处可以生成具有较高电子浓度和电子迁移率的二维电子气导电沟道，导通电阻较低，可以进一步提高高电子迁移率场效应晶体管器件的使用性能。
S300：在沟道层远离衬底的一侧形成势垒层，在势垒层中形成凹槽
该步骤中，在沟道层远离衬底的一侧形成势垒层，在势垒层中形成凹槽。根据本发明的实施例，参考图4中的(c)，在沟道层200远离衬底100的一侧形成势垒层300，并在势垒层300中形成凹槽301。具体的，在沟道层200远离衬底100的一侧形成势垒层300，势垒层300和沟道层200相接触的界面处形成有第一二维电子气210，第一二维电子气210形成在沟道层200一侧，在势垒层300中形成凹槽301，凹槽301的底部和沟道层200之间的距离不大于5nm，即凹槽301的深度h和势垒层300的厚度d之差不大于5nm。由此，形成凹槽301的工艺也较简单，可以进一步提高高电子迁移率场效应晶体管的使用性能。具体的，凹槽301的底部和沟道层200之间的距离不大于5nm，例如可以为3nm，可以为1nm，可以为0，即凹槽301的深度h和势垒层300的厚度相等，由此，后续在该凹槽301中形成半导体层500时，半导体层500和沟道层200之间可以较好地形成第二二维电子气，并且该凹槽301的刻蚀工艺较为简单，刻蚀精确度要求较低，便于操作。
具体的，势垒层300的禁带宽度可以大于沟道层200的禁带宽度，由此，第一二维电子气210可以较好的形成在靠近禁带宽度较小的沟道层200一侧。具体的，形成势垒层300的材料可以包括AlmGa(1-m)N晶体，其中，0.15≤m≤0.80。由此，由该材料形成的势垒层300可以进一步提高高电子迁移率场效应晶体管1000的使用性能。具体的，势垒层300的厚度d可以不小于30nm，例如，可以为35nm，可以为40nm，可以为45nm等。由此，当势垒层300的厚度d在上述范围时，可以进一步提高高电子迁移率场效应晶体管器件的使用性能。具体的，参考图5，形成势垒层可以进一步包括：
S301：形成势垒层预制体
该步骤中，可以在沟道层远离衬底的一侧生长AlmGa(1-m)N晶体材料，其中，0.15≤m≤0.80，以便形成势垒层预制体。
S302：设置第一掩膜
该步骤中，可以在势垒层预制体远离沟道层的一侧的部分表面设置第一掩膜。具体的，形成第一掩膜的材料可以包括二氧化硅或氮化硅。
S303：对未被第一掩膜覆盖的势垒层预制体进行第一干法刻蚀处理，形成凹槽
该步骤中，可以对未被第一掩膜覆盖的势垒层预制体进行第一干法刻蚀处理，例如，可以利用感应耦合等离子体刻蚀(ICP)、反应离子刻蚀(RIE)、电子回旋共振等离子体刻蚀(ECR)，或离子束刻蚀(IBE)等方法对未被第一掩膜覆盖的势垒层预制体进行刻蚀，以便形成凹槽，其中，第一干法刻蚀处理的刻蚀深度和势垒层预制体的厚度之差不大于5nm。由此，形成凹槽时的刻蚀精度要求较低，可以降低工艺难度，有利于较好的制备出性能较好的高电子迁移率场效应晶体管器件。
S304：去除第一掩膜，形成势垒层
在该步骤中，去除第一掩模，形成具有凹槽的势垒层。由此，可以较简便的形成势垒层，有利于制备出性能较好的高电子迁移率场效应晶体管器件。
根据本发明的实施例，形成势垒层之后，该方法还可以进一步包括：在势垒层远离沟道层一侧的表面上制备源极以及漏极。具体的，可以利用电子束蒸发技术或磁控溅射技术中的至少一种，在源极和漏极对应区域分别沉积金属材料，以便形成源极和漏极，对源极和漏极再进行退火处理，以便形成源漏欧姆接触。具体的，形成源极和漏极的材料可以包括钛、铝、镍、金、钽中的一种或多种。由此，可以进一步提高制备的高电子迁移率场效应晶体管器件的使用性能。
S400：在势垒层远离沟道层一侧形成钝化层
该步骤中，在势垒层远离沟道层一侧形成钝化层。根据本发明的实施例，参考图4中的(d)，在势垒层300远离沟道层200的一侧形成钝化层400，钝化层400覆盖势垒层300的朝向凹槽301内部的侧壁，钝化层400不覆盖凹槽301的底部。由此，钝化层400可以较好的改善器件的表面态，并且可以隔离势垒层300与后续在凹槽301中形成的半导体层500，防止势垒层300和后续在凹槽301中形成的半导体层500之间相互影响，形成二维电子气，产生漏电流等不良问题，并且，钝化层400可以与第二二维电子气220一起将第一二维电子气210隔断。具体的，形成钝化层400的材料可以包括二氧化硅、氮化硅中的一种或多种。由此，该材料形成的钝化层400可以进一步改善器件的表面态，隔离势垒层300和后续在凹槽301中形成的半导体层500，提高制备的高电子迁移率场效应晶体管器件的使用性能。具体的，参考图6，形成钝化层可以进一步包括：
S401：形成钝化层预制体
在该步骤中，可以在势垒层远离沟道层的一侧沉积钝化层材料，以便形成钝化层预制体。具体的，可以利用金属有机化合物化学气相沉淀法(MOCVD)或等离子体增强化学气相沉积法(PECVD)在势垒层远离沟道层的一侧(即源极和漏极之间的区域中)生长一层钝化层。由此，可以较简便的生成钝化层，可以进一步提高制备的高电子迁移率场效应晶体管器件的使用性能。
S402：设置第二掩膜，第二掩膜覆盖除凹槽的底部之外的区域
在该步骤中，可以在钝化层预制体的表面设置第二掩膜，第二掩膜覆盖除凹槽的底部之外的区域。具体的，形成第二掩膜的材料可以包括二氧化硅或氮化硅。
S403：对未被第二掩膜覆盖的钝化层预制体进行第二干法刻蚀处理，形成钝化层
在该步骤中，对未被第二掩膜覆盖的钝化层预制体进行第二干法刻蚀处理，形成钝化层。具体的，可以对未被第二掩膜覆盖的钝化层预制体进行第二干法刻蚀处理，例如，可以利用感应耦合等离子体刻蚀(ICP)、反应离子刻蚀(RIE)、电子回旋共振等离子体刻蚀(ECR)，或离子束刻蚀(IBE)等方法对未被第二掩膜覆盖的钝化层预制体进行刻蚀，以便形成钝化层，钝化层覆盖势垒层远离沟道层一侧的表面，并覆盖势垒层的朝向凹槽内部的侧壁。由此，可以较简便的形成钝化层，可以进一步提高制备的高电子迁移率场效应晶体管器件的使用性能。
S404：去除第二掩膜
在该步骤中，去除第二掩模。由此，可以较简便的形成钝化层，钝化层可以较好的覆盖势垒层远离沟道层一侧的表面，并覆盖势垒层的朝向凹槽内部的侧壁，较好的改善器件的表面态，并且可以隔离势垒层300与后续在凹槽301中形成的半导体层500，防止势垒层300和后续在凹槽301中形成的半导体层500之间相互影响，形成二维电子气，产生漏电流等不良问题，并且，钝化层400可以与第二二维电子气220一起将第一二维电子气210隔断，可以进一步提高制备的高电子迁移率场效应晶体管器件的使用性能。
S500：在凹槽中形成半导体层
该步骤中，在凹槽中形成半导体层。根据本发明的实施例，参考图4中的(e)，在凹槽301中形成半导体层500，半导体层500和沟道层200的界面处形成有第二二维电子气220，第二二维电子气220形成在半导体层500一侧。由此，第二二维电子气220可以使与半导体层500相对应的沟道层200的一侧(即凹槽301下方的区域)产生诱导极化的空穴，由此，可以令凹槽301下方区域中的第一二维电子气210被耗尽，可以进一步阻断第一二维电子气210形成的导电沟道，可以简便地制备出常关特性的高电子迁移率场效应晶体管器件，可以进一步提高高电子迁移率场效应晶体管器件的使用性能。具体的，可以利用金属有机化合物化学气相沉淀法(MOCVD)在凹槽301中沉积半导体材料，形成半导体层500。由此，可以较简便的形成半导体层500。具体的，形成半导体层500的材料可以包括InnGa(1-n)N晶体，其中，0＜n≤0.45。由此，该材料形成的半导体层500的禁带宽度可以小于沟道层200的禁带宽度，半导体层500与沟道层200之间的异质结界面处可以形成浓度较高以及电子迁移率较高的第二二维电子气220，并且第二二维电子气220形成在靠近禁带宽度较小的半导体层500一侧，第二二维电子气220可以使与半导体层500相对应的沟道层200的一侧(即凹槽下方的区域)产生诱导极化的空穴，由此，可以令凹槽下方区域中的第一二维电子气210被耗尽，可以进一步阻断第一二维电子气210形成的导电沟道，可以简便地制备出常关特性的高电子迁移率场效应晶体管器件，可以进一步提高制备的高电子迁移率场效应晶体管器件的使用性能。具体的，半导体层500的厚度可以不小于30nm，例如，可以为35nm，可以为40nm，可以为45nm等。由此，当半导体层500的厚度在上述范围时，可以进一步提高高电子迁移率场效应晶体管器件的使用性能。
根据本发明的实施例，在凹槽301中形成半导体层500之后，该方法还可以进一步包括：利用光刻工艺，在半导体层500远离沟道层200一侧刻蚀栅极窗口，在栅极窗口中制备栅极。具体的，可以利用电子束蒸发技术或磁控溅射技术在栅极窗口中沉积金属材料形成栅极600。由此，栅极600可以和半导体层500形成肖特基接触。具体的，形成栅极600的材料可以包括镍、金、钯、铂中的一种或多种。由此，该材料形成的栅极600可以与半导体层500形成较好的肖特基接触，可以进一步提高制备的高电子迁移率场效应晶体管器件的使用性能。
综上所述，该方法通过利用势垒层和沟道层相接触的界面处形成有第一二维电子气，第一二维电子气形成在沟道层一侧，在势垒层中形成凹槽，令凹槽的深度和势垒层的厚度之差不大于5nm，以及在势垒层远离沟道层的一侧形成钝化层，令钝化层覆盖势垒层的朝向凹槽内部的侧壁，钝化层不覆盖凹槽的底部，再在凹槽中形成半导体层，半导体层和沟道层的界面处形成有第二二维电子气，第二二维电子气形成在半导体层一侧，该方法中第一二维电子气形成的导电沟道可以被钝化层以及第二二维电子气阻断，可以简便地制备出具有常关特性的高电子迁移率场效应晶体管，该方法制备的高电子迁移率场效应晶体管器件的使用性能较好，可靠性和稳定性较高。
在本说明书的描述中，术语“上”、“底部”、“一侧”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明而不是要求本发明必须以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本说明书的描述中，参考术语“一个实施例”、“另一个实施例”等的描述意指结合该实施例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (10)

1.一种高电子迁移率场效应晶体管，其特征在于，包括：
衬底；
沟道层，所述沟道层设置在所述衬底的一侧；
势垒层，所述势垒层设置在所述沟道层远离所述衬底的一侧，所述势垒层和所述沟道层相接触的界面处形成有第一二维电子气，所述第一二维电子气形成在所述沟道层一侧，所述势垒层中具有凹槽，所述凹槽的底部和所述沟道层之间的距离不大于5nm；
钝化层，所述钝化层设置在所述势垒层远离所述沟道层的一侧，且所述钝化层覆盖所述势垒层的朝向所述凹槽内部的侧壁，所述钝化层不覆盖所述凹槽的底部；
半导体层，所述半导体层设置在所述凹槽中，所述半导体层和所述沟道层的界面处形成有第二二维电子气，所述第二二维电子气形成在所述半导体层一侧。
2.根据权利要求1所述的高电子迁移率场效应晶体管，其特征在于，所述势垒层的禁带宽度大于所述沟道层的禁带宽度，所述半导体层的禁带宽度小于所述沟道层的禁带宽度。
3.根据权利要求1所述的高电子迁移率场效应晶体管，其特征在于，形成所述势垒层的材料包括AlmGa(1-m)N晶体，其中，0.15≤m≤0.80，所述势垒层的厚度不小于30nm。
4.根据权利要求1所述的高电子迁移率场效应晶体管，其特征在于，形成所述半导体层的材料包括InnGa(1-n)N晶体，其中，0＜n≤0.45。
5.根据权利要求1所述的高电子迁移率场效应晶体管，其特征在于，所述半导体层的厚度不小于30nm。
6.根据权利要求1所述的高电子迁移率场效应晶体管，其特征在于，进一步包括：
成核层，所述成核层设置在所述衬底的一侧；
缓冲层，所述缓冲层设置在所述成核层远离所述衬底的一侧；
所述沟道层形成在所述缓冲层远离所述成核层的一侧；
栅极，所述栅极设置在所述半导体层远离所述沟道层的一侧，所述凹槽在所述衬底上的正投影不大于所述栅极在所述衬底上的正投影；
源极和漏极，所述源极和所述漏极均设置在所述势垒层远离所述沟道层的一侧，且所述源极和所述漏极均和所述势垒层相接触。
7.根据权利要求6所述的高电子迁移率场效应晶体管，其特征在于，
形成所述沟道层的材料包括氮化镓晶体；
形成所述衬底的材料包括氮化镓、铝镓氮、铟镓氮、铝铟镓氮、磷化铟、砷化镓、碳化硅、金刚石、蓝宝石、锗、硅中的一种或多种；
形成所述钝化层的材料包括二氧化硅、氮化硅中的一种或多种；
形成所述栅极的材料包括镍、金、钯、铂中的一种或多种。
8.一种制备权利要求1-7任一项所述的高电子迁移率场效应晶体管的方法，其特征在于，包括：
提供衬底；
在所述衬底的一侧形成沟道层；
在所述沟道层远离所述衬底的一侧形成势垒层，所述势垒层和所述沟道层相接触的界面处形成有第一二维电子气，所述第一二维电子气形成在所述沟道层一侧，在所述势垒层中形成凹槽，所述凹槽的底部和所述沟道层之间的距离不大于5nm；
在所述势垒层远离所述沟道层的一侧形成钝化层，所述钝化层覆盖所述势垒层的朝向所述凹槽内部的侧壁，所述钝化层不覆盖所述凹槽的底部；
在所述凹槽中形成半导体层，所述半导体层和所述沟道层的界面处形成有第二二维电子气，所述第二二维电子气形成在所述半导体层一侧。
9.根据权利要求8所述的方法，其特征在于，形成所述势垒层进一步包括：
在所述沟道层远离所述衬底的一侧生长AlmGa(1-m)N晶体材料，其中，0.15≤m≤0.80，以便形成势垒层预制体；
在所述势垒层预制体远离所述沟道层的一侧的部分表面设置第一掩膜；
对未被所述第一掩膜覆盖的所述势垒层预制体进行第一干法刻蚀处理，以便形成所述凹槽，其中，所述第一干法刻蚀处理的刻蚀深度和所述势垒层预制体的厚度之差不大于5nm；
去除所述第一掩膜，形成所述势垒层。
10.根据权利要求8所述的方法，其特征在于，形成所述钝化层进一步包括：
在所述势垒层远离所述沟道层的一侧沉积钝化层材料，以便形成钝化层预制体；
在所述钝化层预制体的表面设置第二掩膜，所述第二掩膜覆盖除所述凹槽的底部之外的区域；
对未被所述第二掩膜覆盖的所述钝化层预制体进行第二干法刻蚀处理，以便形成所述钝化层，所述钝化层覆盖所述势垒层远离所述沟道层一侧的表面，并覆盖所述势垒层的朝向所述凹槽内部的侧壁；
去除所述第二掩膜。
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