CN104241350A - 用于常关化合物半导体晶体管的栅极堆叠 - Google Patents

用于常关化合物半导体晶体管的栅极堆叠 Download PDF

Info

Publication number
CN104241350A
CN104241350A CN201410270020.0A CN201410270020A CN104241350A CN 104241350 A CN104241350 A CN 104241350A CN 201410270020 A CN201410270020 A CN 201410270020A CN 104241350 A CN104241350 A CN 104241350A
Authority
CN
China
Prior art keywords
gate stack
gan
heterostructure bulk
charge carrier
carrier gas
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410270020.0A
Other languages
English (en)
Other versions
CN104241350B (zh
Inventor
G·库拉托拉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Publication of CN104241350A publication Critical patent/CN104241350A/zh
Application granted granted Critical
Publication of CN104241350B publication Critical patent/CN104241350B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/432—Heterojunction gate for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本公开的实施例涉及一种用于常关化合物半导体晶体管的栅极堆叠。常关化合物半导体晶体管包括异质结构体和在异质结构体上的栅极堆叠。异质结构体包括源极、与源极间隔开的漏极和用于连接源极和漏极的沟道。沟道包括由于压电效应在异质结构体中出现的第一极性的第一二维电荷载流子气。栅极堆叠控制栅极堆叠下方的异质结构体区域中的沟道。栅极堆叠包括至少一种III族氮化物材料，该材料由于压电效应在栅极堆叠中或在栅极堆叠下方的异质结构体中产生与第一极性相反的第二极性的第二二维电荷载流子气。第二二维电荷载流子气使第一二维电荷载流子气中的极化电荷反向平衡，从而沟道在栅极堆叠下方被破坏。

Description

用于常关化合物半导体晶体管的栅极堆叠
技术领域
本申请涉及化合物半导体晶体管，并且更特别地涉及常关的基于III族氮化物(III-nitride)的晶体管。
背景技术
常规HEMT(高电子迁移率晶体管)典型地以GaN技术制作,并且通常表征为负阈值电压。也就是，即使在不向栅极电极施加任何电压以开启晶体管的情况下，电流也在器件的源极端子和漏极端子之间流动。实际上，在GaN技术中，经由源极端子和漏极端子之间的应变和极化效应，在不向栅极电极施加任何电压的情况下，自动创建薄沟道(反型层)。这样，该器件通常称为常开。
HEMT的常开特征是GaN技术的内在特性，并且将GaN技术的应用范围限制为其中电源可用于生成关闭GaN器件所需的负电压的那些应用。而且，常开特征使驱动GaN晶体管所需的电路的设计复杂化。
已经试图制造常关GaN HEMT，即具有正阈值电压的GaN晶体管。例如，可以在栅极电极下方形成较厚(典型地为100nm或更大)的p型掺杂GaN材料。该厚的p型GaN层使栅极电极下方的反型层耗尽，使阈值电压偏移到正值。p型GaN层必需足够厚以创建垂直电场，其使自然出现的反型沟道耗尽并使反型沟道分布在势垒层下方，势垒层典型地为AlGaN层。此外，由施加到栅极电极的电压生成的垂直电场允许反型层的开关调制。
然而，与常规硅技术不同，诸如GaN的大带隙材料的掺杂并不是微不足道的。实际上，薄p型掺杂GaN层的制造需要非常复杂化的处理。而且，由于GaN层的非均匀掺杂，并且特别是由于露出GaN表面处p型掺杂剂元素的表面积累，会引起阈值电压不稳定性。此外，可以由器件耐受的最大栅极电压受pn结在栅极电极下方的存在所限制。一旦达到pn结的内建电压，大且可能有害的栅极泄漏就直接从栅极接触向源极电极和漏极电极流动。在栅极电极下方使用厚p型掺杂GaN层也限制器件的跨导，因为栅极电极进一步与反型沟道间隔开与p型GaN层的厚度对应的距离。p型掺杂GaN层产生约1V的阈值电压。
发明内容
根据常关化合物半导体晶体管的一个实施例，常关晶体管包括异质结构体和在异质结构体上的栅极堆叠。异质结构体包括源极、与源极间隔开的漏极以及用于连接源极和漏极的沟道。沟道包括由于压电效应在异质结构体中产生的第一极性的第一二维电荷载流子气。栅极堆叠控制异质结构体区域中的在栅极堆叠下方的沟道。栅极堆叠包括至少一种III族氮化物材料，其由于压电效应在栅极堆叠下方的异质结构体中或在栅极堆叠中产生与第一极性相反的第二极性的第二二维电荷载流子气。第二二维电荷载流子气使第一二维电荷载流子气中的极化电荷反向平衡，从而沟道在栅极堆叠下方被破坏，使晶体管呈现常关。
根据制造常关化合物半导体晶体管的方法的一个实施例，该方法包括：形成异质结构体，该异质结构体包括源极、与源极间隔开的漏极和用于连接源极和漏极的沟道，该沟道包括由于压电效应在异质结构体中产生的第一极性的第一二维电荷载流子气；以及在异质结构体上形成栅极堆叠，用于控制在栅极堆叠下方的异质结构体区域中的沟道，栅极堆叠包括至少一种III族氮化物材料，其由于压电效应在栅极堆叠中或在栅极堆叠下方的异质结构体中产生与第一极性相反的第二极性的第二二维电荷载流子气，第二二维电荷载流子气使第一二维电荷载流子气中的极化电荷反向平衡，从而沟道在栅极堆叠下方被破坏。
通过阅读下面的详细描述并且通过查看附图，本领域技术人员将认识到附加特征和优势。
附图说明
附图中的组件不一定按比例绘制，相反强调的是图示本发明的原理。此外，在附图中，类似的参考标号标示对应的部分。在附图中：
图1图示了常关化合物半导体晶体管的一个实施例的局部截面图；
图2图示了常关化合物半导体晶体管的另一实施例的局部截面图；
图3图示了常关化合物半导体晶体管的又一实施例的局部截面图；
图4图示了常关化合物半导体晶体管的又一实施例的局部截面图；
图5A至图5E图示了根据一个实施例的制造常关化合物半导体晶体管的方法的不同阶段期间半导体结构的相应局部截面图；
图6A至图6E图示了根据另一实施例的制造常关化合物半导体晶体管的方法的不同阶段期间半导体结构的相应局部截面图。
具体实施方式
根据本文中描述的一些实施例，提供一种化合物半导体晶体管具有导电沟道反型区域，该导电沟道反型区域由于压电效应自动地出现在异质结构体中。同样由于压电效应，通过生成与沟道区域相反的极性的第二反型区域，使化合物半导体晶体管常关。第二反型区域使沟道反型区域中的极化电荷反向平衡，从而在晶体管的栅极堆叠下方沟道区域被破坏。例如，在具有电子气反型区域作为沟道的nMOS型GaN HEMT的情况下，通过压电效应在栅极堆叠下方的异质结构体中或在栅极堆叠中形成空穴气反型区域，以使栅极堆叠之下的异质结构体区域中的沟道耗尽并实现常关器件。通过使两个反型层的极性反转，该构思可以适用于nMOS型GaN器件和pMOS型GaN器件两者。这样的化合物半导体晶体管具有可调谐阈值电压(通过变化栅极堆叠的厚度和/或分子含量)、高电流驱动能力和高跨导(由于与具有厚的p型栅极结构的常规常关GaN HEMT相比更薄的栅极堆叠)。
术语HEMT通常也称为HFET(异质结构场效应晶体管)、MODFET(调制掺杂FET)和MESFET(金属半导体场效应晶体管)。术语HEMT、HFET、MESFET和MODFET本文中可互换使用，以指代在具有不同带隙的两种材料之间引入结(即异质结)作为沟道的任何基于III族氮化物的化合物半导体晶体管。例如，GaN可以与AlGaN或InGaN结合以形成作为沟道的电子气反型区域。化合物半导体器件可以具有AlInN/AlN/GaN势垒/间隔物/缓冲层结构。通常，常关化合物半导体晶体管可以使用任意合适的诸如GaN之类的III族氮化物技术来实现，III族氮化物技术由于压电效应允许形成相反极性反型区域。
特别是关于GaN技术，由于压电效应而在基于GaN的异质结构体中存在极性电荷和应变效应，这在以非常高载流子密度和载流子迁移率为特征的异质结构体中产生二维电荷载流子气。这样的二维电荷载流子气诸如2DEG(二维电子气)或2DHG(二维空穴气)在例如GaN合金势垒区域和GaN缓存区域之间的界面附近形成HEMT的导电沟道。可以在GaN缓存区域和GaN合金势垒区域之间提供薄的例如1-2nm的AlN层，以使合金散射最小化并增强2DEG迁移率。在广义上讲，本文中描述的化合物半导体晶体管可以由任意二元、三元或四元III族氮化物化合物半导体材料形成，其中压电效应导致器件概念。
图1图示了实现为nMOS型HEMT的常关化合物半导体晶体管的一个实施例的局部截面图。NMOS型HEMT包括异质结构体100，其具有源极(S)、与源极间隔开的漏极(D)以及用于连接源极和漏极的沟道102。根据该实施例，异质结构体100包括在GaN104上的AlGaN106。本文中使用的术语“AlGaN”指代通用化学成分AlxGa1-xN。由于压电效应，在异质结构体100的AlGaN106和GaN104之间的界面附近出现二维电子气(2DEG)，形成nMOS型HEMT的导电沟道102。更具体而言，AlGaN106的总极化比下置的驰豫GaN104的总极化强。两个层104、106的负自发极化和拉伸应变下的负压电极化沿着[0001]轴从氮原子指向最近的镓原子。这导致正的二维极化引发的表层电荷(简称为2DEG)。
nMOS型HEMT还包括在异质结构体100上的栅极堆叠108。栅极堆叠108控制在栅极堆叠108下方的异质结构体100区域中的沟道102。根据图1的实施例，栅极堆叠108包括在异质结构体100的AlGaN106上沉积或再生长的GaN110。栅极堆叠108的GaN110足够厚，使得在栅极堆叠108的GaN110与异质结构体100的AlGaN106之间的界面附近，由于压电效应，在异质结构体100中的栅极堆叠108下方出现二维空穴气(2DHG)112。在这种情况下，两个层106、110具有负自发极化和正压电极化，从而在栅极堆叠108下方的异质结构体100中产生2DHG112。2DHG112具有2DEG沟道102的相反极性，并且因此使2DEG沟道102中的极化电荷反向平衡，破坏了栅极堆叠108下方的沟道102(由2DEG沟道102中的断裂指示)并且使nMOS型HEMT呈现常关，使得需要正栅极电压来将HEMT导通。在一个实施例中，栅极堆叠108的GaN110的厚度(TGATE_III-Nitrid)小于100nm，但厚度足以破坏栅极堆叠108下方的沟道102。栅极堆叠108还包括在栅极堆叠108的GaN110上的金属114。金属114用作栅极电极(G)。如果考虑栅极泄漏，可以在栅极堆叠108的GaN110与金属114之间插入可选的氧化物116，诸如SiO2。可以在异质结构体100上并且横向地围绕栅极堆叠108形成诸如SiN的钝化层118。
图2图示了实现为pMOS型HEMT的常关化合物半导体晶体管的另一实施例的局部截面图。图2所示的pMOS型HEMT的构造类似于图1所示的nMOS型HEMT的构造，但根据图2所示的实施例，异质结构体100包括在GaN122上的InGaN120。本文中使用的术语“InGaN”指代通用化学成分InxGa1-xN。正极化电荷源自因在GaN122上形成InGaN120引起的压电效应，并因而在异质结构体100的GaN122与InGaN120之间的界面附近出现的沟道区域102为2DHG，而不是2DEG。此外根据本实施例，栅极堆叠108包括在异质结构体100的InGaN120上的GaN110。GaN110在InGaN120上的这种布置产生负极化电荷并且因而在异质结构体100的InGaN120与栅极堆叠108的GaN110之间的界面附近形成2DEG124。2DEG124使2DHG沟道102中的极化电荷反向平衡，从而沟道102在栅极堆叠108下方被破坏(如2DHG沟道102中的断裂指示)。
可以使用其它III族氮化物材料组合来产生2DEG或2DHG。例如，可以使用InGaN、InN或AlGaN/GaN来形成2DHG。其它III族氮化物组合可以形成2DHG，正如用于形成2DEG的各种III族氮化物组合那样。通常，在本文中使用的化合物半导体晶体管结构中可以使用适合于实现2DHG和2DEG的III族氮化物材料的任意标准组合，以破坏在栅极堆叠108下方的沟道102。
本文中描述的栅极堆叠结构在栅极电极之下的GaN层110中不使用p型掺杂。而利用压电效应形成破坏栅极堆叠108下方的沟道102的互补(complimentary)反型区域，以实现常关化合物半导体晶体管。由于压电效应可实现的高2DHG(2DEG)浓度允许栅极堆叠108中使用的不同层的厚度的向下缩放。与常规HEMT结构相比，这种栅极堆叠厚度减少改善器件的总跨导和总电流驱动能力。
图3图示了实现为nMOS型HEMT的常关化合物半导体晶体管的又一实施例的局部截面图。在图3中没有示出nMOS型HEMT的源极区域和漏极区域。图3所示的nMOS型HEMT的构造类似于图1所示的nMOS型HEMT的构造，但栅极堆叠108包括具有不同带隙的至少两种III族氮化物材料200、202，该不同带隙在栅极堆叠108中产生二维电荷载流子气204，使下置沟道102中的极化电荷反向平衡，从而沟道102在栅极堆叠108下方被破坏(如沟道102中的断裂所示)。
根据本实施例，异质结构体108包括在GaN104上的AlGaN106，所以沟道区域102是如本文中前面所述的由于压电效应在异质结构体100中出现的2DEG。栅极堆叠108包括在异质结构体100的AlGaN106上的GaN200和在栅极堆叠108的GaN200上的InGaN202。在一个实施例中，栅极堆叠108的InGaN202和GaN200的总厚度(TGATE_III-Nitride)在10nm到30nm的范围内。源自这种栅极堆叠构造的所得正极化电荷在栅极堆叠108的InGaN202和GaN200之间界面附近的栅极堆叠108中产生2DHG204。可以调整InGaN202的厚度和/或In含量，以改变栅极堆叠108中2DHG204的浓度，例如在4.0×1012cm-2到1.6×1013cm-2之间。栅极堆叠108中的2DHG204使异质结构体100中的2DEG沟道102中的极化电荷反向平衡，从而沟道102在栅极堆叠108下方被破坏。
图4图示了实现pMOS型HEMT的常关化合物半导体晶体管的又一实施例的局部截面图。在图4中没有示出pMOS型HEMT的源极区域和漏极区域。图4所示的pMOS型HEMT的构造类似于图3所示的nMOS型HEMT，但异质结构体100包括在GaN122上的InGaN120，所以沟道区域102为2DHG。同样，栅极堆叠108包括在异质结构体100的InGaN120上的GaN300和在栅极堆叠108的GaN300上的AlGaN302。源自这种栅极堆叠构造的负极化电荷在栅极堆叠108的AlGaN302与GaN300之间界面附近的栅极堆叠108中产生2DEG304。栅极堆叠108中的2DEG304使异质结构体100中的2DHG沟道102中的极化电荷反向平衡，所以沟道102在栅极堆叠108下方被破坏(如沟道102中的断裂所示)。
图5A至图5E图示了根据一个实施例的制造常关化合物半导体晶体管的方法的不同阶段期间的半导体结构的局部截面图。
图5A示出了在异质结构体400上形成诸如SiN、氧化硅、氧化铝等的钝化层402之后的异质结构体400。异质结构体400包括具有不同带隙的III族氮化物材料404、406，其在异质结构体400中产生二维电荷载流子气408。根据所使用的III族氮化物材料404、406的类型，二维电荷载流子气408可以是之前本文中描述的2DEG或2DHG。二维电荷载流子气408如之前本文中描述的那样将连接晶体管的源极和漏极并形成晶体管的沟道。
然后在钝化层402上形成掩膜410，并且对掩膜410进行光刻处理以在掩膜410中形成开口412。通过掩膜410中的开口412对钝化层402进行处理，以在钝化层402中形成对应的开口414。钝化层402中的开口414露出异质结构体400的部分。在图5中示出了所得结构。
图5C示出了在经由再生长工艺通过钝化层402中的开口414在异质结构体400的露出部分上(例如通过再生长工艺)形成至少一种III族氮化物材料416之后的结构。至少一种III族氮化物材料416形成晶体管的栅极堆叠的部分，并且如图5C所示在异质结构体400中的栅极堆叠下方或在栅极堆叠本身中生成二维电荷载流子气418。第二二维电荷载流子气418的位置取决于用于构造栅极堆叠的III族氮化物材料416的数目和类型，如之前在本文中描述的那样。在任一情况下，第二二维电荷载流子气418具有与第一二维电荷载流子气408相反的极性，并且因而使第一二维电荷载流子气408中的极化电荷反向平衡，所以晶体管的最终沟道在栅极堆叠下方被破坏。
图5D示出了在结构上(包括在栅极堆叠上)沉积诸如SiO2之类的可选的氧化物层420之后的结构。
图5E示出了在氧化物刻蚀工艺之后且在栅极堆叠的III族氮化物材料416上沉积栅极金属420之后的结构。在一个实施例中，异质结构体400包括在GaN上的AlGaN，使得第一二维电荷载流子气408是在异质结构体400的GaN和AlGaN之间界面附近出现的2DEG，并且栅极堆叠的III族氮化物材料416包括在异质结构体400的AlGaN上的GaN和在栅极堆叠的GaN上的InGaN，使得第二二维电荷载流子气418是在图1所示栅极堆叠的GaN和InGaN之间界面附近出现的2DHG。在另一实施例中，异质结构体400包括在GaN上的InGaN，使得第一二维电荷载流子气408是在异质结构体400的InGaN和GaN之间界面附近出现的2DHG，并且栅极堆叠的III族氮化物材料416包括在异质结构体400的InGaN上的GaN和栅极堆叠的GaN上的AlGaN，使得第二二维电荷载流子气408是在图2所示栅极堆叠的AlGaN和GaN之间界面附近出现的2DEG。在又一实施例中，异质结构体400包括在GaN上的AlGaN，使得第一二维电荷载流子气408是在异质结构体400的AlGaN和GaN之间界面附近出现的2DEG，并且栅极堆叠的III族氮化物材料416包括在异质结构体400的AlGaN上的GaN，使得第二二维电荷载流子气418是在图3所示栅极堆叠的GaN和异质结构体400的AlGaN之间界面附近出现的2DHG。在又一实施例中，异质结构体400包括在GaN上的InGaN，使得第一二维电荷载流子气408是在异质结构体400的InGaN和GaN之间界面附近出现的2DHG，并且栅极堆叠的III族氮化物材料416包括在异质结构体400的InGaN上的GaN，使得第二二维电荷载流子气418是在图4所示栅极堆叠的GaN和异质结构体400的InGaN之间界面附近出现的2DEG。
图6A至图6E图示了根据另一实施例的制造常关化合物半导体晶体管的方法的不同阶段期间的半导体结构的局部截面图。
图6A示出了具有不同带隙的III族氮化物材料502、504的异质结构体500，其在异质结构体500中产生二维电荷载流子气506。根据所使用的III族氮化物材料502、504的类型，二维电荷载流子气506可以是之前在本文中描述的2DEG或2DHG。如之前在本文中描述的那样，二维电荷载流子气506将连接晶体管的源极和漏极并且形成晶体管的沟道。
图6B示出了在异质结构体500上沉积(例如在金属有机化学气相沉积工具中生长)至少一个附加的III族氮化物层508之后的结构。稍后处理至少一个附加的III族氮化物层508以形成晶体管的栅极堆叠。根据沉积在异质结构体500上的附加III族氮化物508的数目和成分，至少一个附加的III族氮化物层508在图5B所示的异质结构体500中的栅极堆叠下方或者在栅极堆叠本身中产生二维电荷载流子气510。在任一情况中，第二二维电荷载流子气510具有与第一二维电荷载流子气506相反的极性，并且因而使第一二维电荷载流子气506中的极化电荷反向平衡，从而晶体管的最终沟道在栅极堆叠下方被破坏。
图6C示出了在至少一个附加的III族氮化物层508上形成掩膜512之后的结构。掩膜512保护至少一个附加的III族氮化物层508的部分，并限定晶体管栅极堆叠的位置。
图6D示出了在从异质结构体500去除至少一个附加的III族氮化物层508的未保护(未掩蔽)部分之后的结构。至少一个附加的III族氮化物层508的剩余部分形成晶体管的栅极堆叠514。
可以在异质结构体500上形成诸如SiN之类的钝化层516，以横向地围绕栅极堆叠514。可以在栅极堆叠514上沉积诸如SiO2之类的可选的氧化物518，并且如果提供氧化物518，则将金属520沉积在III族氮化物材料上以及栅极堆叠514的氧化物518上。否则，直接在栅极堆叠514的III族氮化物材料上沉积金属520。在一个实施例中，异质结构体500包括在GaN上的AlGaN，从而第一二维电荷载流子气506是在异质结构体500的AlGaN和GaN之间界面附近出现的2DEG，并且栅极堆叠514包括在异质结构体500的AlGaN上的GaN和在栅极堆叠514的GaN上的InGaN，从而第二二维电荷载流子气510是在图1所示的栅极堆叠514的GaN与InGaN之间界面附近的2DHG。在另一实施例中，异质结构体500包括在GaN上的InGaN，从而第一二维电荷载流子气506是在异质结构体500的InGaN和GaN之间界面附近出现的2DHG，并且栅极堆叠514包括在异质结构体500的InGaN上的GaN和在栅极堆叠514的GaN上的AlGaN，从而第二二维电荷载流子气510是在图2所示的栅极堆叠514的GaN与AlGaN之间界面附近的2DEG。在又一实施例中，异质结构体500包括在GaN上的AlGaN，从而第一二维电荷载流子气506是在异质结构体500的AlGaN和GaN之间界面附近出现的2DEG，并且栅极堆叠514包括在异质结构体500的AlGaN上的GaN，从而第二二维电荷载流子气510是在图3所示的栅极堆叠514的GaN与异质结构体500的AlGaN之间界面附近的2DHG。在又一实施例中，异质结构体500包括在GaN上的InGaN，从而第一二维电荷载流子气506是在异质结构体500的InGaN和GaN之间界面附近出现的2DHG，并且栅极堆叠514包括在异质结构体500的InGaN上的GaN，从而第二二维电荷载流子气510是在图4所示的栅极堆叠514的GaN与异质结构体500的InGaN之间界面附近的2DEG。
可以采用标准工艺来执行图5A至图5E和图6A至图6E所示的制造步骤，并且因而在这点上未给出进一步说明。
为便于描述，使用诸如“下方”、“之下”、“更低”、“上方”、“上面”等之类的空间相对术语来说明一个元件相对于第二元件的定位。除了与图中描绘的方向不同的方向之外，这些术语旨在于涵盖器件的不同方向。此外，也使用诸如“第一”、“第二”等的术语来描述各种元件、区域、部分等并且也并不旨在于进行限定。贯穿整个描述，类似的术语指代类似的元件。
如本文中使用的，术语“具有”、“含有”、“包括”、“包含”等是开放式术语，指示所述元件或特征的存在，而并不排除附加的元件或特征。除非上下文另外清楚指出，否则冠词“一个”、“一”和“该”旨在于包括复数以及单数。
考虑到上述变型和应用的范围，应理解到的是，本发明并不由前面的描述限定，也不由附图限定。相反，本发明仅由下面的权利要求和其合法等同方案限定。

Claims (20)

1.一种常关化合物半导体晶体管，包括：
异质结构体，包括源极、与所述源极间隔开的漏极和用于连接所述源极和所述漏极的沟道，所述沟道包括由于压电效应在所述异质结构体中出现的第一极性的第一二维电荷载流子气；以及
在所述异质结构体上的栅极堆叠，用于控制所述栅极堆叠下方的异质结构体区域中的沟道，所述栅极堆叠包括至少一种III族氮化物材料，所述至少一种III族氮化物材料由于压电效应在所述栅极堆叠中或在所述栅极堆叠下方的异质结构体中产生与所述第一极性相反的第二极性的第二二维电荷载流子气，所述第二二维电荷载流子气使所述第一二维电荷载流子气中的极化电荷反向平衡，从而所述沟道在所述栅极堆叠下方被破坏。
2.根据权利要求1所述的常关化合物半导体晶体管，其中所述栅极堆叠包括具有不同带隙的至少两种III族氮化物材料，所述至少两种III族氮化物材料在所述栅极堆叠中产生所述第二二维电荷载流子气。
3.根据权利要求2所述的常关化合物半导体晶体管，其中所述栅极堆叠的所述至少两种III族氮化物材料的总厚度低于100nm并且厚度足以破坏所述栅极堆叠下方的沟道。
4.根据权利要求3所述的常关化合物半导体晶体管，其中所述栅极堆叠的所述至少两种III族氮化物材料的所述总厚度在10nm到30nm的范围内。
5.根据权利要求1所述的常关化合物半导体晶体管，其中所述栅极堆叠还包括在所述至少一种III族氮化物材料上的金属。
6.根据权利要求5所述的常关化合物半导体晶体管，其中所述栅极堆叠还包括插入在所述金属与所述至少一种III族氮化物材料之间的氧化物。
7.根据权利要求1所述的常关化合物半导体晶体管，其中所述异质结构体包括在GaN上的AlGaN，所述第一二维电荷载流子气是在所述异质结构体的AlGaN和GaN之间的界面附近出现的二维电子气，所述栅极堆叠包括在所述异质结构体的AlGaN上的GaN和在所述栅极堆叠的GaN上的InGaN，并且所述第二二维电荷载流子气是在所述栅极堆叠的InGaN和GaN之间的界面附近出现的二维空穴气。
8.根据权利要求1所述的常关化合物半导体晶体管，其中所述异质结构体包括在GaN上的InGaN，所述第一二维电荷载流子气是在所述异质结构体的InGaN和GaN之间的界面附近出现的二维空穴气，所述栅极堆叠包括在所述异质结构体的InGaN上的GaN和在所述栅极堆叠的GaN上的AlGaN，并且所述第二二维电荷载流子气是在所述栅极堆叠的AlGaN和GaN之间的界面附近出现的二维电子气。
9.根据权利要求1所述的常关化合物半导体晶体管，其中所述异质结构体包括在GaN上的AlGaN，所述第一二维电荷载流子气是在所述异质结构体的AlGaN和GaN之间的界面附近出现的二维电子气，所述栅极堆叠包括在所述异质结构体的AlGaN上的GaN，并且所述第二二维电荷载流子气是在所述栅极堆叠的GaN和所述异质结构体的AlGaN之间的界面附近出现的二维空穴气。
10.根据权利要求1所述的常关化合物半导体晶体管，其中所述异质结构体包括在GaN上的InGaN，所述第一二维电荷载流子气是在所述异质结构体的InGaN和GaN之间的界面附近出现的二维空穴气，所述栅极堆叠包括在所述异质结构体的InGaN上的GaN，并且所述第二二维电荷载流子气是在所述栅极堆叠的GaN和所述异质结构体的InGaN之间的界面附近出现的二维电子气。
11.一种制造常关化合物半导体晶体管的方法，所述方法包括：
形成异质结构体，所述异质结构体包括源极、与所述源极间隔开的漏极和用于连接所述源极和所述漏极的沟道，所述沟道包括由于压电效应在所述异质结构体中出现的第一极性的第一二维电荷载流子气；以及
在所述异质结构体上形成栅极堆叠，用于控制所述栅极堆叠下方的异质结构体区域中的沟道，所述栅极堆叠包括至少一种III族氮化物材料，所述至少一种III族氮化物材料由于压电效应在所述栅极堆叠中或在所述栅极堆叠下方的异质结构体中产生与所述第一极性相反的第二极性的第二二维电荷载流子气，所述第二二维电荷载流子气使所述第一二维电荷载流子气中的极化电荷反向平衡，从而所述沟道在所述栅极堆叠下方被破坏。
12.根据权利要求11所述的方法，其中在所述异质结构体上形成所述栅极堆叠包括：
在所述异质结构体上形成钝化层；
在所述钝化层中形成开口，以露出所述异质结构体的部分；以及
经由再生长工艺，通过所述钝化层中的所述开口，在所述异质结构体的露出部分上形成所述栅极堆叠的所述至少一种III族氮化物材料。
13.根据权利要求11所述的方法，其中在所述异质结构体上形成所述栅极堆叠包括：
在所述异质结构体上沉积至少一个III族氮化物层；以及
除了所述晶体管的栅极区域外，将所述至少一个III族氮化物层从所述异质结构体去除，以形成所述栅极堆叠的所述至少一种III族氮化物材料。
14.根据权利要求11所述的方法，还包括：在所述栅极堆叠的所述至少一种III族氮化物材料上形成金属层。
15.根据权利要求14所述的方法，还包括：在所述金属和所述栅极堆叠的所述至少一种III族氮化物材料之间形成氧化物。
16.根据权利要求11的方法，其中形成所述异质结构体包括在GaN上形成AlGaN，使得所述第一二维电荷载流子气是在所述异质结构体的AlGaN和GaN之间的界面附近出现的二维电子气，并且其中在所述异质结构体上形成所述栅极堆叠包括在所述异质结构体的AlGaN上形成GaN以及在所述栅极堆叠的GaN上形成InGaN，使得所述第二二维电荷载流子气是在所述栅极堆叠的InGaN和GaN之间的界面附近出现的二维空穴气。
17.根据权利要求11的方法，其中形成所述异质结构体包括在GaN上形成InGaN，使得所述第一二维电荷载流子气是在所述异质结构体的InGaN和GaN之间的界面附近出现的二维空穴气，并且其中在所述异质结构体上形成所述栅极堆叠包括在所述异质结构体的InGaN上形成GaN以及在所述栅极堆叠的GaN上形成AlGaN，使得所述第二二维电荷载流子气是在所述栅极堆叠的AlGaN和GaN之间的界面附近出现的二维电子气。
18.根据权利要求11的方法，其中形成所述异质结构体包括在GaN上形成AlGaN，使得所述第一二维电荷载流子气是在所述异质结构体的AlGaN和GaN之间的界面附近出现的二维电子气，并且其中在所述异质结构体上形成所述栅极堆叠包括在所述异质结构体的AlGaN上形成GaN，使得所述第二二维电荷载流子气是在所述栅极堆叠的GaN与所述异质结构体的AlGaN之间的界面附近出现的二维空穴气。
19.根据权利要求11的方法，其中形成所述异质结构体包括在GaN上形成InGaN，使得所述第一二维电荷载流子气是在所述异质结构体的InGaN和GaN之间的界面附近出现的二维空穴气，并且其中在所述异质结构体上形成所述栅极堆叠包括在所述异质结构体的InGaN上形成GaN，使得所述第二二维电荷载流子气是在所述栅极堆叠的GaN和所述异质结构体的InGaN之间的界面附近出现的二维电子气。
20.根据权利要求11的方法，其中在所述异质结构体上形成所述栅极堆叠包括在所述异质结构体上形成至少两种III族氮化物材料，所述至少两种III族氮化物材料具有不同的带隙，这在所述栅极堆叠中产生所述第二二维电荷载流子气，并且总厚度低于100nm并且厚度足以破坏所述栅极堆叠下方的沟道。
CN201410270020.0A 2013-06-19 2014-06-17 用于常关化合物半导体晶体管的栅极堆叠 Active CN104241350B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/921,630 US9553183B2 (en) 2013-06-19 2013-06-19 Gate stack for normally-off compound semiconductor transistor
US13/921,630 2013-06-19

Publications (2)

Publication Number Publication Date
CN104241350A true CN104241350A (zh) 2014-12-24
CN104241350B CN104241350B (zh) 2017-07-14

Family

ID=52010588

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410270020.0A Active CN104241350B (zh) 2013-06-19 2014-06-17 用于常关化合物半导体晶体管的栅极堆叠

Country Status (3)

Country Link
US (1) US9553183B2 (zh)
CN (1) CN104241350B (zh)
DE (1) DE102014108625A1 (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105871365A (zh) * 2015-02-05 2016-08-17 英飞凌科技奥地利有限公司 开关电路和半导体器件
CN108475696A (zh) * 2015-10-30 2018-08-31 塔莱斯公司 具有优化性能和增益的场效应晶体管
CN110246894A (zh) * 2018-03-09 2019-09-17 半导体元件工业有限责任公司 电子器件和形成电子器件的方法
CN110718589A (zh) * 2018-07-12 2020-01-21 纳姆实验有限责任公司 具有半导体器件的电子电路的异质结构
CN111192827A (zh) * 2019-08-14 2020-05-22 深圳方正微电子有限公司 增强型高电子迁移率晶体管的p-GaN帽层的制备方法
CN111463259A (zh) * 2020-03-10 2020-07-28 芜湖启迪半导体有限公司 高电子迁移率场效应晶体管及其制备方法
CN114026699A (zh) * 2021-09-07 2022-02-08 英诺赛科(苏州)科技有限公司 半导体装置和其制造方法
WO2024040463A1 (en) * 2022-08-24 2024-02-29 Innoscience (Zhuhai) Technology Co., Ltd. Semiconductor device and method for manufacturing the same

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI566328B (zh) * 2013-07-29 2017-01-11 高效電源轉換公司 具有用於產生附加構件之多晶矽層的氮化鎵電晶體
US9245991B2 (en) * 2013-08-12 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, high electron mobility transistor (HEMT) and method of manufacturing
US20150041820A1 (en) * 2013-08-12 2015-02-12 Philippe Renaud Complementary gallium nitride integrated circuits and methods of their fabrication
US20160293596A1 (en) 2015-03-30 2016-10-06 Texas Instruments Incorporated Normally off iii-nitride transistor
US9305917B1 (en) * 2015-03-31 2016-04-05 Infineon Technologies Austria Ag High electron mobility transistor with RC network integrated into gate structure
DE112016007570T5 (de) 2016-12-30 2019-10-17 Intel Corporation Gestapelte gruppe iii-nitrid transistoren für einen rf-schalter und verfahren zur herstellung
CN114520263A (zh) 2020-11-19 2022-05-20 联华电子股份有限公司 半导体装置及半导体装置的制作方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2619250B1 (fr) * 1987-08-05 1990-05-11 Thomson Hybrides Microondes Transistor hyperfrequence a double heterojonction
FR2817394B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
US7705415B1 (en) * 2004-08-12 2010-04-27 Drexel University Optical and electronic devices based on nano-plasma
US7985986B2 (en) * 2008-07-31 2011-07-26 Cree, Inc. Normally-off semiconductor devices
WO2010151721A1 (en) 2009-06-25 2010-12-29 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Transistor with enhanced channel charge inducing material layer and threshold voltage control
WO2011162243A1 (ja) * 2010-06-24 2011-12-29 ザ ユニバーシティ オブ シェフィールド 半導体素子
GB2482308A (en) * 2010-07-28 2012-02-01 Univ Sheffield Super junction silicon devices
US9373688B2 (en) 2011-05-04 2016-06-21 Infineon Technologies Austria Ag Normally-off high electron mobility transistors
JP2013041986A (ja) * 2011-08-16 2013-02-28 Advanced Power Device Research Association ＧａＮ系半導体装置
US9543391B2 (en) * 2011-10-19 2017-01-10 Samsung Electronics Co., Ltd. High electron mobility transistor having reduced threshold voltage variation and method of manufacturing the same

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105871365B (zh) * 2015-02-05 2018-09-25 英飞凌科技奥地利有限公司 开关电路和半导体器件
CN105871365A (zh) * 2015-02-05 2016-08-17 英飞凌科技奥地利有限公司 开关电路和半导体器件
CN108475696A (zh) * 2015-10-30 2018-08-31 塔莱斯公司 具有优化性能和增益的场效应晶体管
CN110246894A (zh) * 2018-03-09 2019-09-17 半导体元件工业有限责任公司 电子器件和形成电子器件的方法
CN110718589A (zh) * 2018-07-12 2020-01-21 纳姆实验有限责任公司 具有半导体器件的电子电路的异质结构
CN110718589B (zh) * 2018-07-12 2024-04-16 纳姆实验有限责任公司 具有半导体器件的电子电路的异质结构
CN111192827B (zh) * 2019-08-14 2022-06-14 深圳方正微电子有限公司 增强型高电子迁移率晶体管的p-GaN帽层的制备方法
CN111192827A (zh) * 2019-08-14 2020-05-22 深圳方正微电子有限公司 增强型高电子迁移率晶体管的p-GaN帽层的制备方法
CN111463259A (zh) * 2020-03-10 2020-07-28 芜湖启迪半导体有限公司 高电子迁移率场效应晶体管及其制备方法
CN111463259B (zh) * 2020-03-10 2022-09-13 安徽长飞先进半导体有限公司 高电子迁移率场效应晶体管及其制备方法
WO2023035103A1 (en) * 2021-09-07 2023-03-16 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
CN114026699A (zh) * 2021-09-07 2022-02-08 英诺赛科(苏州)科技有限公司 半导体装置和其制造方法
WO2024040463A1 (en) * 2022-08-24 2024-02-29 Innoscience (Zhuhai) Technology Co., Ltd. Semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
US20140374765A1 (en) 2014-12-25
US9553183B2 (en) 2017-01-24
CN104241350B (zh) 2017-07-14
DE102014108625A1 (de) 2014-12-24

Similar Documents

Publication Publication Date Title
CN104241350A (zh) 用于常关化合物半导体晶体管的栅极堆叠
US11114554B2 (en) High-electron-mobility transistor having a buried field plate
JP5785153B2 (ja) 補償型ゲートｍｉｓｆｅｔ及びその製造方法
US9837518B2 (en) Semiconductor device
US9275998B2 (en) Inverted P-channel III-nitride field effect tansistor with Hole Carriers in the channel
KR101773259B1 (ko) 질화갈륨(GaN) 고 전자이동도 트랜지스터용 구조체
JP4705412B2 (ja) 電界効果トランジスタ及びその製造方法
JP4794656B2 (ja) 半導体装置
TWI546864B (zh) 具有低漏電流和改善的可靠性的增強型氮化鎵金氧半場效電晶體
US20160225857A1 (en) Semiconductor device and method for manufacturing the same
JP5554024B2 (ja) 窒化物系半導体電界効果トランジスタ
CN105702734A (zh) 半导体器件及制造半导体器件的方法
EP2157612B1 (en) Semiconductor device
US10784361B2 (en) Semiconductor device and method for manufacturing the same
JP7175727B2 (ja) 窒化物半導体装置
US10840353B2 (en) High electron mobility transistor with dual thickness barrier layer
JP7224300B2 (ja) 半導体装置
JP2014078537A (ja) 横型半導体装置
JP2013229458A (ja) ヘテロ接合電界効果型トランジスタおよびその製造方法
CN110875383B (zh) 半导体装置及其制造方法
JP2013239735A (ja) 電界効果トランジスタ
JP4761718B2 (ja) 半導体装置およびその製造方法
JP2017098307A (ja) 半導体装置及びその製造方法
JP2009004421A (ja) 半導体装置
JP2017147320A (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant