JP2009004421A - 半導体装置 - Google Patents

Abstract

【課題】格子不整合の小さいエンハンスメント型特性を有する半導体装置を提供すること。
【解決手段】基板と、前記基板上に設けられた半導体層とを備え、前記半導体層は、前記基板上に設けられ、Ｇａ面成長した、組成Ａｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）またはＩｎ_ｙＧａ_１−ｙＮ（０＜ｙ≦１）を有するバッファ層と、前記バッファ層上に設けられ、前記バッファ層の組成と異なる組成、Ｉｎ_{１−ｚ−ｔ}Ａｌ_ｚＧａ_ｔＮ（０＜ｚ≦１，０≦ｔ＜１）を有する障壁層と、を備えることを特徴とする半導体装置。
【選択図】図１

Description

本発明は、半導体装置に関する。より詳細には、ＩＩＩ族窒化物半導体からなり、ヘテロ接合を有する半導体装置に関する。

図８は、従来のヘテロ接合電界効果トランジスタ（以下、ＨＪＦＥＴ）のゲート電極下の半導体構造を模式的に示した図である。このようなＨＪＦＥＴは、例えば、非特許文献１（テクニカル・ダイジェスト・オブ・インターナショナル・エレクトロン・デバイス・ミーティング（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ）、安藤（Ｙ．Ａｎｄｏ）、第３８１−３８４頁、２００１年）に報告されている。この構造においては、ＧａＮバッファ層１０１の上に同一組成のＧａＮチャネル層１０２があり、その上にＡｌＧａＮ障壁層１０３が配置されている。ＧａＮチャネル層１０２には自発分極Ｐｓｐ１０２が発生している。ＡｌＧａＮ障壁層１０３はＧａＮと比較して格子定数が小さいため、ピエゾ分極Ｐｐｚ１０３が自発分極Ｐｓｐ１０３と同じ方向に発生している。アンバシャー（Ｏ．Ａｍｂａｃｈｅｒ）らによる非特許文献２（ジャーナル・オブ・フィジクス（Ｊｏｕｒｎａｌ ｏｆ Ｐｈｙｓｉｃｓ）、第１４巻、第３３９９−３４３４頁、２００２年）、によれば、ＡｌＧａＮ障壁層１０３とＧａＮチャネル層１０２の界面に生じる電荷密度σは、以下の式（１）で表される。
σ＝Ｐｓｐ１０３−Ｐｓｐ１０２＋Ｐｐｚ１０３・・・・・・・（１）

従来技術においてはＡｌＧａＮの格子定数は必ずＧａＮの格子定数より小さいため、Ｇａ面成長を行った場合Ｐｓｐ１０３とＰｐｚ１０３は必ず同一符号であり、界面に負の電荷として二次元電子ガス１０５が発生する。このため、このようなヘテロ接合を用いて電界効果トランジスタを構成すると、ゲートに負のバイアスをかけない状態ではゲート下にキャリアが存在するため、エンハンスメント型のデバイスを作製するのが困難であった。

特許文献１（特開２０００−２２３６９７）には、基板に接して、少なくとも１層のＧａＮを含む構造からなるバッファ層、チャネル層、ゲート絶縁層、ソース電極、ドレイン電極、ゲート電極を有すヘテロ接合電界効果トランジスタが記載されている。特許文献１において、バッファ層には、ＧａＮが使用される。障壁層としては、ＩｎＡｌＧａＮが用いられ、これにより、障壁層の格子定数を、バッファ層のＧａＮより大きくすることも、小さくすることも可能になる。この技術を応用すれば、障壁層の格子定数をＧａＮより大きくすることで、自発分極を打ち消す方向にピエゾ分極を発生させることができる。図９は、このような半導体構造を模式的に示したものである。この構造において、ＧａＮバッファ層１０１の上に、このＧａＮバッファ層１０１と同一組成のＧａＮチャネル層１０２が設けられ、このＧａＮチャネル層１０２の上にＩｎＡｌＧａＮ障壁層１０４が配置されている。

図１０は、このような半導体構造において、障壁層をＩｎＡｌＮとした場合の障壁層のＡｌ組成と分極電荷密度σと、障壁層とＧａＮバッファ層との格子不整合（％）との関係を示したものである。電荷密度σは、各層の自発分極の差分（Ｐｓｐ１０４−Ｐｓｐ１０２）と障壁層のピエゾ分極（Ｐｐｚ１０４）の和である。したがって、電荷密度σは、以下の式（２）で表される。
σ＝Ｐｓｐ１０４−Ｐｓｐ１０２＋Ｐｐｚ１０４・・・・・・・（２）
ＩｎＡｌＮは、Ａｌ組成０．８３においてＧａＮと格子整合するため、この組成を境に、Ｐｐｚ１０４の極性が反転する。この組成では自発分極により界面に負電荷が生じているが、更にＡｌ組成を減じるとＰｐｚ１０４の増加により自発分極が打ち消され、Ａｌ組成０．７において電荷密度σはゼロになる。
この組成よりＡｌを減じた半導体構造により、エンハンスメント型の特性を実現できる。

その他の従来の半導体装置としては、例えば、特許文献２に記載されたものがある。同文献には、ＧａＮバッファ層と、第一のＡｌＧａＮ層と、ＧａＮあるいはＩｎＧａＮとＧａＮを組み合わせたチャネル層と、第二のＡｌＧａＮ層とが基板上に順次形成された構造を有する半導体装置が記載されている。
特許文献３には、半導体基板と、この半導体基板上に形成されたバッファ層、このバッファ層よりも上層に形成されたチャネル層とを備える半導体装置が記載されている。同文献において、バッファ層にはＡｌＧａＮが使用され、障壁層には、ＡｌＧａＮが使用される。
特許文献４には、基板上に積層されたアンドープＡｌＮ層と、このアンドープＡｌＮ層上に積層されたＳｉドープｎ型ＡｌＮ層と、このＳｉドープｎ型ＡｌＮ層上に、高濃度Ｓｉドープｎ型ＡｌＮ層を介して形成されたオーミック電極と、このＳｉドープｎ型ＡｌＮ層上に形成されたショットキー電極とを備えるショットキーダイオードが記載されている。
特開２０００−２２３６９７号公報 特開２００１−１９６５７５号公報 特開２００１−３２６２３２号公報 特開２００６−２７８５７０号公報 テクニカル・ダイジェスト・オブ・インターナショナル・エレクトロン・デバイス・ミーティング（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ）、安藤（Ｙ．Ａｎｄｏ）、第３８１−３８４頁、２００１年 ジャーナル・オブ・フィジクス（Ｊｏｕｒｎａｌ ｏｆ Ｐｈｙｓｉｃｓ）、第１４巻、第３３９９−３４３４頁、２００２年

上記の従来の半導体構造によりエンハンスメント型特性を実現しようとすると、障壁層の組成をバッファ層に格子整合する条件から大きくずらす必要が生じる。図１０に示した例では、障壁層の電荷密度がゼロになる場合の格子不整合は１．６％以上である。この様に大きな格子不整合条件では、ＧａＮバッファ上に成長できる臨界膜厚は６ｎｍであり、障壁層として十分な膜厚を確保するのが困難であった。

そこで、本発明は、かかる事情に鑑みてなされたものであり、格子不整合の小さいエンハンスメント型特性を有する半導体装置を提供するものである。

上記課題を解決する本発明によれば、基板と、前記基板上に設けられた半導体層とを備え、前記半導体層は、前記基板上に設けられ、Ｇａ面成長した、組成Ａｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）またはＩｎ_ｙＧａ_１−ｙＮ（０＜ｙ≦１）を有するバッファ層と、前記バッファ層上に設けられ、前記バッファ層の組成と異なる組成、Ｉｎ_{１−ｚ−ｔ}Ａｌ_ｚＧａ_ｔＮ（０＜ｚ≦１，０≦ｔ＜１）を有する障壁層と、を備えることを特徴とする半導体装置が提供される。

この半導体装置においては、バッファ層としてＩｎＧａＮまたはＡｌＧａＮが用いられ、障壁層としてＩｎＡｌＧａＮが用いられる。これにより、障壁層とバッファ層の界面の、障壁層側に発生する電荷密度がゼロとなる組成と、障壁層とバッファ層とが格子整合する組成を近づけることができ、障壁層とバッファ層との格子不整合を低減できる。このため、格子不整合の小さいエンハンスメント型特性を有する半導体装置が実現される。

また、本発明によれば、基板と、前記基板上に設けられた半導体層とを備え、前記半導体層は、前記基板上に設けられた、組成Ａｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）またはＩｎ_ｙＧａ_１−ｙＮ（０＜ｙ≦１）を有するバッファ層と、前記バッファ層上に設けられ、前記バッファ層の組成と異なる組成、Ｉｎ_１−ｚＡｌ_ｚＮ層（０＜ｚ≦１）を有する障壁層と、を備えることを特徴とする半導体装置が提供される。

この半導体装置においては、バッファ層としてＩｎＧａＮまたはＡｌＧａＮが用いられ、障壁層としてはＩｎＡｌＮが用いられる。これにより、障壁層とバッファ層の界面の障壁層側に発生する電荷密度がゼロとなる組成と、障壁層とバッファ層とが格子整合する組成を近づけることができ、障壁層とバッファ層との格子不整合を低減できる。このため、格子不整合の小さいエンハンスメント型特性を有する半導体装置が実現される。

本発明によれば、格子不整合の小さいエンハンスメント型特性を有する半導体装置が実現される。

図面を参照しつつ、本発明の半導体装置について以下に詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。

以下、本発明の実施形態に即して発明の実施の形態を説明する。

（第１の実施形態）
図１〜３を参照して本発明の第１の実施形態を説明する。
図１は、本実施形態に係る半導体装置の断面構造を示す。この半導体装置は、ヘテロ接合電界効果トランジスタ（ＨＪＦＥＴ）であり、基板１０と、この基板１０上に設けられた半導体層とを備え、この半導体層は、基板１０上に設けられた、組成Ｉｎ_ｙＧａ_１−ｙＮ（０＜ｙ≦１）を有するバッファ層１１と、このバッファ層１１上に設けられ、バッファ層１１と異なる組成、Ｉｎ_{１−ｚ−ｔ}Ａｌ_ｚＧａ_ｔＮ（０＜ｚ≦１，０≦ｔ＜１）を有する障壁層１３とを備える。

本実施形態において、このＨＪＦＥＴはＳｉＣなどの基板１０上に形成される。基板１０上にはＩｎ_ｙＧａ_１−ｙＮバッファ層１１が形成されている。このバッファ層１１上に同一組成のＩｎ_ｙＧａ_１−ｙＮチャネル層１２が形成されている。チャネル層の上にＩｎ_１−ｚＡｌ_ｚＮ障壁層１３が形成され、この障壁層１３に接してソース電極１とドレイン電極３が形成され、いずれも、障壁層１３とオーム性接触がとられている。ソース電極１とドレイン電極３の間の障壁層１３に接してショットキー接触したゲート電極２が形成されている。ソース電極１およびドレイン電極３の直下からゲート電極２の近傍にかけて、表面から障壁層１３とチャネル層１２の境界を越える形でｎ型領域２１が形成されている。Ｉｎ_１−ｚＡｌ_ｚＮ障壁層１３の組成はピエゾ分極により自発分極を打ち消すように決定され、この結果ゲート電極２の直下に二次元電子ガスが発生しないため、エンハンス型の特性が実現されている。
Ｉｎ_１−ｚＡｌ_ｚＮ障壁層の組成は以下のように決定される。

非特許文献２によれば、ＩｎＡｌＮ、ＩｎＧａＮ、ＡｌＧａＮの格子定数ａおよび自発分極Ｐｓｐはそれぞれ、
ａ（Ａｌ_ｘＧａ_１−ｘＮ）＝３．１９８６−０．０８９１ｘ Å・・・・（３）
ａ（Ｉｎ_ｙＧａ_１−ｙＮ）＝３．１９８６＋０．３８６２ｙ Å・・・・（４）
ａ（Ｉｎ_１−ｚＡｌ_ｚＮ）＝３．５８４８−０．４７５３ｚ Å・・・・（５）
Ｐｓｐ（Ａｌ_ｘＧａ_１−ｘＮ）＝−０．０９０ｘ−０．０３１（１−ｘ）＋０．０２１ｘ（１−ｘ）Ｃｍ^−２・・・・（６）
Ｐｓｐ（Ｉｎ_ｙＧａ_１−ｙＮ）＝−０．０４２ｙ−０．０３４（１−ｙ）＋０．０３７ｙ（１−ｙ）Ｃｍ^−２・・・・（７）
Ｐｓｐ（Ｉｎ_１−ｚＡｌ_ｚＮ）＝−０．０９０ｚ−０．０４２（１−ｚ）＋０．０７０ｚ（１−ｚ）Ｃｍ^−２・・・・（８）

また、バッファ層に対してεの歪がある時、ＡｌＮ、ＧａＮ、ＩｎＮのピエゾ分極は、以下のように表される。
Ｐｐｚ（ＡｌＮ）＝−１．８０８ε＋５．６２４ε^２Ｃｍ^−２ε＜０ ・・・・（９）
Ｐｐｚ（ＡｌＮ）＝−１．８０８ε−７．８８８ε^２ Ｃｍ^−２ε＞０ ・・・・（１０）
Ｐｐｚ（ＧａＮ）＝−０．９１８ε＋９．５４１ε^２Ｃｍ^−２ ・・・・（１１）
Ｐｐｚ（ＩｎＮ）＝−１．３７３ε＋７．５５９ε^２Ｃｍ^−２ ・・・・（１２）
ここでεは、バッファ層の格子定数をａ_{ｂｕｆｆｅｒ}、障壁層の格子定数をａ_ｅｓとすると、
ε＝（ａ_{ｂｕｆｆｅｒ}−ａ_ｅｓ）／ａ_ｅｓ ・・・・（１３）
である。

また、バッファ層に対する歪がεであるＩｎ_１−ｚＡｌ_ｚＮのピエゾ分極は、
Ｐｐｚ（Ｉｎ_１−ｚＡｌ_ｚＮ）＝ｚＰｐｚ（ＡｌＮ）＋（１−ｚ）Ｐｐｚ（ＩｎＮ） ・・・・（１４）
と表せるから、本発明ではａ_{ｂｕｆｆｅｒ}＜ａ_ｅｓであるので、ε＜０であり、（９）、（１２）式より
Ｐｐｚ（Ｉｎ_１−ｚＡｌ_ｚＮ）＝−１．３７３ε＋７．５５９ε^２−（０．４３５ε＋１．９３５ε^２）ｚＣｍ^−２ε＜０ ・・・・（１５）
ここでバッファ層がＩｎ_ｙＧａ_１−ｙＮの場合の歪は、（４）、（５）、（１３）式より、
ε（Ｉｎ_１−ｚＡｌ_ｚＮ／Ｉｎ_ｙＧａ_１−ｙＮ）＝（０．３８６２ｙ＋０．４７５３ｚ−０．３８６２）／（３．５８４８−０．４７５３ｚ）・・・・（１７）
である。

また、この構造において自発分極を起源とする界面電荷は、（７）、（８）式より、
Ｐｓｐ（Ｉｎ_１−ｚＡｌ_ｚＮ／Ｉｎ_ｙＧａ_１−ｙＮ）＝Ｐｓｐ（Ｉｎ_１−ｚＡｌ_ｚＮ）−Ｐｓｐ（Ｉｎ_ｙＧａ_１−ｙＮ）＝−０．０７６−ｚ（０．１１８＋０．０７０ｚ）＋ｙ（０．０２９−０．０３７ｙ）・・・・（１８）
Ｉｎ_１−ｚＡｌ_ｚＮ障壁層とＩｎ_ｙＧａ_１−ｙＮバッファ層の界面の、この障壁層側に発生する電荷密度σは、
σ（Ｉｎ_１−ｚＡｌ_ｚＮ／Ｉｎ_ｙＧａ_１−ｙＮ）＝Ｐｐｚ（Ｉｎ_１−ｚＡｌ_ｚＮ／Ｉｎ_ｙＧａ_１−ｙＮ）＋Ｐｓｐ（Ｉｎ_１−ｚＡｌ_ｚＮ／Ｉｎ_ｙＧａ_１−ｚＮ）・・・・（１９）
であり、この値を０以上とすることでエンハンス型の特性を実現する。

すなわち、以下の式（１９'）を満たすことにより、エンハンス型の特性が得られる。
−１．３７３ε＋７．５５９ε^２−（０．４３５ε＋１．９３５ε^２）ｚ−０．０７６−ｚ（０．１１８＋０．０７０ｚ）＋ｙ（０．０２９−０．０３７ｙ）＞０
（ただしε＝（０．３８６２ｙ＋０．４７５３ｚ−０．３８６２）／（３．５８４８−０．４７５３ｚ）） ・・・・（１９'）

ｙ＝０．２の場合のこの関係を示したのが図２である。また、先に示した図１０は、ｙ＝０の場合のこの関係を示したものである。図２によれば、Ｉｎ_０．２Ｇａ_０．８Ｎに対して分極電荷がゼロとなるＩｎ_１−ｚＡｌ_ｚＮのＡｌ組成は０．５７であり、この時の格子不整合は１．２８％である。これにより成長可能な膜厚は１０ｎｍとなり、障壁層として十分な厚みが得られる。
図３はＩｎＧａＮバッファ層のＩｎ組成と、ＩｎＡｌＮ障壁層の分極電荷がゼロとなる組成における格子不整合の関係を示したものである。バッファ層１１のＩｎ組成を増やすことで、障壁層１３とバッファ層１１の格子不整合が解消されることを示している。

上記のＨＪＦＥＴは以下のように形成される。まず絶縁性ＳｉＣからなる基板１０上に、例えば分子線エピタキシ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：ＭＢＥ）成長法によって半導体層を成長させる。このようにして形成した半導体層は、基板側から順に、アンドープＩｎ_０．２Ｇａ_０．８Ｎバッファ層１１（膜厚１．５μｍ）、アンドープのＩｎ_０．２Ｇａ_０．８Ｎチャネル層１２（膜厚０．５μｍ）、アンドープＩｎ_０．４３Ａｌ_０．５７Ｎからなる障壁層１３（膜厚１０ｎｍ）である。

次いで、エピタキシャル層構造の一部をＩｎＧａＮチャネル層１２が露出するまでエッチング除去することにより、素子間分離メサを形成する。続いて総ドーズ量２×１０^１４ｃｍ^−２のＳｉイオンを注入しｎ型領域２１を形成する。続いてＩｎＡｌＮ障壁層１３上に、例えばＴｉ／Ａｌなどの金属を蒸着することにより、ソース電極１およびドレイン電極３を形成し、６５０℃でアニールを行うことによりオーム性接触を取る。ＩｎＡｌＮ障壁層１３上に例えばＮｉ／Ａｕなどの金属を蒸着して、ショットキー接触のゲート電極２を形成する。このようにして図１に示したＨＪＦＥＴを作製する。

本実施形態は電極形成前に半導体層を加工しないプレーナ構造としているが、ソース電極１とドレイン電極３との間の半導体層の一部を除去し、露出した面上にゲートを形成するリセス構造としてもよい。また、ソース電極１およびドレイン電極３を障壁層１３の上に形成しているが、コンタクト抵抗を低減するためのキャップ層（図示せず）を介してソース電極１およびドレイン電極３を形成しても良い。

（第２の実施形態）
図４を参照して本発明の第２の実施形態を説明する。
図４は、本実施形態に係る半導体装置の断面図を示す。この半導体装置は、ヘテロ接合電界効果トランジスタ（ＨＪＦＥＴ）であり、基板１０と、この基板１０上に設けられた半導体層とを備え、この半導体層は、基板１０上に設けられた、組成Ａｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）有するバッファ層１４と、このバッファ層１４上に設けられ、バッファ層１４と異なる組成、Ｉｎ_{１−ｚ−ｔ}Ａｌ_ｚＧａ_ｔＮ（０＜ｚ≦１，０≦ｔ＜１）を有する障壁層１３とを備える。

本実施形態において、このＨＪＦＥＴはＳｉＣなどの基板１０上に形成される。基板１０上にはＡｌ_ｘＧａ_１−ｘＮバッファ層１４が形成されている。このバッファ層１４上に同一組成のＡｌ_ｘＧａ_１−ｘＮチャネル層１５が形成されている。チャネル層の上にＩｎ_１−ｚＡｌ_ｚＮ障壁層１３が形成され、この障壁層１３に接してソース電極１とドレイン電極３が形成され、いずれも障壁層１３とオーム性接触がとられている。ソース電極１とドレイン電極３の間の障壁層１３に接してショットキー接触したゲート電極２が形成されている。ソース電極１およびドレイン電極３の直下からゲート電極２の近傍にかけて、表面から障壁層１３とチャネル層１２の境界を越える形でｎ型領域２１が形成されている。Ｉｎ_１−ｚＡｌ_ｚＮ障壁層１３の組成はピエゾ分極により自発分極を打ち消すように決定され、この結果ゲート電極２の直下に二次元電子ガスが発生しないため、エンハンス型の特性が実現されている。
Ｉｎ_１−ｚＡｌ_ｚＮ障壁層の組成は以下のように決定される。

この構造において、バッファ層に対する歪がεであるＩｎ_１−ｚＡｌ_ｚＮのピエゾ分極は（１５）式で表される。
ここでバッファ層がＡｌ_ｘＧａ_１−ｘＮの場合の歪は、（３）、（５）、（１３）式より、
ε（Ｉｎ_１−ｚＡｌ_ｚＮ／Ａｌ_ｘＧａ_１−ｘＮ）＝（−０．０８９１ｘ＋０．４７５３ｚ−０．３８６２）／（３．５８４８−０．４７５３ｚ）・・・・（２０）
である。

また、この構造において自発分極を起源とする界面電荷は、（６）、（８）式より、
Ｐｓｐ（Ｉｎ_１−ｚＡｌ_ｚＮ／Ａｌ_ｘＧａ_１−ｘＮ）＝Ｐｓｐ（Ｉｎ_１−ｚＡｌ_ｚＮ）−Ｐｓｐ（Ａｌ_ｙＧａ_１−ｘＮ）＝−０．０１１＋ｚ（０．０２２−０．０７０ｚ）＋ｘ（０．０３８＋０．０２１ｙ）・・・・（２１）
Ｉｎ_１−ｚＡｌ_ｚＮ障壁層とＡｌ_ｘＧａ_１−ｘＮバッファ層の界面の、この障壁層側に発生する電荷密度σは、
σ（Ｉｎ_１−ｚＡｌ_ｚＮ／Ａｌ_ｘＧａ_１−ｘＮ）＝Ｐｐｚ（Ｉｎ_１−ｚＡｌ_ｚＮ／Ａｌ_ｘＧａ_１−ｘＮ）＋Ｐｓｐ（Ｉｎ_１−ｚＡｌ_ｚＮ／Ａｌ_ｘＧａ_１−ｘＮ）・・・・（２２）
であり、この値を０以上とすることでエンハンス型の特性を実現する。

すなわち、以下の式（２２'）を満たすことにより、エンハンス型の特性が得られる。
−１．３７３ε＋７．５５９ε^２−（０．４３５ε＋１．９３５ε^２）ｚ−０．０１１＋ｚ（０．０２２−０．０７０ｚ）＋ｘ（０．０３８＋０．０２１ｘ）＞０
（ただしε＝（−０．０８９１ｘ＋０．４７５３ｚ−０．３８６２）／（３．５８４８−０．４７５３ｚ）） ・・・・（２２'）

ｘ＝０．２とすると。Ｉｎ_１−ｚＡｌ_ｚＮ障壁層１３の分極電荷がゼロになるＡｌ組成は０．７７であり、この時の格子不整合は１．３３％である。これにより成長可能な膜厚は１０ｎｍとなり、障壁層として十分な厚みが得られる。

本実施形態は電極形成前に半導体層を加工しないプレーナ構造としているが、ソース電極１とドレイン電極３との間の半導体層の一部を除去し、露出した面上にゲート電極２を形成するリセス構造としてもよい。また、ソース電極１およびドレイン電極３を障壁層１３の上に形成しているが、コンタクト抵抗を低減するためのキャップ層（図示せず）を介してソース電極１およびドレイン電極３を形成しても良い。

（第３の実施形態）
図５を参照して本発明の第３の実施形態を説明する。
図５は、本実施形態に係るＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴはＳｉＣなどの基板１０上に形成される。基板１０上にはＩｎ_ｙＧａ_１−ｙＮバッファ層１１が形成されている。このバッファ層１１上に同一組成のＩｎ_ｙＧａ_１−ｙＮチャネル層１２が形成されている。チャネル層１２の上にＩｎ_１−ｚＡｌ_ｚＮ障壁層１３が形成され、この障壁層１３に接してソース電極１とドレイン電極３が形成され、いずれもオーム性接触がとられている。障壁層１３に接して保護膜３１が形成されており、ソース電極１とドレイン電極３の間の保護膜３１の一部が除去され、露出した障壁層１３に接してショットキー接触のゲート電極２およびゲート電極と一体で保護膜３１上に庇状に乗り上げたフィールドプレート５が形成されている。ソース電極１およびドレイン電極３の直下からゲート電極２の近傍にかけて、表面から障壁層１３とチャネル層１２の境界を越える形でｎ型領域２１が形成されている。Ｉｎ_１−ｚＡｌ_ｚＮ障壁層１３の組成はピエゾ分極により自発分極を打ち消すように決定され、この結果ゲート電極２の直下に二次元電子ガスが発生しないため、エンハンス型の特性が実現されている。

上記のＨＪＦＥＴは以下のように形成される。まず絶縁性ＳｉＣからなる基板１０上に、例えば分子線エピタキシ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：ＭＢＥ）成長法によって半導体を成長させる。このようにして形成した半導体層は、基板側から順に、アンドープＩｎ_０．２Ｇａ_０．８Ｎバッファ層１１（膜厚１．５μｍ）、アンドープのＩｎ_０．２Ｇａ_０．８Ｎチャネル層１２（膜厚０．５μｍ）、アンドープＩｎ_０．４３Ａｌ_０．５７Ｎからなる障壁層１３（膜厚１０ｎｍ）である。

次いで、エピタキシャル層構造の一部をＩｎＧａＮチャネル層１２が露出するまでエッチング除去することにより、素子間分離メサを形成する。続いて総ドーズ量２×１０^１４ｃｍ^−２のＳｉイオンを注入しｎ型領域２１を形成する。続いてＩｎＡｌＮ障壁層１３上に、例えばＴｉ／Ａｌなどの金属を蒸着することにより、ソース電極１およびドレイン電極３を形成し、６５０℃でアニールを行うことによりオーム性接触を取る。ＩｎＡｌＮ障壁層１３上に例えばプラズマＣＶＤ法によりＳｉＮなどの絶縁膜を保護膜３１として形成する。ソース電極１とドレイン電極３との間の保護膜３１を一部ドライエッチングなどを用いて開口し、障壁層１３を露出させた後に、例えばＮｉ／Ａｕなどの金属を蒸着して、ショットキー接触のゲート電極２と保護膜３１上にドレイン電極３側に庇状に伸びたフィールドプレート５を形成する。このようにして図５に示したＨＪＦＥＴを作製する。

本実施形態ではフィールドプレートの働きにより、ゲート耐圧の改善と電流コラプスの抑制が両立でき、高電圧におけるスイッチング動作に適した特性を実現できる。
本実施形態ではバッファ層をＩｎＧａＮとしているが、第２の実施形態で示したようにバッファ層およびチャネル層をＡｌＧａＮとしても同様の効果が得られる。

本実施形態は電極形成前に半導体層を加工しないプレーナ構造としているが、ソース電極１とドレイン電極３との間の半導体層の一部を除去し、露出した面上にゲート電極２を形成するリセス構造としてもよい。また、ソース電極１およびドレイン電極３を障壁層１３の上に形成しているが、コンタクト抵抗を低減するためのキャップ層（図示せず）を介してソース電極１およびドレイン電極３を形成しても良い。

（第４の実施形態）
図６を参照して本発明の第４の実施形態を説明する。
図６は、本実施形態に係るＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴはＳｉＣなどの基板１０上に形成される。基板１０上にはＩｎ_ｙＧａ_１−ｙＮバッファ層１１が形成されている。このバッファ層１１上に同一組成のＩｎ_ｙＧａ_１−ｙＮチャネル層１２が形成されている。チャネル層の上にＩｎ_１−ｚＡｌ_ｚＮ障壁層１３が形成され、この障壁層１３に接してソース電極１とドレイン電極３が形成され、いずれもオーム性接触がとられている。障壁層１３に接してゲート絶縁膜３２が形成されており、ソース電極１とドレイン電極３の間のゲート絶縁膜３２に接して金属−絶縁膜−半導体（ＭＩＳ）構造を有するゲート電極２が形成されている。ソース電極１およびドレイン電極３の直下からゲート電極２の近傍にかけて、表面から障壁層１３とチャネル層１２の境界を越える形でｎ型領域２１が形成されている。Ｉｎ_１−ｚＡｌ_ｚＮ障壁層１３の組成はピエゾ分極により自発分極を打ち消すように決定され、この結果ゲート電極２の直下に二次元電子ガスが発生しないため、エンハンス型の特性が実現されている。

上記のＨＪＦＥＴは以下のように形成される。まず絶縁性ＳｉＣからなる基板１０上に、例えば分子線エピタキシ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：ＭＢＥ）成長法によって半導体を成長させる。このようにして形成した半導体層は、基板側から順に、アンドープＩｎ_０．２Ｇａ_０．８Ｎバッファ層１１（膜厚１．５μｍ）、アンドープのＩｎ_０．２Ｇａ_０．８Ｎチャネル層１２（膜厚０．５μｍ）、アンドープＩｎ_０．４３Ａｌ_０．５７Ｎからなる障壁層１３（膜厚１０ｎｍ）である。

次いで、エピタキシャル層構造の一部をＩｎＧａＮチャネル層１２が露出するまでエッチング除去することにより、素子間分離メサを形成する。続いて総ドーズ量２×１０^１４ｃｍ^−２のＳｉイオンを注入しｎ型領域２１を形成する。続いてＩｎＡｌＮ障壁層１３上に、例えばＴｉ／Ａｌなどの金属を蒸着することにより、ソース電極１およびドレイン電極３を形成し、６５０℃でアニールを行うことによりオーム性接触を取る。ＩｎＡｌＮ障壁層１３上に例えばプラズマＣＶＤ法によりＳｉＮなどの絶縁膜をゲート絶縁膜３２として形成する。その上に、例えばＮｉ／Ａｕなどの金属を蒸着して、ＭＩＳ構造のゲート電極２を形成する。このようにして図６に示したＨＪＦＥＴを作製する。

本実施形態ではゲート電極２をＭＩＳ構造としているため、ゲート−ドレイン間の逆方向ゲート電流を抑制し、高電圧動作を実現できる。

本実施形態ではバッファ層１１をＩｎＧａＮとしているが、第２の実施形態で示したようにバッファ層及びチャネル層をＡｌＧａＮとしても同様の効果が得られる。
本実施形態は電極形成前に半導体層を加工しないプレーナ構造としているが、ソース電極１とドレイン電極３との間の半導体層の一部を除去し、露出した面上にゲート絶縁膜３２を形成するリセス構造としてもよい。また、ソース電極およびドレイン電極を障壁層１３の上に形成しているが、コンタクト抵抗を低減するためのキャップ層（図示せず）を介してソース電極１およびドレイン電極３を形成しても良い。

（第５の実施形態）
図７を参照して本発明の第５の実施形態を説明する。
図７は、本実施形態に係るＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴはＳｉＣなどの基板１０上に形成される。基板１０上にはＩｎ_ｙＧａ_１−ｙＮバッファ層１１が形成されている。このバッファ層１１上に同一組成のＩｎ_ｙＧａ_１−ｙＮチャネル層１２が形成されている。チャネル層の上にＩｎ_１−ｚＡｌ_ｚＮ障壁層１３が形成され、この障壁層１３に接してソース電極１とドレイン電極３が形成され、いずれもオーム性接触がとられている。障壁層１３に接して保護膜３１が形成されており、ソース電極１とドレイン電極３の間の保護膜３１を除去し、露出した障壁層１３に接してゲート絶縁膜３２が形成されている。障壁層１３とゲート絶縁膜３２が接した部分の上部にＭＩＳ構造を有するゲート電極２と、ゲート電極２と一体でゲート絶縁膜３２に接してドレイン電極３側に伸びた庇状のフィールドプレート５が形成されている。ソース電極１およびドレイン電極３の直下からゲート電極２の近傍にかけて、表面から障壁層１３とチャネル層１２の境界を越える形でｎ型領域２１が形成されている。Ｉｎ_１−ｚＡｌ_ｚＮ障壁層１３の組成はピエゾ分極により自発分極を打ち消すように決定され、この結果ゲート電極２の直下に二次元電子ガスが発生しないため、エンハンス型の特性が実現されている。

上記のＨＪＦＥＴは以下のように形成される。まず絶縁性ＳｉＣからなる基板１０上に、例えば分子線エピタキシ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：ＭＢＥ）成長法によって半導体を成長させる。このようにして形成した半導体層は、基板側から順に、アンドープＩｎ_０．２Ｇａ_０．８Ｎバッファ層１１（膜厚１．５μｍ）、アンドープのＩｎ_０．２Ｇａ_０．８Ｎチャネル層１２（膜厚０．５μｍ）、アンドープＩｎ_０．４３Ａｌ_０．５７Ｎからなる障壁層１３（膜厚１０ｎｍ）である。

次いで、エピタキシャル層構造の一部をＩｎＧａＮチャネル層１２が露出するまでエッチング除去することにより、素子間分離メサを形成する。続いて総ドーズ量２×１０^１４ｃｍ^−２のＳｉイオンを注入しｎ型領域２１を形成する。続いてＩｎＡｌＮ障壁層１３上に、例えばＴｉ／Ａｌなどの金属を蒸着することにより、ソース電極１およびドレイン電極３を形成し、６５０℃でアニールを行うことによりオーム性接触を取る。ＩｎＡｌＮ障壁層１３上に例えばプラズマＣＶＤ法によりＳｉＮなどの絶縁膜を保護膜３１として形成する。ソース電極１とドレイン電極３との間の保護膜３１の一部を除去して障壁層１３を露出させ、障壁層１３と接して例えばプラズマＣＶＤ法を用いてＳｉＮなどの絶縁膜をゲート絶縁膜３２として形成する。その上に、例えばＮｉ／Ａｕなどの金属を蒸着して、ＭＩＳ構造のゲート電極２と、ゲート電極と一体でドレイン電極３側に伸びた庇状のフィールドプレート５を形成する。このようにして図７に示したＨＪＦＥＴを作製する。

本実施形態ではゲート電極２をＭＩＳ構造としているため、ゲート−ドレイン間の逆方向ゲート電流を抑制し、高電圧動作を実現でき、更にフィールドプレート５を適用することにより電流コラプス抑制の効果があるため、高電圧動作するスイッチングデバイスに適した特性が実現される。
本実施形態ではバッファ層１１をＩｎＧａＮとしているが、第２の実施形態で示したようにバッファ層及びチャネル層をＡｌＧａＮとしても同様の効果が得られる。

本実施形態は電極形成前に半導体層を加工しないプレーナ構造としているが、ソース電極１とドレイン電極３との間の半導体層の一部を除去し、露出した面上にゲート絶縁膜３２を形成するリセス構造としてもよい。また、ソース電極１およびドレイン電極３を障壁層１３の上に形成しているが、コンタクト抵抗を低減するためのキャップ層を介してソース電極１およびドレイン電極３を形成しても良い。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

第１の実施形態に係るトランジスタの構造を示す図である。 第１の実施形態に係る障壁層の組成と、障壁層−チャネル界面に発生する電荷およびバッファ層との格子不整合の関係を示す図である。 第１の実施形態に係るバッファ層の組成と、界面電荷が発生しない障壁層の組成における格子不整合の関係を示す図である。 第２の実施形態に係るトランジスタの構造を示す図である。 第３の実施形態に係るトランジスタの構造を示す図である。 第４の実施形態に係るトランジスタの構造を示す図である。 第５の実施形態に係るトランジスタの構造を示す図である。 従来技術１によるトランジスタのゲート下の構造を示す模式図である。 従来技術２によるトランジスタのゲート下の構造を示す模式図である。 従来技術２によるトランジスタのバッファ層の組成と、界面電荷が発生しない障壁層の組成における格子不整合の関係を示す図である。

符号の説明

１ ソース電極
２ ゲート電極
３ ドレイン電極
５ フィールドプレート
１０ 基板
１１ ＩｎＧａＮバッファ層
１２ ＩｎＧａＮチャネル層
１３ ＩｎＡｌＮ障壁層
１４ ＡｌＧａＮバッファ層
１５ ＡｌＧａＮチャネル層
２１ ｎ型領域
３１ 保護膜
３２ ゲート絶縁膜
１０１ ＧａＮバッファ層
１０２ ＧａＮチャネル層
１０３ ＡｌＧａＮ障壁層
１０４ ＩｎＡｌＧａＮ障壁層
１０５ 二次元電子ガス

Claims (9)

1. 基板と、
   前記基板上に設けられた半導体層とを備え、
   前記半導体層は、
   前記基板上に設けられ、Ｇａ面成長した、組成Ａｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）またはＩｎ_ｙＧａ_１−ｙＮ（０＜ｙ≦１）を有するバッファ層と、
   前記バッファ層上に設けられ、前記バッファ層の組成と異なる組成、Ｉｎ_{１−ｚ−ｔ}Ａｌ_ｚＧａ_ｔＮ（０＜ｚ≦１，０≦ｔ＜１）を有する障壁層と、
   を備えることを特徴とする半導体装置。
2. 前記障壁層において、自発分極とピエゾ分極の極性が反対方向であることを特徴とする請求項１に記載の半導体装置。
3. 前記障壁層において、自発分極がピエゾ分極で打ち消されることで前記障壁層と前記バッファ層の界面の、前記障壁層側に発生する電荷密度がゼロまたは負となり、前記障壁層と前記バッファ層の界面に二次元電子ガスが発生しないことを特徴とする請求項１に記載の半導体装置。
4. 基板と、
   前記基板上に設けられた半導体層とを備え、
   前記半導体層は、
   前記基板上に設けられた、組成Ａｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）またはＩｎ_ｙＧａ_１−ｙＮ（０＜ｙ≦１）を有するバッファ層と、
   前記バッファ層上に設けられ、前記バッファ層の組成と異なる組成、Ｉｎ_１−ｚＡｌ_ｚＮ層（０＜ｚ≦１）を有する障壁層と、
   を備えることを特徴とする半導体装置。
5. 前記障壁層において、自発分極がピエゾ分極で打ち消されることで前記障壁層と前記バッファ層の界面の、前記障壁層側に発生する電荷密度がゼロまたは負となり、前記障壁層と前記バッファ層の界面に二次元電子ガスが発生しないことを特徴とする請求項４に記載の半導体装置。
6. 前記バッファ層の組成がＡｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）であり、前記障壁層の前記バッファ層に対する歪がεである場合、
   −１．３７３ε＋７．５５９ε^２−（０．４３５ε＋１．９３５ε^２）ｚ−０．０１１＋ｚ（０．０２２−０．０７０ｚ）＋ｘ（０．０３８＋０．０２１ｘ）＞０（ただしε＝（−０．０８９１ｘ＋０．４７５３ｚ−０．３８６２）／（３．５８４８−０．４７５３ｚ））、
   であることを特徴とする請求項４に記載の半導体装置。
7. 前記バッファ層の組成がＩｎ_ｙＧａ_１−ｙＮ（０＜ｙ≦１）であり、前記障壁層の前記バッファ層に対する歪がεである場合、
   −１．３７３ε＋７．５５９ε^２−（０．４３５ε＋１．９３５ε^２）ｚ−０．０７６−ｚ（０．１１８＋０．０７０ｚ）＋ｙ（０．０２９−０．０３７ｙ）＞０（ただしε＝（０．３８６２ｙ＋０．４７５３ｚ−０．３８６２）／（３．５８４８−０．４７５３ｚ））、
   であることを特徴とする請求項４に記載の半導体装置。
8. 前記半導体層上に設けられた、ソース電極と、ドレイン電極と、ゲート電極をさらに備え、
   前記ゲート電極は前記ソース電極と前記ドレイン電極との間に設けられ、
   前記ソース電極およびドレイン電極は前記半導体層とオーム性接触し、
   前記ゲート電極は前記半導体層とショットキー性接触しているか、または前記ゲート電極はＭＩＳ構造を有することを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
9. 前記ソース電極およびドレイン電極と、前記半導体層との間に、コンタクト抵抗を低減するためのキャップ層をさらに備えることを特徴とする請求項８に記載の半導体装置。

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