TWI578530B - Semiconductor device and manufacturing method thereof - Google Patents

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TWI578530B TW102110994A TW102110994A TWI578530B TW I578530 B TWI578530 B TW I578530B TW 102110994 A TW102110994 A TW 102110994A TW 102110994 A TW102110994 A TW 102110994A TW I578530 B TWI578530 B TW I578530B
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Yuji Ando
Kazuki Ota
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Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置及其製造技術，例如係關於一種應用於包含使用有氮化物半導體之電晶體之半導體裝置及其製造技術而有效的技術。
於日本專利特開平11-261053號公報(專利文獻1)、日本專利特開2005-244072號公報(專利文獻2)、及日本專利特開2006-339561號公報(專利文獻3)中，記載有例如以下所示之技術。即，於上述文獻中，記載有一種高電子移動度電晶體(HEMT：High electron mobility transistor)，其包含：通道層；電子供給層，其形成於通道層上；以及一對源極電極及汲極電極，其等以與電子供給層直接接觸之方式形成。而且，該高電子移動度電晶體進而包含：p型頂蓋層，其以被源極電極與汲極電極夾持之方式形成；及閘極電極，其形成於p型頂蓋層上。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開平11-261053號公報
[專利文獻2]日本專利特開2005-244072號公報
[專利文獻3]日本專利特開2006-339561號公報
於上述之高電子移動度電晶體中，因p型頂蓋層中包含之受體之 離子化，而於p型頂蓋層內生成負電荷。因此，閘極電極下之通道層空乏化而可實現常斷開動作。然而，發明者於上述之高電子移動度電晶體中發現以下課題。為了使高電子移動度電晶體導通，若對閘極電極施加正電壓，使產生於通道層與電子供給層之界面上之二維電子氣之載子濃度增加，則會導致電子自該二維電子氣流向閘極電極而產生閘極洩漏電流。因存在該閘極洩漏電流，而使儲存於通道層內之二維電子氣之最大載子濃度受限制。所謂二維電子氣之最大載子濃度受限制，係指作為通道電流發揮貢獻之載子之量受限制，藉此，難以降低導通電阻。亦即存在以下課題：於上述之高電子移動度電晶體中，難以於維持常斷開動作之狀態下充分地降低導通電阻。
其他課題與新穎之特徵可自本說明書之記述及隨附圖式而變得明確。
若對用以解決本案中揭示之課題之手段中之代表性手段之概要簡單地說明，則為如下所述。
根據一實施形態，高電子移動度電晶體(場效電晶體)係於通道層與電子供給層之間具有分隔層，且分隔層之帶隙大於電子供給層之帶隙。
根據一實施形態，於高電子移動度電晶體中，可於維持常斷開動作之狀態下充分地降低導通電阻，藉此，可實現包含高電子移動度電晶體之半導體裝置之性能提昇。
1S‧‧‧半導體基板
2DEG‧‧‧二維電子氣
BF‧‧‧緩衝層
CAP‧‧‧p型頂蓋層
CAP1‧‧‧p型頂蓋層
CAP2‧‧‧p型頂蓋層
CF‧‧‧核生成層
CH‧‧‧通道層
CH1‧‧‧通道層
DE‧‧‧汲極電極
ES‧‧‧電子供給層
ES1‧‧‧電子供給層
ES2‧‧‧電子供給層
ES3‧‧‧電子供給層
ES4‧‧‧電子供給層
FR1‧‧‧抗蝕劑膜
FR2‧‧‧抗蝕劑膜
GE‧‧‧閘極電極
MF‧‧‧金屬膜
MF2‧‧‧金屬膜
SE‧‧‧源極電極
SF‧‧‧半導體膜
SF2‧‧‧半導體膜
SP1‧‧‧分隔層
SP2‧‧‧分隔層
SP3‧‧‧分隔層
SP4‧‧‧分隔層
圖1係表示關聯技術之高電子移動度電晶體之構成之剖面圖。
圖2係表示於關聯技術之高電子移動度電晶體中，閘極電極正下方之導帶能量分佈(實線)、與載子濃度分佈(虛線)之計算結果之圖。
圖3係表示閘極洩漏電流與二維電子氣之載子濃度之關係之計算結果。
圖4係表示實施形態1之高電子移動度電晶體之構成之剖面圖。
圖5係表示其他態樣之高電子移動度電晶體之構成之剖面圖。
圖6係表示實施形態1之高電子移動度電晶體、與關聯技術之高電子移動度電晶體中閘極電極下之導帶能量分佈之圖。
圖7係表示實施形態1之高電子移動度電晶體、與關聯技術之高電子移動度電晶體中，閘極洩漏電流、與二維電子氣之載子濃度之關係之計算結果。
圖8係表示實施形態1之高電子移動度電晶體、與關聯技術之高電子移動度電晶體中，電子供給層相對於閾值電壓之膜厚依存性之數值模擬結果。
圖9係表示實施形態1之高電子移動度電晶體、與關聯技術之高電子移動度電晶體中，二維電子氣之載子濃度之閘極電壓依存性之計算結果之圖。
圖10係表示其他態樣之高電子移動度電晶體之構成之剖面圖。
圖11係表示實施形態1之半導體裝置之製造步驟之剖面圖。
圖12係表示繼圖11後之半導體裝置之製造步驟之剖面圖。
圖13係表示繼圖12後之半導體裝置之製造步驟之剖面圖。
圖14係表示繼圖13後之半導體裝置之製造步驟之剖面圖。
圖15係表示繼圖14後之半導體裝置之製造步驟之剖面圖。
圖16係表示繼圖15後之半導體裝置之製造步驟之剖面圖。
圖17係表示繼圖16後之半導體裝置之製造步驟之剖面圖。
圖18係表示實施形態2之高電子移動度電晶體之構成之剖面圖。
圖19係表示實施形態2之高電子移動度電晶體、與關聯技術之高電子移動度電晶體中，電子供給層相對於閾值電壓之膜厚依存性之數 值模擬結果。
圖20係表示實施形態2之半導體裝置之製造步驟之剖面圖。
圖21係表示繼圖20後之半導體裝置之製造步驟之剖面圖。
圖22係表示繼圖21後之半導體裝置之製造步驟之剖面圖。
圖23係表示實施形態3之高電子移動度電晶體之構成之剖面圖。
圖24係表示實施形態3之高電子移動度電晶體、與關聯技術之高電子移動度電晶體中，電子供給層相對於閾值電壓之膜厚依存性之數值模擬結果。
圖25係表示實施形態3之半導體裝置之製造步驟之剖面圖。
圖26係表示繼圖25後之半導體裝置之製造步驟之剖面圖。
圖27係表示繼圖26後之半導體裝置之製造步驟之剖面圖。
圖28係表示實施形態4之高電子移動度電晶體之構成之剖面圖。
圖29係表示實施形態4之高電子移動度電晶體、與關聯技術之高電子移動度電晶體中，電子供給層相對於閾值電壓之膜厚依存性之數值模擬結果。
圖30係表示實施形態4之半導體裝置之製造步驟之剖面圖。
圖31係表示繼圖30後之半導體裝置之製造步驟之剖面圖。
圖32係表示繼圖31後之半導體裝置之製造步驟之剖面圖。
圖33係表示實施形態5之高電子移動度電晶體之構成之剖面圖。
圖34係表示實施形態5之半導體裝置之製造步驟之剖面圖。
圖35係表示繼圖34後之半導體裝置之製造步驟之剖面圖。
圖36係表示繼圖35後之半導體裝置之製造步驟之剖面圖。
圖37係表示實施形態6之高電子移動度電晶體之構成之剖面圖。
圖38係表示實施形態6之半導體裝置之製造步驟之剖面圖。
圖39係表示繼圖38後之半導體裝置之製造步驟之剖面圖。
圖40係表示繼圖39後之半導體裝置之製造步驟之剖面圖。
於以下之實施形態中，為方便起見，於必要時分割成複數個部分或實施形態進行說明，除特別明示之情形外，其等並非相互無關者，存在一方係另一方之一部分或全部之變形例、詳細說明、補充說明等之關係。
又，於以下之實施形態中，於提及要素之數等(包含個數、數值、量、範圍等)之情形時，除特別明示之情形及原理上顯然限定於特定之數之情形等外，並非限定於該特定之數，可為特定之數以上亦可為特定之數以下。
進而，於以下之實施形態中，其構成要素(亦包含要素步驟等)除特別明示之情形及原理上認為顯然為必需之情形等外，當然未必為必需者。
同樣地，於以下之實施形態中，於提及構成要素等之形狀、位置關係等時，除特別明示之情形及原理上認為顯然並非如此之情形等外，包含實質上與其形狀等近似或類似者等。該情況對於上述數值及範圍亦為相同。
又，關於用以說明實施形態之所有圖式，對於同一構件原則上標註同一符號，省略其重複之說明。再者，為易於理解圖式，即便為平面圖，有時亦附上影線。
(實施形態1)
<關聯技術之說明>
首先，於說明本實施形態1之技術思想之前，對關聯技術進行說明，其後，對該關聯技術中於降低導通電阻方面存有改善餘地之點進行說明。然後，對努力研究改善該點之本實施形態1之技術思想進行說明。
圖1係表示關聯技術之高電子移動度電晶體(HEMT)之構成之剖面 圖。如圖1所示，於包含關聯技術之高電子移動度電晶體例如矽(Si)之半導體基板1S上，形成有例如包含無摻雜之氮化鎵(GaN)之緩衝層BF。然後，於該緩衝層BF上，形成例如包含無摻雜之氮化鎵(GaN)之通道層CH。
此處，緩衝層BF係以緩和構成半導體基板1S之矽(Si)之晶格間隔、與構成通道層CH之氮化鎵(GaN)之晶格間隔之不匹配為目的而形成。即，於包含矽之半導體基板1S上，若直接形成包含氮化鎵(GaN)之通道層CH，則會使通道層CH中形成多個結晶缺陷，導致高電子移動度電晶體之性能降低。因此，於半導體基板1S與通道層CH之間插入以晶格緩和為目的之緩衝層BF。藉由形成該緩衝層BF，而可使形成於緩衝層BF上之通道層CH之品質提昇，藉此，可實現高電子移動度電晶體之性能提昇。
繼而，於通道層CH上形成例如包含無摻雜之氮化鋁鎵(AlGaN)之電子供給層ES。然後，於電子供給層ES上分離形成有源極電極SE及汲極電極DE。該源極電極SE與電子供給層ES、或者汲極電極DE與電子供給層ES係以成為歐姆接觸之方式選擇源極電極SE及汲極電極DE之材料。
其次，於被分離之源極電極SE與汲極電極DE夾持之電子供給層ES上，形成例如包含p型氮化鎵(p-GaN)之p型頂蓋層CAP，且於該p型頂蓋層CAP上形成閘極電極GE。
以上述方式構成之關聯技術之高電子移動度電晶體中，於通道層CH與電子供給層ES之界面附近，生成有二維電子氣2DEG。即，構成通道層CH之氮化鎵(GaN)之電子親和力、與構成電子供給層ES之氮化鋁鎵(AlGaN)之電子親和力不同。因此，藉由基於電子親和力不同之導帶偏移、與存在於通道層CH及電子供給層ES上之壓電極化與自發極化之影響，而於通道層CH與電子供給層ES之界面附近生成低於 費米能階之井型電位。其結果，於該井型電位內儲存有電子，藉此，於通道層CH與電子供給層ES之界面附近生成二維電子氣2DEG。
此處，圖1所示之高電子移動度電晶體中，將p型頂蓋層CAP形成於閘極電極GE之下，故而可使閾值電壓為正，亦即可形成為常斷開型設備。此處，於不存在該p型頂蓋層CAP而以直接接觸方式於電子供給層ES上形成閘極電極GE之情形時，閾值電壓為負，亦即成為常導通型設備。由於要求電力控制用電晶體係常斷開型設備，故而提出將p型頂蓋層CAP形成於閘極電極GE下之圖1之構造。
將氮化物半導體用於通道層CH及電子供給層ES之情形時，除由通道層CH與電子供給層ES之間之導帶偏移而引起之井型電位外，藉由使用氮化物半導體所引起之壓電極化與自發極化，而將井型電位之底壓向下方。其結果，於不存在p型頂蓋層CAP之情形時，即便不對閘極電極GE施加電壓，亦會於通道層CH與電子供給層ES之界面附近產生二維電子氣2DEG。其結果，成為常導通型設備。
另一方面，於將p型頂蓋層CAP形成於閘極電極GE下之圖1之構成之情形時，藉由p型頂蓋層CAP之受體之離子化所引起之負電荷，而使電子供給層ES之導帶提高。其結果為，於熱平衡狀態下，可使二維電子氣不形成於通道層CH中。以此方式，圖1所示之構成之電晶體中，可實現常斷開型設備。
且說，為了使高電子移動度電晶體導通，若對閘極電極GE施加正電壓，使通道層CH與電子供給層ES之界面附近產生之二維電子氣2DEG之載子濃度增加，則會自閘極電極GE朝通道層CH產生洩漏電流。藉由存在該閘極洩漏電流，而使儲存於通道層CH內之二維電子氣2DEG之最大載子濃度受限制。所謂二維電子氣2DEG之最大載子濃度受限制，係指作為通道電流所貢獻之載子之量受限制，藉此，難以降低導通電阻。亦即，關聯技術之高電子移動度電晶體中，於維持常 斷開動作之狀態下充分地降低導通電阻之方面存有改善之餘地。
以下，對該課題之詳細內容作進一步說明。圖2係表示於關聯技術之高電子移動度電晶體中，閘極電極正下方之導帶能量分佈(實線)、與載子濃度分佈(虛線)之計算結果之圖。圖2中，橫軸表示自閘極電極GE起之深度(nm)。又，左縱軸表示電子能量(eV)，亦即導帶之能量，右縱軸表示載子濃度(1018cm-3)。圖2中，深度為30nm程度以下之區域成為p型頂蓋層CAP，深度為30nm~50nm程度以下之區域成為電子供給層ES。而且，深度為50nm以上之區域成為通道層CH。此處，p型頂蓋層CAP之雜質濃度例如為5×1018cm-3左右，構成電子供給層ES之氮化鋁鎵(AlGaN)之鋁組成為0.22。
圖2表示於閘極電極GE上施加有正電壓之狀態，可知通道層CH與電子供給層ES之界面附近之載子濃度變高。亦即，如圖2所示，可知若對閘極電極GE施加正電壓，則於通道層CH與電子供給層ES之界面附近儲存有二維電子氣。具體而言，將圖2所示之載子濃度於深度方向上積分而得之二維電子氣之載子濃度(面密度)成為1×1013cm-2左右。
如此於通道層CH內感應充分之載子(電子)之偏壓條件下，p型頂蓋層CAP之導帶成為低於通道層CH中之費米能階之低能量。另一方面，包含氮化鋁鎵(AlGaN)之電子供給層ES之導帶成為高於通道層CH中之費米能階之高能量。因此，電子供給層ES之導帶相對於形成於通道層CH內之二維電子氣而形成電位障壁。此時，若使施加至閘極電極GE之閘極電壓於正方向增加，以增加載子濃度，則該電位障壁降低。因此，隨著施加至閘極電極GE之閘極電壓變大，二維電子氣之電子之一部分會越過已降低之電位障壁而流向閘極電極側。其結果認為，會有閘極洩漏電流自閘極電極GE流向通道層CH。
以下，表示計算閘極洩漏電流所得之結果。圖3係表示閘極洩漏 電流與二維電子氣之載子濃度之關係之計算結果。於圖3中，橫軸表示二維電子氣之載子濃度(1012cm-2)，縱軸表示閘極洩漏電流(A/cm2)。圖3中，表示使用p型頂蓋層CAP(p型雜質濃度為5×1019cm-3)作為頂蓋層之情形、及使用無摻雜之頂蓋層作為頂蓋層之情形。具體而言，圖3中之●記號表示使用p型頂蓋層CAP之情形，▲記號表示使用無摻雜之頂蓋層之情形。
如圖3所示，可知若二維電子氣之載子濃度為相同，則閘極洩漏電流可取得固定值而與頂蓋層之雜質濃度無關。同樣地藉由實驗而可知，閘極洩漏電流、與二維電子氣之載子濃度之關係亦不依存於頂蓋層之厚度。該等結果證實，形成相對於二維電子氣之電位障壁之層係電子供給層ES而非頂蓋層。根據以上之本發明者等之解析結果而估算，於閘極洩漏電流成為特定值(1mA/mm)之條件下定義之二維電子氣之最大載子濃度為約9×1012cm-2(參照圖3)。即便改變頂蓋層之雜質濃度或厚度，該值亦不會變化。因此可知，為了抑制閘極洩漏電流，有用的是對構成電位障壁之電子供給層而非頂蓋層進行努力研究。
以上述方式，於關聯技術之高電子移動度電晶體中，若對閘極電極GE施加正電壓以使二維電子氣之載子濃度增加，則會產生閘極洩漏電流。因此，可儲存於通道層CH內之二維電子氣之最大載子濃度受限制。其結果，於關聯技術之高電子移動度電晶體中，於維持常斷開動作之狀態下充分地降低導通電阻之方面存有改善之餘地。因此，本實施形態1中，為改善該點而努力研究。具體而言，本實施形態1中，在對閘極電極GE施加有正電壓之偏壓條件下，亦可抑制閘極洩漏電流，其結果為，可於維持常斷開動作之狀態下降低導通電阻。以下，對經努力研究後之本實施形態1之技術思想進行說明。
<實施形態1之概要>
本實施形態1中，如圖4所示，將通道層CH1、分隔層SP1、及電 子供給層ES1依此順序分別使用III族氮化物半導體材料而形成。然後，於電子供給層ES1上，分離配置與通道層CH1電性連接之源極電極SE及汲極電極DE。於以該源極電極SE與汲極電極DE夾持之電子供給層ES1上，隔著選擇性地形成之p型頂蓋層CAP1而形成閘極電極GE。根據以上述方式構成之本實施形態1之高電子移動度電晶體，分隔層SP1之帶隙大於電子供給層ES1之帶隙。該點為本實施形態1之特徵。
其結果，根據本實施形態1之高電子移動度電晶體，因受體之離子化而於p型頂蓋層CAP1內生成負電荷，故而p型頂蓋層CAP1之導帶位置提高。其結果，閘極電極GE下之通道層CH1空乏化而可實現常斷開動作。而且，本實施形態1中，因分隔層SP1之帶隙較大，而使通道層CH1與電子供給層ES1之界面附近形成有較高之電位障壁(電子障壁)。其結果，根據本實施形態1之高電子移動度電晶體，藉由較高之電位障壁而大幅抑制閘極洩漏電流。因此，根據本實施形態1之高電子移動度電晶體，儲存於通道層CH1內之二維電子氣之最大載子濃度增加，藉此，可取得可使本實施形態1之高電子移動度電晶體之導通電阻充分小之顯蓍之效果。進而，由於二維電子氣之最大載子濃度(通道電子濃度)增加，故而互導gm提高，且可提高元件特性。
<半導體裝置之構成>
以下，對本實施形態1之半導體裝置之詳細構成進行說明。圖4係表示本實施形態1之高電子移動度電晶體(半導體裝置)之構成之剖面圖。如圖4所示，於包含本實施形態1之高電子移動度電晶體例如矽(Si)之半導體基板1S上，例如形成有包含將無摻雜之氮化鋁(AlN)、與無摻雜之氮化鎵(GaN)交替積層之超晶格之核生成層CF。例如，核生成層CF之厚度為200nm。於該核生成層CF上形成有例如包含無摻雜之氮化鎵(GaN)之緩衝層BF。緩衝層BF之表面係(0001)Ga面。該緩衝 層BF之膜厚例如為1μm。而且，於該緩衝層BF之(0001)Ga面上，形成有例如包含無摻雜之氮化鎵(GaN)之通道層CH1。通道層CH1之膜厚例如為50nm。
此處，核生成層CF或緩衝層BF係以緩和構成半導體基板1S之矽(Si)之晶格間隔、與構成通道層CH1之氮化鎵(GaN)之晶格間隔之不匹配為目的而形成。即，於包含矽之半導體基板1S上，若直接形成包含氮化鎵(GaN)之通道層CH1，則例如會因晶格應變而使通道層CH1中形成多個結晶缺陷，從而導致高電子移動度電晶體之性能降低。因此，於半導體基板1S與通道層CH1之間插入有以晶格緩和為目的之核生成層CF及緩衝層BF。藉由形成該核生成層CF或緩衝層BF，而可使形成於緩衝層BF上之通道層CH1之品質提昇，藉此，可實現高電子移動度電晶體之性能提昇。
繼而，於通道層CH1上形成例如包含無摻雜之AlxGa1-xN之分隔層SP1。分隔層SP1之膜厚例如為1nm。然後，於該分隔層SP1上形成例如包含無摻雜之AlyGa1-yN之電子供給層ES1。電子供給層ES1之膜厚例如為14nm。然後，於電子供給層ES1上分離形成源極電極SE及汲極電極DE。該源極電極SE與電子供給層ES1或者汲極電極DE與電子供給層ES1係以成為歐姆接觸之方式而選擇源極電極SE及汲極電極DE之材料。
其次，於被分離之源極電極SE與汲極電極DE夾持之電子供給層ES1上，形成例如包含p型AlzGa1-zN(0≦z≦1)之p型頂蓋層CAP1，且於該p型頂蓋層CAP1上形成閘極電極GE。p型頂蓋層CAP1之雜質濃度例如5×1018/cm3，p型頂蓋層CAP1之膜厚例如為30nm。
包含緩衝層BF、通道層CH1、分隔層SP1、電子供給層ES1、及p型頂蓋層CAP1之半導體層構造係藉由於[0001]晶軸(C軸)方向上積層之III族面成長而形成。亦即，緩衝層BF、通道層CH1、分隔層SP1、 電子供給層ES1、p型頂蓋層CAP1各自之表面(閘極電極GE側)係(0001)III族面(有時僅稱為(0001)面)。例如，分隔層SP1之與電子供給層ES1之界面係(0001)III族面。
再者，已對圖4中例如使用包含矽(Si)之半導體基板1S之例進行了說明，亦可使用包含氮化鎵(GaN)之半導體基板1S。圖5係表示使用包含氮化鎵(GaN)之半導體基板1S之情形時的高電子移動度電晶體之構成之剖面圖。圖5所示之高電子移動度電晶體之構成與圖4所示之高電子移動度電晶體之構成為大致相同。不同之點係如下點：圖5所示之高電子移動度電晶體中，於包含氮化鎵(GaN)之半導體基板1S上，直接形成有例如包含無摻雜之氮化鎵(GaN)之緩衝層BF。即，圖5所示之高電子移動度電晶體中，半導體基板1S與緩衝層BF同樣包含氮化鎵(GaN)，故而無需消除半導體基板1S與緩衝層BF之晶格不匹配。換言之，圖5所示之高電子移動度電晶體中，無需考慮半導體基板1S與通道層CH1之間之晶格不匹配之晶格緩和，故而未設置圖4所示之高電子移動度電晶體中必要之核生成層CF。如此本實施形態1之高電子移動度電晶體之構成係考慮圖4或圖5中所示之構成，但本實施形態1之技術思想對於任一構成均可適用。以下，對本實施形態1之特徵進行說明。
<實施形態1之特徵>
本實施形態1之特徵在於，如圖4或圖5所示，於通道層CH1與電子供給層ES1之間，設置有帶隙大於電子供給層ES1之帶隙之分隔層SP1。藉此，因分隔層SP1之帶隙較大，而使通道層CH1與電子供給層ES1之界面附近形成有較高之電位障壁(電子障壁)。即，設置有分隔層SP1之情形較未設置分隔層SP1之情形形成有較高之電位障壁。其結果，根據本實施形態1之高電子移動度電晶體，藉由較高之電位障壁而大幅抑制閘極洩漏電流。藉此，根據本實施形態1之高電子移動 度電晶體，儲存於通道層CH1內之二維電子氣之最大載子濃度增加，藉此，可使本實施形態1之高電子移動度電晶體之導通電阻充分小。
具體而言，本實施形態1中，分隔層SP1係包含無摻雜之AlxGa1-xN(包含x=1時之AlN)，電子供給層ES1係包含無摻雜之AlyGa1-yN。因此，以下，對分隔層SP1之帶隙大於電子供給層ES1之帶隙之條件進行說明。
首先，AlrGa1-rN之帶隙Eg例如可藉由以下所示之式(1)而近似表示。
Eg(AlrGa1-rN)=3.4+2.8r...(1)
根據該(1)式可知，氮化鋁鎵(AlrGa1-rN)之Al組成比r越大則帶隙越大。因此，根據該式(1)，若將分隔層SP1之Al組成比x、與電子供給層ES1之Al組成比y設定為滿足式(2)，則分隔層SP1之帶隙大於電子供給層ES1之帶隙。
y<x...(2)
如此以使分隔層SP1之組成比x與電子供給層ES1之組成比y滿足式(2)之方式形成分隔層SP1與電子供給層ES1，藉此，設置有分隔層SP1之情形較未設置分隔層SP1之情形可形成較高之電位障壁。其結果，藉由較高之電位障壁而大幅抑制閘極洩漏電流，故而儲存於通道層CH1內之二維電子氣之最大載子濃度增加，藉此，可使本實施形態1之高電子移動度電晶體之導通電阻充分小。
圖6係表示本實施形態1之高電子移動度電晶體、與關聯技術之高電子移動度電晶體中，閘極電極GE下之導帶能量分佈之圖。該圖6中例如分隔層SP1之組成比為x=1，電子供給層ES1之組成比為y=0.22。換言之，分隔層SP1包含氮化鋁(AlN)，電子供給層ES1包含Al0.22Ga0.78N。
於圖6中，橫軸表示自閘極電極GE起之深度(nm)，縱軸表示電子 能量(eV)。圖6中，於本實施形態1之高電子移動度電晶體中，至深度為30nm程度為止之區域成為p型頂蓋層CAP1，至深度為30nm~44nm程度為止之區域成為電子供給層ES1。而且，至深度為45nm為止之區域成為通道層CH1，在電子供給層ES1與通道層CH1之間形成有分隔層SP1。另一方面，於關聯技術之高電子移動度電晶體中，至深度為30nm程度為止之區域成為p型頂蓋層CAP，至深度為30nm~50nm程度為止之區域成為電子供給層ES。而且，至深度為50nm為止之區域成為通道層CH。此處，p型頂蓋層CAP1或p型頂蓋層CAP之雜質濃度例如為5×1018cm-3左右，構成電子供給層ES1或電子供給層ES之氮化鋁鎵(AlGaN)之鋁組成比為0.22。
圖6表示對閘極電極GE施加有正電壓之狀態。此時可知，於本實施形態1之高電子移動度電晶體中，在通道層CH1與分隔層SP1之界面附近形成有井型電位，且該井型電位內之載子濃度變高。亦即，如圖6所示，可知若對閘極電極GE施加正電壓，則會有二維電子氣(實線)儲存於通道層CH1與分隔層SP1之界面附近。另一方面可知，於關聯技術之高電子移動度電晶體中，在通道層CH與電子供給層ES之界面附近形成有井型電位，該井型電位內之載子濃度變高。亦即，如圖6所示，可知若對閘極電極GE施加正電壓，則在通道層CH與電子供給層ES之界面附近有二維電子氣儲存(虛線)。
此處，首先，著眼於關聯技術之高電子移動度電晶體。如圖6之虛線所示，於關聯技術中，形成有電子供給層ES之電位障壁。可知該電位障壁之高度較低，為約0.3eV左右。因此認為，儲存於通道層CH與電子供給層ES之界面附近之井型電位內之二維電子氣之一部分之電子可容易地越過電位障壁而流向閘極電極GE側。其結果推測為，自閘極電極GE流向通道層CH之閘極洩漏電流增加。因此，可儲存於通道層CH內之二維電子氣之最大載子濃度受限制。因此，關聯 技術之高電子移動度電晶體中，於維持常斷開動作之狀態下充分地降低導通電阻之方面存有改善之餘地。
繼而，著眼於本實施形態1之高電子移動度電晶體。如圖6之實線所示，可知實施形態1中，形成有電子供給層ES1之電位障壁與分隔層SP1之電位障壁。此時可知，電子供給層ES1之電位障壁與關聯技術之電子供給層ES之電位障壁為相同程度，但分隔層SP1之電位障壁顯著變高。其原因在於，構成分隔層SP1之氮化鋁(AlN)、與構成通道層CH1之氮化鎵(GaN)之間之導帶偏移較大，為約1.9eV。進而，於構成分隔層SP1之氮化鋁(AlN)之內部，亦產生伴隨壓電極化與自發極化之內部電場。因此，藉由上述之較大導帶偏移與內部電場之相乘效應，而於通道層CH1之界面附近形成有高度為2eV以上之電位障壁。
自此推測，儲存於通道層CH1與分隔層SP1之界面附近之井型電位內之二維電子氣之一部分難以越過較高之電位障壁。此意味著自閘極電極GE流向通道層CH之閘極洩漏電流得以充分降低。其結果，根據本實施形態1之高電子移動度電晶體，儲存於通道層CH1內之二維電子氣之最大載子濃度增加，藉此，可取得能使本實施形態1之高電子移動度電晶體之導通電阻充分小之顯著之效果。
具體而言，對以下情形進行說明：根據本實施形態1之高電子移動度電晶體，與關聯技術之高電子移動度電晶體相比，可大幅降低閘極洩漏電流。
圖7係表示本實施形態1之高電子移動度電晶體、與關聯技術之高電子移動度電晶體中，閘極洩漏電流、與二維電子氣之載子濃度之關係之計算結果。於圖7中，橫軸表示二維電子氣之載子濃度(1012cm-2)，縱軸表示閘極洩漏電流(A/cm2)。而且，圖7之實線表示本實施形態1，圖7之虛線表示關聯技術。如圖6所示，本實施形態1之高電子移動度電晶體中，在通道層CH1與分隔層SP1之界面附近，具有較高 之電位障壁(高度為2eV以上)。因此，如圖7所示，可知以同樣二維電子氣之載子濃度相比之情形時，本實施形態1之閘極洩漏電流較關聯技術之閘極洩漏電流，約有6位得到抑制。例如，若著眼於二維電子氣之載子濃度為9×1012cm-2之位置，則關聯技術之閘極洩漏電流成為1×102(A/cm2)，相對於此，本實施形態1之閘極洩漏電流成為1×10-4(A/cm2)。
因此，根據本實施形態1之高電子移動度電晶體，具體於圖7中顯示，可知儲存於通道層CH1內之二維電子氣之最大載子濃度增加，藉此，可使本實施形態1之高電子移動度電晶體之導通電阻充分小。
如此，本實施形態1中，採取插入帶隙大於電子供給層ES1之帶隙之分隔層SP1之構成。藉此，根據於通道層CH1之界面附近形成有約2eV左右之較高之電位障壁之機制，可降低閘極洩漏電流，最終可充分降低本實施形態1之高電子移動度電晶體之導通電阻。
進而，本實施形態1中，根據與上述機制不同之機制，亦可降低高電子移動度電晶體之導通電阻，故而亦對該機制進行說明。例如，於關聯技術中，於電子供給層ES與通道層CH之界面附近，生成有二維電子氣，構成該二維電子氣之電子沿電子供給層ES與通道層CH之界面而行進。此時，電子供給層ES係包含氮化鋁鎵(AlGaN)，因此，電子供給層ES包含3元混晶半導體材料。於作為3元混晶半導體材料之氮化鋁鎵(AlGaN)中，將鋁原子(Al原子)與鎵原子(Ga原子)隨機配置。因此，沿電子供給層ES之界面行進之電子受因鋁原子(Al原子)與鎵原子(Ga原子)之隨機配置而導致之合金散射，使電子移動度降低。其結果，於關聯技術之高電子移動度電晶體中，因電子移動度之降低而導致導通電阻增大。
相對於此，本實施形態1中，於分隔層SP1與通道層CH1之界面附近生成二維電子氣，構成該二維電子氣之電子沿分隔層SP1與通道層 CH1之界面而行進。此時，本實施形態1中，使用氮化鋁(AlN)作為分隔層SP1。該情形時，構成二維電子氣之電子係沿作為2元化合物半導體材料之氮化鋁(AlN)與通道層CH1之界面附近而行進。由於氮化鋁(AlN)係2元化合物半導體材料，故而如作為3元混晶半導體材料之氮化鋁鎵(AlGaN)般因鋁原子(Al原子)與鎵原子(Ga原子)之隨機配置而導致之合金散射受抑制。因此，根據本實施形態1之高電子移動度電晶體，可實現電子移動度之提高，藉此，可充分實現導通電阻之降低。
由以上所述，根據本實施形態1之高電子移動度電晶體，存在第1機制，即，藉由插入帶隙大於電子供給層ES1之帶隙之分隔層SP1，而使通道層CH1之界面附近形成有較高之電位障壁。又，根據本實施形態1之高電子移動度電晶體，存在第2機制，即，藉由對分隔層使用作為2元化合物半導體材料之氮化鋁(AlN)，而抑制合金散射以使電子移動度提高。因此，根據本實施形態1，藉由上述之第1機制與第2機制之相乘效應，而可實現閘極洩漏電流之降低與電子移動度之提高。因此，根據本實施形態1之高電子移動度電晶體，藉由因閘極洩漏電流之降低而引起之二維電子氣之最大載子濃度之增大效果、與電子移動度之提高之相乘效應，而可取得能實現導通電阻之大幅降低之顯著效果。藉此，根據本實施形態1，可實現半導體裝置之性能提昇。
此處，本實施形態1之特徵在於，在電子供給層ES1與通道層CH1之間插入有帶隙較大之分隔層SP1，且在通道層CH1與p型頂蓋層CAP1(閘極電極GE)之間形成有較高之電位障壁。若如此，則亦考慮將電子供給層ES1自身置換為分隔層SP1，而並不在電子供給層ES1與通道層CH1之間插入分隔層SP1。其原因在於，該情形時，亦可在通道層CH1與p型頂蓋層CAP1(閘極電極GE)之間形成較高之電位障壁，故而認為可降低閘極洩漏電流。
且說，於採取將電子供給層ES1自身置換為分隔層SP1之構成之 情形時，高電子移動度電晶體之閾值電壓朝負側偏移，故而難以實現常斷開型設備。亦即，由於本實施形態1之目的在於一面維持常斷開動作，一面實現導通電阻之降低，故而有必要避免難以實現常斷開動作之構成。
以下，對在採取將電子供給層ES1自身置換為分隔層SP1之構成之情形時，高電子移動度電晶體之閾值電壓朝負側偏移進行說明。亦即，將電子供給層ES1自身設為氮化鋁(AlN)，對未導入分隔層SP1之構成、與本實施形態1之構成加以比較。
首先，包含緩衝層BF、通道層CH1、分隔層SP1、及電子供給層ES1之半導體層構造係藉由於[0001]晶軸(C軸)方向上積層之III族面成長而形成。亦即，於緩衝層BF之(0001)Ga面上形成通道層CH1，且於通道層CH1之(0001)面上形成分隔層SP1。然後，於分隔層SP1之(0001)面上形成電子供給層ES1。分隔層SP1之與電子供給層ES1之界面成為(0001)III族面。
該情形時，根據自發極化與壓電極化，於各半導體層之上下界面產生有極化電荷。關於該極化電荷之面密度，構成分隔層SP1之氮化鋁(AlN)為6.4×1013cm-2，構成電子供給層ES1之氮化鋁鎵(Al0.22Ga0.78N)為1.2×1013cm-2。亦即，於分隔層SP1產生之極化電荷之面密度大於在電子供給層ES1產生之極化電荷之面密度。而且，關於極化電荷之極性，於III族面成長之情形時，表面側為負極性，背面側為正極性。即，於分隔層SP1產生之極化電荷之極性於表面側為負極性，且於背面側為正極性，於電子供給層ES1產生之極化電荷之極性，亦係於表面側為負極性，且於背面側為正極性。
本實施形態1中，成為在頂蓋層CAP1與通道層CH1之間插入有分隔層SP1與電子供給層ES1之構造，電子供給層ES1之Al組成比低於分隔層SP1之Al組成比。因此，頂蓋層CAP1與通道層CH1之間之平均Al 組成比可低於分隔層SP1。另一方面，於圖1中，在頂蓋層CAP與通道層CH之間形成有與分隔層SP1相同Al組成比之電子供給層ES之情形時，頂蓋層CAP與通道層CH之間之Al組成比變高。Al組成比越高則極化電荷量越多，故而與本實施形態1相比，於電子供給層ES之背面側即通道層CH側形成有多個正極化電荷。其結果，電子供給層ES與通道層CH之界面附近之導帶下降而使二維電子氣濃度增加，藉此閾值電壓成為負。以上述方式，根據維持常斷開動作之觀點，較理想的並非係將電子供給層ES1自身置換為分隔層SP1之構成。
因此，本實施形態1中，採取如下構成：一面確保分隔層SP1之較高之電位障壁，一面為了抑制閾值電壓朝負側之偏移而儘可能在電子供給層ES1與通道層CH1之間插入較薄的分隔層SP1，而並非將電子供給層ES1自身置換為分隔層SP1。此時，即便於採取在電子供給層ES1與通道層CH1之間插入有分隔層SP1之構成之情形時，亦會因分隔層SP1之Al組成比較高，而使分隔層SP1之通道層CH1側產生正的極化電荷。藉此，通道層CH1與分隔層SP1之界面附近之導帶下降，與未插入分隔層SP1之情形相比，存在閾值電壓朝負側偏移之影響。然而，本實施形態1中，分隔層SP1與電子供給層ES1之平均Al組成比幾乎未變高，故而可減小閾值電壓之降低。進而認為，藉由使分隔層SP1之膜厚變薄，而可相對地使極化電荷之面密度較高之分隔層SP1之影響變小，故而如本實施形態1般，在電子供給層ES1與通道層CH1之間插入有分隔層SP1之構成中，可將閾值電壓朝負側之偏移抑制為最小限度。藉此，可維持常斷開動作。因此，例如，根據維持常斷開動作之觀點，可說插入至電子供給層ES1與通道層CH1之間之分隔層SP1之膜厚較佳為薄於電子供給層ES1之膜厚。
本實施形態1中，亦與關聯技術同樣地，因受體之離子化而使p型頂蓋層CAP1內生成負電荷。因此，藉由適當調整電子供給層ES1之 膜厚，而於熱平衡狀態下，可使閘極電極GE下之通道層CH1空乏化，從而可實現閾值電壓為正電壓之常斷開動作。
圖8係表示本實施形態1之高電子移動度電晶體、與關聯技術之高電子移動度電晶體中，電子供給層ES1相對於閾值電壓之膜厚依存性之數值模擬結果。於圖8中，橫軸表示電子供給層ES1之膜厚(m)，縱軸表示閾值電壓(閾值電壓)(V)。此時，將p型頂蓋層CAP1之受體濃度設定為5×1018cm-3，將p型頂蓋層CAP1之膜厚設定為30nm。於圖8中，實線表示本實施形態1之高電子移動度電晶體，虛線表示關聯技術之高電子移動度電晶體。
如圖8所示可知，本實施形態1之高電子移動度電晶體之閾值電壓藉由插入有分隔層SP1之影響，而較未插入分隔層SP1之關聯技術之高電子移動度電晶體之閾值電壓朝負側偏移。但是可知，即便為該情形時，藉由將電子供給層ES1之膜厚設定為18nm程度以下，而於本實施形態1之高電子移動度電晶體中亦可充分地實現常斷開動作。
再者，本實施形態1中，導入有帶隙大於電子供給層ES1之分隔層SP1，且藉由分隔層SP1而抑制閘極洩漏電流，故而與關聯技術相比，即便電子供給層ES1之層厚減少，閘極洩漏電流亦不會惡化。
圖9係表示本實施形態1之高電子移動度電晶體、與關聯技術之高電子移動度電晶體中，二維電子氣之載子濃度(1012cm-2)之閘極電壓依存性之計算結果之圖。於圖9中，橫軸表示閘極電壓(V)，縱軸表示二維電子氣之載子濃度(1012cm-2)。此時，將p型頂蓋層CAP1之受體濃度設定為5×1018cm-3，將電子供給層ES1之膜厚設定為14nm。圖9中，實線表示本實施形態1之高電子移動度電晶體，虛線表示關聯技術之高電子移動度電晶體。如圖9所示可知，插入有分隔層SP1之本實施形態1中，與未插入分隔層SP1之關聯技術大致同樣地，可實現閾值電壓為約+2V之常斷開動作。
由以上所述可知，根據本實施形態1，於高電子移動度電晶體中，可於維持常斷開動作之狀態下充分地降低導通電阻，藉此可實現包含高電子移動度電晶體之半導體裝置之性能提昇。
再者，本實施形態1中，已對在通道層CH1與電子供給層ES1之間設置有分隔層SP1之構成進行了說明，但例如圖10所示，即便採取在電子供給層ES1與p型頂蓋層CAP1之間插入有分隔層SP1之構成，亦可取得與本實施形態1相同之效果。即，在將分隔層SP1插入至電子供給層ES1與p型頂蓋層CAP1之間之情形時，亦可於p型頂蓋層CAP1與生成有二維電子氣之通道層CH1之間形成較高之電位障壁，故而可降低閘極洩漏電流。亦即，在電子供給層ES1與p型頂蓋層CAP1之間插入有分隔層SP1之構成之情形時，亦可藉由形成有較高之電位障壁之上述第1機制，而取得由閘極洩漏電流降低所引起之二維電子氣之最大載子濃度之增大效果。藉此，可實現導通電阻之大幅降低，而且可實現半導體裝置之性能提昇。此處，為了避免伴隨分隔層SP1之帶隙較大而引起之接觸電阻之增大，較理想的是使分隔層SP1僅形成於頂蓋層CAP1之下部。
但是，在電子供給層ES1與p型頂蓋層CAP1之間插入有分隔層SP1之構成之情形時，構成二維電子氣之電子沿電子供給層ES1與通道層CH1之界面而行進。此時，電子供給層ES1係包含氮化鋁鎵(AlGaN)，因此，電子供給層ES1包含3元混晶半導體材料。作為3元混晶半導體材料之氮化鋁鎵(AlGaN)中，隨機配置有鋁原子(Al原子)與鎵原子(Ga原子)。因此，沿電子供給層ES1之界面行進之電子受因鋁原子(Al原子)與鎵原子(Ga原子)之隨機配置而導致之合金散射。因此，在電子供給層ES1與p型頂蓋層CAP1之間插入有分隔層SP1之構成之情形時，無法取得抑制合金散射而使電子移動度提高之第2機制之導通電阻之降低效果。
因此，自藉由上述之第1機制與第2機制之相乘效應而實現閘極洩漏電流之降低與電子移動度之提高之觀點而言，如實施形態1般，較理想的是在通道層CH1與電子供給層ES1之間設置有分隔層SP1之構成。
<半導體裝置之製造方法>
本實施形態1之半導體裝置係以上述方式而構成，以下，一面參照圖式一面對其製造方法進行說明。具體而言，以設定為x=1、y=0.22、z=0之情形為例，對本實施形態1之半導體裝置之製造方法進行說明。該情形時，分隔層SP1成為氮化鋁(AlN)(帶隙：約6.2eV)，電子供給層ES1成為Al0.22Ga0.78N(帶隙：約4.0eV)。又，p型頂蓋層CAP1成為氮化鎵(GaN)(帶隙：約3.4eV)。
首先，如圖11所示，例如於包含(111)面露出之矽之半導體基板1S上，藉由有機金屬氣相沈積法(MOCVD：Metal Organic Chemical Vapor Deposition)而形成半導體層構造。該半導體層構造中，首先，於半導體基板1S上，形成包含將無摻雜之氮鋁(AlN)、與無摻雜之氮化鎵(GaN)交替積層之超晶格之核生成層CF。該核生成層CF之膜厚例如為200nm。其次，於核生成層CF上，例如形成包含無摻雜之氮化鎵(GaN)之緩衝層BF。該緩衝層BF之膜厚例如為1μm。繼而，於緩衝層BF上，形成包含無摻雜之氮化鎵(GaN)之通道層CH1。該通道層CH1之膜厚例如為50nm。其後，於通道層CH1上，形成包含無摻雜之氮化鋁(AlN)之分隔層SP1。分隔層SP1之膜厚例如為1nm。然後，於分隔層SP1上，形成包含無摻雜之Al0.22Ga0.78N之電子供給層ES1，該電子供給層ES1之膜厚例如為14nm。其次，於電子供給層ES1上，形成包含p型氮化鎵(p型GaN)之半導體膜SF。該半導體膜SF之雜質濃度例如為5×1018cm-3，其膜厚例如為30nm。又，可使用例如鎂(Mg)作為p型雜質。以此方式，形成半導體層構造。該半導體層構造係藉 由於[0001]晶軸(C軸)方向上積層之III族面成長而形成。
此處，分隔層SP1之膜厚較電子供給層ES1之膜厚薄，進而，將電子供給層ES1之膜厚設定為較緩衝層BF上產生位錯之臨界膜厚薄。藉此，根據本實施形態1，可取得可抑制位錯之產生之良好之結晶品質。
於構成上述半導體層構造之各半導體層上，根據自發極化與壓電極化，於各半導體層之上下界面上產生極化電荷。關於該極化電荷之面密度，例如於包含氮化鋁(AlN)之分隔層SP1中，成為6.4×1013cm-2，於包含Al0.22Ga0.78N之電子供給層ES1中，成為1.2×1013cm-2。關於極化電荷之極性，於III族面成長之情形時，表面側為負極性，背面側為正極性。
其次，如圖12所示，於半導體膜SF上塗佈抗蝕劑膜，對該抗蝕劑膜實施曝光、顯影處理，藉此使抗蝕劑膜圖案化。抗蝕劑膜之圖案化係以使形成有p型頂蓋層CAP1之區域上殘存有抗蝕劑膜之方式而進行。然後，使圖案化之抗蝕劑膜形成為遮罩，對半導體膜SF進行蝕刻，藉此形成包含半導體膜SF之p型頂蓋層CAP1。具體而言，半導體膜SF之蝕刻例如可藉由使用有氯化硼(BCl3)等之蝕刻氣體之乾式蝕刻而進行。
繼而，於去除圖案化之抗蝕劑膜之後，如圖13所示，在形成有p型頂蓋層CAP1之電子供給層ES1上塗佈抗蝕劑膜FR1。然後，藉由對該抗蝕劑膜FR1實施曝光、顯影處理，而使抗蝕劑膜FR1圖案化。抗蝕劑膜FR1之圖案化係以使源極電極形成區域及汲極電極形成區域露出之方式而進行。
其後，如圖14所示，於圖案化之抗蝕劑膜FR1上形成金屬膜MF。藉此，源極電極形成區域及汲極電極形成區域中，於電子供給層ES1上，直接形成有金屬膜MF。另一方面，於其他區域中，於抗蝕 劑膜FR1上形成有金屬膜MF。此時，金屬膜MF例如包含鈦膜(Ti)、形成於鈦膜上之鋁膜(Al)、形成於鋁膜上之鎳膜(Ni)、及形成於鎳膜上之金膜(Au)(Ti/Al/Ni/Au)。該金屬膜MF例如係可藉由蒸鍍法而形成。
其次，如圖15所示，剝離抗蝕劑膜FR1。藉此，去除抗蝕劑膜FR1、及形成於抗蝕劑膜FR1上之金屬膜MF，於電子供給層ES1上僅殘存有以直接接觸之方式而形成之金屬膜MF。藉此，可形成包含與電子供給層ES1直接接觸之金屬膜MF之源極電極SE及汲極電極DE。該源極電極SE與汲極電極DE係分離配置，且以被源極電極SE與汲極電極DE夾持之方式而形成p型頂蓋層CAP1。其後，藉由對半導體基板1S實施熱處理(合金處理)，而取得源極電極SE、與形成有二維電子氣之通道層CH1之歐姆接觸。同樣地，藉由該熱處理，亦使汲極電極DE與通道層CH1之間取得歐姆接觸。然後，雖未圖示，但為實現設備間之元件分離，藉由氮(N)等之離子注入法而形成元件分離區域。
繼而，如圖16所示，在形成有源極電極SE、汲極電極DE及p型頂蓋層CAP1之電子供給層ES1上塗佈抗蝕劑膜FR2。然後，藉由對該抗蝕劑膜FR2實施曝光、顯影處理，而使抗蝕劑膜FR2圖案化。抗蝕劑膜FR2之圖案化係以使p型頂蓋層CAP1上之閘極電極形成區域露出之方式而進行。
其後，如圖17所示，於圖案化之抗蝕劑膜FR2上形成金屬膜MF2。藉此，於閘極電極形成區域中，於p型頂蓋層CAP1上直接形成有金屬膜MF2。另一方面，於其他區域中，於抗蝕劑膜FR2上形成金屬膜MF2。此時，金屬膜MF2例如由鎳膜(Ni)、及形成於鎳膜上之金膜(Au)所構成(Ni/Au)。該金屬膜MF2例如可藉由蒸鍍法而形成。然後，如圖4所示，剝離抗蝕劑膜FR2。藉此，去除抗蝕劑膜FR2、及形成於抗蝕劑膜FR2上之金屬膜MF2，且於p型頂蓋層CAP1上僅殘存有以直接接觸之方式而形成之金屬膜MF2。藉此，可形成包含與p型頂 蓋層CAP1直接接觸之金屬膜MF2之閘極電極。以上述方式，可製造本實施形態1之高電子移動度電晶體(半導體裝置)。
再者，本實施形態1中，將包含氮化鋁鎵(AlxGa1-xN)之分隔層SP1之鋁組成比設為x=1，但例如即便使x=0.5，亦可取得一定之導通電阻之改善效果。該情形時，例如藉由將分隔層SP1之膜厚設為2nm，而可取得與本實施形態1同等之閾值電壓。
又，本實施形態1中，將包含氮化鋁鎵(AlzGa1-zN)之p型頂蓋層CAP1之鋁組成比設為z=0，但例如亦可設為z=0.22。該情形時，將p型頂蓋層CAP1之雜質濃度設為1×1019cm-3左右，且將電子供給層ES1之膜厚設為4nm程度以下，藉此與本實施形態1同樣地可實現常斷開動作。
(實施形態2)
<實施形態2之特徵>
圖18係表示本實施形態2之高電子移動度電晶體之構成之剖面圖。於圖18中，與圖4相同之符號表示與圖4相同之內容，與上述實施形態1之不同在於分隔層SP2之構成、及電子供給層ES2之構成。即，本實施形態2中之特徵點在於：使分隔層SP2包含氮化鋁銦(AluIn1-uN)，且使電子供給層ES2包含氮化鋁鎵(AlvGa1-vN)。
此處，包含氮化鋁銦(AluIn1-uN)之分隔層SP2之帶隙大於包含氮化鋁鎵(AlvGa1-vN)之電子供給層ES2之帶隙。藉此，因分隔層SP2之帶隙較大，而使通道層CH1與電子供給層ES2之界面附近形成有較高之電位障壁。即，設置有分隔層SP2之情形較未設置分隔層SP2之情形形成有較高之電位障壁。其結果，根據本實施形態2之高電子移動度電晶體，藉由較高之電位障壁而大幅抑制閘極洩漏電流。藉此，根據本實施形態2之高電子移動度電晶體，儲存於通道層CH1內之二維電子氣之最大載子濃度增加，藉此，可使本實施形態2之高電子移動度 電晶體之導通電阻充分小。
具體而言，於本實施形態2中，分隔層SP2係包含無摻雜之AluIn1-uN，電子供給層ES2係包含無摻雜之AlvGa1-vN。因此，以下，對分隔層SP2之帶隙大於電子供給層ES2之帶隙之條件進行說明。
首先，AlsIn1-sN之帶隙Eg例如可藉由以下所示之式(3)而近似地表示。
Eg(AlsIn1-sN)=0.9+5.3s...(3)
因此，根據該式(3)及上述實施形態1中說明之式(1)，若將分隔層SP2之組成比u、與電子供給層ES2之組成比v設定為滿足式(4)，則分隔層SP2之帶隙大於電子供給層ES2之帶隙。
2.8v+2.5<5.3u...(4)
如此以使分隔層SP2之組成比u與電子供給層ES2之組成比v滿足式(4)之方式形成分隔層SP2與電子供給層ES2，藉此，設置有分隔層SP2之情形較未設置分隔層SP2之情形可形成較高之電位障壁。其結果，藉由較高之電位障壁而大幅抑制閘極洩漏電流，故而儲存於通道層CH1內之二維電子氣之最大載子濃度增加，藉此，可使本實施形態2之高電子移動度電晶體之導通電阻充分小。
本實施形態2中，藉由分隔層SP2形成之電位障壁顯著變高。其原因在於，構成分隔層SP2之氮化鋁銦(AluIn1-uN)、與構成通道層CH1之氮化鎵(GaN)之間之導帶偏移較大，為約0.9eV。進而，於構成分隔層SP2之氮化鋁銦(AluIn1-uN)之內部，亦產生有伴隨自發極化之內部電場。因此，藉由上述較之導帶偏移與內部電場之相乘效應，而於通道層CH1之界面附近，與無分隔層SP2之關聯技術相比，可形成較高之電位障壁。
因此推測，儲存於通道層CH1與分隔層SP2之界面附近之井型電位內之二維電子氣之一部分難以越過較高之電位障壁。此意味著自閘 極電極GE流向通道層CH1之閘極洩漏電流得以充分降低。其結果，根據本實施形態2之高電子移動度電晶體，儲存於通道層CH1內之二維電子氣之最大載子濃度增加。藉此，可取得能使本實施形態2之高電子移動度電晶體之導通電阻充分小之顯著之效果。
另一方面，本實施形態2中，亦因受體之離子化而使p型頂蓋層CAP1內生成負電荷。因此，藉由適當調整電子供給層ES2之膜厚，而於熱平衡狀態下，可使閘極電極GE下之通道層CH1空乏化，從而可實現閾值電壓為正電壓之常斷開動作。
圖19係表示本實施形態2之高電子移動度電晶體、與關聯技術之高電子移動度電晶體中，電子供給層ES2相對於閾值電壓之膜厚依存性之數值模擬結果。於圖19中，橫軸表示電子供給層ES2之膜厚(m)，縱軸表示閾值電壓(閾值電壓)(V)。此時，將p型頂蓋層CAP1之受體濃度設定為5×1018cm-3，將p型頂蓋層CAP1之膜厚設定為30nm。圖19中，實線表示本實施形態2之高電子移動度電晶體，虛線表示關聯技術之高電子移動度電晶體。
如圖19所示可知，本實施形態2之高電子移動度電晶體之閾值電壓藉由插入有分隔層SP2之影響，而較未插入分隔層SP2之關聯技術之高電子移動度電晶體之閾值電壓朝負側偏移。但是可知，即便為該情形時，藉由將電子供給層ES2之膜厚設定為20nm程度以下，而於本實施形態2之高電子移動度電晶體中亦可充分地實現常斷開動作。
由以上所述可知，根據本實施形態2，於高電子移動度電晶體中，可於維持常斷開動作之狀態下充分地降低導通電阻，藉此，可實現包含高電子移動度電晶體之半導體裝置之性能提昇。
<半導體裝置之製造方法>
本實施形態2之半導體裝置係以上述方式而構成，以下，一面參照圖式一面對其製造方法進行說明。具體而言，以設定為u=0.82、 v=0.22、z=0之情形為例，對本實施形態2之半導體裝置之製造方法進行說明。該情形時，分隔層SP2成為氮化鋁銦(Al0.82In0.18N)(帶隙：約5.2eV)，電子供給層ES2成為Al0.22Ga0.78N(帶隙：約4.0eV)。又，p型頂蓋層CAP1成為氮化鎵(GaN)(帶隙：約3.4eV)。
首先，如圖20所示，例如於包含(111)面露出之矽之半導體基板1S上，藉由有機金屬氣相沈積法(MOCVD：Metal Organic Chemical Vapor Deposition)而形成半導體層構造。該半導體層構造中，首先，於半導體基板1S上，形成包含將無摻雜之氮鋁(AlN)、與無摻雜之氮化鎵(GaN)交替積層之超晶格之核生成層CF。該核生成層CF之膜厚例如為200nm。其次，於核生成層CF上，例如形成包含無摻雜之氮化鎵(GaN)之緩衝層BF。該緩衝層BF之膜厚例如為1μm。繼而，於緩衝層BF上，形成包含無摻雜之氮化鎵(GaN)之通道層CH1。該通道層CH1之膜厚例如為50nm。其後，於通道層CH1上，形成包含無摻雜之氮化鋁銦(Al0.82In0.18N)之分隔層SP2。分隔層SP2之膜厚例如為1nm。然後，於分隔層SP2上，形成包含無摻雜之Al0.22Ga0.78N之電子供給層ES2。該電子供給層ES2之膜厚例如為16nm。其次，於電子供給層ES2上，形成包含p型氮化鎵(p型GaN)之半導體膜SF。該半導體膜SF之雜質濃度例如為5×1018cm-3，其膜厚例如為30nm。又，可使用例如鎂(Mg)作為p型雜質。以此方式形成半導體層構造。該半導體層構造係藉由於[0001]晶軸(C軸)方向上積層之III族面成長而形成。緩衝層BF、通道層CH1、分隔層SP2、電子供給層ES2、半導體膜SF(CAP1)之各層之閘極電極GE側之表面成為(0001)III族面。例如，分隔層SP2之與電子供給層ES2之界面成為(0001)III族面。
此處，分隔層SP2之膜厚較電子供給層ES2之膜厚薄，進而，將電子供給層ES2之膜厚設定為較緩衝層BF上產生位錯之臨界膜厚薄。藉此，根據本實施形態2，可取得能抑制位錯之產生之良好之結晶品 質。
於構成上述半導體層構造之各半導體層中，根據自發極化與壓電極化，於各半導體層之上下界面上產生極化電荷。關於該極化電荷之面密度，例如於包含氮化鋁銦(Al0.82In0.18N)之分隔層SP2中，成為4.5×1013cm-2，於包含Al0.22Ga0.78N之電子供給層ES2中，成為1.2×1013cm-2。關於極化電荷之極性，於III族面成長之情形時，表面側為負極性，背面側為正極性。
其次，如圖21所示，於半導體膜SF上塗佈抗蝕劑膜，且對該抗蝕劑膜實施曝光、顯影處理，藉此使抗蝕劑膜圖案化。抗蝕劑膜之圖案化係以使形成有p型頂蓋層CAP1之區域中殘存有抗蝕劑膜之方式而進行。然後，使圖案化之抗蝕劑膜形成為遮罩，對半導體膜SF進行蝕刻，藉此形成包含半導體膜SF之p型頂蓋層CAP1。具體而言，半導體膜SF之蝕刻例如可藉由使用有氯化硼(BCl3)等之蝕刻氣體之乾式蝕刻而進行。
繼而，於去除圖案化之抗蝕劑膜之後，於形成有p型頂蓋層CAP1之電子供給層ES2上塗佈抗蝕劑膜。然後，藉由對該抗蝕劑膜實施曝光、顯影處理，而使抗蝕劑膜圖案化。抗蝕劑膜之圖案化係以使源極電極形成區域及汲極電極形成區域露出之方式而進行。
其後，於圖案化之抗蝕劑膜上形成金屬膜。藉此，於源極電極形成區域及汲極電極形成區域中，於電子供給層ES2上直形成金屬膜。另一方面，於其他區域中，於抗蝕劑膜上形成金屬膜。此時，金屬膜例如包含鈦膜(Ti)、形成於鈦膜上之鋁膜(Al)、形成於鋁膜上之鎳膜(Ni)、及形成於鎳膜上之金膜(Au)(Ti/Al/Ni/Au)。該金屬膜例如可藉由蒸鍍法而形成。
其次，剝離抗蝕劑膜。藉此，去除抗蝕劑膜、及形成於抗蝕劑膜上之金屬膜，於電子供給層ES2上僅殘存有以直接接觸之方式而形 成之金屬膜。藉此，如圖22所示，可形成包含與電子供給層ES2直接接觸之金屬膜之源極電極SE及汲極電極DE。該源極電極SE與汲極電極DE係相互分離配置，且以被源極電極SE與汲極電極DE夾持之方式而形成p型頂蓋層CAP1。其後，藉由對半導體基板1S實施熱處理(合金處理)，而取得源極電極SE、與形成有二維電子氣之通道層CH1之歐姆接觸。同樣地，藉由該熱處理，亦使汲極電極DE與通道層CH1之間取得歐姆接觸。然後，雖未圖示，但為實現設備間之元件分離，藉由氮(N)等之離子注入法而形成元件分離區域。
繼而，於形成有源極電極SE、汲極電極DE及p型頂蓋層CAP1之電子供給層ES2上塗佈抗蝕劑膜。然後，藉由對該抗蝕劑膜實施曝光、顯影處理，而使抗蝕劑膜圖案化。抗蝕劑膜之圖案化係以使p型頂蓋層CAP1上之閘極電極形成區域露出之方式而進行。
其後，於圖案化之抗蝕劑膜上形成金屬膜。藉此，於閘極電極形成區域中，於p型頂蓋層CAP1上直形成金屬膜。另一方面，於其他區域中，於抗蝕劑膜上形成金屬膜。此時，金屬膜例如係由鎳膜(Ni)、及形成於鎳膜上之金膜(Au)所構成(Ni/Au)。該金屬膜例如可藉由蒸鍍法而形成。然後，如圖18所示，剝離抗蝕劑膜。藉此，去除抗蝕劑膜、及形成於抗蝕劑膜上之金屬膜，於p型頂蓋層CAP1上僅殘存有以直接接觸之方式而形成之金屬膜。藉此，可形成包含與p型頂蓋層CAP1直接接觸之金屬膜之閘極電極。以上述方式，可製造本實施形態2之高電子移動度電晶體(半導體裝置)。
在使分隔層SP2包含氮化鋁銦(AluIn1-uN)、且將鋁組成比設定為u=0.82左右之情形時，更具有以下所示之效果。可使包含Al0.82In0.18N之分隔層SP2與包含GaN之緩衝層BF晶格匹配。由於可使晶格匹配，故而可取得無內部應變之良好之結晶品質，且可使高電子移動度電晶體之長期可靠性進一步提高。
再者，本實施形態2中，將包含氮化鋁鎵(AlzGa1-zN)之p型頂蓋層CAP1之鋁組成比設為z=0，但例如亦可設為z=0.22。該情形時，將p型頂蓋層CAP1之雜質濃度設為1×1019cm-3左右，且將電子供給層ES2之膜厚設為6nm程度以下，藉此，與本實施形態2同樣地可實現常斷開動作。
(實施形態3)
<實施形態3之特徵>
圖23係表示本實施形態3之高電子移動度電晶體之構成之剖面圖。於圖23中，與圖4相同之符號表示與圖4相同之內容，與上述實施形態1之不同在於：分隔層SP3之構成、及電子供給層ES3之構成。即，本實施形態3中之特徵點在於：使分隔層SP3包含氮化鋁鎵(AlaGa1-aN)，且使電子供給層ES3包含氮化鋁銦(AlbIn1-bN)。
此處，包含氮化鋁鎵(AlaGa1-aN)之分隔層SP3之帶隙大於包含氮化鋁銦(AlbIn1-bN)之電子供給層ES3之帶隙。藉此，因分隔層SP3之帶隙較大，而使通道層CH1與電子供給層ES3之界面附近形成較高之電位障壁(電子障壁)。即，設置有分隔層SP3之情形較未設置分隔層SP3之情形形成有較高之電位障壁。其結果，根據本實施形態3之高電子移動度電晶體，藉由較高之電位障壁而大幅抑制閘極洩漏電流。藉此，根據本實施形態3之高電子移動度電晶體，儲存於通道層CH1內之二維電子氣之最大載子濃度增加，藉此，可使本實施形態3之高電子移動度電晶體之導通電阻充分小。
具體而言，於本實施形態3中，分隔層SP3係包含無摻雜之AlaGa1-aN，電子供給層ES3係包含無摻雜之AlbIn1-bN。因此，以下，對分隔層SP3之帶隙大於電子供給層ES3之帶隙之條件進行說明。
首先，根據上述實施形態1中所說明之式(1)及上述實施形態2中所說明之式(3)，若以滿足式(5)之方式而設定分隔層SP3之組成比a、 及電子供給層ES3之組成比b，則分隔層SP3之帶隙大於電子供給層ES3之帶隙。
5.3b<2.8a+2.5...(5)
如此以使分隔層SP3之組成比a與電子供給層ES3之組成比b滿足式(5)之方式而形成分隔層SP3與電子供給層ES3，藉此，可使設置有分隔層SP3之情形較未設置分隔層SP3之情形而形成較高之電位障壁。其結果，藉由較高之電位障壁而大幅抑制閘極洩漏電流，故而儲存於通道層CH1內之二維電子氣之最大載子濃度增加，藉此，可使本實施形態3之高電子移動度電晶體之導通電阻充分小。
本實施形態3中，分隔層SP3之電位障壁顯著變高。其原因在於，構成分隔層SP3之氮化鋁鎵(AlaGa1-aN)、與構成通道層CH1之氮化鎵(GaN)之間之導帶偏移較大，為約1.9eV。進而，於構成分隔層SP3之氮化鋁鎵(AlaGa1-aN)之內部，亦產生伴隨自發極化之內部電場。因此，藉由上述之較大之導帶偏移與內部電場之相乘效應，而於通道層CH1之界面附近，與無分隔層SP3之關聯技術相比，形成較高之電位障壁。
因此推測，儲存於通道層CH1與分隔層SP3之界面附近之井型電位內之二維電子氣之一部分難以越過較高之電位障壁。此意味著自閘極電極GE流向通道層CH1之閘極洩漏電流得以充分降低。其結果，根據本實施形態3之高電子移動度電晶體，儲存於通道層CH1內之二維電子氣之最大載子濃度增加，藉此，可取得可使本實施形態3之高電子移動度電晶體之導通電阻充分小之顯著之效果。
另一方面，於本實施形態3中，亦因受體之離子化而使p型頂蓋層CAP1內生成負電荷。因此，藉由適當調整電子供給層ES3之膜厚，而於熱平衡狀態下，可使閘極電極GE下之通道層CH1空乏化，從而可實現閾值電壓為正電壓之常斷開動作。
圖24係表示本實施形態3之高電子移動度電晶體、與關聯技術之高電子移動度電晶體中，電子供給層ES3相對於閾值電壓之膜厚依存性之數值模擬結果。於圖24中，橫軸表示電子供給層ES3之膜厚(m)，縱軸表示閾值電壓(閾值電壓)(V)。此時，將p型頂蓋層CAP1之受體濃度設定為5×1018cm-3，且將p型頂蓋層CAP1之膜厚設定為30nm。於圖24中，實線表示本實施形態3之高電子移動度電晶體，虛線表示關聯技術之高電子移動度電晶體。
如圖24所示可知，本實施形態3之高電子移動度電晶體之閾值電壓藉由插入有分隔層SP3之影響，而較未插入分隔層SP3之關聯技術之高電子移動度電晶體之閾值電壓朝負側偏移。但是可知，即便為該情形時，藉由將電子供給層ES3之膜厚設定為5nm程度以下，而於本實施形態3之高電子移動度電晶體中亦可充分地實現常斷開動作。
由以上所述可知，根據本實施形態3，於高電子移動度電晶體中，可於維持常斷開動作之狀態下充分地降低導通電阻，藉此可實現包含高電子移動度電晶體之半導體裝置之性能提昇。
<半導體裝置之製造方法>
本實施形態3之半導體裝置係以上述方式而構成，以下，一面參照圖式一面對其製造方法進行說明。具體而言，以設定為a=1、b=0.82、z=0之情形為例，對本實施形態3之半導體裝置之製造方法進行說明。該情形時，分隔層SP3成為氮化鋁(AlN)(帶隙：約6.2eV)，電子供給層ES3成為Al0.82In0.18N(帶隙：約5.2eV)。又，p型頂蓋層CAP1成為氮化鎵(GaN)(帶隙：約3.4eV)。
首先，如圖25所示，例如，於包含(111)面露出之矽之半導體基板1S上，藉由有機金屬氣相沈積法(MOCVD：Metal Organic Chemical Vapor Deposition)而形成半導體層構造。該半導體層構造中，首先，於半導體基板1S上，形成包含將無摻雜之氮鋁(AlN)、與無摻雜之氮 化鎵(GaN)交替積層之超晶格之核生成層CF。該核生成層CF之膜厚例如為200nm。其次，於核生成層CF上，例如，形成包含無摻雜之氮化鎵(GaN)之緩衝層BF。該緩衝層BF之膜厚例如為1μm。繼而，於緩衝層BF上，形成包含無摻雜之氮化鎵(GaN)之通道層CH1。該通道層CH1之膜厚例如為50nm。其後，於通道層CH1上，形成包含無摻雜之氮化鋁(AlN)之分隔層SP3。分隔層SP3之膜厚例如為1nm。然後，於分隔層SP3上，形成包含無摻雜之Al0.82In0.18N之電子供給層ES3，該電子供給層ES3之膜厚例如為5nm。其次，於電子供給層ES3上，形成包含p型氮化鎵(p型GaN)之半導體膜SF。該半導體膜SF之雜質濃度例如為5×1018cm-3，其膜厚例如為30nm。又，例如可使用鎂(Mg)作為p型雜質。以此方式而形成半導體層構造。該半導體層構造係藉由於[0001]晶軸(C軸)方向上積層之III族面成長而形成。半導體各層之閘極電極GE側之表面成為(0001)III族面。例如，分隔層SP3之與電子供給層ES3之界面成為(0001)III族面。
此處，將包含氮化鋁銦(AlbIn1-bN)之電子供給層ES3之鋁組成比設定為b=0.82左右。藉此，可使包含Al0.82In0.18N之電子供給層ES3、與包含氮化鎵(GaN)之緩衝層BF晶格匹配，故而可取得無內部應變之良好之結晶品質。
於構成上述半導體層構造之各半導體層中，根據自發極化與壓電極化，於各半導體層之上下界面上產生極化電荷。關於該極化電荷之面密度，例如於包含氮化鋁(AlN)之分隔層SP3中，成為6.4×1013cm-2，於包含Al0.82In0.18N之電子供給層ES3中，成為4.5×1013cm-2。關於極化電荷之極性，於III族面成長之情形時，表面側為負極性，背面側為正極性。
其次，如圖26所示，於半導體膜SF上塗佈抗蝕劑膜，且對該抗蝕劑膜實施曝光、顯影處理，藉此使抗蝕劑膜圖案化。抗蝕劑膜之圖 案化係以使形成有p型頂蓋層CAP1之區域殘存有抗蝕劑膜之方式而進行。然後，使圖案化之抗蝕劑膜形成為遮罩，對半導體膜SF進行蝕刻，藉此形成包含半導體膜SF之p型頂蓋層CAP1。具體而言，半導體膜SF之蝕刻例如可藉由使用有氯化硼(BCl3)等之蝕刻氣體之乾式蝕刻而進行。
繼而，於去除圖案化之抗蝕劑膜之後，於形成有p型頂蓋層CAP1之電子供給層ES3上塗佈抗蝕劑膜。然後，藉由對該抗蝕劑膜實施曝光、顯影處理，而使抗蝕劑膜圖案化。抗蝕劑膜之圖案化係以使源極電極形成區域及汲極電極形成區域露出之方式而進行。
其後，於圖案化之抗蝕劑膜上形成金屬膜。藉此，於源極電極形成區域及汲極電極形成區域中，於電子供給層ES3上直形成金屬膜。另一方面，於其他區域中，於抗蝕劑膜上形成金屬膜。此時，金屬膜例如包含鈦膜(Ti)、形成於鈦膜上之鋁膜(Al)、形成於鋁膜上之鎳膜(Ni)、及形成於鎳膜上之金膜(Au)(Ti/Al/Ni/Au)。該金屬膜例如可藉由蒸鍍法而形成。
其次，剝離抗蝕劑膜。藉此，去除抗蝕劑膜、及形成於抗蝕劑膜上之金屬膜，於電子供給層ES3上僅殘存有以直接接觸之方式形成之金屬膜。藉此，如圖27所示，可形成包含與電子供給層ES3直接接觸之金屬膜之源極電極SE及汲極電極DE。該源極電極SE與汲極電極DE係相互分離配置，且以被源極電極SE與汲極電極DE夾持之方式而形成p型頂蓋層CAP1。其後，藉由對半導體基板1S實施熱處理(合金處理)，而取得源極電極SE、與形成有二維電子氣之通道層CH1之歐姆接觸。同樣地，藉由該熱處理，亦使汲極電極DE與通道層CH1之間取得歐姆接觸。然後，雖未圖示，但為實現設備間之元件分離，藉由氮(N)等之離子注入法而形成元件分離區域。
繼而，於形成有源極電極SE、汲極電極DE及p型頂蓋層CAP1之 電子供給層ES3上塗佈抗蝕劑膜。然後，藉由對該抗蝕劑膜實施曝光、顯影處理，而使抗蝕劑膜圖案化。抗蝕劑膜之圖案化係以使p型頂蓋層CAP1上之閘極電極形成區域露出之方式而進行。
其後，於圖案化之抗蝕劑膜上形成金屬膜。藉此，於閘極電極形成區域中，於p型頂蓋層CAP1上直接形成金屬膜。另一方面，於其他區域中，於抗蝕劑膜上形成金屬膜。此時，金屬膜例如由鎳膜(Ni)、及形成於鎳膜上之金膜(Au)所構成(Ni/Au)。該金屬膜例如可藉由蒸鍍法而形成。然後，如圖23所示，剝離抗蝕劑膜。藉此，去除抗蝕劑膜、及形成於抗蝕劑膜上之金屬膜，於p型頂蓋層CAP1上僅殘存有以直接接觸之方式而形成之金屬膜。藉此，可形成包含與p型頂蓋層CAP1直接接觸之金屬膜之閘極電極。以上述方式，可製造本實施形態3之高電子移動度電晶體(半導體裝置)。
再者，如本實施形態3般，於使用氮化鋁(AlN)作為分隔層SP3之情形時，構成二維電子氣之載子(電子)之合金散射受抑制，故而亦使電子之移動度提高。因此，根據本實施形態3中，藉由二維電子氣之最大載子濃度之增大效果與移動度之增大效果之相乘效應，而可大幅降低高電子移動度電晶體之導通電阻。
又，本實施形態3中，將包含氮化鋁鎵(AlaGa1-aN)之分隔層SP3之鋁組成比設為a=1，但例如即便設為a=0.5，亦可取得一定之導通電阻之改善效果。該情形時，例如藉由將分隔層SP3之膜厚設為2nm，亦可取得與本實施形態3同等之閾值電壓。
(實施形態4)
<實施形態4之特徵>
圖28係表示本實施形態4之高電子移動度電晶體之構成之剖面圖。於圖28中，與圖4相同之符號表示與圖4相同之內容，與上述實施形態1之不同在於分隔層SP4之構成、及電子供給層ES4之構成。即， 本實施形態4中之特徵點在於：使分隔層SP4包含氮化鋁銦(AldIn1-dN)，且使電子供給層ES4包含氮化鋁銦(AleIn1-eN)。
此處，包含氮化鋁銦(AldIn1-dN)之分隔層SP4之帶隙大於包含氮化鋁銦(AleIn1-eN)之電子供給層ES4之帶隙。藉此，因分隔層SP4之帶隙較大，而使通道層CH1與電子供給層ES4之界面附近形成較高之電位障壁(電子障壁)。即，設置有分隔層SP4之情形較未設置分隔層SP4之情形而形成較高之電位障壁。其結果，根據本實施形態4之高電子移動度電晶體，藉由較高之電位障壁而大幅抑制閘極洩漏電流。藉此，根據本實施形態4之高電子移動度電晶體，儲存於通道層CH1內之二維電子氣之最大載子濃度增加，藉此，可使本實施形態4之高電子移動度電晶體之導通電阻充分小。
具體而言，於本實施形態4中，分隔層SP4係包含無摻雜之AldIn1-dN，電子供給層ES4係包含無摻雜之AleIn1-eN。因此，以下，對分隔層SP4之帶隙大於電子供給層ES4之帶隙之條件進行說明。
首先，根據上述實施形態2中所說明之式(3)，若以滿足式(6)之方式而設定分隔層SP4之組成比d、與電子供給層ES4之組成比e，則分隔層SP4之帶隙大於電子供給層ES4之帶隙。
e<d...(6)
如此以使分隔層SP4之組成比d與電子供給層ES4之組成比e滿足式(6)之方式形成分隔層SP4與電子供給層ES4，藉此，可使設置有分隔層SP4之情形較未設置分隔層SP4之情形而形成較高之電位障壁。其結果，藉由較高之電位障壁而大幅抑制閘極洩漏電流，故而儲存於通道層CH1內之二維電子氣之最大載子濃度增加，藉此，可使本實施形態4之高電子移動度電晶體之導通電阻充分小。
本實施形態4中，分隔層SP4之電位障壁顯著變高。其原因在於，構成分隔層SP4之氮化鋁銦(AldIn1-dN)、與構成通道層CH1之氮化 鎵(GaN)之間之導帶偏移較大，為約1.5eV。進而，於構成分隔層SP4之氮化鋁銦(AldIn1-dN)之內部，亦產生伴隨自發極化之內部電場。因此，藉由上述較大之導帶偏移與內部電場之相乘效應，於通道層CH1之界面附近，與無分隔層SP4之關聯技術相比，形成有較高之電位障壁。
因此推測，儲存於通道層CH1與分隔層SP4之界面附近之井型電位內之二維電子氣之一部分難以越過較高之電位障壁。此意味著自閘極電極GE流向通道層CH1之閘極洩漏電流得以充分降低。其結果，根據本實施形態4之高電子移動度電晶體，儲存於通道層CH1內之二維電子氣之最大載子濃度增加，藉此，可取得可使本實施形態4之高電子移動度電晶體之導通電阻充分小之顯著之效果。
另一方面，於本實施形態4中，亦因受體之離子化而使p型頂蓋層CAP1內生成負電荷。因此，藉由適當調整電子供給層ES4之膜厚，而於熱平衡狀態下，可使閘極電極GE下之通道層CH1空乏化，從而可實現閾值電壓為正電壓之常斷開動作。
圖29係表示本實施形態4之高電子移動度電晶體、與關聯技術之高電子移動度電晶體中，電子供給層ES4相對於閾值電壓之膜厚依存性之數值模擬結果。於圖29中，橫軸表示電子供給層ES4之膜厚(m)，縱軸表示閾值電壓(閾值電壓)(V)。此時，將p型頂蓋層CAP1之受體濃度設定為5×1018cm-3，且將p型頂蓋層CAP1之膜厚設定為30nm。於圖29中，實線表示本實施形態4之高電子移動度電晶體，虛線表示關聯技術之高電子移動度電晶體。
如圖29所示可知，本實施形態4之高電子移動度電晶體之閾值電壓藉由插入有分隔層SP4之影響，而較未插入分隔層SP4之關聯技術之高電子移動度電晶體之閾值電壓朝負側偏移。但是可知，即便為該情形時，藉由將電子供給層ES4之膜厚設定為8nm程度以下，而於本 實施形態4之高電子移動度電晶體中亦可充分地實現常斷開動作。
由以上所述可知，根據本實施形態4，於高電子移動度電晶體中，可於維持常斷開動作之狀態下充分地降低導通電阻，藉此可實現包含高電子移動度電晶體之半導體裝置之性能提昇。
<半導體裝置之製造方法>
本實施形態4之半導體裝置係以上述方式而構成，以下，一面參照圖式一面對其製造方法進行說明。具體而言，以設定為d=0.9、e=0.7、z=0之情形為例，對本實施形態4之半導體裝置之製造方法進行說明。該情形時，分隔層SP4成為氮化鋁銦(Al0.9In0.1N)(帶隙：約5.7eV)，電子供給層ES4成為氮化鋁銦(Al0.7In0.3N)(帶隙：約4.6eV)。又，p型頂蓋層CAP1成為氮化鎵(GaN)(帶隙：約3.4eV)。
首先，如圖30所示，例如於包含(111)面露出之矽之半導體基板1S上，藉由有機金屬氣相沈積法(MOCVD：Metal Organic Chemical Vapor Deposition)而形成半導體層構造。該半導體層構造中，首先，於半導體基板1S上，形成包含將無摻雜之氮鋁(AlN)、與無摻雜之氮化鎵(GaN)交替積層之超晶格之核生成層CF。該核生成層CF之膜厚例如為200nm。其次，於核生成層CF上，例如形成包含無摻雜之氮化鎵(GaN)之緩衝層BF。該緩衝層BF之膜厚例如為1μm。繼而，於緩衝層BF上，形成包含無摻雜之氮化鎵(GaN)之通道層CH1。該通道層CH1之膜厚例如為50nm。其後，於通道層CH1上，形成包含無摻雜之氮化鋁銦(Al0.9In0.1N)之分隔層SP4。分隔層SP4之膜厚例如為1nm。然後，於分隔層SP4上，形成包含無摻雜之Al0.7In0.3N之電子供給層ES4，該電子供給層ES4之膜厚例如為7nm。其次，於電子供給層ES4上，形成包含p型氮化鎵(p型GaN)之半導體膜SF。該半導體膜SF之雜質濃度例如為5×1018cm-3，其膜厚例如為30nm。又，可使用例如鎂(Mg)作為p型雜質。以此方式而形成半導體層構造。該半導體 層構造係藉由於[0001]晶軸(C軸)方向上積層之III族面成長而形成。藉此，半導體各層之閘極電極GE側之表面成為(0001)III族面。例如，分隔層SP4之與電子供給層ES4之界面成為(0001)III族面。
此處，分隔層SP4之膜厚較電子供給層ES4之膜厚薄，進而，電子供給層ES4之膜厚設定為較於緩衝層BF上產生位錯之臨界膜厚薄。藉此，根據本實施形態4，可取得能抑制位錯之產生之良好之結晶品質。
於構成上述半導體層構造之各半導體層中，根據自發極化與壓電極化，於各半導體層之上下界面產生極化電荷。關於該極化電荷之面密度，例如於包含氮化鋁銦(Al0.9In0.1N)之分隔層SP4中，成為5.3×1013cm-2，於包含Al0.7In0.3N之電子供給層ES4中，成為3.2×1013cm-2。關於極化電荷之極性，於III族面成長之情形時，表面側為負極性，背面側為正極性。
其次，如圖31所示，於半導體膜SF上塗佈抗蝕劑膜，且對該抗蝕劑膜實施曝光、顯影處理，藉此使抗蝕劑膜圖案化。抗蝕劑膜之圖案化係以使形成有p型頂蓋層CAP1之區域中殘存有抗蝕劑膜之方式而進行。然後，使圖案化之抗蝕劑膜形成為遮罩，對半導體膜SF進行蝕刻，藉此形成包含半導體膜SF之p型頂蓋層CAP1。具體而言，半導體膜SF之蝕刻例如可藉由使用有氯化硼(BCl3)等之蝕刻氣體之乾式蝕刻而進行。
繼而，於去除圖案化之抗蝕劑膜之後，於形成有p型頂蓋層CAP1之電子供給層ES4上塗佈抗蝕劑膜。然後，藉由對該抗蝕劑膜實施曝光、顯影處理，而使抗蝕劑膜圖案化。抗蝕劑膜之圖案化係以使源極電極形成區域及汲極電極形成區域露出之方式而進行。
其後，於圖案化之抗蝕劑膜上形成金屬膜。藉此，於源極電極形成區域及汲極電極形成區域中，於電子供給層ES4上直接形成金屬 膜。另一方面，於其他區域中，於抗蝕劑膜上形成金屬膜。此時，金屬膜例如包含鈦膜(Ti)、形成於鈦膜上之鋁膜(Al)、形成於鋁膜上之鎳膜(Ni)、及形成於鎳膜上之金膜(Au)(Ti/Al/Ni/Au)。該金屬膜例如可藉由蒸鍍法而形成。
其次，剝離抗蝕劑膜。藉此，去除抗蝕劑膜、及形成於抗蝕劑膜上之金屬膜，於電子供給層ES4上僅殘存有以直接接觸之方式而形成之金屬膜。藉此，如圖32所示，可形成包含與電子供給層ES4直接接觸之金屬膜之源極電極SE及汲極電極DE。該源極電極SE與汲極電極DE係相互分離配置，且以被源極電極SE與汲極電極DE夾持之方式而形成p型頂蓋層CAP1。其後，藉由對半導體基板1S實施熱處理(合金處理)，而取得源極電極SE、與形成有二維電子氣之通道層CH1之歐姆接觸。同樣地，藉由該熱處理，亦使汲極電極DE與通道層CH1之間取得歐姆接觸。然後，雖未圖示，但為實現設備間之元件分離，藉由氮(N)等離子注入法而形成元件分離區域。
繼而，於形成有源極電極SE、汲極電極DE及p型頂蓋層CAP1之電子供給層ES4上塗佈抗蝕劑膜。然後，藉由對該抗蝕劑膜實施曝光、顯影處理，而使抗蝕劑膜圖案化。抗蝕劑膜之圖案化係以使p型頂蓋層CAP1上之閘極電極形成區域露出之方式而進行。
其後，於圖案化之抗蝕劑膜上形成金屬膜。藉此，於閘極電極形成區域中，於p型頂蓋層CAP1上直接形成金屬膜。另一方面，於其他區域中，於抗蝕劑膜上形成金屬膜。此時，金屬膜例如由鎳膜(Ni)、及形成於鎳膜上之金膜(Au)所構成(Ni/Au)。該金屬膜例如可藉由蒸鍍法而形成。然後，如圖28所示，剝離抗蝕劑膜。藉此，去除抗蝕劑膜、及形成於抗蝕劑膜上之金屬膜，於p型頂蓋層CAP1上僅殘存有以直接接觸之方式而形成之金屬膜。藉此，可形成包含與p型頂蓋層CAP1直接接觸之金屬膜之閘極電極。以上述方式，可製造本實施 形態4之高電子移動度電晶體(半導體裝置)。
(實施形態5)
圖33係表示本實施形態5之高電子移動度電晶體之構成之剖面圖。於上述實施形態3中，形成為以包含p型AlcIn1-cN(0≦c≦1))之頂蓋層CAP2置換p型頂蓋層CAP1之構成，除此之外，本實施形態5與上述實施形態3形成為相同之構成。因此，於本實施形態5中，亦可取得與上述實施形態3相同之效果。即，本實施形態5中，分隔層SP3之電位障壁亦顯著變高。其原因在於，構成分隔層SP3之氮化鋁鎵(AlaGa1-aN)、與構成通道層CH1之氮化鎵(GaN)之間之導帶偏移較大，為約1.9eV。進而，於構成分隔層SP3之氮化鋁鎵(AlaGa1-aN)之內部，亦產生伴隨自發極化之內部電場。因此，藉由上述較大之導帶偏移與內部電場之相乘效應，於通道層CH1之界面附近，與無分隔層SP3之關聯技術相比，形成有較高之電位障壁。
因此推測，儲存於通道層CH1與分隔層SP3之界面附近之井型電位內之二維電子氣之一部分難以越過較高之電位障壁。此意味著自閘極電極GE流向通道層CH1之閘極洩漏電流得以充分降低。其結果，根據本實施形態5之高電子移動度電晶體，儲存於通道層CH1內之二維電子氣之最大載子濃度增加，藉此，可取得可使本實施形態5之高電子移動度電晶體之導通電阻充分小之顯著之效果。
另一方面，於本實施形態5中，亦因受體之離子化而於p型頂蓋層CAP2內生成負電荷。因此，藉由適當調整電子供給層ES3之膜厚，而於熱平衡狀態下，可使閘極電極GE下之通道層CH1空乏化，從而可實現閾值電壓為正電壓之常斷開動作。
自以上所述可知，根據本實施形態5，於高電子移動度電晶體中，可於維持常斷開動作之狀態下充分地降低導通電阻，藉此可實現包含高電子移動度電晶體之半導體裝置之性能提昇。
<半導體裝置之製造方法>
本實施形態5之半導體裝置係以上述方式而構成，以下，一面參照圖式一面對其製造方法進行說明。具體而言，以設定為a=1、b=0.82、c=0.82之情形為例，對本實施形態5之半導體裝置之製造方法進行說明。該情形時，分隔層SP3成為氮化鋁(AlN)(帶隙：約6.2eV)，電子供給層ES3及p型頂蓋層CAP2成為Al0.82In0.18N(帶隙：約5.2eV)。
首先，如圖34所示，例如於包含(111)面露出之矽之半導體基板1S上，藉由有機金屬氣相沈積法(MOCVD：Metal Organic Chemical Vapor Deposition)而形成半導體層構造。該半導體層構造中，首先，於半導體基板1S上，形成包含將無摻雜之氮鋁(AlN)、與無摻雜之氮化鎵(GaN)交替積層之超晶格之核生成層CF。該核生成層CF之膜厚例如為200nm。其次，於核生成層CF上，例如形成包含無摻雜之氮化鎵(GaN)之緩衝層BF。該緩衝層BF之膜厚例如為1μm。繼而，於緩衝層BF上，形成包含無摻雜之氮化鎵(GaN)之通道層CH1。該通道層CH1之膜厚例如為50nm。其後，於通道層CH1上，形成包含無摻雜之氮化鋁(AlN)之分隔層SP3。分隔層SP3之膜厚例如為1nm。然後，於分隔層SP3上，形成包含無摻雜之Al0.82In0.18N之電子供給層ES3，該電子供給層ES3之膜厚例如為5nm。其次，於電子供給層ES3上，形成包含p型Al0.82In0.18N之半導體膜SF2。該半導體膜SF2之雜質濃度例如為5×1019cm-3，其膜厚例如為25nm。又，可使用例如鎂(Mg)作為p型雜質。以此方式而形成半導體層構造。該半導體層構造係藉由於[0001]晶軸(C軸)方向上積層之III族面成長而形成。藉此，半導體各層之表面成為(0001)III族面。
此處，將包含氮化鋁銦(AlbIn1-bN)之電子供給層ES3之鋁組成比設定為b=0.82左右。藉此，可使包含Al0.82In0.18N之電子供給層ES3與 包含氮化鎵(GaN)之緩衝層BF晶格匹配，故而可取得無內部應變之良好之結晶品質。
於構成上述半導體層構造之各半導體層中，根據自發極化與壓電極化，於各半導體層之上下界面上產生極化電荷。關於該極化電荷之面密度，例如於包含氮化鋁(AlN)之分隔層SP3中，成為6.4×1013cm-2，於包含Al0.82In0.18N之電子供給層ES3中，成為4.5×1013cm-2。關於極化電荷之極性，於III族面成長之情形時，表面側為負極性，背面側為正極性。
其次，如圖35所示，於半導體膜SF2上塗佈抗蝕劑膜，且對該抗蝕劑膜實施曝光、顯影處理，藉此使抗蝕劑膜圖案化。抗蝕劑膜之圖案化係以使形成有p型頂蓋層CAP2之區域中殘存有抗蝕劑膜之方式而進行。然後，使圖案化之抗蝕劑膜形成為遮罩，對半導體膜SF2進行蝕刻，藉此形成包含半導體膜SF2之p型頂蓋層CAP2。具體而言，半導體膜SF之蝕刻例如可藉由使用有氯化硼(BCl3)等之蝕刻氣體之乾式蝕刻而進行。
繼而，於去除圖案化之抗蝕劑膜之後，於形成有p型頂蓋層CAP2之電子供給層ES3上塗佈抗蝕劑膜。然後，藉由對該抗蝕劑膜實施曝光、顯影處理，而使抗蝕劑膜圖案化。抗蝕劑膜之圖案化係以使源極電極形成區域及汲極電極形成區域露出之方式而進行。
其後，於圖案化之抗蝕劑膜上形成金屬膜。藉此，於源極電極形成區域及汲極電極形成區域中，於電子供給層ES3上直形成金屬膜。另一方面，於其他區域中，於抗蝕劑膜上形成金屬膜。此時，金屬膜例如包含鈦膜(Ti)、形成於鈦膜上之鋁膜(Al)、形成於鋁膜上之鎳膜(Ni)、及形成於鎳膜上之金膜(Au)(Ti/Al/Ni/Au)。該金屬膜例如可藉由蒸鍍法而形成。
其次，剝離抗蝕劑膜。藉此，去除抗蝕劑膜、及形成於抗蝕劑 膜上之金屬膜，於電子供給層ES3上僅殘存有以直接接觸之方式而形成之金屬膜。藉此，如圖36所示，可形成包含與電子供給層ES3直接接觸之金屬膜之源極電極SE及汲極電極DE。該源極電極SE與汲極電極DE係相互分離配置，且以被源極電極SE與汲極電極DE夾持之方式而形成p型頂蓋層CAP2。其後，藉由對半導體基板1S實施熱處理(合金處理)，而取得源極電極SE、與形成有二維電子氣之通道層CH1之歐姆接觸。同樣地，藉由該熱處理，亦使汲極電極DE與通道層CH1之間取得歐姆接觸。然後，雖未圖示，但為實現設備間之元件分離，藉由氮(N)等之離子注入法而形成元件分離區域。
繼而，於形成有源極電極SE、汲極電極DE及p型頂蓋層CAP2之電子供給層ES3上塗佈抗蝕劑膜。然後，藉由對該抗蝕劑膜實施曝光、顯影處理，而使抗蝕劑膜圖案化。抗蝕劑膜之圖案化係以使p型頂蓋層CAP2上之閘極電極形成區域露出之方式而進行。
其後，於圖案化之抗蝕劑膜上形成金屬膜。藉此，於閘極電極形成區域中，於p型頂蓋層CAP2上直接形成金屬膜。另一方面，於其他區域中，於抗蝕劑膜上形成金屬膜。此時，金屬膜例如由鎳膜(Ni)、及形成於鎳膜上之金膜(Au)所構成(Ni/Au)。該金屬膜例如可藉由蒸鍍法而形成。然後，如圖33所示，剝離抗蝕劑膜。藉此，去除抗蝕劑膜、及形成於抗蝕劑膜上之金屬膜，於p型頂蓋層CAP2上僅殘存有以直接接觸之方式而形成之金屬膜。藉此，可形成包含與p型頂蓋層CAP2直接接觸之金屬膜之閘極電極。以上述方式，可製造本實施形態5之高電子移動度電晶體(半導體裝置)。
再者，如本實施形態5般，於使用氮化鋁(AlN)作為分隔層SP3之情形時，構成二維電子氣之載子(電子)之合金散射受抑制，故而亦使電子之移動度提高。因此，根據本實施形態5，藉由二維電子氣之最大載子濃度之增大效果與移動度之增大效果之相乘效應，而可大幅降 低高電子移動度電晶體之導通電阻。
(實施形態6)
圖37係表示本實施形態6之高電子移動度電晶體之構成之剖面圖。於上述實施形態4中，形成為以包含p型AlfIn1-fN(0≦f≦1)之頂蓋層CAP2置換p型頂蓋層CAP1之構成，除此之外，本實施形態6與上述實施形態4形成為相同之構成。因此，於本實施形態6中，亦可取得與上述實施形態4相同之效果。即，本實施形態6中，分隔層SP4之電位障壁亦顯著變高。其原因在於，構成分隔層SP4之氮化鋁銦(AldIn1-dN)、與構成通道層CH1之氮化鎵(GaN)之間之導帶偏移較大，為約1.5eV。進而，於構成分隔層SP4之氮化鋁銦(AldIn1-dN)之內部，亦產生伴隨自發極化之內部電場。因此，藉由上述較大之導帶偏移與內部電場之相乘效應，於通道層CH1之界面附近，與無分隔層SP4之關聯技術相比，形成有較高之電位障壁。
因此推測，儲存於通道層CH1與分隔層SP4之界面附近之井型電位內之二維電子氣之一部分難以越過較高之電位障壁。此意味著自閘極電極GE流向通道層CH1之閘極洩漏電流得以充分降低。其結果，根據本實施形態6之高電子移動度電晶體，儲存於通道層CH1內之二維電子氣之最大載子濃度增加，藉此，可取得能使本實施形態6之高電子移動度電晶體之導通電阻充分小之顯著效果。
另一方面，於本實施形態6中，亦因受體之離子化而於p型頂蓋層CAP2內生成負電荷。因此，藉由適當調整電子供給層ES4之膜厚，而於熱平衡狀態下，可使閘極電極GE下之通道層CH1空乏化，從而可實現閾值電壓為正電壓之常斷開動作。
自以上所述可知，根據本實施形態6，於高電子移動度電晶體中，可於維持常斷開動作之狀態下充分地降低導通電阻，藉此可實現包含高電子移動度電晶體之半導體裝置之性能提昇。
<半導體裝置之製造方法>
本實施形態6之半導體裝置係以上述方式而構成，以下，一面參照圖式一面對其製造方法進行說明。具體而言，以設定為d=0.9、e=0.7、f=0.7之情形為例，對本實施形態6之半導體裝置之製造方法進行說明。該情形時，分隔層SP4成為氮化鋁銦(Al0.9In0.1N)(帶隙：約5.7eV)，電子供給層ES4及p型頂蓋層CAP2成為氮化鋁銦(Al0.7In0.3N)(帶隙：約4.6eV)。
首先，如圖38所示，例如於包含(111)面露出之矽半導體基板1S上，藉由有機金屬氣相沈積法(MOCVD：Metal Organic Chemical Vapor Deposition)而形成半導體層構造。該半導體層構造中，首先，於半導體基板1S上，形成包含將無摻雜之氮鋁(AlN)、與無摻雜之氮化鎵(GaN)交替積層之超晶格之核生成層CF。該核生成層CF之膜厚例如為200nm。其次，於核生成層CF上，例如形成包含無摻雜之氮化鎵(GaN)之緩衝層BF。該緩衝層BF之膜厚例如為1μm。繼而，於緩衝層BF上，形成包含無摻雜之氮化鎵(GaN)之通道層CH1。該通道層CH1之膜厚例如為50nm。其後，於通道層CH1上，形成包含無摻雜之氮化鋁銦(Al0.9In0.1N)之分隔層SP4。分隔層SP4之膜厚例如為1nm。然後，於分隔層SP4上，形成包含無摻雜之Al0.7In0.3N之電子供給層ES4，該電子供給層ES4之膜厚例如為7nm。其次，於電子供給層ES4上，形成包含p型Al0.7In0.3N之半導體膜SF2。該半導體膜SF2之雜質濃度例如為5×1019cm-3，其膜厚例如為20nm。又，可使用例如鎂(Mg)作為p型雜質。以此方式而形成半導體層構造。該半導體層構造係藉由於[0001]晶軸(C軸)方向上積層之III族面成長而形成。
此處，分隔層SP4之膜厚較電子供給層ES4之膜厚薄，進而，將電子供給層ES4之膜厚設定為較於緩衝層BF上產生位錯之臨界膜厚薄。藉此，根據本實施形態6，可取得可抑制位錯之產生之良好之結 晶品質。
於構成上述半導體層構造之各半導體層中，根據自發極化與壓電極化，於各半導體層之上下界面產生極化電荷。關於該極化電荷之面密度，例如於包含氮化鋁銦(Al0.9In0.1N)之分隔層SP4中，成為5.3×1013cm-2，於包含Al0.7In0.3N之電子供給層ES4中，成為3.2×1013cm-2。關於極化電荷之極性，於III族面成長之情形時，表面側為負極性，背面側為正極性。
其次，如圖39所示，於半導體膜SF2上塗佈抗蝕劑膜，且對該抗蝕劑膜實施曝光、顯影處理，藉此使抗蝕劑膜圖案化。抗蝕劑膜之圖案化係以使形成有p型頂蓋層CAP2之區域中殘存有抗蝕劑膜之方式而進行。然後，使圖案化之抗蝕劑膜形成為遮罩，對半導體膜SF2進行蝕刻，藉此形成包含半導體膜SF2之p型頂蓋層CAP2。具體而言，半導體膜SF2之蝕刻例如可藉由使用有氯化硼(BCl3)等之蝕刻氣體之乾式蝕刻而進行。
繼而，於去除圖案化之抗蝕劑膜之後，於形成有p型頂蓋層CAP2之電子供給層ES4上塗佈抗蝕劑膜。然後，藉由對該抗蝕劑膜實施曝光、顯影處理，而使抗蝕劑膜圖案化。抗蝕劑膜之圖案化係以使源極電極形成區域及汲極電極形成區域露出之方式而進行。
其後，於圖案化之抗蝕劑膜上形成金屬膜。藉此，於源極電極形成區域及汲極電極形成區域中，於電子供給層ES4上直接形成金屬膜。另一方面，於其他區域中，於抗蝕劑膜上形成金屬膜。此時，金屬膜例如包含鈦膜(Ti)、形成於鈦膜上之鋁膜(Al)、形成於鋁膜上之鎳膜(Ni)、及形成於鎳膜上之金膜(Au)(Ti/Al/Ni/Au)。該金屬膜例如可藉由蒸鍍法而形成。
其次，剝離抗蝕劑膜。藉此，去除抗蝕劑膜、及形成於抗蝕劑膜上之金屬膜，於電子供給層ES4上僅殘存有以直接接觸之方式而形 成之金屬膜。藉此，如圖40所示，可形成包含與電子供給層ES4直接接觸之金屬膜之源極電極SE及汲極電極DE。該源極電極SE與汲極電極DE係相互分離而配置，且以被源極電極SE與汲極電極DE夾持之方式而形成p型頂蓋層CAP2。其後，藉由對半導體基板1S實施熱處理(合金處理)，而取得源極電極SE、與形成有二維電子氣之通道層CH1之歐姆接觸。同樣地，藉由該熱處理，亦使汲極電極DE與通道層CH1之間取得歐姆接觸。然後，雖未圖示，但為實現設備間之元件分離，藉由氮(N)等之離子注入法而形成元件分離區域。
繼而，於形成有源極電極SE、汲極電極DE及p型頂蓋層CAP2之電子供給層ES4上塗佈抗蝕劑膜。然後，藉由對該抗蝕劑膜實施曝光、顯影處理，而使抗蝕劑膜圖案化。抗蝕劑膜之圖案化係以使p型頂蓋層CAP2上之閘極電極形成區域露出之方式而進行。
其後，於圖案化之抗蝕劑膜上形成金屬膜。藉此，於閘極電極形成區域中，於p型頂蓋層CAP2上直接形成金屬膜。另一方面，於其他區域中，於抗蝕劑膜上形成金屬膜。此時，金屬膜例如由鎳膜(Ni)、及形成於鎳膜上之金膜(Au)所構成(Ni/Au)。該金屬膜例如可藉由蒸鍍法而形成。然後，如圖37所示，剝離抗蝕劑膜。藉此，去除抗蝕劑膜、及形成於抗蝕劑膜上之金屬膜，於p型頂蓋層CAP2上僅殘存有以直接接觸之方式而形成之金屬膜。藉此，可形成包含與p型頂蓋層CAP2直接接觸之金屬膜之閘極電極。以上述方式，可製造本實施形態6之高電子移動度電晶體(半導體裝置)。
以上，已對藉由本發明者完成之發明基於其實施形態進行了具體說明，但本發明並不限定於上述實施形態，當然可於不脫離其要旨之範圍內進行各種變更。
(變形例)
(1)上述實施形態中，已對使用矽(Si)作為半導體基板之例進行了 說明，但並不限於此，亦可使用包含碳化矽(SiC)、藍寶石(Al2O3)、氮化鎵(GaN)、金剛石(C)等之基板。
(2)上述實施形態中，已對使用包含氮化鋁(AlN)與氮化鎵(GaN)之超晶格作為核生成層之例進行了說明，但並不限於此，亦可使用包含氮化鋁(AlN)、氮化鋁鎵(AlGaN)、氮化鎵(GaN)等之單層膜。
(3)上述實施形態中，已對使用氮化鎵(GaN)作為緩衝層之例進行了說明，但並不限於此，亦可使用由氮化鋁鎵(AlGaN)、氮化銦鎵(InGaN)、氮化鋁銦(AlInN)、AlGaInN所代表之其他III族氮化物半導體。
(4)上述實施形態中，已對使用氮化鎵(GaN)作為通道層之例進行了說明，但並不限於此，亦可使用由AlGaN、AlInN、AlGaInN、InGaN、氮化銦(InN)所代表之其他III族氮化物半導體。
(5)上述實施形態中，已對使用氮化鋁鎵(AlGaN)或氮化鋁銦(AlInN)作為分隔層之例進行了說明，但並不限於此，亦可使用帶隙較電子供給層大之其他III族氮化物半導體。例如，亦可為GaN、AlGaInN、InGaN等。
(6)上述實施形態中，已對使用氮化鋁銦(AlInN)或氮化鋁鎵(AlGaN)作為電子供給層之例進行了說明，但並不限於此，亦可使用帶隙較通道層大之其他III族氮化物半導體。例如，亦可為AlN、GaN、AlGaInN、InGaN等。
(7)上述實施形態中，將電子供給層設為無摻雜，但例如亦可添加矽(Si)等之n型雜質。進而，電子供給層亦可包含無摻雜層與n型層之2層構造、或無摻雜層、n型層與無摻雜層之3層構造等多層構造。
(8)上述實施形態中，已對使p型頂蓋層包含p型AlGaN或p型AlInN之例進行了說明，但並不限於此，亦可使用由p型AlGaInN、p型InGaN、p型InN所代表之其他III族氮化物半導體。此時，使用鎂 (Mg)作為p型雜質，但亦可使用鋅(Zn)或氫(H)等其他p型雜質。
(9)上述實施形態中，於設備之最表面上並未設置保護膜，但亦可形成包含氮化矽(Si3N4)、氧化鋁(Al2O3)、氧化矽(SiO2)等之絕緣膜。
(10)上述實施形態中，已對使源極電極及汲極電極包含Ti/Al/Ni/Au之例進行了說明，但並不限於此，亦可使用由Ti/Al、Ti/Al/鉬(Mo)/Au、Ti/Al/鈮(Nb)/Au所代表之其他材料。
(11)上述實施形態中，已對使閘極電極包含Ni/Au之例進行了說明，但並不限於此，亦可使用Ni/鈀(Pd)/Au、Ni/鉑(Pt)/Au、Ti/Au、Ti/Pd/Au、Ti/Pt/Au等之其他材料。此時，可使閘極電極與p型頂蓋層之接觸為肖特基接觸，亦可為歐姆接觸。
(12)上述實施形態中，已對以氮(N)之離子注入而進行設備間之元件分離之例進行了說明，但並不限於此，亦可以使用有硼(B)等其他離子之離子注入而進行，亦可藉由台面蝕刻而進行元件分離。
以上，根據本技術思想，可獲得於維持常斷開動作之狀態下閘極洩漏電流被大幅抑制之高電子移動度電晶體。因此，可增加能儲存於通道層內之二維電子氣之最大載子濃度而降低導通電阻。尤其於使用氮化鋁(AlN)作為分隔層之情形時，電子移動度提高，實現導通電阻之進一步降低。又，於使用鋁組成比為0.82左右之氮化鋁銦(AlInN)作為分隔層之情形時，可取得無內部應變之良好之結晶品質，藉此，可使高電子移動度電晶體之長期可靠性進一步提高。因此，根據應用有本技術思想之高電子移動度電晶體，可提供導通電阻降低之常斷開型設備。其結果，可提供一種高電子移動度電晶體，其對行動電話基地台、固定無線傳送裝置、數位地面廣播站、雷達裝置、馬達控制裝置、高頻產生裝置、電源裝置、反相器照明所代表之電子機器之高性能化有較大貢獻。
(附記1)
亦可將若干實施形態以如下方式而匯總。
一種半導體裝置，其係包含場效電晶體者，上述場效電晶體包含：(a)通道層，其包含第1氮化物半導體層；(b)電子供給層，其形成於上述通道層上，且包含第2氮化物半導體層；(c)分隔層，其形成於上述電子供給層上，且包含第3氮化物半導體層；(d)源極電極，其形成於上述電子供給層上；(e)汲極電極，其與上述源極電極分離而形成於上述電子供給層上；(f)p型頂蓋層，其被上述源極電極與上述汲極電極夾持，且形成於上述分隔層上；及(g)閘極電極，其形成於上述p型頂蓋層上；且上述分隔層之帶隙係大於上述電子供給層之帶隙。
1S‧‧‧半導體基板
2DEG‧‧‧二維電子氣
BF‧‧‧緩衝層
CAP1‧‧‧p型頂蓋層
CF‧‧‧核生成層
CH1‧‧‧通道層
DE‧‧‧汲極電極
ES1‧‧‧電子供給層
GE‧‧‧閘極電極
SE‧‧‧源極電極
SP1‧‧‧分隔層

Claims (20)

  1. 一種半導體裝置，其係包含場效電晶體者，且上述場效電晶體包含：(a)通道層，其包含第1氮化物半導體層；(b)分隔層，其形成於上述通道層上，且包含第2氮化物半導體層；(c)電子供給層，其形成於上述分隔層上，且包含第3氮化物半導體層；(d)源極電極，其形成於上述電子供給層上；(e)汲極電極，其與上述源極電極分離而形成於上述電子供給層上；(f)p型頂蓋層，其被上述源極電極與上述汲極電極夾持，且形成於上述電子供給層上，其中位於上述分隔層與上述p型頂蓋層之間之上述電子供給層為無摻雜；及(g)閘極電極，其形成於上述p型頂蓋層上；且上述分隔層之帶隙係大於上述電子供給層之帶隙。
  2. 如請求項1之半導體裝置，其中上述通道層係包含GaN，上述分隔層係包含AlxGa1-xN，上述電子供給層係包含AlyGa1-yN，且組成比x與組成比y滿足y<x之關係。
  3. 如請求項1之半導體裝置，其中上述通道層係包含GaN，上述分隔層係包含AluIn1-uN，上述電子供給層係包含AlvGa1-vN，且組成比u與組成比v滿足2.8v+2.5<5.3u之關係。
  4. 如請求項1之半導體裝置，其中上述通道層係包含GaN，上述分隔層係包含AlaGa1-aN，上述電子供給層係包含AlbIn1-bN，且組成比a與組成比b滿足5.3b<2.8a+2.5之關係。
  5. 如請求項1之半導體裝置，其中上述通道層係包含GaN，上述分隔層係包含AldIn1-dN，上述電子供給層係包含AleIn1-eN，且組成比d與組成比e滿足e<d之關係。
  6. 如請求項1之半導體裝置，其中上述p型頂蓋層係包含p型AlzGa1-zN(0≦z≦1)。
  7. 如請求項1之半導體裝置，其中上述p型頂蓋層係包含p型AlcIn1-cN(0≦c≦1)。
  8. 如請求項1之半導體裝置，其中上述分隔層之膜厚小於上述電子供給層之膜厚。
  9. 如請求項1之半導體裝置，其中上述p型頂蓋層與上述閘極電極之接觸係肖特基接觸。
  10. 如請求項1之半導體裝置，其中上述p型頂蓋層與上述閘極電極之接觸係歐姆接觸。
  11. 如請求項1之半導體裝置，其進而包含：緩衝層，其形成於上述通道層之下層；核生成層，其形成於上述緩衝層之下層；及半導體基板，其形成於上述核生成層之下層。
  12. 如請求項1之半導體裝置，其進而包含：緩衝層，其形成於上述通道層之下層；及半導體基板，其形成於上述緩衝層之下層。
  13. 如請求項1之半導體裝置，其中於上述分隔層之表面及背面產生 極化電荷，且於上述電子供給層之表面及背面產生極化電荷。
  14. 如請求項13之半導體裝置，其中於上述分隔層產生之極化電荷之極性於表面側為負極性，且於背面側為正極性，於上述電子供給層產生之極化電荷之極性於表面側為負極性，且於背面側為正極性。
  15. 如請求項14之半導體裝置，其中於上述分隔層產生之極化電荷之面密度，大於在上述電子供給層產生之極化電荷之面密度。
  16. 如請求項1之半導體裝置，其中上述場效電晶體係常斷開型電晶體。
  17. 如請求項1之半導體裝置，其中上述分隔層之與電子供給層之界面係(0001)III族面。
  18. 一種半導體裝置之製造方法，其包括：(a)步驟，係形成包含第1氮化物半導體層之通道層；(b)步驟，係於上述通道層上，形成包含第2氮化物半導體層之分隔層；(c)步驟，係於上述分隔層上，形成包含第3氮化物半導體層之電子供給層，且上述第3氮化物半導體層具有較上述第2氮化物半導體層之帶隙小之帶隙；(d)步驟，係於上述電子供給層上，形成p型氮化物半導體層；(e)步驟，係於上述(d)步驟之後，蝕刻去除上述p型氮化物半導體層之一部分，藉此形成p型頂蓋層，其中位於上述分隔層與上述p型頂蓋層之間之上述電子供給層為無摻雜；(f)步驟，係上述(e)步驟之後，於露出之上述電子供給層上，以夾持上述p型頂蓋層之方式形成源極電極及汲極電極；及(g)步驟，係於上述(f)步驟之後，於上述p型頂蓋層上形成閘極 電極。
  19. 如請求項18之半導體裝置之製造方法，其中上述分隔層之膜厚係小於上述電子供給層之膜厚。
  20. 如請求項18之半導體裝置之製造方法，其中上述通道層、上述分隔層、及上述電子供給層係藉由於[0001]晶軸方向上積層之III族面成長而形成。
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