JP7032641B2 - 化合物半導体装置及びその製造方法 - Google Patents

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Description

本発明は、化合物半導体装置及びその製造方法に関する。
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体装置への適用が検討されている。窒化物半導体を用いた半導体装置としては、電界効果トランジスタ、特に高電子移動度トランジスタ(High Electron Mobility Transistor:HEMT)についての報告が数多くなされている。
例えばGaN系のHEMT(GaN-HEMT)では、GaNをチャネル層として、InAlNをバリア層として用いたInAlN-HEMTが注目されている。InAlNは、17%~18%のIn組成においてGaNと格子整合することが知られている。この組成領域においてInAlNは非常に高い自発分極を有し、従来のAlGaN-HEMTよりも高濃度の2次元電子ガス(2DEG)を実現することができる。そのため、InAlN/GaN・HEMTは次世代の高出力デバイスとして注目されている。
特開2016-225578号公報 特開2016-162889号公報 特開2010-267658号公報 再公表特許第WO2013/125126号公報
しかしながら、InAlNを用いた化合物半導体装置では、InAlNの表面平坦性が悪くシート抵抗の増加を招来し、強い内部電界のためにリーク電流が大きいという問題がある。
本発明は、シート抵抗を低減させつつリーク電流を減少させることができる化合物半導体装置及びその製造方法を提供することを目的とする。
一つの態様では、化合物半導体装置は、キャリアが発生するチャネル層と、前記チャネル層上に形成されたAly1Ga1-y1N(0.20<y1≦0.70)のスペーサ層と、前記スペーサ層上に形成されたInx2Aly2Ga1-x2-y2N(0.005≦x2≦0.15,0.22≦y2≦0.60)のバリア層とを備えており、y1>y2である。
一つの態様では、化合物半導体装置の製造方法は、キャリアが発生するチャネル層を形成し、前記チャネル層上にAly1Ga1-y1N(0.20<y1≦0.70)のスペーサ層を形成し、前記スペーサ層上にInx2Aly2Ga1-x2-y2N(0.005≦x2≦0.15,0.22≦y2≦0.60)のバリア層を形成し、y1>y2である。
一つの側面では、シート抵抗を低減させつつリーク電流を減少させることができる化合物半導体装置が実現する。
第1の実施形態によるInAlGaN-HEMTの製造方法を工程順に示す概略断面図である。 図1に引き続き、第1の実施形態によるInAlGaN-HEMTの製造方法を工程順に示す概略断面図である。 InAlGaN-HEMTにおけるAlGaNのスペーサ層について、Al組成(%)とシート抵抗(Ω/sq)との関係を示す特性図である。 InAlGaN-HEMTにおけるInAlGaNのバリア層について、Al組成(%)とシート抵抗(Ω/sq)との関係を示す特性図である。 InAlGaN-HEMTにおいて、Al0.55Ga0.45Nのスペーサ層を用い、In0.05AlxGa0.95-xのバリア層について、Al組成x(%)とゲートリーク電流(A/cm2)との関係を示す特性図である。 InAlGaN-HEMTにおいて、Al0.55Ga0.45Nのスペーサ層を用い、In0.05AlxGa0.95-xのバリア層について、Al組成x(%)とキャリア(2DEG)密度(×1013cm-1)との関係を示す特性図である。 InAlGaN-HEMTにおいて、Al0.55Ga0.45Nのスペーサ層を用い、In0.05AlxGa0.95-xのバリア層について、Al組成x(%)と移動度(cm2-1-1)との関係を示す特性図である。 第2の実施形態によるInAlGaN-HEMTの製造方法を工程順に示す概略断面図である。 図8に引き続き、第2の実施形態によるInAlGaN-HEMTの製造方法を工程順に示す概略断面図である。 第3の実施形態によるInAlGaN-HEMTの製造方法を工程順に示す概略断面図である。 図10に引き続き、第3の実施形態によるInAlGaN-HEMTの製造方法を工程順に示す概略断面図である。 HEMTチップの概略構成を示す平面図である。 ディスクリートパッケージを示す概略平面図である。 第4の実施形態によるPFC回路を示す結線図である。 第5の実施形態による電源装置の概略構成を示す結線図である。 第6の実施形態による高周波増幅器の概略構成を示す結線図である。
(第1の実施形態)
本実施形態では、化合物半導体装置として、窒化物半導体のInAlGaN-HEMTを開示する。
図1~図2は、第1の実施形態によるInAlGaN-HEMTの製造方法を工程順に示す概略断面図である。
先ず、図1(a)に示すように、成長用基板として例えばSiC基板1上に、化合物半導体積層構造2を形成する。成長用基板としては、SiC基板の代わりに、Si基板、サファイア基板、GaAs基板、GaN基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
化合物半導体積層構造2は、AlNの核形成層2a、GaNのチャネル層2b、AlGaNのスペーサ層2c、及びInAlGaNのバリア層2dを有している。
InAlGaN-HEMTでは、チャネル層2bのバリア層2d(正確にはスペーサ層2c)との界面近傍にキャリアとして2次元電子ガス(2DEG)が発生する。この2DEGは、チャネル層2bの化合物半導体(ここではGaN)とバリア層2dの化合物半導体(ここではInAlGaN)との分極の相違に基づいて生成される。
詳細には、SiC基板1上に、例えば有機金属気相成長(MOVPE:Metal Organic Vapor Phase Epitaxy)法により、以下の各化合物半導体を成長する。MOVPE法の代わりに、分子線エピタキシー(MBE:Molecular Beam Epitaxy)法等を用いても良い。
SiC基板1上に、AlNを100nm程度の厚みに、i(インテンショナリ・アンドープ)-GaNを3μm程度の厚みに、AlGaNを2nm程度の厚みに、InAlGaNを8nm程度の厚みに順次成長する。これにより、核形成層2a、チャネル層2b、スペーサ層2c、及びバリア層2dが形成される。ここで、高周波特性を良好にするためには、ゲート電極から2DEGまでの距離を短くする必要がある。その一方で、十分なキャリア濃度(2DEG濃度)を確保することも必要である。これらの要請を勘案して、スペーサ層2c及びバリア層2dの厚みの合計を4nm程度以上10nm程度以下とすることが望ましい。
スペーサ層2cは、Al組成をy1として、Aly1Ga1-y1Nからなり、0.20<y1≦0.70、更に好ましくは0.22≦y1≦0.60である。バリア層2dは、In組成をx2、Al組成をy2として、Inx2Aly2Ga1-x2-y2Nからなり、0≦x2≦0.15、及び0.20≦y2<0.70、更に好ましくは0.005≦x2≦0.15、及び0.22≦y2≦0.60である。y1及びy2は、y1>y2の関係を満たしている。
AlNの成長条件としては、原料ガスとしてトリメチルアルミニウム(TMAl)ガス及びアンモニア(NH3)ガスの混合ガスを用いる。GaNの成長条件としては、原料ガスとしてトリメチルガリウム(TMGa)ガス及びNH3ガスの混合ガスを用いる。AlGaNの成長条件としては、原料ガスとしてTMAlガス、TMGaガス、及びNH3ガスの混合ガスを用いる。InAlGaNの成長条件としては、原料ガスとしてトリメチルインジウム(TMIn)ガス、TMAlガス、TMGaガス、及びNH3ガスの混合ガスを用いる。成長する化合物半導体層に応じて、In源であるTMInガス、Al源であるTMAlガス、Ga源であるTMGaガスの供給の有無及び流量を適宜設定し、In組成、Al組成、Ga組成を調節する。共通原料であるNH3ガスの流量は、100ccm~30LM程度とする。また、成長圧力は1kPa程度~100kPa程度、成長温度は700℃程度~1200℃程度とする。
続いて、不図示の素子分離構造を形成する。
詳細には、化合物半導体積層構造2の素子分離領域に、例えばアルゴン(Ar)を注入する。これにより、化合物半導体積層構造2及びSiC基板1の表層部分に素子分離構造が形成される。素子分離構造により、化合物半導体積層構造2上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばSTI(Shallow Trench Isolation)法を用いて行っても良い。このとき、化合物半導体積層構造2のドライエッチングには、例えば塩素系のエッチングガスを用いる。
続いて、図1(b)に示すように、ソース電極3及びドレイン電極4を形成する。
詳細には、先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストを化合物半導体積層構造2上に塗布し、ソース電極及びドレイン電極の形成領域を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばTa/Alを、例えば蒸着法により、開口内を含むレジストマスク上に堆積する。Taの厚みは20nm程度、Alの厚みは200nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したTa/Alを除去する。その後、SiC基板1を、例えば窒素雰囲気中において400℃~1000℃程度の温度、例えば550℃程度で熱処理し、残存したTa/Alをバリア層2dとオーミックコンタクトさせる。Ta/Alのバリア層2dとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、化合物半導体積層構造2上にソース電極3及びドレイン電極4が形成される。
続いて、図1(c)に示すように、パッシベーション膜5を形成する。
詳細には、ソース電極3及びドレイン電極4を覆うように化合物半導体積層構造2上に、絶縁材料として例えばSiNを堆積する。SiNは、例えばプラズマCVD法により膜厚2nm~500nm程度、ここでは100nm程度に堆積する。これにより、パッシベーション膜5が形成される。SiNの堆積は、プラズマCVD法の代わりに、例えばALD法又はスパッタ法等で行うようにしても良い。また、SiNを堆積する代わりに、Siの酸化物又は酸窒化物を用いても良い。それ以外にも、Al,Hf,Zr,Ti,Ta,Wの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、パッシベーション膜を形成しても良い。
続いて、図2(a)に示すように、パッシベーション膜5に開口5aを形成する。
詳細には、リソグラフィー及びドライエッチングによりパッシベーション膜5をパターニングする。ドライエッチングには、例えばフッ素系ガス又は塩素系ガスを用いる。ドライエッチングの代わりに、例えばフッ酸やバッファードフッ酸等を用いたウェットエッチングを行うようにしても良い。以上により、パッシベーション膜5に、化合物半導体積層構造2の表面におけるゲート電極の形成領域を露出させる開口5aが形成される。
続いて、図2(b)に示すように、ゲート電極6を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストをパッシベーション膜5上に塗布し、パッシベーション膜5の開口5aの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばNi/Auを、例えば蒸着法により、パッシベーション膜5の開口5aの部分を露出させる開口内を含むレジストマスク上に堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したNi/Auを除去する。以上により、パッシベーション膜5上に、開口5a内を電極材料の一部で埋め込むゲート電極6が形成される。
しかる後、層間絶縁膜の形成、ソース電極3、ドレイン電極4、ゲート電極6と接続される配線の形成、上層のパッシベーション膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるInAlGaN-HEMTが形成される。
以下、本実施形態によるInAlGaN-HEMTの奏する作用効果について説明する。
本実施形態では、上記のように、スペーサ層2c(Aly1Ga1-y1N)は、0.20<y1≦0.70、更に好ましくは0.22≦y1≦0.60である。バリア層2d(Inx2Aly2Ga1-x2-y2N)は、0≦x2≦0.15、及び0.20≦y2<0.70、更に好ましくは0.005≦x2≦0.15、及び0.22≦y2≦0.60である。y1及びy2は、y1>y2の関係を満たしている。
図3は、InAlGaN-HEMTにおけるAlGaNのスペーサ層について、Al組成(%)とシート抵抗(Ω/sq)との関係を示す特性図である。
AlGaNのスペーサ層では、Al組成が高いと表面荒れ等に起因してシート抵抗が増加する。図3より、当該Al組成を0.70以下とすることでシート抵抗の十分な低減が得られることが判る。
図4は、InAlGaN-HEMTにおけるInAlGaNのバリア層について、Al組成(%)とシート抵抗(Ω/sq)との関係を示す特性図である。
InAlGaNのバリア層では、Al組成が低いとシート抵抗が急増することが確認される。図4より、当該Al組成を0.2以上とすることでシート抵抗の十分な低減が得られることが判る。
このように、InAlGaN-HEMTにおいて、AlGaNのスペーサ層のAl組成の上限値及びInAlGaNのバリア層のAl組成の下限値を規定することにより、シート抵抗を十分に低減することが可能となる。しかしながら、シート抵抗が改善される一方で、ゲートリーク電流が大きいという問題が顕在化する。
図5は、InAlGaN-HEMTにおいて、Al組成を0.55としたAl0.55Ga0.45Nのスペーサ層を用い、In0.05AlxGa0.95-xのバリア層について、Al組成x(%)とゲートリーク電流(A/cm2)との関係を示す特性図である。図6は、InAlGaN-HEMTにおいて、Al0.55Ga0.45Nのスペーサ層を用い、In0.05AlxGa0.95-xのバリア層について、Al組成x(%)とキャリア(2DEG)密度(×1013cm-1)との関係を示す特性図である。
図5より、ゲートリーク電流は、バリア層のAl組成の増加と共に減少しており、バリア層のAl組成が0.55よりも小さくなるとゲートリーク電流が大きく減少していることが判る。図6より、ゲートリーク電流が一様に減少しているのは、バリア層のAl組成の減少に伴ってキャリア濃度が減少しているためであると考えられる。バリア層のAl組成がスペーサ層のAl組成よりも小さくなると、バリア層のバンドギャップがスペーサ層のバンドギャップよりも小さくなる。そのため、スペーサ層とバリア層との界面にバンドオフセットが生じ、ゲートリーク電流が抑制されたものと考えられる。
図7は、InAlGaN-HEMTにおいて、Al0.55Ga0.45Nのスペーサ層を用い、In0.05AlxGa0.95-xのバリア層について、Al組成x(%)と移動度(cm2-1-1)との関係を示す特性図である。
図4より、バリア層のAl組成が0.20以上であれば、Al組成の減少によりキャリア密度が減少しても、シート抵抗は450(Ω/sq)以下に抑えられている。これは、バリア層のAl組成の減少に伴ってキャリア濃度は減少するが、キャリア移動度が増加するためであると考えられる。図6より、バリア層のAl組成が20%程度~50%程度の範囲において、キャリア濃度は0.50×1013cm -2 程度~1.50×1013cm -2 程度と小さくなる。この場合、図7より、バリア層のAl組成が20%程度~50%程度の範囲において、キャリア移動度が1900(cm2-1-1)程度以上となり、極めて高いキャリア移動度が実現されていることが判る。
InAlGaN-HEMTにおいて、InAlGaNのバリア層のIn組成は、チャネル層のGaNとの格子整合を考慮して、0(%)~15(%)程度であることが好ましい。
以上より、本実施形態では、スペーサ層2c(Aly1Ga1-y1N)のAl組成y1、及びバリア層2d(Inx2Aly2Ga1-x2-y2N)のIn組成x2及びAl組成y2を以下のように規定する。
0.20<y1≦0.70
0≦x2≦0.15
0.20≦y2<0.70
y1>y2
上記のように規定することにより、シート抵抗を低減させつつ、リーク電流を減少させることができる。
ここで、スペーサ層2cのAl組成y1及びバリア層2dのAl組成y2については、図3及び図4より、シート抵抗を更に低減すべく、0.22≦y1≦0.60とすることが好ましい。バリア層2dのIn組成x2については、バリア層2dにおける歪みの低減を考慮して、その下限値を0.005(0.005≦x2≦0.15)とすることが好ましい。
(第2の実施形態)
本実施形態では、第1の実施形態と同様に、化合物半導体装置として、窒化物半導体のInAlGaN-HEMTを開示するが、化合物半導体積層構造の構成が異なる点で第1の実施形態と相違する。
図8~図9は、第2の実施形態によるInAlGaN-HEMTの製造方法を工程順に示す概略断面図である。なお、第1の実施形態で説明した構成部材と同一のものについては、同符号を付する。
先ず、図8(a)に示すように、SiC基板1上に、化合物半導体積層構造2を形成する。
化合物半導体積層構造2は、AlNの核形成層2a、GaNのチャネル層2b、AlGaNのスペーサ層2c、InAlGaNのバリア層2d、及びGaNのキャップ層2eを有している。
SiC基板1上に、AlNを100nm程度の厚みに、i-GaNを3μm程度の厚みに、AlGaNを2nm程度の厚みに、InAlGaNを6nm程度の厚みに、GaNを2nm程度の厚みに順次成長する。これにより、核形成層2a、チャネル層2b、スペーサ層2c、バリア層2d、及びキャップ層2eが形成される。ここで、高周波特性を良好にするためには、ゲート電極から2DEGまでの距離を短くする必要がある。その一方で、十分なキャリア濃度(2DEG濃度)を確保することも必要である。これらの要請を勘案して、スペーサ層2c、バリア層2d、及びキャップ層2eの厚みの合計を4nm程度以上10nm程度以下とすることが望ましい。
スペーサ層2cは、Al組成をy1として、Aly1Ga1-y1Nからなり、0.20<y1≦0.70、更に好ましくは0.22≦y1≦0.60である。バリア層2dは、In組成をx2、Al組成をy2として、Inx2Aly2Ga1-x2-y2Nからなり、0≦x2≦0.15、及び0.20≦y2<0.70、更に好ましくは0.005≦x2≦0.15、及び0.22≦y2≦0.60である。y1及びy2は、y1>y2の関係を満たしている。
続いて、図8(b)に示すように、キャップ層2eに電極用リセス2A,2Bを形成する。
詳細には、化合物半導体積層構造2の素子分離領域に素子分離構造を形成した後、化合物半導体積層構造2の表面におけるソース電極及びドレイン電極の形成位置(電極形成位置)に電極用リセス2A,2Bを形成する。
化合物半導体積層構造2の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、電極形成位置に相当する化合物半導体積層構造2の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、バリア層2dの表面が露出するまで、キャップ層2eの電極形成位置をドライエッチングして除去する。これにより、バリア層2dの表面の電極形成位置を露出する電極用リセス2A,2Bが形成される。エッチング条件としては、Ar等の不活性ガス及びCl2等の塩素系ガスをエッチングガスとして用い、例えばCl2を流量30sccm、圧力を2Pa、RF投入電力を20Wとする。なお、電極用リセス2A,2Bは、キャップ層2eの途中までエッチングして形成しても、またバリア層2d以降までエッチングして形成しても良い。
レジストマスクは、灰化処理等により除去される。
続いて、図8(c)に示すように、ソース電極3及びドレイン電極4を形成する。
詳細には、先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストを化合物半導体積層構造2上に塗布し、電極用リセス2A,2Bを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばTa/Alを、例えば蒸着法により、電極用リセス2A,2Bを露出させる開口内を含むレジストマスク上に堆積する。Taの厚みは20nm程度、Alの厚みは200nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したTa/Alを除去する。その後、Si基板1を、例えば窒素雰囲気中において400℃~1000℃程度の温度、例えば550℃程度で熱処理し、残存したTa/Alをバリア層2dとオーミックコンタクトさせる。Ta/Alのバリア層2dとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電極用リセス2A,2Bを電極材料の一部で埋め込むソース電極3及びドレイン電極4が形成される。
続いて、図9(a)に示すように、パッシベーション膜5を形成する。
詳細には、ソース電極3及びドレイン電極4を覆うように化合物半導体積層構造2(キャップ層2e)上に、絶縁材料として例えばSiNを堆積する。SiNは、例えばプラズマCVD法により膜厚2nm~500nm程度、ここでは100nm程度に堆積する。これにより、パッシベーション膜5が形成される。SiNの堆積は、プラズマCVD法の代わりに、例えばALD法又はスパッタ法等で行うようにしても良い。また、SiNを堆積する代わりに、Siの酸化物又は酸窒化物を用いても良い。それ以外にも、Al,Hf,Zr,Ti,Ta,Wの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、パッシベーション膜を形成しても良い。
続いて、図9(b)に示すように、パッシベーション膜5に開口5aを形成する。
詳細には、リソグラフィー及びドライエッチングによりパッシベーション膜5をパターニングする。ドライエッチングには、例えばフッ素系ガス又は塩素系ガスを用いる。ドライエッチングの代わりに、例えばフッ酸やバッファードフッ酸等を用いたウェットエッチングを行うようにしても良い。以上により、パッシベーション膜5に、化合物半導体積層構造2(キャップ層2e)の表面におけるゲート電極の形成領域を露出させる開口5aが形成される。
続いて、図9(c)に示すように、ゲート電極6を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストをパッシベーション膜5上に塗布し、パッシベーション膜5の開口5aの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばNi/Auを、例えば蒸着法により、パッシベーション膜5の開口5aの部分を露出させる開口内を含むレジストマスク上に堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したNi/Auを除去する。以上により、パッシベーション膜5上に、開口5a内を電極材料の一部で埋め込むゲート電極6が形成される。
しかる後、層間絶縁膜の形成、ソース電極3、ドレイン電極4、ゲート電極6と接続される配線の形成、上層のパッシベーション膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるInAlGaN-HEMTが形成される。
(第3の実施形態)
本実施形態では、第1の実施形態と同様に、化合物半導体装置として、窒化物半導体のInAlGaN-HEMTを開示するが、化合物半導体積層構造の構成が異なる点で第1の実施形態と相違する。
図10~図11は、第2の実施形態によるInAlGaN-HEMTの製造方法を工程順に示す概略断面図である。なお、第1の実施形態で説明した構成部材と同一のものについては、同符号を付する。
先ず、図10(a)に示すように、化合物半導体積層構造2に再成長用リセス2C,2Dを形成する。
先ず、第1の実施形態と同様に化合物半導体積層構造2を形成する。化合物半導体積層構造2は、AlNの核形成層2a、GaNのチャネル層2b、AlGaNのスペーサ層2c、及びInAlGaNのバリア層2dを有している。
スペーサ層2cは、Al組成をy1として、Aly1Ga1-y1Nからなり、0.20<y1≦0.70、更に好ましくは0.22≦y1≦0.60である。バリア層2dは、In組成をx2、Al組成をy2として、Inx2Aly2Ga1-x2-y2Nからなり、0≦x2≦0.15、及び0.20≦y2<0.70、更に好ましくは0.005≦x2≦0.15、及び0.22≦y2≦0.60である。y1及びy2は、y1>y2の関係を満たしている。
次に、化合物半導体積層構造2上に絶縁材料として例えばSiO2を例えばプラズマCVD法により堆積する。これにより、表面保護膜11が形成される。SiO2の堆積は、プラズマCVD法の代わりに、例えばALD法又はスパッタ法等で行うようにしても良い。また、SiO2を堆積する代わりに、Siの窒化物又は酸窒化物を用いても良い。それ以外にも、Al,Hf,Zr,Ti,Ta,Wの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、表面保護膜を形成しても良い。
次に、化合物半導体積層構造2の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、電極形成位置に相当する化合物半導体積層構造2の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。このレジストマスクを用いて化合物半導体積層構造2をドライエッチングし、表面保護膜11、バリア層2d、スペーサ層2c、及びチャネル層2bの一部を除去する。エッチングガスには、Ar等の不活性ガス及びCl2等の塩素系ガスを用いる。以上により、化合物半導体積層構造2の再成長用リセス2C,2Dが形成される。
続いて、図10(b)に示すように、コンタクト層12,13を形成する。
詳細には、例えばMOVPE法を用いて、再成長用リセス2C,2Dを埋め込むように選択的にn-GaNを再成長する。n型不純物として例えばSiを用い、Siを含む例えばシラン(SiH4)ガスを所定の流量で原料ガスに添加し、Siのドーピング濃度を例えば1×1019cm-3程度として、50nm程度の厚みにn-GaNを成長する。また、n型不純物としてSiの代わりに、GeやOを用いても良い。ウェット処理等により表面保護膜11を除去する。以上により、再成長用リセス2C,2Dをn-GaNで埋め込むn-GaNのコンタクト層12,13が形成される。
続いて、図10(c)に示すように、ソース電極3及びドレイン電極4を形成する。
詳細には、化合物半導体積層構造2の素子分離領域に素子分離構造を形成した後、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストを化合物半導体積層構造2上に塗布し、コンタクト層12,13の表面を露出させる各開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばTa/Alを、例えば蒸着法により、開口内を含むレジストマスク上に堆積する。Taの厚みは20nm程度、Alの厚みは200nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したTa/Alを除去する。その後、SiC基板1を、例えば窒素雰囲気中において400℃~1000℃程度の温度、例えば550℃程度で熱処理し、残存したTa/Alをコンタクト層12,13とオーミックコンタクトさせる。Ta/Alのコンタクト層12,13とのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、コンタクト層12,13上にソース電極3及びドレイン電極4が形成される。
続いて、図11(a)に示すように、パッシベーション膜5を形成する。
詳細には、ソース電極3及びドレイン電極4を覆うように化合物半導体積層構造2上に、絶縁材料として例えばSiNを堆積する。SiNは、例えばプラズマCVD法により膜厚2nm~500nm程度、ここでは100nm程度に堆積する。これにより、パッシベーション膜5が形成される。SiNの堆積は、プラズマCVD法の代わりに、例えばALD法又はスパッタ法等で行うようにしても良い。また、SiNを堆積する代わりに、Siの酸化物又は酸窒化物を用いても良い。それ以外にも、Al,Hf,Zr,Ti,Ta,Wの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、パッシベーション膜を形成しても良い。
続いて、図11(b)に示すように、ゲート電極6を形成する。
詳細には、先ず、リソグラフィー及びドライエッチングによりパッシベーション膜5をパターニングする。ドライエッチングには、例えばフッ素系ガス又は塩素系ガスを用いる。ドライエッチングの代わりに、例えばフッ酸やバッファードフッ酸等を用いたウェットエッチングを行うようにしても良い。以上により、パッシベーション膜5に、化合物半導体積層構造2の表面におけるゲート電極の形成領域を露出させる開口5aが形成される。
次に、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストをパッシベーション膜5上に塗布し、パッシベーション膜5の開口5aの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばNi/Auを、例えば蒸着法により、パッシベーション膜5の開口5aの部分を露出させる開口内を含むレジストマスク上に堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したNi/Auを除去する。以上により、パッシベーション膜5上に、開口5a内を電極材料の一部で埋め込むゲート電極6が形成される。
しかる後、層間絶縁膜の形成、ソース電極3、ドレイン電極4、ゲート電極6と接続される配線の形成、上層のパッシベーション膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるInAlGaN-HEMTが形成される。
本実施形態によれば、Al組成及びIn組成が適宜調節されて形成されたAlGaNのスペーサ層2c及びInAlGaNのバリア層2dを備えたことにより、シート抵抗を低減させつつゲートリーク電流を減少させることができる。
上述した第1~第3の実施形態によるInAlGaN-HEMTは、いわゆるディスクリートパッケージに適用される。
このディスクリートパッケージでは、上述したInAlGaN-HEMTのチップが搭載される。以下、第1~第3の実施形態によるInAlGaN-HEMTのチップ(以下、HEMTチップと言う)のディスクリートパッケージについて例示する。
HEMTチップの概略構成を図12に示す。
HEMTチップ20では、その表面に、上述したAlGaN/GaN・HEMTのドレイン電極が接続されたドレインパッド21と、ゲート電極が接続されたゲートパッド22と、ソース電極が接続されたソースパッド23とが設けられている。
図13は、ディスクリートパッケージを示す概略平面図である。
ディスクリートパッケージを作製するには、先ず、HEMTチップ20を、ハンダ等のダイアタッチ剤31を用いてリードフレーム32に固定する。リードフレーム32にはドレインリード32aが一体形成されており、ゲートリード32b及びソースリード32cがリードフレーム32と別体として離間して配置される。
続いて、Alワイヤ33を用いたボンディングにより、ドレインパッド21とドレインリード32a、ゲートパッド22とゲートリード32b、ソースパッド23とソースリード32cをそれぞれ電気的に接続する。
その後、モールド樹脂34を用いて、トランスファーモールド法によりHEMTチップ20を樹脂封止し、リードフレーム32を切り離す。以上により、ディスクリートパッケージが形成される。
(第4の実施形態)
本実施形態では、第1~第3の実施形態から選ばれた1種のInAlGaN-HEMTを備えたPFC(Power Factor Correction)回路を開示する。
図14は、第4の実施形態によるPFC回路を示す結線図である。
PFC回路40は、スイッチ素子(トランジスタ)41と、ダイオード42と、チョークコイル43と、コンデンサ44,45と、ダイオードブリッジ46と、交流電源(AC)47とを備えて構成される。スイッチ素子41に、第1~第3の実施形態から選ばれた1種のInAlGaN-HEMTが適用される。
PFC回路40では、スイッチ素子41のドレイン電極と、ダイオード42のアノード端子及びチョークコイル43の一端子とが接続される。スイッチ素子41のソース電極と、コンデンサ44の一端子及びコンデンサ45の一端子とが接続される。コンデンサ44の他端子とチョークコイル43の他端子とが接続される。コンデンサ45の他端子とダイオード42のカソード端子とが接続される。コンデンサ44の両端子間には、ダイオードブリッジ46を介してAC47が接続される。コンデンサ45の両端子間には、直流電源(DC)が接続される。
本実施形態では、Al組成及びIn組成が適宜調節されて形成されたAlGaNのスペーサ層2c及びInAlGaNのバリア層2dを備えたことにより、シート抵抗を低減させつつゲートリーク電流を減少させることができるInAlGaN-HEMTをPFC回路40に適用する。これにより、信頼性の高いPFC回路40が実現する。
(第5の実施形態)
本実施形態では、第1~第3の実施形態から選ばれた1種のInAlGaN-HEMTを備えた電源装置を開示する。
図15は、第5の実施形態による電源装置の概略構成を示す結線図である。
本実施形態による電源装置は、高圧の一次側回路51及び低圧の二次側回路52と、一次側回路51と二次側回路52との間に配設されるトランス53とを備えて構成される。
一次側回路51は、第4の実施形態によるPFC回路40と、PFC回路40のコンデンサ45の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路50とを有している。フルブリッジインバータ回路50は、複数(ここでは4つ)のスイッチ素子54a,54b,54c,54dを備えて構成される。
二次側回路52は、複数(ここでは3つ)のスイッチ素子55a,55b,55cを備えて構成される。
本実施形態では、一次側回路51を構成するPFC回路40のスイッチ素子41と同様に、フルブリッジインバータ回路50のスイッチ素子54a,54b,54c,54dが、第1~第3の実施形態から選ばれた1種のInAlGaN-HEMTとされている。一方、二次側回路52のスイッチ素子55a,55b,55cは、シリコンを用いた通常のMIS・FETとされている。
本実施形態では、Al組成及びIn組成が適宜調節されて形成されたAlGaNのスペーサ層2c及びInAlGaNのバリア層2dを備えたことにより、シート抵抗を低減させつつゲートリーク電流を減少させることができるInAlGaN-HEMTを高圧回路である一次側回路51に適用する。これにより、信頼性の高い大電力の電源装置が実現する。
(第6の実施形態)
本実施形態では、第1~第3の実施形態から選ばれた1種のInAlGaN-HEMTを備えた高周波増幅器を開示する。
図16は、第6の実施形態による高周波増幅器の概略構成を示す結線図である。
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路61と、ミキサー62a,62bと、パワーアンプ63とを備えて構成される。
ディジタル・プレディストーション回路61は、入力信号の非線形歪みを補償するものである。ミキサー62aは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ63は、交流信号とミキシングされた入力信号を増幅するものであり、第1~第3の実施形態から選ばれた1種のInAlGaN-HEMTを有している。なお図16では、例えばスイッチの切り替えにより、出力側の信号をミキサー62bで交流信号とミキシングしてディジタル・プレディストーション回路61に送出できる構成とされている。
本実施形態では、Al組成及びIn組成が適宜調節されて形成されたAlGaNのスペーサ層2c及びInAlGaNのバリア層2dを備えたことにより、シート抵抗を低減させつつゲートリーク電流を減少させることができるInAlGaN-HEMTを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。
(付記1)キャリアが発生するチャネル層と、
前記チャネル層上に形成されたAly1Ga1-y1N(0.20<y1≦0.70)のスペーサ層と、
前記スペーサ層上に形成されたInx2Aly2Ga1-x2-y2N(0≦x2≦0.15,0.20≦y2<0.70)のバリア層と
を備えており、
y1>y2であることを特徴とする化合物半導体装置。
(付記2)前記スペーサ層は、0.22≦y1≦0.60であることを特徴とする付記1に記載の化合物半導体装置。
(付記3)前記バリア層は、x2≧0.005,0.22≦y2≦0.60であることを特徴とする付記1又は2に記載の化合物半導体装置。
(付記4)前記チャネル層は、前記キャリアの濃度が0.50×1013cm -2 以上1.50×1013cm -2 以下であることを特徴とする付記1~3のいずれか1項に記載の化合物半導体装置。
(付記5)前記チャネル層は、前記キャリアの移動度が1900cm2-1-1以上であることを特徴とする付記1~4のいずれか1項に記載の化合物半導体装置。
(付記6)前記スペーサ層及び前記バリア層の厚みの合計が4nm以上10nm以下であることを特徴とする付記1~5のいずれか1項に記載の化合物半導体装置。
(付記7)前記バリア層上に形成されたGaNのキャップ層を備えたことを特徴とする付記1~5のいずれか1項に記載の化合物半導体装置。
(付記8)前記スペーサ層、前記バリア層、及び前記キャップ層の厚みの合計が4nm以上10nm以下であることを特徴とする付記7に記載の化合物半導体装置。
(付記9)化合物半導体のコンタクト層と、
前記コンタクト層とオーミックコンタクトする電極と
を備えたことを特徴とする付記1~8のいずれか1項に記載の化合物半導体装置。
(付記10)キャリアが発生するチャネル層を形成し、
前記チャネル層上にAly1Ga1-y1N(0.20<y1≦0.70)のスペーサ層を形成し、
前記スペーサ層上にInx2Aly2Ga1-x2-y2N(0≦x2≦0.15,0.20≦y2<0.70)のバリア層を形成し、
y1>y2であることを特徴とする化合物半導体装置の製造方法。
(付記11)前記スペーサ層は、0.22≦y1≦0.60であることを特徴とする付記10に記載の化合物半導体装置の製造方法。
(付記12)前記バリア層は、x2≧0.005,0.22≦y2≦0.60であることを特徴とする付記10又は11に記載の化合物半導体装置の製造方法。
(付記13)前記チャネル層は、前記キャリアの濃度が0.5×1013cm -2 以上1.5×1013cm -2 以下であることを特徴とする付記10~12のいずれか1項に記載の化合物半導体装置の製造方法。
(付記14)前記チャネル層は、前記キャリアの移動度が1900cm2-1-1以上であることを特徴とする付記10~13のいずれか1項に記載の化合物半導体装置の製造方法。
(付記15)前記スペーサ層及び前記バリア層の厚みの合計が4nm以上10nm以下であることを特徴とする付記10~14のいずれか1項に記載の化合物半導体装置の製造方法。
(付記16)前記バリア層上にGaNのキャップ層を形成することを特徴とする付記10~14のいずれか1項に記載の化合物半導体装置の製造方法。
(付記17)前記スペーサ層、前記バリア層、及び前記キャップ層の厚みの合計が4nm以上10nm以下であることを特徴とする付記16に記載の化合物半導体装置の製造方法。
(付記18)化合物半導体のコンタクト層を形成し、
前記コンタクト層とオーミックコンタクトする電極を形成することを特徴とする付記10~17のいずれか1項に記載の化合物半導体装置の製造方法。
(付記19)変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源装置であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
キャリアが発生するチャネル層と、
前記チャネル層上に形成されたAly1Ga1-y1N(0.20<y1≦0.70)のスペーサ層と、
前記スペーサ層上に形成されたInx2Aly2Ga1-x2-y2N(0≦x2≦0.15,0.20≦y2<0.70)のバリア層と
を備えており、
y1>y2であることを特徴とする電源装置。
(付記20)前記高圧回路は、PFC回路を備えており、
前記PFC回路に設けられる第1スイッチ素子が前記トランジスタとされていることを特徴とする付記19に記載の電源装置。
(付記21)前記高圧回路は、前記PFC回路と接続されたインバータ回路を更に備えており、
前記インバータ回路に設けられる第2スイッチ素子が前記トランジスタとされていることを特徴とする付記20に記載の電源装置。
(付記22)入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
キャリアが発生するチャネル層と、
前記チャネル層上に形成されたAly1Ga1-y1N(0.20<y1≦0.70)のスペーサ層と、
前記スペーサ層上に形成されたInx2Aly2Ga1-x2-y2N(0≦x2≦0.15,0.20≦y2<0.70)のバリア層と
を備えており、
y1>y2であることを特徴とする高周波増幅器。
1 SiC基板
2 化合物半導体積層構造
2a 核形成層
2b チャネル層
2c スペーサ層
2d バリア層
2e キャップ層
2A,2B 電極用リセス
2C,2D 再成長用リセス
3 ソース電極
4 ドレイン電極
5 パッシベーション膜
5a 開口
6 ゲート電極
11 表面保護膜
12,13 コンタクト層
20 HEMTチップ
21 ドレインパッド
22 ゲートパッド
23 ソースパッド
31 ダイアタッチ剤
32 リードフレーム
32a ドレインリード
32b ゲートリード
32c ソースリード
33 Alワイヤ
34 モールド樹脂
40 PFC回路
41,54a,54b,54c,54d,55a,55b,55c スイッチ素子
42 ダイオード
43 チョークコイル
44,45 コンデンサ
46 ダイオードブリッジ
50 フルブリッジインバータ回路
51 一次側回路
52 二次側回路
53 トランス
61 ディジタル・プレディストーション回路
62a,62b ミキサー
63 パワーアンプ

Claims (16)

  1. キャリアが発生するチャネル層と、
    前記チャネル層上に形成されたAly1Ga1-y1N(0.20<y1≦0.70)のスペーサ層と、
    前記スペーサ層上に形成されたInx2Aly2Ga1-x2-y2N(0.005≦x2≦0.15,0.22≦y2≦0.60)のバリア層と
    を備えており、
    y1>y2であることを特徴とする化合物半導体装置。
  2. 前記スペーサ層は、0.22≦y1≦0.60であることを特徴とする請求項1に記載の化合物半導体装置。
  3. 前記チャネル層は、前記キャリアの濃度が0.50×1013cm -2 以上1.50×1013cm -2 以下であることを特徴とする請求項1又は2に記載の化合物半導体装置。
  4. 前記チャネル層は、前記キャリアの移動度が1900cm2-1-1以上であることを特徴とする請求項1~のいずれか1項に記載の化合物半導体装置。
  5. 前記スペーサ層及び前記バリア層の厚みの合計が4nm以上10nm以下であることを特徴とする請求項1~のいずれか1項に記載の化合物半導体装置。
  6. 前記バリア層上に形成されたGaNのキャップ層を備えたことを特徴とする請求項1~のいずれか1項に記載の化合物半導体装置。
  7. 前記スペーサ層、前記バリア層、及び前記キャップ層の厚みの合計が4nm以上10nm以下であることを特徴とする請求項に記載の化合物半導体装置。
  8. 化合物半導体のコンタクト層と、
    前記コンタクト層とオーミックコンタクトする電極と
    を備えたことを特徴とする請求項1~のいずれか1項に記載の化合物半導体装置。
  9. キャリアが発生するチャネル層を形成し、
    前記チャネル層上にAly1Ga1-y1N(0.20<y1≦0.70)のスペーサ層を形成し、
    前記スペーサ層上にInx2Aly2Ga1-x2-y2N(0.005≦x2≦0.15,0.22≦y2≦0.60)のバリア層を形成し、
    y1>y2であることを特徴とする化合物半導体装置の製造方法。
  10. 前記スペーサ層は、0.22≦y1≦0.60であることを特徴とする請求項に記載の化合物半導体装置の製造方法。
  11. 前記チャネル層は、前記キャリアの濃度が0.5×1013cm -2 以上1.5×1013cm -2 以下であることを特徴とする請求項9又は10に記載の化合物半導体装置の製造方法。
  12. 前記チャネル層は、前記キャリアの移動度が1900cm2-1-1以上であることを特徴とする請求項11のいずれか1項に記載の化合物半導体装置の製造方法。
  13. 前記スペーサ層及び前記バリア層の厚みの合計が4nm以上10nm以下であることを特徴とする請求項12のいずれか1項に記載の化合物半導体装置の製造方法。
  14. 前記バリア層上にGaNのキャップ層を形成することを特徴とする請求項12のいずれか1項に記載の化合物半導体装置の製造方法。
  15. 前記スペーサ層、前記バリア層、及び前記キャップ層の厚みの合計が4nm以上10nm以下であることを特徴とする請求項14に記載の化合物半導体装置の製造方法。
  16. 化合物半導体のコンタクト層を形成し、
    前記コンタクト層とオーミックコンタクトする電極を形成することを特徴とする請求項15のいずれか1項に記載の化合物半導体装置の製造方法。
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