JP7032641B2 - 化合物半導体装置及びその製造方法 - Google Patents

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Description

本発明は、化合物半導体装置及びその製造方法に関する。
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体装置への適用が検討されている。窒化物半導体を用いた半導体装置としては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。
例えばＧａＮ系のＨＥＭＴ（ＧａＮ－ＨＥＭＴ）では、ＧａＮをチャネル層として、ＩｎＡｌＮをバリア層として用いたＩｎＡｌＮ－ＨＥＭＴが注目されている。ＩｎＡｌＮは、１７％～１８％のＩｎ組成においてＧａＮと格子整合することが知られている。この組成領域においてＩｎＡｌＮは非常に高い自発分極を有し、従来のＡｌＧａＮ－ＨＥＭＴよりも高濃度の２次元電子ガス（２ＤＥＧ）を実現することができる。そのため、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴは次世代の高出力デバイスとして注目されている。
特開２０１６－２２５５７８号公報 特開２０１６－１６２８８９号公報 特開２０１０－２６７６５８号公報 再公表特許第ＷＯ２０１３／１２５１２６号公報
しかしながら、ＩｎＡｌＮを用いた化合物半導体装置では、ＩｎＡｌＮの表面平坦性が悪くシート抵抗の増加を招来し、強い内部電界のためにリーク電流が大きいという問題がある。
本発明は、シート抵抗を低減させつつリーク電流を減少させることができる化合物半導体装置及びその製造方法を提供することを目的とする。
一つの態様では、化合物半導体装置は、キャリアが発生するチャネル層と、前記チャネル層上に形成されたＡｌy1Ｇａ1-y1Ｎ（０．２０＜ｙ１≦０．７０）のスペーサ層と、前記スペーサ層上に形成されたＩｎx2Ａｌy2Ｇａ1-x2-y2Ｎ（０．００５≦ｘ２≦０．１５，０．２２≦ｙ２≦０．６０）のバリア層とを備えており、ｙ１＞ｙ２である。
一つの態様では、化合物半導体装置の製造方法は、キャリアが発生するチャネル層を形成し、前記チャネル層上にＡｌy1Ｇａ1-y1Ｎ（０．２０＜ｙ１≦０．７０）のスペーサ層を形成し、前記スペーサ層上にＩｎx2Ａｌy2Ｇａ1-x2-y2Ｎ（０．００５≦ｘ２≦０．１５，０．２２≦ｙ２≦０．６０）のバリア層を形成し、ｙ１＞ｙ２である。
一つの側面では、シート抵抗を低減させつつリーク電流を減少させることができる化合物半導体装置が実現する。
第１の実施形態によるＩｎＡｌＧａＮ－ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図１に引き続き、第１の実施形態によるＩｎＡｌＧａＮ－ＨＥＭＴの製造方法を工程順に示す概略断面図である。 ＩｎＡｌＧａＮ－ＨＥＭＴにおけるＡｌＧａＮのスペーサ層について、Ａｌ組成（％）とシート抵抗（Ω／ｓｑ）との関係を示す特性図である。 ＩｎＡｌＧａＮ－ＨＥＭＴにおけるＩｎＡｌＧａＮのバリア層について、Ａｌ組成（％）とシート抵抗（Ω／ｓｑ）との関係を示す特性図である。 ＩｎＡｌＧａＮ－ＨＥＭＴにおいて、Ａｌ0.55Ｇａ0.45Ｎのスペーサ層を用い、Ｉｎ0.05ＡｌxＧａ0.95-xのバリア層について、Ａｌ組成ｘ（％）とゲートリーク電流（Ａ／ｃｍ2）との関係を示す特性図である。 ＩｎＡｌＧａＮ－ＨＥＭＴにおいて、Ａｌ0.55Ｇａ0.45Ｎのスペーサ層を用い、Ｉｎ0.05ＡｌxＧａ0.95-xのバリア層について、Ａｌ組成ｘ（％）とキャリア（２ＤＥＧ）密度（×１０13ｃｍ-1）との関係を示す特性図である。 ＩｎＡｌＧａＮ－ＨＥＭＴにおいて、Ａｌ0.55Ｇａ0.45Ｎのスペーサ層を用い、Ｉｎ0.05ＡｌxＧａ0.95-xのバリア層について、Ａｌ組成ｘ（％）と移動度（ｃｍ2Ｖ-1ｓ-1）との関係を示す特性図である。 第２の実施形態によるＩｎＡｌＧａＮ－ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図８に引き続き、第２の実施形態によるＩｎＡｌＧａＮ－ＨＥＭＴの製造方法を工程順に示す概略断面図である。 第３の実施形態によるＩｎＡｌＧａＮ－ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図１０に引き続き、第３の実施形態によるＩｎＡｌＧａＮ－ＨＥＭＴの製造方法を工程順に示す概略断面図である。 ＨＥＭＴチップの概略構成を示す平面図である。 ディスクリートパッケージを示す概略平面図である。 第４の実施形態によるＰＦＣ回路を示す結線図である。 第５の実施形態による電源装置の概略構成を示す結線図である。 第６の実施形態による高周波増幅器の概略構成を示す結線図である。
（第１の実施形態）
本実施形態では、化合物半導体装置として、窒化物半導体のＩｎＡｌＧａＮ－ＨＥＭＴを開示する。
図１～図２は、第１の実施形態によるＩｎＡｌＧａＮ－ＨＥＭＴの製造方法を工程順に示す概略断面図である。
先ず、図１（ａ）に示すように、成長用基板として例えばＳｉＣ基板１上に、化合物半導体積層構造２を形成する。成長用基板としては、ＳｉＣ基板の代わりに、Ｓｉ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
化合物半導体積層構造２は、ＡｌＮの核形成層２ａ、ＧａＮのチャネル層２ｂ、ＡｌＧａＮのスペーサ層２ｃ、及びＩｎＡｌＧａＮのバリア層２ｄを有している。
ＩｎＡｌＧａＮ－ＨＥＭＴでは、チャネル層２ｂのバリア層２ｄ（正確にはスペーサ層２ｃ）との界面近傍にキャリアとして２次元電子ガス（２ＤＥＧ）が発生する。この２ＤＥＧは、チャネル層２ｂの化合物半導体（ここではＧａＮ）とバリア層２ｄの化合物半導体（ここではＩｎＡｌＧａＮ）との分極の相違に基づいて生成される。
詳細には、ＳｉＣ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
ＳｉＣ基板１上に、ＡｌＮを１００ｎｍ程度の厚みに、ｉ（インテンショナリ・アンドープ）－ＧａＮを３μｍ程度の厚みに、ＡｌＧａＮを２ｎｍ程度の厚みに、ＩｎＡｌＧａＮを８ｎｍ程度の厚みに順次成長する。これにより、核形成層２ａ、チャネル層２ｂ、スペーサ層２ｃ、及びバリア層２ｄが形成される。ここで、高周波特性を良好にするためには、ゲート電極から２ＤＥＧまでの距離を短くする必要がある。その一方で、十分なキャリア濃度（２ＤＥＧ濃度）を確保することも必要である。これらの要請を勘案して、スペーサ層２ｃ及びバリア層２ｄの厚みの合計を４ｎｍ程度以上１０ｎｍ程度以下とすることが望ましい。
スペーサ層２ｃは、Ａｌ組成をｙ１として、Ａｌy1Ｇａ1-y1Ｎからなり、０．２０＜ｙ１≦０．７０、更に好ましくは０．２２≦ｙ１≦０．６０である。バリア層２ｄは、Ｉｎ組成をｘ２、Ａｌ組成をｙ２として、Ｉｎx2Ａｌy2Ｇａ1-x2-y2Ｎからなり、０≦ｘ２≦０．１５、及び０．２０≦ｙ２＜０．７０、更に好ましくは０．００５≦ｘ２≦０．１５、及び０．２２≦ｙ２≦０．６０である。ｙ１及びｙ２は、ｙ１＞ｙ２の関係を満たしている。
ＡｌＮの成長条件としては、原料ガスとしてトリメチルアルミニウム（ＴＭＡｌ）ガス及びアンモニア（ＮＨ3）ガスの混合ガスを用いる。ＧａＮの成長条件としては、原料ガスとしてトリメチルガリウム（ＴＭＧａ）ガス及びＮＨ3ガスの混合ガスを用いる。ＡｌＧａＮの成長条件としては、原料ガスとしてＴＭＡｌガス、ＴＭＧａガス、及びＮＨ3ガスの混合ガスを用いる。ＩｎＡｌＧａＮの成長条件としては、原料ガスとしてトリメチルインジウム（ＴＭＩｎ）ガス、ＴＭＡｌガス、ＴＭＧａガス、及びＮＨ3ガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ｉｎ源であるＴＭＩｎガス、Ａｌ源であるＴＭＡｌガス、Ｇａ源であるＴＭＧａガスの供給の有無及び流量を適宜設定し、Ｉｎ組成、Ａｌ組成、Ｇａ組成を調節する。共通原料であるＮＨ3ガスの流量は、１００ｃｃｍ～３０ＬＭ程度とする。また、成長圧力は１ｋＰａ程度～１００ｋＰａ程度、成長温度は７００℃程度～１２００℃程度とする。
続いて、不図示の素子分離構造を形成する。
詳細には、化合物半導体積層構造２の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造２及びＳｉＣ基板１の表層部分に素子分離構造が形成される。素子分離構造により、化合物半導体積層構造２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。
続いて、図１（ｂ）に示すように、ソース電極３及びドレイン電極４を形成する。
詳細には、先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、ソース電極及びドレイン電極の形成領域を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌを、例えば蒸着法により、開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において４００℃～１０００℃程度の温度、例えば５５０℃程度で熱処理し、残存したＴａ／Ａｌをバリア層２ｄとオーミックコンタクトさせる。Ｔａ／Ａｌのバリア層２ｄとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、化合物半導体積層構造２上にソース電極３及びドレイン電極４が形成される。
続いて、図１（ｃ）に示すように、パッシベーション膜５を形成する。
詳細には、ソース電極３及びドレイン電極４を覆うように化合物半導体積層構造２上に、絶縁材料として例えばＳｉＮを堆積する。ＳｉＮは、例えばプラズマＣＶＤ法により膜厚２ｎｍ～５００ｎｍ程度、ここでは１００ｎｍ程度に堆積する。これにより、パッシベーション膜５が形成される。ＳｉＮの堆積は、プラズマＣＶＤ法の代わりに、例えばＡＬＤ法又はスパッタ法等で行うようにしても良い。また、ＳｉＮを堆積する代わりに、Ｓｉの酸化物又は酸窒化物を用いても良い。それ以外にも、Ａｌ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、パッシベーション膜を形成しても良い。
続いて、図２（ａ）に示すように、パッシベーション膜５に開口５ａを形成する。
詳細には、リソグラフィー及びドライエッチングによりパッシベーション膜５をパターニングする。ドライエッチングには、例えばフッ素系ガス又は塩素系ガスを用いる。ドライエッチングの代わりに、例えばフッ酸やバッファードフッ酸等を用いたウェットエッチングを行うようにしても良い。以上により、パッシベーション膜５に、化合物半導体積層構造２の表面におけるゲート電極の形成領域を露出させる開口５ａが形成される。
続いて、図２（ｂ）に示すように、ゲート電極６を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストをパッシベーション膜５上に塗布し、パッシベーション膜５の開口５ａの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、パッシベーション膜５の開口５ａの部分を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、パッシベーション膜５上に、開口５ａ内を電極材料の一部で埋め込むゲート電極６が形成される。
しかる後、層間絶縁膜の形成、ソース電極３、ドレイン電極４、ゲート電極６と接続される配線の形成、上層のパッシベーション膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるＩｎＡｌＧａＮ－ＨＥＭＴが形成される。
以下、本実施形態によるＩｎＡｌＧａＮ－ＨＥＭＴの奏する作用効果について説明する。
本実施形態では、上記のように、スペーサ層２ｃ（Ａｌy1Ｇａ1-y1Ｎ）は、０．２０＜ｙ１≦０．７０、更に好ましくは０．２２≦ｙ１≦０．６０である。バリア層２ｄ（Ｉｎx2Ａｌy2Ｇａ1-x2-y2Ｎ）は、０≦ｘ２≦０．１５、及び０．２０≦ｙ２＜０．７０、更に好ましくは０．００５≦ｘ２≦０．１５、及び０．２２≦ｙ２≦０．６０である。ｙ１及びｙ２は、ｙ１＞ｙ２の関係を満たしている。
図３は、ＩｎＡｌＧａＮ－ＨＥＭＴにおけるＡｌＧａＮのスペーサ層について、Ａｌ組成（％）とシート抵抗（Ω／ｓｑ）との関係を示す特性図である。
ＡｌＧａＮのスペーサ層では、Ａｌ組成が高いと表面荒れ等に起因してシート抵抗が増加する。図３より、当該Ａｌ組成を０．７０以下とすることでシート抵抗の十分な低減が得られることが判る。
図４は、ＩｎＡｌＧａＮ－ＨＥＭＴにおけるＩｎＡｌＧａＮのバリア層について、Ａｌ組成（％）とシート抵抗（Ω／ｓｑ）との関係を示す特性図である。
ＩｎＡｌＧａＮのバリア層では、Ａｌ組成が低いとシート抵抗が急増することが確認される。図４より、当該Ａｌ組成を０．２以上とすることでシート抵抗の十分な低減が得られることが判る。
このように、ＩｎＡｌＧａＮ－ＨＥＭＴにおいて、ＡｌＧａＮのスペーサ層のＡｌ組成の上限値及びＩｎＡｌＧａＮのバリア層のＡｌ組成の下限値を規定することにより、シート抵抗を十分に低減することが可能となる。しかしながら、シート抵抗が改善される一方で、ゲートリーク電流が大きいという問題が顕在化する。
図５は、ＩｎＡｌＧａＮ－ＨＥＭＴにおいて、Ａｌ組成を０．５５としたＡｌ0.55Ｇａ0.45Ｎのスペーサ層を用い、Ｉｎ0.05ＡｌxＧａ0.95-xのバリア層について、Ａｌ組成ｘ（％）とゲートリーク電流（Ａ／ｃｍ2）との関係を示す特性図である。図６は、ＩｎＡｌＧａＮ－ＨＥＭＴにおいて、Ａｌ0.55Ｇａ0.45Ｎのスペーサ層を用い、Ｉｎ0.05ＡｌxＧａ0.95-xのバリア層について、Ａｌ組成ｘ（％）とキャリア（２ＤＥＧ）密度（×１０13ｃｍ-1）との関係を示す特性図である。
図５より、ゲートリーク電流は、バリア層のＡｌ組成の増加と共に減少しており、バリア層のＡｌ組成が０．５５よりも小さくなるとゲートリーク電流が大きく減少していることが判る。図６より、ゲートリーク電流が一様に減少しているのは、バリア層のＡｌ組成の減少に伴ってキャリア濃度が減少しているためであると考えられる。バリア層のＡｌ組成がスペーサ層のＡｌ組成よりも小さくなると、バリア層のバンドギャップがスペーサ層のバンドギャップよりも小さくなる。そのため、スペーサ層とバリア層との界面にバンドオフセットが生じ、ゲートリーク電流が抑制されたものと考えられる。
図７は、ＩｎＡｌＧａＮ－ＨＥＭＴにおいて、Ａｌ0.55Ｇａ0.45Ｎのスペーサ層を用い、Ｉｎ0.05ＡｌxＧａ0.95-xのバリア層について、Ａｌ組成ｘ（％）と移動度（ｃｍ2Ｖ-1ｓ-1）との関係を示す特性図である。
図４より、バリア層のＡｌ組成が０．２０以上であれば、Ａｌ組成の減少によりキャリア密度が減少しても、シート抵抗は４５０（Ω／ｓｑ）以下に抑えられている。これは、バリア層のＡｌ組成の減少に伴ってキャリア濃度は減少するが、キャリア移動度が増加するためであると考えられる。図６より、バリア層のＡｌ組成が２０％程度～５０％程度の範囲において、キャリア濃度は０．５０×１０13ｃｍ -2 程度～１．５０×１０13ｃｍ -2 程度と小さくなる。この場合、図７より、バリア層のＡｌ組成が２０％程度～５０％程度の範囲において、キャリア移動度が１９００（ｃｍ2Ｖ-1ｓ-1）程度以上となり、極めて高いキャリア移動度が実現されていることが判る。
ＩｎＡｌＧａＮ－ＨＥＭＴにおいて、ＩｎＡｌＧａＮのバリア層のＩｎ組成は、チャネル層のＧａＮとの格子整合を考慮して、０（％）～１５（％）程度であることが好ましい。
以上より、本実施形態では、スペーサ層２ｃ（Ａｌy1Ｇａ1-y1Ｎ）のＡｌ組成ｙ１、及びバリア層２ｄ（Ｉｎx2Ａｌy2Ｇａ1-x2-y2Ｎ）のＩｎ組成ｘ２及びＡｌ組成ｙ２を以下のように規定する。
０．２０＜ｙ１≦０．７０
０≦ｘ２≦０．１５
０．２０≦ｙ２＜０．７０
ｙ１＞ｙ２
上記のように規定することにより、シート抵抗を低減させつつ、リーク電流を減少させることができる。
ここで、スペーサ層２ｃのＡｌ組成ｙ１及びバリア層２ｄのＡｌ組成ｙ２については、図３及び図４より、シート抵抗を更に低減すべく、０．２２≦ｙ１≦０．６０とすることが好ましい。バリア層２ｄのＩｎ組成ｘ２については、バリア層２ｄにおける歪みの低減を考慮して、その下限値を０．００５（０．００５≦ｘ２≦０．１５）とすることが好ましい。
（第２の実施形態）
本実施形態では、第１の実施形態と同様に、化合物半導体装置として、窒化物半導体のＩｎＡｌＧａＮ－ＨＥＭＴを開示するが、化合物半導体積層構造の構成が異なる点で第１の実施形態と相違する。
図８～図９は、第２の実施形態によるＩｎＡｌＧａＮ－ＨＥＭＴの製造方法を工程順に示す概略断面図である。なお、第１の実施形態で説明した構成部材と同一のものについては、同符号を付する。
先ず、図８（ａ）に示すように、ＳｉＣ基板１上に、化合物半導体積層構造２を形成する。
化合物半導体積層構造２は、ＡｌＮの核形成層２ａ、ＧａＮのチャネル層２ｂ、ＡｌＧａＮのスペーサ層２ｃ、ＩｎＡｌＧａＮのバリア層２ｄ、及びＧａＮのキャップ層２ｅを有している。
ＳｉＣ基板１上に、ＡｌＮを１００ｎｍ程度の厚みに、ｉ－ＧａＮを３μｍ程度の厚みに、ＡｌＧａＮを２ｎｍ程度の厚みに、ＩｎＡｌＧａＮを６ｎｍ程度の厚みに、ＧａＮを２ｎｍ程度の厚みに順次成長する。これにより、核形成層２ａ、チャネル層２ｂ、スペーサ層２ｃ、バリア層２ｄ、及びキャップ層２ｅが形成される。ここで、高周波特性を良好にするためには、ゲート電極から２ＤＥＧまでの距離を短くする必要がある。その一方で、十分なキャリア濃度（２ＤＥＧ濃度）を確保することも必要である。これらの要請を勘案して、スペーサ層２ｃ、バリア層２ｄ、及びキャップ層２ｅの厚みの合計を４ｎｍ程度以上１０ｎｍ程度以下とすることが望ましい。
スペーサ層２ｃは、Ａｌ組成をｙ１として、Ａｌy1Ｇａ1-y1Ｎからなり、０．２０＜ｙ１≦０．７０、更に好ましくは０．２２≦ｙ１≦０．６０である。バリア層２ｄは、Ｉｎ組成をｘ２、Ａｌ組成をｙ２として、Ｉｎx2Ａｌy2Ｇａ1-x2-y2Ｎからなり、０≦ｘ２≦０．１５、及び０．２０≦ｙ２＜０．７０、更に好ましくは０．００５≦ｘ２≦０．１５、及び０．２２≦ｙ２≦０．６０である。ｙ１及びｙ２は、ｙ１＞ｙ２の関係を満たしている。
続いて、図８（ｂ）に示すように、キャップ層２ｅに電極用リセス２Ａ，２Ｂを形成する。
詳細には、化合物半導体積層構造２の素子分離領域に素子分離構造を形成した後、化合物半導体積層構造２の表面におけるソース電極及びドレイン電極の形成位置（電極形成位置）に電極用リセス２Ａ，２Ｂを形成する。
化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、電極形成位置に相当する化合物半導体積層構造２の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、バリア層２ｄの表面が露出するまで、キャップ層２ｅの電極形成位置をドライエッチングして除去する。これにより、バリア層２ｄの表面の電極形成位置を露出する電極用リセス２Ａ，２Ｂが形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。なお、電極用リセス２Ａ，２Ｂは、キャップ層２ｅの途中までエッチングして形成しても、またバリア層２ｄ以降までエッチングして形成しても良い。
レジストマスクは、灰化処理等により除去される。
続いて、図８（ｃ）に示すように、ソース電極３及びドレイン電極４を形成する。
詳細には、先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、電極用リセス２Ａ，２Ｂを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌを、例えば蒸着法により、電極用リセス２Ａ，２Ｂを露出させる開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃～１０００℃程度の温度、例えば５５０℃程度で熱処理し、残存したＴａ／Ａｌをバリア層２ｄとオーミックコンタクトさせる。Ｔａ／Ａｌのバリア層２ｄとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電極用リセス２Ａ，２Ｂを電極材料の一部で埋め込むソース電極３及びドレイン電極４が形成される。
続いて、図９（ａ）に示すように、パッシベーション膜５を形成する。
詳細には、ソース電極３及びドレイン電極４を覆うように化合物半導体積層構造２（キャップ層２ｅ）上に、絶縁材料として例えばＳｉＮを堆積する。ＳｉＮは、例えばプラズマＣＶＤ法により膜厚２ｎｍ～５００ｎｍ程度、ここでは１００ｎｍ程度に堆積する。これにより、パッシベーション膜５が形成される。ＳｉＮの堆積は、プラズマＣＶＤ法の代わりに、例えばＡＬＤ法又はスパッタ法等で行うようにしても良い。また、ＳｉＮを堆積する代わりに、Ｓｉの酸化物又は酸窒化物を用いても良い。それ以外にも、Ａｌ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、パッシベーション膜を形成しても良い。
続いて、図９（ｂ）に示すように、パッシベーション膜５に開口５ａを形成する。
詳細には、リソグラフィー及びドライエッチングによりパッシベーション膜５をパターニングする。ドライエッチングには、例えばフッ素系ガス又は塩素系ガスを用いる。ドライエッチングの代わりに、例えばフッ酸やバッファードフッ酸等を用いたウェットエッチングを行うようにしても良い。以上により、パッシベーション膜５に、化合物半導体積層構造２（キャップ層２ｅ）の表面におけるゲート電極の形成領域を露出させる開口５ａが形成される。
続いて、図９（ｃ）に示すように、ゲート電極６を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストをパッシベーション膜５上に塗布し、パッシベーション膜５の開口５ａの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、パッシベーション膜５の開口５ａの部分を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、パッシベーション膜５上に、開口５ａ内を電極材料の一部で埋め込むゲート電極６が形成される。
しかる後、層間絶縁膜の形成、ソース電極３、ドレイン電極４、ゲート電極６と接続される配線の形成、上層のパッシベーション膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるＩｎＡｌＧａＮ－ＨＥＭＴが形成される。
（第３の実施形態）
本実施形態では、第１の実施形態と同様に、化合物半導体装置として、窒化物半導体のＩｎＡｌＧａＮ－ＨＥＭＴを開示するが、化合物半導体積層構造の構成が異なる点で第１の実施形態と相違する。
図１０～図１１は、第２の実施形態によるＩｎＡｌＧａＮ－ＨＥＭＴの製造方法を工程順に示す概略断面図である。なお、第１の実施形態で説明した構成部材と同一のものについては、同符号を付する。
先ず、図１０（ａ）に示すように、化合物半導体積層構造２に再成長用リセス２Ｃ，２Ｄを形成する。
先ず、第１の実施形態と同様に化合物半導体積層構造２を形成する。化合物半導体積層構造２は、ＡｌＮの核形成層２ａ、ＧａＮのチャネル層２ｂ、ＡｌＧａＮのスペーサ層２ｃ、及びＩｎＡｌＧａＮのバリア層２ｄを有している。
スペーサ層２ｃは、Ａｌ組成をｙ１として、Ａｌy1Ｇａ1-y1Ｎからなり、０．２０＜ｙ１≦０．７０、更に好ましくは０．２２≦ｙ１≦０．６０である。バリア層２ｄは、Ｉｎ組成をｘ２、Ａｌ組成をｙ２として、Ｉｎx2Ａｌy2Ｇａ1-x2-y2Ｎからなり、０≦ｘ２≦０．１５、及び０．２０≦ｙ２＜０．７０、更に好ましくは０．００５≦ｘ２≦０．１５、及び０．２２≦ｙ２≦０．６０である。ｙ１及びｙ２は、ｙ１＞ｙ２の関係を満たしている。
次に、化合物半導体積層構造２上に絶縁材料として例えばＳｉＯ2を例えばプラズマＣＶＤ法により堆積する。これにより、表面保護膜１１が形成される。ＳｉＯ2の堆積は、プラズマＣＶＤ法の代わりに、例えばＡＬＤ法又はスパッタ法等で行うようにしても良い。また、ＳｉＯ2を堆積する代わりに、Ｓｉの窒化物又は酸窒化物を用いても良い。それ以外にも、Ａｌ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、表面保護膜を形成しても良い。
次に、化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、電極形成位置に相当する化合物半導体積層構造２の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。このレジストマスクを用いて化合物半導体積層構造２をドライエッチングし、表面保護膜１１、バリア層２ｄ、スペーサ層２ｃ、及びチャネル層２ｂの一部を除去する。エッチングガスには、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスを用いる。以上により、化合物半導体積層構造２の再成長用リセス２Ｃ，２Ｄが形成される。
続いて、図１０（ｂ）に示すように、コンタクト層１２，１３を形成する。
詳細には、例えばＭＯＶＰＥ法を用いて、再成長用リセス２Ｃ，２Ｄを埋め込むように選択的にｎ－ＧａＮを再成長する。ｎ型不純物として例えばＳｉを用い、Ｓｉを含む例えばシラン（ＳｉＨ4）ガスを所定の流量で原料ガスに添加し、Ｓｉのドーピング濃度を例えば１×１０19ｃｍ-3程度として、５０ｎｍ程度の厚みにｎ－ＧａＮを成長する。また、ｎ型不純物としてＳｉの代わりに、ＧｅやＯを用いても良い。ウェット処理等により表面保護膜１１を除去する。以上により、再成長用リセス２Ｃ，２Ｄをｎ－ＧａＮで埋め込むｎ－ＧａＮのコンタクト層１２，１３が形成される。
続いて、図１０（ｃ）に示すように、ソース電極３及びドレイン電極４を形成する。
詳細には、化合物半導体積層構造２の素子分離領域に素子分離構造を形成した後、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、コンタクト層１２，１３の表面を露出させる各開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌを、例えば蒸着法により、開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において４００℃～１０００℃程度の温度、例えば５５０℃程度で熱処理し、残存したＴａ／Ａｌをコンタクト層１２，１３とオーミックコンタクトさせる。Ｔａ／Ａｌのコンタクト層１２，１３とのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、コンタクト層１２，１３上にソース電極３及びドレイン電極４が形成される。
続いて、図１１（ａ）に示すように、パッシベーション膜５を形成する。
詳細には、ソース電極３及びドレイン電極４を覆うように化合物半導体積層構造２上に、絶縁材料として例えばＳｉＮを堆積する。ＳｉＮは、例えばプラズマＣＶＤ法により膜厚２ｎｍ～５００ｎｍ程度、ここでは１００ｎｍ程度に堆積する。これにより、パッシベーション膜５が形成される。ＳｉＮの堆積は、プラズマＣＶＤ法の代わりに、例えばＡＬＤ法又はスパッタ法等で行うようにしても良い。また、ＳｉＮを堆積する代わりに、Ｓｉの酸化物又は酸窒化物を用いても良い。それ以外にも、Ａｌ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、パッシベーション膜を形成しても良い。
続いて、図１１（ｂ）に示すように、ゲート電極６を形成する。
詳細には、先ず、リソグラフィー及びドライエッチングによりパッシベーション膜５をパターニングする。ドライエッチングには、例えばフッ素系ガス又は塩素系ガスを用いる。ドライエッチングの代わりに、例えばフッ酸やバッファードフッ酸等を用いたウェットエッチングを行うようにしても良い。以上により、パッシベーション膜５に、化合物半導体積層構造２の表面におけるゲート電極の形成領域を露出させる開口５ａが形成される。
次に、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストをパッシベーション膜５上に塗布し、パッシベーション膜５の開口５ａの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、パッシベーション膜５の開口５ａの部分を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、パッシベーション膜５上に、開口５ａ内を電極材料の一部で埋め込むゲート電極６が形成される。
しかる後、層間絶縁膜の形成、ソース電極３、ドレイン電極４、ゲート電極６と接続される配線の形成、上層のパッシベーション膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるＩｎＡｌＧａＮ－ＨＥＭＴが形成される。
本実施形態によれば、Ａｌ組成及びＩｎ組成が適宜調節されて形成されたＡｌＧａＮのスペーサ層２ｃ及びＩｎＡｌＧａＮのバリア層２ｄを備えたことにより、シート抵抗を低減させつつゲートリーク電流を減少させることができる。
上述した第１～第３の実施形態によるＩｎＡｌＧａＮ－ＨＥＭＴは、いわゆるディスクリートパッケージに適用される。
このディスクリートパッケージでは、上述したＩｎＡｌＧａＮ－ＨＥＭＴのチップが搭載される。以下、第１～第３の実施形態によるＩｎＡｌＧａＮ－ＨＥＭＴのチップ（以下、ＨＥＭＴチップと言う）のディスクリートパッケージについて例示する。
ＨＥＭＴチップの概略構成を図１２に示す。
ＨＥＭＴチップ２０では、その表面に、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴのドレイン電極が接続されたドレインパッド２１と、ゲート電極が接続されたゲートパッド２２と、ソース電極が接続されたソースパッド２３とが設けられている。
図１３は、ディスクリートパッケージを示す概略平面図である。
ディスクリートパッケージを作製するには、先ず、ＨＥＭＴチップ２０を、ハンダ等のダイアタッチ剤３１を用いてリードフレーム３２に固定する。リードフレーム３２にはドレインリード３２ａが一体形成されており、ゲートリード３２ｂ及びソースリード３２ｃがリードフレーム３２と別体として離間して配置される。
続いて、Ａｌワイヤ３３を用いたボンディングにより、ドレインパッド２１とドレインリード３２ａ、ゲートパッド２２とゲートリード３２ｂ、ソースパッド２３とソースリード３２ｃをそれぞれ電気的に接続する。
その後、モールド樹脂３４を用いて、トランスファーモールド法によりＨＥＭＴチップ２０を樹脂封止し、リードフレーム３２を切り離す。以上により、ディスクリートパッケージが形成される。
（第４の実施形態）
本実施形態では、第１～第３の実施形態から選ばれた１種のＩｎＡｌＧａＮ－ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路を開示する。
図１４は、第４の実施形態によるＰＦＣ回路を示す結線図である。
ＰＦＣ回路４０は、スイッチ素子（トランジスタ）４１と、ダイオード４２と、チョークコイル４３と、コンデンサ４４，４５と、ダイオードブリッジ４６と、交流電源（ＡＣ）４７とを備えて構成される。スイッチ素子４１に、第１～第３の実施形態から選ばれた１種のＩｎＡｌＧａＮ－ＨＥＭＴが適用される。
ＰＦＣ回路４０では、スイッチ素子４１のドレイン電極と、ダイオード４２のアノード端子及びチョークコイル４３の一端子とが接続される。スイッチ素子４１のソース電極と、コンデンサ４４の一端子及びコンデンサ４５の一端子とが接続される。コンデンサ４４の他端子とチョークコイル４３の他端子とが接続される。コンデンサ４５の他端子とダイオード４２のカソード端子とが接続される。コンデンサ４４の両端子間には、ダイオードブリッジ４６を介してＡＣ４７が接続される。コンデンサ４５の両端子間には、直流電源（ＤＣ）が接続される。
本実施形態では、Ａｌ組成及びＩｎ組成が適宜調節されて形成されたＡｌＧａＮのスペーサ層２ｃ及びＩｎＡｌＧａＮのバリア層２ｄを備えたことにより、シート抵抗を低減させつつゲートリーク電流を減少させることができるＩｎＡｌＧａＮ－ＨＥＭＴをＰＦＣ回路４０に適用する。これにより、信頼性の高いＰＦＣ回路４０が実現する。
（第５の実施形態）
本実施形態では、第１～第３の実施形態から選ばれた１種のＩｎＡｌＧａＮ－ＨＥＭＴを備えた電源装置を開示する。
図１５は、第５の実施形態による電源装置の概略構成を示す結線図である。
本実施形態による電源装置は、高圧の一次側回路５１及び低圧の二次側回路５２と、一次側回路５１と二次側回路５２との間に配設されるトランス５３とを備えて構成される。
一次側回路５１は、第４の実施形態によるＰＦＣ回路４０と、ＰＦＣ回路４０のコンデンサ４５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路５０とを有している。フルブリッジインバータ回路５０は、複数（ここでは４つ）のスイッチ素子５４ａ，５４ｂ，５４ｃ，５４ｄを備えて構成される。
二次側回路５２は、複数（ここでは３つ）のスイッチ素子５５ａ，５５ｂ，５５ｃを備えて構成される。
本実施形態では、一次側回路５１を構成するＰＦＣ回路４０のスイッチ素子４１と同様に、フルブリッジインバータ回路５０のスイッチ素子５４ａ，５４ｂ，５４ｃ，５４ｄが、第１～第３の実施形態から選ばれた１種のＩｎＡｌＧａＮ－ＨＥＭＴとされている。一方、二次側回路５２のスイッチ素子５５ａ，５５ｂ，５５ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
本実施形態では、Ａｌ組成及びＩｎ組成が適宜調節されて形成されたＡｌＧａＮのスペーサ層２ｃ及びＩｎＡｌＧａＮのバリア層２ｄを備えたことにより、シート抵抗を低減させつつゲートリーク電流を減少させることができるＩｎＡｌＧａＮ－ＨＥＭＴを高圧回路である一次側回路５１に適用する。これにより、信頼性の高い大電力の電源装置が実現する。
（第６の実施形態）
本実施形態では、第１～第３の実施形態から選ばれた１種のＩｎＡｌＧａＮ－ＨＥＭＴを備えた高周波増幅器を開示する。
図１６は、第６の実施形態による高周波増幅器の概略構成を示す結線図である。
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路６１と、ミキサー６２ａ，６２ｂと、パワーアンプ６３とを備えて構成される。
ディジタル・プレディストーション回路６１は、入力信号の非線形歪みを補償するものである。ミキサー６２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ６３は、交流信号とミキシングされた入力信号を増幅するものであり、第１～第３の実施形態から選ばれた１種のＩｎＡｌＧａＮ－ＨＥＭＴを有している。なお図１６では、例えばスイッチの切り替えにより、出力側の信号をミキサー６２ｂで交流信号とミキシングしてディジタル・プレディストーション回路６１に送出できる構成とされている。
本実施形態では、Ａｌ組成及びＩｎ組成が適宜調節されて形成されたＡｌＧａＮのスペーサ層２ｃ及びＩｎＡｌＧａＮのバリア層２ｄを備えたことにより、シート抵抗を低減させつつゲートリーク電流を減少させることができるＩｎＡｌＧａＮ－ＨＥＭＴを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。
（付記１）キャリアが発生するチャネル層と、
前記チャネル層上に形成されたＡｌy1Ｇａ1-y1Ｎ（０．２０＜ｙ１≦０．７０）のスペーサ層と、
前記スペーサ層上に形成されたＩｎx2Ａｌy2Ｇａ1-x2-y2Ｎ（０≦ｘ２≦０．１５，０．２０≦ｙ２＜０．７０）のバリア層と
を備えており、
ｙ１＞ｙ２であることを特徴とする化合物半導体装置。
（付記２）前記スペーサ層は、０．２２≦ｙ１≦０．６０であることを特徴とする付記１に記載の化合物半導体装置。
（付記３）前記バリア層は、ｘ２≧０．００５，０．２２≦ｙ２≦０．６０であることを特徴とする付記１又は２に記載の化合物半導体装置。
（付記４）前記チャネル層は、前記キャリアの濃度が０．５０×１０13ｃｍ -2 以上１．５０×１０13ｃｍ -2 以下であることを特徴とする付記１～３のいずれか１項に記載の化合物半導体装置。
（付記５）前記チャネル層は、前記キャリアの移動度が１９００ｃｍ2Ｖ-1ｓ-1以上であることを特徴とする付記１～４のいずれか１項に記載の化合物半導体装置。
（付記６）前記スペーサ層及び前記バリア層の厚みの合計が４ｎｍ以上１０ｎｍ以下であることを特徴とする付記１～５のいずれか１項に記載の化合物半導体装置。
（付記７）前記バリア層上に形成されたＧａＮのキャップ層を備えたことを特徴とする付記１～５のいずれか１項に記載の化合物半導体装置。
（付記８）前記スペーサ層、前記バリア層、及び前記キャップ層の厚みの合計が４ｎｍ以上１０ｎｍ以下であることを特徴とする付記７に記載の化合物半導体装置。
（付記９）化合物半導体のコンタクト層と、
前記コンタクト層とオーミックコンタクトする電極と
を備えたことを特徴とする付記１～８のいずれか１項に記載の化合物半導体装置。
（付記１０）キャリアが発生するチャネル層を形成し、
前記チャネル層上にＡｌy1Ｇａ1-y1Ｎ（０．２０＜ｙ１≦０．７０）のスペーサ層を形成し、
前記スペーサ層上にＩｎx2Ａｌy2Ｇａ1-x2-y2Ｎ（０≦ｘ２≦０．１５，０．２０≦ｙ２＜０．７０）のバリア層を形成し、
ｙ１＞ｙ２であることを特徴とする化合物半導体装置の製造方法。
（付記１１）前記スペーサ層は、０．２２≦ｙ１≦０．６０であることを特徴とする付記１０に記載の化合物半導体装置の製造方法。
（付記１２）前記バリア層は、ｘ２≧０．００５，０．２２≦ｙ２≦０．６０であることを特徴とする付記１０又は１１に記載の化合物半導体装置の製造方法。
（付記１３）前記チャネル層は、前記キャリアの濃度が０．５×１０13ｃｍ -2 以上１．５×１０13ｃｍ -2 以下であることを特徴とする付記１０～１２のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１４）前記チャネル層は、前記キャリアの移動度が１９００ｃｍ2Ｖ-1ｓ-1以上であることを特徴とする付記１０～１３のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１５）前記スペーサ層及び前記バリア層の厚みの合計が４ｎｍ以上１０ｎｍ以下であることを特徴とする付記１０～１４のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１６）前記バリア層上にＧａＮのキャップ層を形成することを特徴とする付記１０～１４のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１７）前記スペーサ層、前記バリア層、及び前記キャップ層の厚みの合計が４ｎｍ以上１０ｎｍ以下であることを特徴とする付記１６に記載の化合物半導体装置の製造方法。
（付記１８）化合物半導体のコンタクト層を形成し、
前記コンタクト層とオーミックコンタクトする電極を形成することを特徴とする付記１０～１７のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１９）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源装置であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
キャリアが発生するチャネル層と、
前記チャネル層上に形成されたＡｌy1Ｇａ1-y1Ｎ（０．２０＜ｙ１≦０．７０）のスペーサ層と、
前記スペーサ層上に形成されたＩｎx2Ａｌy2Ｇａ1-x2-y2Ｎ（０≦ｘ２≦０．１５，０．２０≦ｙ２＜０．７０）のバリア層と
を備えており、
ｙ１＞ｙ２であることを特徴とする電源装置。
（付記２０）前記高圧回路は、ＰＦＣ回路を備えており、
前記ＰＦＣ回路に設けられる第１スイッチ素子が前記トランジスタとされていることを特徴とする付記１９に記載の電源装置。
（付記２１）前記高圧回路は、前記ＰＦＣ回路と接続されたインバータ回路を更に備えており、
前記インバータ回路に設けられる第２スイッチ素子が前記トランジスタとされていることを特徴とする付記２０に記載の電源装置。
（付記２２）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
キャリアが発生するチャネル層と、
前記チャネル層上に形成されたＡｌy1Ｇａ1-y1Ｎ（０．２０＜ｙ１≦０．７０）のスペーサ層と、
前記スペーサ層上に形成されたＩｎx2Ａｌy2Ｇａ1-x2-y2Ｎ（０≦ｘ２≦０．１５，０．２０≦ｙ２＜０．７０）のバリア層と
を備えており、
ｙ１＞ｙ２であることを特徴とする高周波増幅器。
１ ＳｉＣ基板
２ 化合物半導体積層構造
２ａ 核形成層
２ｂ チャネル層
２ｃ スペーサ層
２ｄ バリア層
２ｅ キャップ層
２Ａ，２Ｂ 電極用リセス
２Ｃ，２Ｄ 再成長用リセス
３ ソース電極
４ ドレイン電極
５ パッシベーション膜
５ａ 開口
６ ゲート電極
１１ 表面保護膜
１２，１３ コンタクト層
２０ ＨＥＭＴチップ
２１ ドレインパッド
２２ ゲートパッド
２３ ソースパッド
３１ ダイアタッチ剤
３２ リードフレーム
３２ａ ドレインリード
３２ｂ ゲートリード
３２ｃ ソースリード
３３ Ａｌワイヤ
３４ モールド樹脂
４０ ＰＦＣ回路
４１，５４ａ，５４ｂ，５４ｃ，５４ｄ，５５ａ，５５ｂ，５５ｃ スイッチ素子
４２ ダイオード
４３ チョークコイル
４４，４５ コンデンサ
４６ ダイオードブリッジ
５０ フルブリッジインバータ回路
５１ 一次側回路
５２ 二次側回路
５３ トランス
６１ ディジタル・プレディストーション回路
６２ａ，６２ｂ ミキサー
６３ パワーアンプ

Claims (16)

  1. キャリアが発生するチャネル層と、
    前記チャネル層上に形成されたＡｌy1Ｇａ1-y1Ｎ（０．２０＜ｙ１≦０．７０）のスペーサ層と、
    前記スペーサ層上に形成されたＩｎx2Ａｌy2Ｇａ1-x2-y2Ｎ（０．００５≦ｘ２≦０．１５，０．２２≦ｙ２≦０．６０）のバリア層と
    を備えており、
    ｙ１＞ｙ２であることを特徴とする化合物半導体装置。
  2. 前記スペーサ層は、０．２２≦ｙ１≦０．６０であることを特徴とする請求項１に記載の化合物半導体装置。
  3. 前記チャネル層は、前記キャリアの濃度が０．５０×１０13ｃｍ -2 以上１．５０×１０13ｃｍ -2 以下であることを特徴とする請求項１又は２に記載の化合物半導体装置。
  4. 前記チャネル層は、前記キャリアの移動度が１９００ｃｍ2Ｖ-1ｓ-1以上であることを特徴とする請求項１～３のいずれか１項に記載の化合物半導体装置。
  5. 前記スペーサ層及び前記バリア層の厚みの合計が４ｎｍ以上１０ｎｍ以下であることを特徴とする請求項１～４のいずれか１項に記載の化合物半導体装置。
  6. 前記バリア層上に形成されたＧａＮのキャップ層を備えたことを特徴とする請求項１～４のいずれか１項に記載の化合物半導体装置。
  7. 前記スペーサ層、前記バリア層、及び前記キャップ層の厚みの合計が４ｎｍ以上１０ｎｍ以下であることを特徴とする請求項６に記載の化合物半導体装置。
  8. 化合物半導体のコンタクト層と、
    前記コンタクト層とオーミックコンタクトする電極と
    を備えたことを特徴とする請求項１～７のいずれか１項に記載の化合物半導体装置。
  9. キャリアが発生するチャネル層を形成し、
    前記チャネル層上にＡｌy1Ｇａ1-y1Ｎ（０．２０＜ｙ１≦０．７０）のスペーサ層を形成し、
    前記スペーサ層上にＩｎx2Ａｌy2Ｇａ1-x2-y2Ｎ（０．００５≦ｘ２≦０．１５，０．２２≦ｙ２≦０．６０）のバリア層を形成し、
    ｙ１＞ｙ２であることを特徴とする化合物半導体装置の製造方法。
  10. 前記スペーサ層は、０．２２≦ｙ１≦０．６０であることを特徴とする請求項９に記載の化合物半導体装置の製造方法。
  11. 前記チャネル層は、前記キャリアの濃度が０．５×１０13ｃｍ -2 以上１．５×１０13ｃｍ -2 以下であることを特徴とする請求項９又は１０に記載の化合物半導体装置の製造方法。
  12. 前記チャネル層は、前記キャリアの移動度が１９００ｃｍ2Ｖ-1ｓ-1以上であることを特徴とする請求項９～１１のいずれか１項に記載の化合物半導体装置の製造方法。
  13. 前記スペーサ層及び前記バリア層の厚みの合計が４ｎｍ以上１０ｎｍ以下であることを特徴とする請求項９～１２のいずれか１項に記載の化合物半導体装置の製造方法。
  14. 前記バリア層上にＧａＮのキャップ層を形成することを特徴とする請求項９～１２のいずれか１項に記載の化合物半導体装置の製造方法。
  15. 前記スペーサ層、前記バリア層、及び前記キャップ層の厚みの合計が４ｎｍ以上１０ｎｍ以下であることを特徴とする請求項１４に記載の化合物半導体装置の製造方法。
  16. 化合物半導体のコンタクト層を形成し、
    前記コンタクト層とオーミックコンタクトする電極を形成することを特徴とする請求項９～１５のいずれか１項に記載の化合物半導体装置の製造方法。
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