JP2015012037A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2015012037A JP2015012037A JP2013134219A JP2013134219A JP2015012037A JP 2015012037 A JP2015012037 A JP 2015012037A JP 2013134219 A JP2013134219 A JP 2013134219A JP 2013134219 A JP2013134219 A JP 2013134219A JP 2015012037 A JP2015012037 A JP 2015012037A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- semiconductor device
- protective
- protective insulating
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 111
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 230000001681 protective effect Effects 0.000 claims abstract description 87
- 230000007423 decrease Effects 0.000 claims abstract description 18
- 229910017083 AlN Inorganic materials 0.000 claims description 9
- 229910004541 SiN Inorganic materials 0.000 claims description 9
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 6
- 230000015556 catabolic process Effects 0.000 abstract description 29
- 238000009413 insulation Methods 0.000 abstract 7
- 230000005764 inhibitory process Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 66
- 229910002704 AlGaN Inorganic materials 0.000 description 49
- 150000001875 compounds Chemical class 0.000 description 39
- 239000007789 gas Substances 0.000 description 34
- 238000000034 method Methods 0.000 description 26
- 230000005684 electric field Effects 0.000 description 16
- 239000000463 material Substances 0.000 description 15
- 239000000758 substrate Substances 0.000 description 14
- 238000001312 dry etching Methods 0.000 description 11
- 238000001459 lithography Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 238000005530 etching Methods 0.000 description 10
- 230000000052 comparative effect Effects 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000000460 chlorine Substances 0.000 description 4
- 229910052801 chlorine Inorganic materials 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- JLTRXTDYQLMHGR-UHFFFAOYSA-N trimethylaluminium Chemical compound C[Al](C)C JLTRXTDYQLMHGR-UHFFFAOYSA-N 0.000 description 4
- XCZXGTMEAKBVPV-UHFFFAOYSA-N trimethylgallium Chemical compound C[Ga](C)C XCZXGTMEAKBVPV-UHFFFAOYSA-N 0.000 description 4
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 3
- 238000004380 ashing Methods 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000010287 polarization Effects 0.000 description 2
- 230000005533 two-dimensional electron gas Effects 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- JHJNPOSPVGRIAN-SFHVURJKSA-N n-[3-[(1s)-1-[[6-(3,4-dimethoxyphenyl)pyrazin-2-yl]amino]ethyl]phenyl]-5-methylpyridine-3-carboxamide Chemical class C1=C(OC)C(OC)=CC=C1C1=CN=CC(N[C@@H](C)C=2C=C(NC(=O)C=3C=C(C)C=NC=3)C=CC=2)=N1 JHJNPOSPVGRIAN-SFHVURJKSA-N 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
Images
Landscapes
- Dc-Dc Converters (AREA)
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
Description
図2(a)に示すように、ゲート電極106の閾値(Vth)が、ファインゲート部106aと、オーバーゲート部106bとで大きく異なり、両者の境界部における閾値に急激な変化が生じる。これに起因して、図3(a)に示すように、ゲート電極106の端部、特にオーバーゲート部106bの端部で大きな電界集中が発生し、トランジスタに絶縁破壊が生じる。
図3(b)に示すように、閾値の急激な変化が抑制される一方で、電極用リセス105bのテーパ構造に起因して破壊耐圧が低下し、ファインゲート部107aの端部で絶縁破壊が生じる。
本実施形態では、半導体装置として、化合物半導体である窒化物半導体のAlGaN/GaN・HEMTを開示する。
図4〜図7は、第1の実施形態によるAlGaN/GaN・HEMTの製造方法を工程順に示す概略断面図である。
化合物半導体積層構造2は、バッファ層2a、電子走行層2b、スペーサ層2c、電子供給層2d、及びキャップ層2eを有して構成される。
SiC基板1上に、AlNを200nm程度の厚みに、i(インテンショナリ・アンドープ)−GaNを1μm程度の厚みに、i−AlGaNを5nm程度の厚みに、n−AlGaNを30nm程度の厚みに、n−GaNを10nm程度の厚みに、順次成長する。これにより、バッファ層2a、電子走行層2b、スペーサ層2c、電子供給層2d、及びキャップ層2eが形成される。バッファ層2aとしては、AlNの代わりにAlGaNを用いたり、低温成長でGaNを成長するようにしても良い。
詳細には、化合物半導体積層構造2の不活性領域とする部位に、例えばアルゴン(Ar)をイオン注入する。これにより、化合物半導体積層構造2及びSiC基板1の表層部分に素子分離領域3が形成される。素子分離領域3により、化合物半導体積層構造2上でAlGaN/GaN・HEMTの素子領域(トランジスタ領域)が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばSTI(Shallow Trench Isolation)法を用いて行っても良い。このとき、化合物半導体積層構造2のドライエッチングには、例えば塩素系のエッチングガスを用いる。
詳細には、先ず、化合物半導体積層構造2のキャップ層2eにおけるソース電極及びドレイン電極の各形成予定部位をリソグラフィー及びドライエッチングにより除去する。これにより、化合物半導体積層構造2のキャップ層2eに電極用リセス2A,2Bが形成される。
次に、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造2上に塗布し、リソグラフィーによりレジストを加工する。これにより、電極用リセス2A,2Bを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
先ず、図5(a)に示すように、SiN膜6を形成する。
詳細には、第2の絶縁膜となる絶縁膜として、例えばSiN膜6をCVD法等により全面に堆積する。SiN膜6は、10nm程度〜5000nm程度の厚み、例えば100nm程度の厚みに形成される。
詳細には、SiN膜6をリソグラフィー及びドライエッチングにより加工し、SiN膜6を化合物半導体積層構造2の表面上でゲート電極の形成予定部位の所定位置にのみ残す。
以上により、化合物半導体積層構造2上に第2の絶縁膜8が形成される。第2の絶縁膜8は、その短手方向に沿った幅が0.01μm程度以上2.4μm程度以下、例えば0.5μm程度に形成される。
詳細には、第1の絶縁膜となる絶縁膜として、例えばSiN膜をCVD法等により全面に堆積する。SiN膜は、10nm程度〜5000nm程度の厚みで第2の絶縁膜8よりも厚く、例えば400nm程度の厚みに形成される。これにより、第2の絶縁膜8を覆う第1の絶縁膜7が形成される。以上により、第1の絶縁膜7及び第2の絶縁膜8からなる保護絶縁膜10が形成される。
詳細には、全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、平面視で第2の絶縁膜8の一部を含む開口を有するレジストマスクが形成される。
このレジストマスクを用いて、保護絶縁膜10をエッチング、ここではドライエッチングする。ドライエッチングは、第2の絶縁膜8のエッチングレートが第1の絶縁膜7のエッチングレートよりも低い条件、例えば塩素系エッチングガスを用いて行う。以上により、保護絶縁膜10には、化合物半導体積層構造2の表面の一部を露出する電極用リセス10aが形成される。電極用リセス10aでは、ソース電極4側の側壁面は、第1の絶縁膜7に形成された略垂直面となる。ドレイン電極5側の側壁面は、第1の絶縁膜7に形成された略垂直面から第2の絶縁膜8の一部が内方へ突出した面となる。第2の絶縁膜8の一部による側壁面も略垂直面となる。
レジストマスクは、アッシング処理又は所定のウェット処理により除去される。
詳細には、先ず、ゲート電極を形成するためレジストマスクを形成する。全面にレジストを塗布する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。塗布されたレジストをリソグラフィーにより加工する。以上により、ゲート電極の形成予定部位である電極用リセス10aを含む化合物半導体積層構造2の表面の領域を露出する開口を有するレジストマスクが形成される。
図7は、本実施形態によるAlGaN/GaN・HEMTにおける閾値電圧について、図2(a)に示した従来技術(比較例1とする)及び図2(b)に示した従来技術(比較例2とする)との比較に基づいて、ゲート電極9近傍(ドレイン電極側)の構造と共に示す模式図である。(a)がゲート電極9近傍の構造を示す一部拡大断面図であり、(b)が(a)に対応する閾値電圧を示す特性図である。
図8は、本実施形態によるAlGaN/GaN・HEMTにおける電界強度について、図3(a)に示した従来技術(比較例1とする)との比較に基づいて、ゲート電極9近傍の構造と共に示す模式図である。(a)がゲート電極9近傍(ドレイン電極側)の構造を示す一部拡大断面図であり、(b)が(a)に対応する電界強度を示す特性図である。
保護絶縁膜10の第1の絶縁膜7は、オーバーゲート9bの下方の部分を含む化合物半導体積層構造2上に形成されている。保護絶縁膜10の第2の絶縁膜8は、オーバーゲート9bの下方のみに形成され、平面視でその一部が第1の絶縁膜7と重畳している。第2の絶縁膜8は、上記したように、その短手方向に沿った幅W1が0.01μm程度以上2.4μm程度以下、例えば0.5μm程度に形成される。第2の絶縁膜8のうち第1の絶縁膜7との非重畳部分の短手方向に沿った幅W2は、0よりも大きく2μm程度以下、例えば1.0μm程度とされる。第1の絶縁膜7のうちオーバーゲート9bの下方において第2の絶縁膜8との非重畳部分の短手方向に沿った幅W3は、0.1μm程度以上、例えば0.5μm程度とされる。幅W1,W2,W3が上記の範囲内の値とされることにより、閾値電圧の階段状の緩やかな変化が得られ、局所的な絶縁破壊の危険が確実に抑止され、トランジスタ全体で破壊耐圧が向上する。
以下、第2の実施形態によるAlGaN/GaN・HEMTについて説明する。本実施形態では、第1の実施形態と同様にAlGaN/GaN・HEMTを開示するが、保護絶縁膜の第2の絶縁膜の形状が異なる点で第1の実施形態と相違する。
図10及び図11は、第2の実施形態によるAlGaN/GaN・HEMTの製造方法の主要工程を示す概略断面図である。なお、第1の実施形態における構成部材等と同じものについては、同符号を付して詳しい説明を省略する。
詳細には、SiN膜6をリソグラフィー及びドライエッチングにより加工し、SiN膜6を化合物半導体積層構造2の表面上でゲート電極の形成予定部位の所定位置にのみ残す。
以上により、化合物半導体積層構造2上に第2の絶縁膜21が形成される。第2の絶縁膜21は、そのドレイン電極5側(第1の絶縁膜と重畳する側)の端部がテーパ構造21aとされる。第2の絶縁膜21は、リソグラフィーにおいて、ドレイン電極5側の端部がテーパ状のレジストマスクを形成し、これを用いてドライエッチングすることにより、形成することができる。第2の絶縁膜21は、その短手方向に沿った幅が0.01μm程度以上2.4μm程度以下、例えば0.5μm程度に形成される。
詳細には、第1の絶縁膜となる絶縁膜として、例えばSiN膜をCVD法等により全面に堆積する。SiN膜は、10nm程度〜5000nm程度の厚みで第2の絶縁膜21よりも厚く、例えば400nm程度の厚みに形成される。これにより、第2の絶縁膜21を覆う第1の絶縁膜7が形成される。以上により、第1の絶縁膜7及び第2の絶縁膜21からなる保護絶縁膜20が形成される。
詳細には、全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、平面視で第2の絶縁膜21の一部を含む開口を有するレジストマスクが形成される。
このレジストマスクを用いて、保護絶縁膜20をエッチング、ここではドライエッチングする。ドライエッチングは、第2の絶縁膜21のエッチングレートが第1の絶縁膜7のエッチングレートよりも低い条件、例えば塩素系エッチングガスを用いて行う。以上により、保護絶縁膜20には、化合物半導体積層構造2の表面の一部を露出する電極用リセス20aが形成される。電極用リセス20aでは、ソース電極4側の側壁面は、第1の絶縁膜7に形成された略垂直面となる。ドレイン電極5側の側壁面は、第1の絶縁膜7に形成された略垂直面から第2の絶縁膜21の一部が内方へ突出した面となる。第2の絶縁膜21の一部による側壁面も略垂直面となる。
レジストマスクは、アッシング処理又は所定のウェット処理により除去される。
しかる後、ソース電極4、ドレイン電極5、及びゲート電極9への配線の電気的接続等の後工程を経て、AlGaN/GaN・HEMTが形成される。
以下、第3の実施形態によるAlGaN/GaN・HEMTについて説明する。本実施形態では、第1の実施形態と同様にAlGaN/GaN・HEMTを開示するが、保護絶縁膜の第2の絶縁膜の形状が異なる点で第1の実施形態と相違する。
図12及び図13は、第3の実施形態によるAlGaN/GaN・HEMTの製造方法の主要工程を示す概略断面図である。なお、第1の実施形態における構成部材等と同じものについては、同符号を付して詳しい説明を省略する。
詳細には、SiN膜6をリソグラフィー及びドライエッチングにより加工し、SiN膜6を化合物半導体積層構造2の表面上でゲート電極の形成予定部位の所定位置にのみ残す。これにより、化合物半導体積層構造2上に第2の絶縁膜31が形成される。第2の絶縁膜31は、双方の端部がテーパ構造となる。即ち、そのソース電極4側の端部がテーパ構造31a、ドレイン電極5側の端部がテーパ構造31a,31bとされる。第2の絶縁膜31は、リソグラフィーにおいて、双方の端部がテーパ状のレジストマスクを形成し、これを用いてドライエッチングすることにより、形成することができる。第2の絶縁膜31は、その短手方向に沿った幅が0.01μm程度以上2.4μm程度以下、例えば0.5μm程度に形成される。
詳細には、第1の絶縁膜となる絶縁膜として、例えばSiN膜をCVD法等により全面に堆積する。SiN膜は、10nm程度〜5000nm程度の厚みで第2の絶縁膜31よりも厚く、例えば400nm程度の厚みに形成される。これにより、第2の絶縁膜31を覆う第1の絶縁膜7が形成される。以上により、第1の絶縁膜7及び第2の絶縁膜31からなる保護絶縁膜30が形成される。
詳細には、全面にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、平面視で第2の絶縁膜31の一部を含む開口を有するレジストマスクが形成される。
このレジストマスクを用いて、保護絶縁膜30をエッチング、ここではドライエッチングする。ドライエッチングは、第2の絶縁膜31のエッチングレートが第1の絶縁膜7のエッチングレートよりも低い条件、例えば塩素系エッチングガスを用いて行う。以上により、保護絶縁膜30には、化合物半導体積層構造2の表面の一部を露出する電極用リセス30aが形成される。電極用リセス30aでは、ソース電極4側の側壁面は、第1の絶縁膜7に形成された略垂直面となる。ドレイン電極5側の側壁面は、第1の絶縁膜7に形成された略垂直面から第2の絶縁膜31の一部が内方へ突出した面となる。第2の絶縁膜31の一部による側壁面はテーパ構造31bとなる。
レジストマスクは、アッシング処理又は所定のウェット処理により除去される。
しかる後、ソース電極4、ドレイン電極5、及びゲート電極9への配線の電気的接続等の後工程を経て、AlGaN/GaN・HEMTが形成される。
第1〜第3の実施形態では、化合物半導体装置としてAlGaN/GaN・HEMTを例示した。化合物半導体装置としては、AlGaN/GaN・HEMT以外にも、以下のようなHEMTに適用できる。
本例では、化合物半導体装置として、InAlN/GaN・HEMTを開示する。
InAlNとGaNは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第1〜第3の実施形態では、電子走行層がi−GaN、スペーサ層がi−AlN、電子供給層がn−InAlN、キャップ層がn−GaNで形成される。また、この場合のピエゾ分極がほとんど発生しないため、2次元電子ガスは主にInAlNの自発分極により発生する。
本例では、化合物半導体装置として、InAlGaN/GaN・HEMTを開示する。
GaNとInAlGaNは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第1〜第3の実施形態では、電子走行層がi−GaN、スペーサ層がi−AlN、電子供給層がn−InAlGaN、キャップ層がn−GaNで形成される。
本実施形態では、第1〜第3の実施形態のいずれかのAlGaN/GaN・HEMTを適用した電源装置を開示する。
図14は、第4の実施形態による電源装置の概略構成を示す結線図である。
一次側回路41は、交流電源44と、いわゆるブリッジ整流回路45と、複数(ここでは4つ)のスイッチング素子46a,46b,46c,46dとを備えて構成される。また、ブリッジ整流回路45は、スイッチング素子46eを有している。
二次側回路42は、複数(ここでは3つ)のスイッチング素子47a,47b,47cを備えて構成される。
本実施形態では、第1〜第3の実施形態のいずれかのAlGaN/GaN・HEMTを適用した高周波増幅器を開示する。
図15は、第5の実施形態による高周波増幅器の概略構成を示す結線図である。
ディジタル・プレディストーション回路51は、入力信号の非線形歪みを補償するものである。ミキサー52aは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ53は、交流信号とミキシングされた入力信号を増幅するものであり、第1の実施形態又は変形例のAlGaN/GaN・HEMTを有している。なお図15では、例えばスイッチの切り替えにより、出力側の信号をミキサー52bで交流信号とミキシングしてディジタル・プレディストーション回路51に送出できる構成とされている。
前記半導体層の上方に形成された保護絶縁膜と、
前記半導体層の上方に形成されており、前記保護絶縁膜に形成された開口を埋め込む第1の部分と、前記第1の部分上に位置し、短手方向に沿って前記第1の部分よりも幅広であり前記保護絶縁膜上に乗り上げる第2の部分とが一体形成された電極と
を含み、
前記保護絶縁膜は、前記第2の部分の下方を含む前記半導体層の上方に形成された第1の絶縁膜と、前記第2の部分の下方のみに形成され、平面視でその一部が前記第1の絶縁膜と重畳する第2の絶縁膜とを有しており、
閾値電圧は、前記第1の部分から前記第2の部分にかけて段階的に低下することを特徴とする半導体装置。
前記第2の絶縁膜のSi−H結合数が前記第1の絶縁膜のSi−H結合数よりも少ないことを特徴とする付記1〜5のいずれか1項に記載の半導体装置。
前記第2の絶縁膜のN−H結合数が前記第1の絶縁膜のN−H結合数よりも多いことを特徴とする付記1〜5のいずれか1項に記載の半導体装置。
前記半導体層の上方に形成されており、前記保護絶縁膜に形成された開口を埋め込む第1の部分と、前記第1の部分上に位置し、短手方向に沿って前記第1の部分よりも幅広であり前記保護絶縁膜上に乗り上げる第2の部分とが一体となった電極を形成する工程と
を含み、
前記保護絶縁膜は、前記第2の部分の下方を含む前記半導体層の上方に形成された第1の絶縁膜と、前記第2の部分の下方のみに形成され、平面視でその一部が前記第1の絶縁膜と重畳する第2の絶縁膜とを有しており、
閾値電圧は、前記第1の部分から前記第2の部分にかけて段階的に低下することを特徴とする半導体装置の製造方法。
前記第2の絶縁膜のSi−H結合数が前記第1の絶縁膜のSi−H結合数よりも少ないことを特徴とする付記11〜15のいずれか1項に記載の半導体装置の製造方法。
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
半導体層と、
前記半導体層の上方に形成された保護絶縁膜と、
前記半導体層の上方に形成されており、前記保護絶縁膜に形成された開口を埋め込む第1の部分と、前記第1の部分上に位置し、短手方向に沿って前記第1の部分よりも幅広であり前記保護絶縁膜上に乗り上げる第2の部分とが一体形成された電極と
を含み、
前記保護絶縁膜は、前記第2の部分の下方を含む前記半導体層の上方に形成された第1の絶縁膜と、前記第2の部分の下方のみに形成され、平面視でその一部が前記第1の絶縁膜と重畳する第2の絶縁膜とを有しており、
閾値電圧は、前記第1の部分から前記第2の部分にかけて段階的に低下することを特徴とする電源回路。
トランジスタを有しており、
前記トランジスタは、
半導体層と、
前記半導体層の上方に形成された保護絶縁膜と、
前記半導体層の上方に形成されており、前記保護絶縁膜に形成された開口を埋め込む第1の部分と、前記第1の部分上に位置し、短手方向に沿って前記第1の部分よりも幅広であり前記保護絶縁膜上に乗り上げる第2の部分とが一体形成された電極と
を含み、
前記保護絶縁膜は、前記第2の部分の下方を含む前記半導体層の上方に形成された第1の絶縁膜と、前記第2の部分の下方のみに形成され、平面視でその一部が前記第1の絶縁膜と重畳する第2の絶縁膜とを有しており、
閾値電圧は、前記第1の部分から前記第2の部分にかけて段階的に低下することを特徴とする高周波増幅器。
2,102 化合物半導体積層構造
2a バッファ層
2b 電子走行層
2c スペーサ層
2d 電子供給層
2e キャップ層
3 素子分離領域
4,103 ソース電極
2A,2B,10a,20a,30a,105a,105b 電極用リセス
5,104 ドレイン電極
6 SiN膜
7 第1の絶縁膜
8,21,31 第2の絶縁膜
9,106,107 ゲート電極
9a,106a,107a ファインゲート部
9b,106b,107b オーバーゲート部
10,20,30,105 絶縁保護膜
21a,31a,31b テーパ構造
41 一次側回路
42 二次側回路
43 トランス
44 交流電源
45 ブリッジ整流回路
46a,46b,46c,46d,46e,47a,47b,47c スイッチング素子
51 ディジタル・プレディストーション回路
52a,52b ミキサー
53 パワーアンプ
Claims (10)
- 半導体層と、
前記半導体層の上方に形成された保護絶縁膜と、
前記半導体層の上方に形成されており、前記保護絶縁膜に形成された開口を埋め込む第1の部分と、前記第1の部分上に位置し、短手方向に沿って前記第1の部分よりも幅広であり前記保護絶縁膜上に乗り上げる第2の部分とが一体形成された電極と
を含み、
前記保護絶縁膜は、前記第2の部分の下方を含む前記半導体層の上方に形成された第1の絶縁膜と、前記第2の部分の下方のみに形成され、平面視でその一部が前記第1の絶縁膜と重畳する第2の絶縁膜とを有しており、
閾値電圧は、前記第1の部分から前記第2の部分にかけて段階的に低下することを特徴とする半導体装置。 - 前記第2の絶縁膜は、前記第1の絶縁膜と重畳する側の端部がテーパ構造とされていることを特徴とする請求項1に記載の半導体装置。
- 前記第2の絶縁膜は、双方の端部がテーパ構造とされていることを特徴とする請求項1に記載の半導体装置。
- 前記保護絶縁膜は、前記第2の絶縁膜の短手方向に沿った幅が0.5μm以上2.4μm以下であり、前記第2の絶縁膜のうち前記第1の絶縁膜との非重畳部分の短手方向に沿った幅が0よりも大きく2μm以下であることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。
- 前記保護絶縁膜は、前記第1の絶縁膜のうち前記第2の部分の下方において前記第2の絶縁膜との非重畳部分の短手方向に沿った幅が0.1μm以上であることを特徴とする請求項4に記載の半導体装置。
- 前記第1の絶縁膜及び前記第2の絶縁膜は、各々、SiN、SiON、SiO2、AlN、及びAl2O3から選択された少なくとも1種を含有することを特徴とする請求項1〜5のいずれか1項に記載の半導体装置。
- 前記第1の絶縁膜及び前記第2の絶縁膜は、共にSiNを含有しており、
前記第2の絶縁膜のSi−H結合数が前記第1の絶縁膜のSi−H結合数よりも少ないことを特徴とする請求項1〜5のいずれか1項に記載の半導体装置。 - 前記半導体層の上方に、開口を有する保護絶縁膜を形成する工程と、
前記半導体層の上方に形成されており、前記保護絶縁膜に形成された開口を埋め込む第1の部分と、前記第1の部分上に位置し、短手方向に沿って前記第1の部分よりも幅広であり前記保護絶縁膜上に乗り上げる第2の部分とが一体となった電極を形成する工程と
を含み、
前記保護絶縁膜は、前記第2の部分の下方を含む前記半導体層の上方に形成された第1の絶縁膜と、前記第2の部分の下方のみに形成され、平面視でその一部が前記第1の絶縁膜と重畳する第2の絶縁膜とを有しており、
閾値電圧は、前記第1の部分から前記第2の部分にかけて段階的に低下することを特徴とする半導体装置の製造方法。 - 前記第2の絶縁膜は、前記第1の絶縁膜と重畳する側の端部がテーパ構造となるように形成されることを特徴とする請求項8に記載の半導体装置の製造方法。
- 前記第2の絶縁膜は、双方の端部がテーパ構造となるように形成されることを特徴とする請求項8に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013134219A JP6236919B2 (ja) | 2013-06-26 | 2013-06-26 | 化合物半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013134219A JP6236919B2 (ja) | 2013-06-26 | 2013-06-26 | 化合物半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015012037A true JP2015012037A (ja) | 2015-01-19 |
JP6236919B2 JP6236919B2 (ja) | 2017-11-29 |
Family
ID=52304974
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013134219A Expired - Fee Related JP6236919B2 (ja) | 2013-06-26 | 2013-06-26 | 化合物半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6236919B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018010936A (ja) * | 2016-07-12 | 2018-01-18 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
US10192964B2 (en) | 2016-07-12 | 2019-01-29 | Fujitsu Limited | Compound semiconductor device and method of manufacturing the same |
JP2021082810A (ja) * | 2019-11-20 | 2021-05-27 | 國立交通大學 | 二段階フォトグラフィによる短いゲート長のトランジスタの製造方法 |
US11201235B2 (en) | 2018-11-21 | 2021-12-14 | Fujitsu Limited | Semiconductor device, method for producing semiconductor device, power supply device, and amplifier |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010122628A1 (ja) * | 2009-04-20 | 2010-10-28 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
JP2010287594A (ja) * | 2009-06-09 | 2010-12-24 | Panasonic Corp | 電界効果トランジスタ |
JP2012234984A (ja) * | 2011-05-02 | 2012-11-29 | Panasonic Corp | 半導体装置 |
JP2013069810A (ja) * | 2011-09-21 | 2013-04-18 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
-
2013
- 2013-06-26 JP JP2013134219A patent/JP6236919B2/ja not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010122628A1 (ja) * | 2009-04-20 | 2010-10-28 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
JP2010287594A (ja) * | 2009-06-09 | 2010-12-24 | Panasonic Corp | 電界効果トランジスタ |
JP2012234984A (ja) * | 2011-05-02 | 2012-11-29 | Panasonic Corp | 半導体装置 |
JP2013069810A (ja) * | 2011-09-21 | 2013-04-18 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018010936A (ja) * | 2016-07-12 | 2018-01-18 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
US10192964B2 (en) | 2016-07-12 | 2019-01-29 | Fujitsu Limited | Compound semiconductor device and method of manufacturing the same |
US10276703B2 (en) | 2016-07-12 | 2019-04-30 | Fujitsu Limited | Compound semiconductor device and method of manufacturing the same |
US11201235B2 (en) | 2018-11-21 | 2021-12-14 | Fujitsu Limited | Semiconductor device, method for producing semiconductor device, power supply device, and amplifier |
JP2021082810A (ja) * | 2019-11-20 | 2021-05-27 | 國立交通大學 | 二段階フォトグラフィによる短いゲート長のトランジスタの製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP6236919B2 (ja) | 2017-11-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9685338B2 (en) | Compound semiconductor device and method of manufacturing the same | |
JP6054621B2 (ja) | 化合物半導体装置及びその製造方法 | |
KR101357477B1 (ko) | 화합물 반도체 장치 및 그 제조 방법 | |
US9035353B2 (en) | Compound semiconductor device comprising electrode above compound semiconductor layer and method of manufacturing the same | |
JP5724339B2 (ja) | 化合物半導体装置及びその製造方法 | |
JP5724347B2 (ja) | 化合物半導体装置及びその製造方法 | |
JP5825017B2 (ja) | 化合物半導体装置及びその製造方法 | |
JP2014072379A (ja) | 化合物半導体装置及びその製造方法 | |
JP6161887B2 (ja) | 化合物半導体装置及びその製造方法 | |
JP5716737B2 (ja) | 化合物半導体装置及びその製造方法 | |
JP2013077620A (ja) | 化合物半導体装置及びその製造方法 | |
JP2013077621A (ja) | 化合物半導体装置及びその製造方法 | |
JP2012169369A (ja) | 化合物半導体装置及びその製造方法 | |
JP2014072377A (ja) | 化合物半導体装置及びその製造方法 | |
JP2014072391A (ja) | 化合物半導体装置及びその製造方法 | |
JP2014017423A (ja) | 化合物半導体装置及びその製造方法 | |
JP5942371B2 (ja) | 化合物半導体装置及びその製造方法 | |
TW201419530A (zh) | 化合物半導體裝置及其製造方法 | |
JP6236919B2 (ja) | 化合物半導体装置及びその製造方法 | |
JP2019114581A (ja) | 化合物半導体装置及びその製造方法 | |
JP2019125600A (ja) | 化合物半導体装置及びその製造方法 | |
JP2019012783A (ja) | 化合物半導体装置及びその製造方法 | |
JP2016086125A (ja) | 化合物半導体装置及びその製造方法 | |
JP2014197644A (ja) | 化合物半導体装置及びその製造方法 | |
JP2014138171A (ja) | 化合物半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160310 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20161130 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20161227 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170227 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170718 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170915 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20171003 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20171016 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6236919 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |