JP5716737B2 - 化合物半導体装置及びその製造方法 - Google Patents

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Description

本発明は、窒化物半導体等の化合物半導体層を備えた化合物半導体装置及びその製造方法に関する。
窒化物半導体デバイスは、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスとしての開発が活発に行われている。窒化物半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。特に、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高耐圧及び高出力が実現できる。
特開２００７−１９３０９号公報 特開２００５−２４４０７２号公報 特開２００８−２７７６４０号公報 特開２００９−７１０６１号公報 特開２００９−７６８４５号公報
電源装置等に用いられるスイッチング素子では、電圧のオフ時には電流が流れない、所謂ノーマリ・オフ動作が望まれる。しかしながら、ＡｌＧａＮ/ＧａＮ・ＨＥＭＴでは、２次元電子ガスが高濃度であることから、チャネル領域における電子量も大きく、ノーマリ・オフの実現が困難であるという問題がある。
ＡｌＧａＮ/ＧａＮ・ＨＥＭＴにおけるノーマリ・オフを指向する技術が提案されている（特許文献１〜５を参照）。しかしながらこれらの技術では、完全な、或いは十分なノーマリ・オフを実現することができない。また、製造過程における熱処理等による電子の走行領域へのダメージに起因するシート抵抗及びリーク電流の増加、２次元電子ガス濃度の低下に起因するオン抵抗の増大等の不都合を回避することも困難である。
本発明は、上記の問題に鑑みてなされたものであり、比較的簡素な構成で、シート抵抗及びオン抵抗の増大、リーク電流の増加等の不都合を生ぜしめることなく、所期のノーマリ・オフを実現することができる、信頼性の高い化合物半導体装置及びその製造方法を提供することを目的とする。
化合物半導体装置の一態様は、基板と、前記基板の上方に、窒化物半導体又は酸化物半導体よりなる電子走行層及びその上に窒化物半導体又は酸化物半導体よりなる電子供給層が積層されており、前記電子供給層上又は前記電子供給層上に形成されたキャップ層上に形成されたゲート電極と、前記電子供給層上又は前記キャップ層上に形成された、自発分極する半導体層と、前記半導体層上に形成された、前記ゲート電極と電気的に接続されたゲート接続層と、前記電子供給層上又は前記キャップ層上に形成されており、前記ゲート接続層との間で前記電子供給層、前記電子走行層、前記電子供給層、前記半導体層を順に通る電流経路が形成されるパッド接続層とを含み、前記半導体層は、前記ゲート電極のエネルギーバンドを押し上げて、２次元電子ガスの発生を抑制する。
化合物半導体装置の一態様は、基板と、前記基板の上方に、窒化物半導体又は酸化物半導体よりなる電子走行層及びその上に窒化物半導体又は酸化物半導体よりなり自発分極する電子供給層が積層されており、前記電子供給層上に形成されたゲート電極と、前記電子供給層上に形成された、前記ゲート電極と電気的に接続されたゲート接続層と、前記電子供給層の非形成領域に形成されており、前記ゲート接続層との間で前記電子走行層、前記電子供給層を順に通る電流経路が形成されるパッド接続層とを含み、前記電子供給層は、前記ゲート電極のエネルギーバンドを押し上げて、２次元電子ガスの発生を抑制する。
化合物半導体装置の製造方法の一態様は、基板の上方に、窒化物半導体又は酸化物半導体よりなる電子走行層及びその上に窒化物半導体又は酸化物半導体よりなる電子供給層を積層形成する工程と、前記電子供給層上又は前記電子供給層上に形成されたキャップ層上にゲート電極を形成する工程と、前記電子供給層上又は前記キャップ層上に、自発分極する半導体層を形成する工程と、前記半導体層上に、前記ゲート電極と電気的に接続されるゲート接続層を形成する工程と、前記電子供給層上又は前記キャップ層上に、前記ゲート接続層との間で前記電子供給層、前記電子走行層、前記電子供給層、前記半導体層を順に通る電流経路が形成されるパッド接続層を形成する工程とを含み、前記半導体層は、前記ゲート電極のエネルギーバンドを押し上げて、２次元電子ガスの発生を抑制する。
化合物半導体装置の製造方法の一態様は、基板の上方に、窒化物半導体又は酸化物半導体よりなる電子走行層及びその上に窒化物半導体又は酸化物半導体よりなり自発分極する電子供給層を積層形成する工程と、前記電子供給層上にゲート電極を形成する工程と、前記電子供給層上に、前記ゲート電極と電気的に接続されるゲート接続層を形成する工程と、前記電子供給層の非形成領域に、前記ゲート接続層との間で前記電子走行層、前記電子供給層を順に通る電流経路が形成されるパッド接続層を形成する工程とを含み、前記電子供給層は、前記ゲート電極のエネルギーバンドを押し上げて、２次元電子ガスの発生を抑制する。
上記の緒態様によれば、比較的簡素な構成で、シート抵抗及びオン抵抗の増大、リーク電流の増加等の不都合を生ぜしめることなく、所期のノーマリ・オフを実現することができる。
図１は、第１の実施形態による化合物半導体装置の概略構成を示す平面図である。 図２Ａは、第１の実施形態による化合物半導体装置の製造方法を示す概略断面図である。 図２Ｂは、図２Ａに引き続き、第１の実施形態による化合物半導体装置の製造方法を示す概略断面図である。 図２Ｃは、図２Ｂに引き続き、第１の実施形態による化合物半導体装置の製造方法を示す概略断面図である。 図２Ｄは、図２Ｃに引き続き、第１の実施形態による化合物半導体装置の製造方法を示す概略断面図である。 図２Ｅは、図２Ｄに引き続き、第１の実施形態による化合物半導体装置の製造方法を示す概略断面図である。 図２Ｆは、図２Ｅに引き続き、第１の実施形態による化合物半導体装置の製造方法を示す概略断面図である。 図２Ｇは、図２Ｆに引き続き、第１の実施形態による化合物半導体装置の製造方法を示す概略断面図である。 図２Ｈは、図２Ｇに引き続き、第１の実施形態による化合物半導体装置の製造方法を示す概略断面図である。 図２Ｉは、図２Ｈに引き続き、第１の実施形態による化合物半導体装置の製造方法を示す概略断面図である。 図２Ｊは、図２Ｉに引き続き、第１の実施形態による化合物半導体装置の製造方法を示す概略断面図である。 図３Ａは、第１の実施形態による化合物半導体装置の製造方法の工程の一部について示す概略断面図である。 図３Ｂは、第１の実施形態による化合物半導体装置の製造方法の工程の一部について示す概略断面図である。 図３Ｃは、第１の実施形態による化合物半導体装置の製造方法の工程の一部について示す概略断面図である。 図４は、第１の実施形態による化合物半導体装置の製造方法の工程の一部について示す概略断面図である。 図５は、比較例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略断面図である。 図６Ａは、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの機能及び効果を説明するための概略断面図である。 図６Ｂは、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの機能及び効果を説明するための概略断面図である。 図７Ａは、第１の実施形態の比較例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴのバンドダイヤグラムを示す図である。 図７Ｂは、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴのバンドダイヤグラムを示す図である。 図８は、第１の実施形態及び比較例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおけるドレイン電流−ゲート電圧特性を示す特性図である。 図９は、第１の実施形態の変形例の化合物半導体装置を示す概略断面図である。 図１０Ａは、第２の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。 図１０Ｂは、第２の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。 図１０Ｃは、第２の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。 図１１は、第２の実施形態の変形例の化合物半導体装置を示す概略断面図である。 図１２Ａは、第３の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。 図１２Ｂは、第３の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。 図１２Ｃは、第３の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。 図１２Ｄは、第３の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。 図１３は、第３の実施形態の変形例の化合物半導体装置を示す概略断面図である。 図１４Ａは、第４の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。 図１４Ｂは、第４の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。 図１４Ｃは、第４の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。 図１４Ｄは、第４の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。 図１４Ｅは、第４の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。 図１５は、第４の実施形態の変形例の化合物半導体装置を示す概略断面図である。 図１６Ａは、第５の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。 図１６Ｂは、第５の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。 図１６Ｃは、第５の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。 図１６Ｄは、第５の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。 図１６Ｅは、第５の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。 図１７は、第６の実施形態による電源装置の概略構成を示す結線図である。 図１８は、第７の実施形態による高周波増幅器の概略構成を示す結線図である。
以下、諸実施形態について図面を参照して詳細に説明する。以下の諸実施形態では、化合物半導体装置の構成について、その製造方法と共に説明する。以下の諸実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。諸実施形態において、素子分離は、所定の素子分離法、例えばＳＴＩ（Shallow Trench Isolation）法、又は所定のイオン注入等により行う。
（第１の実施形態）
図１は、第１の実施形態による化合物半導体装置の概略構成を示す平面図である。図２Ａ〜図２Ｊは、第１の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。図３Ａ〜図３Ｃは、第１の実施形態による化合物半導体装置の製造方法の工程の一部について示す概略断面図である。図４は、第１の実施形態による化合物半導体装置の製造方法の工程の一部について示す概略断面図である。図１の破線Ｉ−Ｉ及び破線ＩＩ−ＩＩに沿った断面が図２Ａ〜図２Ｊに、破線ＩＩＩ−ＩＩＩに沿った断面が図３Ａ〜図３Ｃに、破線ＩＶ−ＩＶに沿った断面が図４に、それぞれ対応している。
先ず、図２Ａに示すように、成長用基板として例えば半絶縁性のＳｉＣ基板１上に、電子走行層２、中間層３、電子供給層４、キャップ層５、及び半導体層６を順次形成する。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、電子走行層２の電子供給層４（直接的には中間層３）との界面近傍に２次元電子ガス（２ＤＥＧ）が生成される。
電子走行層２がインテンショナリーアンドープＧａＮ（ｉ−ＧａＮ）層、中間層３がＡｌＧａＮ層（ここではｉ−ＡｌＧａＮ層）、電子供給層４がｎ−ＡｌＧａＮ層、キャップ層５がｎ−ＧａＮ層である。なお、電子供給層４をインテンショナリーアンドープＡｌＧａＮ（ｉ−ＡｌＧａＮ）層としても良い。
半導体層６は、圧電効果であるピエゾ分極及び自発分極する性質を有する半導体、例えば電子走行層２のＧａＮとの関係で六方晶の窒化物半導体又は酸化物半導体からなる。窒化物半導体としては、例えばＧａＮ，ＡｌＮ，ＩｎＮ，ＡｌＧａＮ，ＩｎＧａＮ，ＩｎＡｌＮ，ＩｎＡｌＧａＮから選ばれた１種が好適である。酸化物半導体としては、例えばＺｎＯ又はＺｎＭｇＯが好適である。本実施形態では、半導体層６としてｎ−ＡｌＧａＮが用いられる。
図２Ａにおいて、詳細には、ＳｉＣ基板１上に、例えば有機金属気相成長法、ここではＭＯＶＰＥ(Metal Organic Vapor Phase Epitaxy)法により、結晶成長装置を用いて、以下の各化合物半導体層を成長する。
ＳｉＣ基板１上に、ｉ−ＧａＮ、ｉ−ＡｌＧａＮ、ｎ−ＡｌＧａＮ、ｎ−ＧａＮ、ｎ−ＡｌＧａＮを順次堆積し、電子走行層２、中間層３、電子供給層４、キャップ層５、及び半導体層６を積層形成する。ここで、電子走行層２は膜厚２μｍ程度、中間層３は膜厚５ｎｍ程度で例えばＡｌ比率０．２、電子供給層４は膜厚３０ｎｍ程度で例えばＡｌ比率０．２、キャップ層５は膜厚１０ｎｍ程度、半導体層６は膜厚５ｎｍ程度で例えばＡｌ比率０．２に形成する。
上記のｉ−ＧａＮ、ｉ−ＡｌＧａＮ、ｎ−ＧａＮ、及びｎ−ＡｌＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。ｎ−ＧａＮ及びｎ−ＡｌＧａＮを成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ４ガスを所定の流量で原料ガスに添加し、ＧａＮ及びＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０１８／ｃｍ３程度〜１×１０２０／ｃｍ３程度、例えば１×１０１８／ｃｍ３程度とする。
続いて、図２Ｂに示すように、半導体層６をパターニングしてゲート制御層６ａを形成する。
詳細には、リソグラフィー及びドライエッチングにより半導体層６を加工し、後述するゲート電極接続層の形成部位のみに残す。これにより、ゲート制御層６ａが形成される。リソグラフィーに用いたレジストは、灰化処理等により除去する。
続いて、図２Ｃに示すように、レジストマスク１１を形成する。
詳細には、ＳｉＣ基板１上にレジストを塗付し、リソグラフィーによりレジストを加工する。これにより、開口１１ａ，１１ｂ，１１ｃ，１１ｄを有するレジストマスク１１が形成される。開口１１ａは、キャップ層５の表面におけるゲートパッド接続層の形成部位を露出するように形成される。開口１１ｂは、ゲート電極接続層の形成部位（即ちゲート制御層６ａの表面）を露出するように形成される。開口１１ｃは、キャップ層５の表面におけるソース電極の形成部位を露出するように形成される。開口１１ｄは、キャップ層５の表面におけるドレイン電極の形成部位を露出するように形成される。
続いて、図２Ｄに示すように、ゲートパッド接続層７、ゲート電極接続層８、ソース電極９、及びドレイン電極１０を形成する。
詳細には、電極材料として例えばＴｉ／Ａｌを用い、蒸着法等により、開口１１ａ，１１ｂ，１１ｃ，１１ｄを埋め込むようにレジストマスク１１上にＴｉ／Ａｌを堆積する。リフトオフ法により、レジストマスク１１及びその上に堆積するＴｉ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において６００℃程度で熱処理し、オーミックコンタクトを確立する。以上により、キャップ層５上には、ゲートパッド接続層７、ゲート制御層６ａを介したゲート電極接続層８、ソース電極９、及びドレイン電極１０が形成される。ここで、ゲートパッド接続層７とゲート電極接続層８との間でゲート電流の経路が形成されるように、ゲートパッド接続層７とゲート電極接続層８（ゲート制御層６ａ）との離間距離は例えば１μｍ程度とされる。
続いて、図２Ｅに示すように、パッシベーション膜１２を形成する。
詳細には、例えばＰＥＣＶＤ法により、ＳｉＣ基板１上の全面を覆うように、絶縁膜、ここではＳｉＮ膜を例えば膜厚２００ｎｍ程度に堆積する。これにより、パッシベーション膜１２が形成される。
続いて、図２Ｆに示すように、レジストマスク１３を形成する。
詳細には、パッシベーション膜１２上にレジストを塗付し、リソグラフィーによりレジストを加工する。これにより、ゲート電極の形成部位に開口１３ａを有するレジストマスク１３が形成される。
続いて、図２Ｇに示すように、パッシベーション膜１２に開口１２ａを形成する。
詳細には、レジストマスク１３をマスクとして、ドライエッチングによりパッシベーション膜１２を加工し、パッシベーション膜１２の開口１３ａから露出する部位を除去する。これにより、パッシベーション膜１２に後述するゲート電極の形成部位を露出する開口１２ａが形成される。
続いて、図２Ｈに示すように、ゲート電極１５を形成する。
詳細には、電極材料として例えばＮｉ／Ａｕを用い、蒸着法等により、開口１２ａ及び開口１３ａの一部を埋め込むようにレジストマスク１３上にＮｉ／Ａｕを堆積する。リフトオフ法により、レジストマスク１３及びその上に堆積するＮｉ／Ａｕを除去する。以上により、パッシベーション膜１２の開口１２ａを埋め込むようにキャップ層５上にゲート電極１５が形成される。
続いて、図２Ｉに示すように、パッシベーション膜１６を形成する。
詳細には、例えばＰＥＣＶＤ法により、パッシベーション膜１２上及びゲート電極１５上を覆うように、絶縁膜、ここではＳｉＮ膜を例えば膜厚５００ｎｍ程度に堆積する。これにより、パッシベーション膜１６が形成される。
続いて、図２Ｊ及び図１に示すように、ゲートパッド接続層７と後述のゲートパッドとの間、及びゲート電極接続層８とゲート電極１５との間をそれぞれ配線接続する。図２Ｊ及び図１では、理解の容易のため、当該配線接続として、前者の接続を配線２１ａのみ、後者の接続を配線２１ｂのみで簡易的に示す。
以下、当該配線接続の各工程について説明する。
先ず、図３Ａに示すように、表面が平坦な層間絶縁膜１７を形成する。
詳細には、ＳｉＣ基板１の全面に、例えばＣＶＤ法等でシリコン酸化膜を堆積した後にリフロー又は化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）による平坦化処理等をする。これにより、表面が平坦な層間絶縁膜１７が形成される。
続いて、図３Ｂに示すように、導電プラグ１９ａ，１９ｂ，１９ｃを形成する。
詳細には、リソグラフィー及びドライエッチングにより層間絶縁膜１７、パッシベーション膜１６，１２を加工して、コンタクト孔１８ａ，１８ｂ，１８ｃを形成する。コンタクト孔１８ａは、ゲートパッド接続層７上のパッシベーション膜１２，１６及び層間絶縁膜１７に、ゲートパッド接続層７の表面の一部を露出するように形成される。コンタクト孔１８ｂは、ゲート電極接続層８上のパッシベーション膜１２，１６及び層間絶縁膜１７に、ゲート電極接続層８の表面の一部を露出するように形成される。コンタクト孔１８ｃは、ゲート電極１５上のパッシベーション膜１６及び層間絶縁膜１７に、ゲート電極１５の表面の一部を露出するように形成される。
コンタクト孔１８ａ〜１８ｃを埋め込むように、層間絶縁膜１７上にＣＶＤ法等により導電材料、例えばタングステン（Ｗ）を堆積する。このとき、ＴｉＮ等のバリアメタルを形成した後にＷを堆積させても良い。層間絶縁膜１７を研磨ストッパーとして、ＣＭＰによりＷを研磨して平坦化する。以上により、コンタクト孔１８ａ〜１８ｃ内をＷで充填してなる導電プラグ１９ａ，１９ｂ，１９ｃが形成される。
続いて、図３Ｃに示すように、配線２１ａ，２１ｂを形成する。
詳細には、層間絶縁膜１７上に配線金属、例えばＡｌ合金をスパッタ法等により堆積する。このとき、ＴｉＮ等の下地のバリアメタルを形成しても良い。配線金属をリソグラフィー及びドライエッチングによりパターニングし、配線２１ａ，２１ｂを形成する。配線２１ａは、導電プラグ１９ａと接続されて層間絶縁膜１７上で延在する。配線２１ｂは、導電プラグ１９ｂ，１９ｃを介してゲート電極接続層８とゲート電極１５とを導通接続する。
なお、ソース電極９及びドレイン電極１０についても同様に、導電プラグ及び配線により適宜に導通が図られる。
しかる後、更なる層間絶縁膜及び導電プラグ、配線の形成等の諸工程を経て、本実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
図１のゲートパッド２０は、図４に示すように、ゲートパッド接続層７と導通接続される。
詳細には、層間絶縁膜１７上に配線２１ａ，２１ｂを覆うように形成された層間絶縁膜２２に、配線２１ａと接続される導電プラグ２３が形成され、層間絶縁膜２２上に導電プラグ２３と接続される配線２４が形成される。層間絶縁膜２２上に配線２４を覆うように形成された層間絶縁膜２５に導電プラグ２６が形成され、層間絶縁膜２５上に導電プラグ２６と接続される配線２７が形成される。層間絶縁膜２５上に配線２７を覆うように形成された層間絶縁膜２８に導電プラグ２９が形成され、層間絶縁膜２８上に導電プラグ２９と接続されるゲートパッド２０が形成される。そして、層間絶縁膜２８を覆い、ゲートパッド２０の表面の一部を露出する開口３０ａを有する保護膜３０が形成される。
なお、図４は一例を示しており、更に多層の層間絶縁膜及び配線を形成し、ゲートパッド２０を適宜接続するようにしても良い。
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、その機能及び効果を比較例との比較に基づいて説明する。
図６Ａ及び図６Ｂは、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの機能及び効果を説明するための概略断面図であり、図２Ｄに対応する図である。図５は、比較例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略断面図である。図７Ａは、本実施形態の比較例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴのバンドダイヤグラムを示す図であり、図７Ｂは、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴのバンドダイヤグラムを示す図である。なお、図５、図６Ａ、及び図６Ｂでは、説明の簡略化のため、図３ＡにおけるＳｉＣ基板１、中間層３、及びキャップ層５の図示を省略する。
通常のＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、図５に示すように、ＧａＮからなる電子走行層２とＡｌＧａＮからなる電子供給層４との格子定数差に起因した歪みが電子供給層４に生じ、ピエゾ分極が発生する。この場合、図７Ａに示すように、電子走行層２の電子供給層４との界面では、フェルミエネルギーＥＦが伝導帯ＥＣよりも大きくなり、高濃度の２次元電子ガスが得られる。これにより、高出力が実現される。ところが、この高濃度の２次元電子ガスのため、ゲート電圧の閾値は負値となり、オフ時でもチャネル領域に多量の２次元電子ガスが存在する。そのため、ノーマリ・オフの実現が困難であるという問題がある。
本実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、図６Ａに示すように、電子供給層４とゲート電極接続層８との間に半導体、ここではＡｌＧａＮからなるゲート制御層６ａを配置する。ゲート電極接続層８は、配線接続によりゲート電極１５と導通する。
電子供給層４上でゲート制御層６ａの近傍には、ゲートパッド接続層７が配置される。ゲートパッド接続層７は、配線接続によりゲートパッド２０と導通する。
本実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、図６Ａに示すように、ゲートパッド接続層７（ゲートパッド２０）とゲート電極接続層８（ゲート電極１５）との間でゲート電流の経路Ｐ（図６Ａ中、５本の矢印で示す経路）が形成される。図６Ｂに示すように、ゲート制御層６ａはピエゾ分極及び自発分極の性質を有する。ゲート制御層６ａのピエゾ分極及び自発分極により、ゲートパッド２０とゲート電極１５との間には負のオフセットによる電圧差が生じる。この場合、図７Ｂに示すように、ゲート制御層６ａによりゲート電極１５のエネルギーバンドが押し上げられる。電子走行層２の電子供給層４との界面では、フェルミエネルギーＥＦが伝導帯ＥＣよりも小さく、チャネル領域では２次元電子ガスが発生しない。この性質を利用して、本実施形態の如く、ゲート電極１５にゲートパッド２０に対して常に負の電位が印加されるように、ゲートパッド接続層７及びゲート電極接続層８を接続する。これにより、ゲート電圧の閾値が正の方向にシフトする。従って、ドレイン電流がオフ時の状態でゲート電極の電位が所望の正電位となるように、即ちゲート電圧の閾値が所望の正値となるように制御することにより、完全なノーマリ・オフ型のトランジスタが実現する。具体的な制御対象は、後述するように、ゲート制御層６ａの組成及び厚み等である。
ここで、半導体のピエゾ分極及び自発分極について、窒化物半導体を例に採って説明する。窒化物半導体では、歪みが印加されていない状態でも原子構造の非対称性により、（０００１）面に負の電荷、（０００−１）面に正の電荷が生じる。これが自発分極であり、この電荷によってｃ軸に沿って強い内部電界が生じる。
また、結晶に歪みを加えると原子の非対称性が増し、発生する電荷の量が増加する。これがピエゾ分極であり、窒化物半導体の場合は、引張歪により自発分極と同じ方向に内部電界が生じる。通常、窒化物半導体の結晶成長は、ｃ軸方向に成長を行う。従って、ヘテロ界面を形成した場合には、ｃ軸と垂直な方向に２軸応力が印加される。この時のピエゾ分極Ｐｚは以下の（１）式で表される。
Ｐｚ＝｛ｅ３１−（Ｃ３１／Ｃ３３）ｅ３３｝ε⊥ ・・・（１）
ここで、ｅｉｊは圧電定数、Ｃｉｊは弾性定数、ε⊥は面内歪である。
窒化物半導体（ＩｎＮ，ＧａＮ，ＡｌＮ等）の混晶（ＡｌＧａＮ，ＩｎＡｌＮ，ＩｎＧａＮ，ＩｎＡｌＧａＮ等）を作製した場合、自発分極及びピエゾ分極の値は、これら窒化物半導体の当該分極値の最大値と最小値との間の所定値となる。窒化物半導体の自発分極の大きさを以下の表１に示す。
Figure 0005716737
表１のように、窒化物半導体の混晶のＡｌＧａＮでは、その組成を０（０％）〜１（１００％）の範囲で変えることにより、３．１〜８．５（ＭＶ／ｃｍ）の幅広い範囲の自発分極が得られる。本実施形態では、この性質を利用して、混晶の組成及び厚みを調節して所定の分極を有するゲート制御層を形成することにより、ゲート電圧の閾値を所望の正値に制御することができる。
ゲート電圧の閾値の制御の一例を以下の表２に示す。
Figure 0005716737
本実施形態で示した製造方法により作製された、ｎ−Ａｌ０．２Ｇａ０．８Ｎからなる膜厚５ｎｍ程度のゲート制御層５では、表１の自発分極及び（１）式のピエゾ分極により、ゲート制御層５の上下の電位差は２．６Ｖ程度であることが判る。
図８は、本実施形態及び比較例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおけるドレイン電流−ゲート電圧特性を示す特性図である。
図５に示すような比較例では、図８において破線のグラフで示すように、ゲート電圧の閾値は−１．７Ｖであり、ノーマリ・オンとして動作することが確認される。これに対して本実施形態では、図８において実線のグラフで示すように、ゲート制御層５の存在によってゲート電圧に−２．６Ｖのオフセットが印加される。これにより、ゲート電圧の閾値は正方向に２．６Ｖ程度シフトし、ゲート電圧の閾値は＋０．９Ｖ程度の正値となって、ノーマリ・オフとして動作することが確認される。
以上説明したように、本実施形態によれば、比較的簡素な構成で、シート抵抗及びオン抵抗の増大、リーク電流の増加等の不都合を生ぜしめることなく、所期のノーマリ・オフを得ることができるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
（変形例）
図９は、第１の実施形態の変形例の化合物半導体装置を示す概略断面図であり、第１の実施形態の図２Ｊに対応している。
この変形例では、図２Ａにおいてキャップ層５を形成しない。その結果、変形例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、図９に示すように、電子供給層４上に、ゲートパッド接続層７、ゲート制御層６ａを介したゲート電極接続層８、ソース電極９、ドレイン電極１０、ゲート電極１５等を有する。
この変形例でも、第１の実施形態と同様に、比較的簡素な構成で、シート抵抗及びオン抵抗の増大、リーク電流の増加等の不都合を生ぜしめることなく、所期のノーマリ・オフを得ることができるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
（第２の実施形態）
本実施形態では、第１の実施形態と同様に化合物半導体装置及びその製造方法を開示するが、ゲート制御層の構成が異なる点で第１の実施形態と相違する。なお、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの構成部材等と同様のものについては、同符号を付して詳しい説明を省略する。
図１０Ａ〜図１０Ｃは、第２の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、第１の実施形態の図１とは一部異なる構成を有するが、図１０Ａ〜図１０Ｃは、図１における破線Ｉ−Ｉ，ＩＩ−ＩＩに沿った位置における断面に対応している。
先ず、図１０Ａに示すように、ＳｉＣ基板１上に、電子走行層２、中間層３、電子供給層４、キャップ層５、及び半導体層３１を順次形成する。
半導体層３１は、複数の化合物半導体層が積層されてなる。各化合物半導体層は、圧電効果であるいわゆるピエゾ分極及び自発分極する性質を有する半導体、例えば電子走行層２のＧａＮとの関係で六方晶の窒化物半導体又は酸化物半導体からなる。窒化物半導体の場合には、例えばＧａＮ，ＡｌＮ，ＩｎＮから選ばれた複数の半導体が積層されて半導体層３１が形成される。酸化物半導体の場合には、例えばＺｎＯ又はＺｎＭｇＯから選ばれた複数の半導体が積層されて半導体層３１が形成される。本実施形態では、半導体層３１が、ＡｌＮ層３２及びＧａＮ層３３が順次積層されて形成される場合を例示する。
図１０Ａにおいて、詳細には、ＳｉＣ基板１上に、例えば有機金属気相成長法、ここではＭＯＶＰＥ法により、結晶成長装置を用いて、以下の各化合物半導体層を成長する。
ＳｉＣ基板１上に、ｉ−ＧａＮ、ｉ−ＡｌＧａＮ、ｎ−ＡｌＧａＮ、ｎ−ＧａＮ、インテンショナリーアンドープＡｌＮ（ｉ−ＡｌＮ）、ｎ−ＧａＮを順次堆積し、電子走行層２、中間層３、電子供給層４、キャップ層５、ＡｌＮ層３２、及びＧａＮ層３３を積層形成する。ここで、電子走行層２は膜厚２μｍ程度に形成する。中間層３は膜厚５ｎｍ程度で例えばＡｌ比率０．２に形成する。電子供給層４は膜厚３０ｎｍ程度で例えばＡｌ比率０．２に形成する。キャップ層５は膜厚１０ｎｍ程度に形成する。ＡｌＮ層３２は膜厚５ｎｍ程度に形成する。ＧａＮ層３３は膜厚５ｎｍ程度に形成する。
上記のｉ−ＧａＮ、ｉ−ＡｌＮ、ｉ−ＡｌＧａＮ、ｎ−ＧａＮ、及びｎ−ＡｌＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用い、成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。ｎ−ＧａＮ及びｎ−ＡｌＧａＮを成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ４ガスを所定の流量で原料ガスに添加し、ＧａＮ及びＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０１８／ｃｍ３程度〜１×１０２０／ｃｍ３程度、例えば１×１０１８／ｃｍ３程度とする。
続いて、図１０Ｂに示すように、半導体層３１をパターニングしてゲート制御層３１ａを形成する。
詳細には、リソグラフィー及びドライエッチングによりＧａＮ層３３及びＡｌＮ層３２を加工し、ゲート電極接続層の形成部位のみに残す。これにより、ＡｌＮ層３２ａ及びＧａＮ層３３ａが積層されたゲート制御層３１ａが形成される。リソグラフィーに用いたレジストは、灰化処理等により除去する。
続いて、第１の実施形態の図２Ｃ〜図２Ｊと同様の工程を行う。図２Ｊに対応する工程では、図１０Ｃに示すように、ゲート電極接続層８とゲート電極１５との間、及びゲートパッド接続層７と後述のゲートパッドとの間をそれぞれ配線接続する。しかる後、図３Ａ〜図３Ｃ及び図４等と同様の諸工程を経て、本実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
以上説明したように、本実施形態によれば、比較的簡素な構成で、シート抵抗及びオン抵抗の増大、リーク電流の増加等の不都合を生ぜしめることなく、所期のノーマリ・オフを得ることができるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
（変形例）
図１１は、第２の実施形態の変形例の化合物半導体装置を示す概略断面図であり、第２の実施形態の図１０Ｃに対応している。
この変形例では、図１０Ａにおいてキャップ層５を形成しない。その結果、変形例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、図１１に示すように、電子供給層４上に、ゲートパッド接続層７、ゲート制御層３４を介したゲート電極接続層８、ソース電極９、ドレイン電極１０、ゲート電極１５等を有する。
ゲート制御層３４は、ＧａＮ層３４ａ、ＡｌＮ層３４ｂ、及びＧａＮ層３４ｃが順次積層されて形成される。ＧａＮ層３４ａは、第１の実施形態におけるＡｌＮ層３１ｂ下のキャップ層５に対応する。ＡｌＮ層３４ｂ及びＧａＮ層３４ｃは、第１の実施形態におけるＡｌＮ層３１ａ及びＧａＮ層３１ｂに対応する。ＧａＮ層３４ａ、ＡｌＮ層３４ｂ、ＧａＮ層３４ｃは、それぞれｎ−ＧａＮ、ｉ−ＡｌＮ、ｎ−ＧａＮから形成される。
この変形例でも、第２の実施形態と同様に、比較的簡素な構成で、シート抵抗及びオン抵抗の増大、リーク電流の増加等の不都合を生ぜしめることなく、所期のノーマリ・オフを得ることができるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
（第３の実施形態）
本実施形態では、第１の実施形態と同様に化合物半導体装置及びその製造方法を開示するが、ゲート電極の周囲の構成が異なる点で第１の実施形態と相違する。なお、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの構成部材等と同様のものについては、同符号を付して詳しい説明を省略する。
図１２Ａ〜図１２Ｄは、第３の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、第１の実施形態の図１とは一部異なる構成を有するが、図１２Ａ〜図１２Ｄは、図１における破線Ｉ−Ｉ，ＩＩ−ＩＩに沿った位置における断面に対応している。
先ず、第１の実施形態の図２Ａと同様の工程を行う。
続いて、図１２Ａに示すように、半導体層６をパターニングしてゲート制御層６ａ及び埋込層６ｂを形成する。
詳細には、リソグラフィー及びドライエッチングにより半導体層６を加工する。半導体層６は、ゲート電極接続層の形成部位と、ソース電極の形成部位とドレイン電極の形成部位と間の部位に残る。これにより、ゲート電極接続層の形成部位にはゲート制御層６ａが、ソース電極の形成部位とドレイン電極の形成部位と間の部位には埋込層６ｂがそれぞれ形成される。リソグラフィーに用いたレジストは、灰化処理等により除去する。
続いて、第１の実施形態の図２Ｃ〜図２Ｆと同様の工程を行う。
続いて、図１２Ｂに示すように、パッシベーション膜１２及び埋込層６ｂを加工する。
詳細には、レジストマスク１３をマスクとして、ドライエッチングによりパッシベーション膜１２を加工し、パッシベーション膜１２及び埋込層６ｂの開口１３ａから露出する部位を除去する。これにより、パッシベーション膜１２にゲート電極の形成部位を露出する開口１２ａが形成され、埋込層６ｂは開口１２ａの左右に分断される。
続いて、図１２Ｃに示すように、ゲート電極１５を形成する。
詳細には、電極材料として例えばＮｉ／Ａｕを用い、蒸着法等により、開口１３ａを埋め込むように第１の実施形態の図２Ｆと同様のレジストマスク１３上にＮｉ／Ａｕを堆積する。リフトオフ法により、レジストマスク１３及びその上に堆積するＮｉ／Ａｕを除去する。以上により、パッシベーション膜１２の開口１２ａを埋め込むようにキャップ層５上にゲート電極１５が形成される。ゲート電極１５が形成されることにより、ソース電極９とゲート電極１５との間、及びドレイン電極１０とゲート電極１５との間がそれぞれ埋込層６ｂで埋め込まれた状態とされる。
続いて、第１の実施形態の図２Ｉ，図２Ｊと同様の工程を行う。図２Ｊに対応する工程では、図１２Ｄに示すように、ゲート電極接続層８とゲート電極１５との間、及びゲートパッド接続層７と後述のゲートパッドとの間をそれぞれ配線接続する。しかる後、図３Ａ〜図３Ｃ及び図４等と同様の諸工程を経て、本実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
以上説明したように、本実施形態によれば、比較的簡素な構成で、シート抵抗及びオン抵抗の増大、リーク電流の増加等の不都合を生ぜしめることなく、所期のノーマリ・オフを得ることができるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
更に、埋込層６ｂを設けることにより、ソース電極９とゲート電極１５の間、ドレイン電極１０とゲート電極１５と間におけるエネルギーバンドが押し下げられて、より多くの２次元電子ガスが生じる。これにより、オン抵抗が更に低減される。
（変形例）
図１３は、第３の実施形態の変形例の化合物半導体装置を示す概略断面図であり、第３の実施形態の図１２Ｄに対応している。
この変形例では、図２Ａにおいてキャップ層５を形成しない。その結果、変形例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、図９に示すように、電子供給層４上に、ゲートパッド接続層７、ゲート制御層６ａを介したゲート電極接続層８、ソース電極９、ドレイン電極１０、ゲート電極１５、埋込層６ｂ等を有する。
この変形例でも、第３の実施形態と同様に、比較的簡素な構成で、シート抵抗及びオン抵抗の増大、リーク電流の増加等の不都合を生ぜしめることなく、所期のノーマリ・オフを得ることができるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
更に、埋込層６ｂを設けることにより、ソース電極９とゲート電極１５の間、ドレイン電極１０とゲート電極１５と間におけるエネルギーバンドが押し下げられて、より多くの２次元電子ガスが生じる。これにより、オン抵抗が更に低減される。
（第４の実施形態）
本実施形態では、第１の実施形態と同様に化合物半導体装置及びその製造方法を開示するが、ゲート制御層及びその周囲の構成が異なる点で第１の実施形態と相違する。なお、第１〜第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの構成部材等と同様のものについては、同符号を付して詳しい説明を省略する。
図１４Ａ〜図１４Ｅは、第４の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。第４の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、第１の実施形態の図１とは一部異なる構成を有するが、図１４Ａ〜図１４Ｅは、図１における破線Ｉ−Ｉ，ＩＩ−ＩＩに沿った位置における断面に対応している。
先ず、図１４Ａに示すように、第２の実施形態の図１０Ａと同様の工程を行い、ＳｉＣ基板１上に、電子走行層２、中間層３、電子供給層４、キャップ層５、及び半導体層３１を順次形成する。
続いて、図１４Ｂに示すように、半導体層３１をパターニングしてゲート制御層３１ａ及び埋込層３１ｂを形成する。
詳細には、リソグラフィー及びドライエッチングによりＧａＮ層３３及びＡｌＮ層３２を加工する。ＧａＮ層３３及びＡｌＮ層３２の積層膜は、ゲート電極接続層の形成部位と、ソース電極の形成部位とドレイン電極の形成部位と間の部位に残る。これにより、ゲート電極接続層の形成部位には、ＡｌＮ層３２ａ及びＧａＮ層３３ａが積層されたゲート制御層３１ａが形成される。ソース電極の形成部位とドレイン電極の形成部位と間の部位には、ＡｌＮ層３２ｂ及びＧａＮ層３３ｂが積層された埋込層３１ｂが形成される。リソグラフィーに用いたレジストは、灰化処理等により除去する。
続いて、第１の実施形態の図２Ｃ〜図２Ｆと同様の工程を行う。
続いて、図１４Ｃに示すように、パッシベーション膜１２及び埋込層３１ｂを加工する。
詳細には、レジストマスク１３をマスクとして、ドライエッチングによりパッシベーション膜１２を加工し、パッシベーション膜１２及び埋込層３１ｂの開口１３ａから露出する部位を除去する。これにより、パッシベーション膜１２にゲート電極の形成部位を露出する開口１２ａが形成され、埋込層３１ｂは開口１２ａの左右に分断される。
続いて、図１４Ｄに示すように、ゲート電極１５を形成する。
詳細には、電極材料として例えばＮｉ／Ａｕを用い、蒸着法等により、開口１３ａを埋め込むようにレジストマスク１３上にＮｉ／Ａｕを堆積する。リフトオフ法により、レジストマスク１３及びその上に堆積するＮｉ／Ａｕを除去する。以上により、パッシベーション膜１２の開口１２ａを埋め込むようにキャップ層５上にゲート電極１５が形成される。ゲート電極１５が形成されることにより、ソース電極９とゲート電極１５との間、及びドレイン電極１０とゲート電極１５との間がそれぞれ埋込層３１ｂで埋め込まれた状態とされる。
続いて、第１の実施形態の図２Ｉ，図２Ｊと同様の工程を行う。図２Ｊに対応する工程では、図１４Ｅに示すように、ゲート電極接続層８とゲート電極１５との間、及びゲートパッド接続層７と後述のゲートパッドとの間をそれぞれ配線接続する。しかる後、図３Ａ〜図３Ｃ及び図４等と同様の諸工程を経て、本実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
以上説明したように、比較的簡素な構成で、シート抵抗及びオン抵抗の増大、リーク電流の増加等の不都合を生ぜしめることなく、所期のノーマリ・オフを得ることができるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
更に、埋込層３１ｂを設けることにより、ソース電極９とゲート電極１５の間、ドレイン電極１０とゲート電極１５と間におけるエネルギーバンドが押し下げられて、より多くの２次元電子ガスが生じる。これにより、オン抵抗が更に低減される。
（変形例）
図１５は、第４の実施形態の変形例の化合物半導体装置を示す概略断面図であり、第４の実施形態の図１４Ｅに対応している。
この変形例では、図２Ａにおいてキャップ層５を形成しない。その結果、変形例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、図１５に示すように、電子供給層４上に、ゲートパッド接続層７、ゲート制御層３４を介したゲート電極接続層８、ソース電極９、ドレイン電極１０、ゲート電極１５、埋込層３５等を有する。
ゲート制御層３４は、第２の実施形態の変形例による図１１と同様に、ＧａＮ層３４ａ、ＡｌＮ層３４ｂ、及びＧａＮ層３４ｃが順次積層されて形成される。
埋込層３５は、ＧａＮ層３５ａ、ＡｌＮ層３５ｂ、及びＧａＮ層３５ｃが順次積層されて形成される。ＧａＮ層３５ａは、第４の実施形態におけるＡｌＮ層３１ｂ下のキャップ層５に対応する。ＡｌＮ層３５ｂ及びＧａＮ層３５ｃは、第４の実施形態におけるＡｌＮ層３１ａ及びＧａＮ層３１ｂに対応する。ＧａＮ層３５ａ、ＡｌＮ層３５ｂ、ＧａＮ層３５ｃは、ＧａＮ層３４ａ、ＡｌＮ層３４ｂ、及びＧａＮ層３４ｃと同様に、それぞれｎ−ＧａＮ、ｉ−ＡｌＮ、ｎ−ＧａＮから形成される。
この変形例でも、第４の実施形態と同様に、比較的簡素な構成で、シート抵抗及びオン抵抗の増大、リーク電流の増加等の不都合を生ぜしめることなく、所期のノーマリ・オフを得ることができるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
更に、埋込層３５を設けることにより、ソース電極９とゲート電極１５の間、ドレイン電極１０とゲート電極１５と間におけるエネルギーバンドが押し下げられて、より多くの２次元電子ガスが生じる。これにより、オン抵抗が更に低減される。
（第５の実施形態）
本実施形態では、第１の実施形態と同様に化合物半導体装置及びその製造方法を開示するが、電子供給層及びゲート制御層の構成が異なる点で第１の実施形態と相違する。なお、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの構成部材等と同様のものについては、同符号を付して詳しい説明を省略する。
図１６Ａ〜図１６Ｅは、第５の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。第５の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、第１の実施形態の図１とは一部異なる構成を有するが、図１６Ａ〜図１６Ｅは、図１における破線Ｉ−Ｉ，ＩＩ−ＩＩに沿った位置における断面に対応している。
先ず、図１６Ａに示すように、ＳｉＣ基板１上に、電子走行層２、中間層３、及び電子供給層４１を順次形成する。
後述するように、本実施形態では、電子供給層４１の一部がゲート制御層を兼ねる構成を採る。電子供給層は、電子走行層２（中間層３）との間で格子定数差を持つ半導体を材料とすることが必要である。ゲート制御層は、ピエゾ分極及び自発分極する性質を持つ半導体を材料とすることが必要である。電子供給層４１の材料には、この電子供給層としての性質と、このゲート制御層としての性質とを兼ね備えたものとして、例えばＡｌＧａＮが好適である。本実施形態では、電子供給層４１として、第１の実施形態の電子供給層４と同様にｎ−ＡｌＧａＮが用いられ、膜厚２０ｎｍ程度で例えばＡｌ比率０．２（２０％）とされる。
続いて、図１６Ｂに示すように、電子供給層４１をパターニングする。
詳細には、リソグラフィー及びドライエッチングにより電子供給層４１を加工し、電子供給層４１のゲートパッド接続層の形成領域に相当する部位を除去する。当該除去部位には中間層３の表面の一部が露出する。
続いて、図１６Ｃに示すように、レジストマスク４２を形成する。
詳細には、ＳｉＣ基板１上にレジストを塗付し、リソグラフィーによりレジストを加工する。これにより、開口４２ａ，４２ｂ，４２ｃ，４２ｄを有するレジストマスク１１が形成される。開口４２ａは、中間層３の表面においてゲートパッド接続層の形成部位を露出するように形成される。開口４２ｂは、電子供給層４１の表面においてゲート電極接続層の形成部位を露出するように形成される。開口４２ｃは、電子供給層４１の表面においてソース電極の形成部位を露出するように形成される。開口４２ｄは、電子供給層４１の表面においてドレイン電極の形成部位を露出するように形成される。
続いて、図１６Ｄに示すように、ゲートパッド接続層７、ゲート電極接続層８、ソース電極９、及びドレイン電極１０を形成する。
詳細には、電極材料として例えばＴｉ／Ａｌを用い、蒸着法等により、開口４２ａ，４２ｂ，４２ｃ，４２ｄを埋め込むようにレジストマスク４２上にＴｉ／Ａｌを堆積する。リフトオフ法により、レジストマスク４２及びその上に堆積するＴｉ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において６００℃程度で熱処理し、オーミックコンタクトを確立する。以上により、中間層３上にはゲートパッド接続層７が形成される。電子供給層４１上には、ゲート電極接続層８、ソース電極９、及びドレイン電極１０が形成される。ここで、ゲートパッド接続層７とゲート電極接続層８との間で電流経路が形成されるように、ゲートパッド接続層７とゲート電極接続層８（電子供給層４１）との離間距離は例えば１μｍ程度とされる。
続いて、第１の実施形態の図２Ｅ〜図２Ｊと同様の工程を行う。図２Ｊに対応する工程では、図１６Ｅに示すように、ゲート電極接続層８とゲート電極１５との間、及びゲートパッド接続層７と後述のゲートパッドとの間をそれぞれ配線接続する。しかる後、図３Ａ〜図３Ｃ及び図４等と同様の諸工程を経て、本実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ゲートパッド接続層７が中間層３上に、ゲート電極接続層８が電子供給層４１上に形成されている。この構成では、電子供給層４１のうちゲート電極接続層８下に位置する部位がゲート制御層として機能する。このＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ゲートパッド２０（ゲートパッド接続層７）とゲート電極１５（ゲートパッド接続層７）との間でゲート電流の経路が形成される。電子供給層４１はピエゾ分極及び自発分極の性質を有する。電子供給層４１のピエゾ分極及び自発分極により、ゲートパッド２０とゲート電極１５との間には負のオフセットによる電圧差が生じる。この場合、電子供給層４１がゲート制御層として機能してゲート電極１５のエネルギーバンドが押し上げられる。電子走行層２の電子供給層４１（中間層３）との界面では、フェルミエネルギーＥＦが伝導帯ＥＣよりも小さく、チャネル領域では２次元電子ガスが発生しない。この性質を利用して、この性質を利用して、本実施形態の如く、ゲート電極１５にゲートパッド２０に対して常に負の電位が印加されるように、ゲートパッド接続層７及びゲート電極接続層８を接続する。これにより、ゲート電圧の閾値が正の方向にシフトする。従って、ドレイン電流がオフ時の状態でゲート電極の電位が所望の正値となるようにゲート電圧の閾値を制御することにより、完全なノーマリ・オフ型のトランジスタが実現する。
以上説明したように、本実施形態によれば、比較的簡素な構成で、シート抵抗及びオン抵抗の増大、リーク電流の増加等の不都合を生ぜしめることなく、所期のノーマリ・オフを得ることができるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
なお、本実施形態においても、第３の実施形態の技術的思想を適用することも考えられる。例えば、ソース電極９とゲート電極１５との間、及びドレイン電極１０とゲート電極１５との間を埋め込むように、ｎ−ＡｌＧａＮ等の半導体層を形成しても良い。これにより、ソース電極９とゲート電極１５の間、ドレイン電極１０とゲート電極１５と間におけるエネルギーバンドが押し下げられて、より多くの２次元電子ガスが生じ、オン抵抗が更に低減される。
（第６の実施形態）
本実施形態では、第１〜第５の実施形態のいずれかによるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた電源装置を開示する。
図１７は、第６の実施形態による電源装置の概略構成を示す結線図である。
本実施形態による電源装置は、高圧の一次側回路５１及び低圧の二次側回路５２と、一次側回路５１と二次側回路５２との間に配設されるトランス５３とを備えて構成される。
一次側回路５１は、交流電源５４と、いわゆるブリッジ整流回路５５と、複数（ここでは４つ）のスイッチング素子５６ａ，５６ｂ，５６ｃ，５６ｄとを備えて構成される。また、ブリッジ整流回路５５は、スイッチング素子５６ｅを有している。
二次側回路５２は、複数（ここでは３つ）のスイッチング素子５７ａ，５７ｂ，５７ｃを備えて構成される。
本実施形態では、一次側回路５１のスイッチング素子５６ａ，５６ｂ，５６ｃ，５６ｄ，５６ｅが、第１〜第５の実施形態のいずれかによるＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。一方、二次側回路５２のスイッチング素子５７ａ，５７ｂ，５７ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
本実施形態では、シート抵抗及びオン抵抗の増大、リーク電流の増加等の不都合を生ぜしめることなく、所期のノーマリ・オフを得ることができるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを高圧回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。
（第７の実施形態）
本実施形態では、第１〜第５の実施形態のいずれかによるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた高周波増幅器を開示する。
図１８は、第７の実施形態による高周波増幅器の概略構成を示す結線図である。
本実施形態による高周波増幅器は、例えば携帯電話の基地局用パワーアンプに適用されるものである。この高周波増幅器は、ディジタル・プレディストーション回路６１と、ミキサー６２ａ，６２ｂと、パワーアンプ６３とを備えて構成される。
ディジタル・プレディストーション回路６１は、入力信号の非線形歪みを補償するものである。ミキサー６２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ６３は、交流信号とミキシングされた入力信号を増幅するものであり、第１〜第５の実施形態のいずれかによるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図１８では、例えばスイッチの切り替えにより、出力側の信号をミキサー６２ｂで交流信号とミキシングしてディジタル・プレディストーション回路６１に送出できる構成とされている。
本実施形態では、シート抵抗及びオン抵抗の増大、リーク電流の増加等の不都合を生ぜしめることなく、所期のノーマリ・オフを得ることができるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
本件によれば、比較的簡素な構成で、シート抵抗及びオン抵抗の増大、リーク電流の増加等の不都合を生ぜしめることなく、所期のノーマリ・オフを実現することができる。

Claims (8)

  1. 基板と、
    前記基板の上方に、窒化物半導体又は酸化物半導体よりなる電子走行層及びその上に窒化物半導体又は酸化物半導体よりなる電子供給層が積層されており、
    前記電子供給層上又は前記電子供給層上に形成されたキャップ層上に形成されたゲート電極と、
    前記電子供給層上又は前記キャップ層上に形成された、自発分極する半導体層と、
    前記半導体層上に形成された、前記ゲート電極と電気的に接続されたゲート接続層と、
    前記電子供給層上又は前記キャップ層上に形成されており、前記ゲート接続層との間で前記電子供給層、前記電子走行層、前記電子供給層、前記半導体層を順に通る電流経路が形成されるパッド接続層と
    を含み、
    前記半導体層は、前記ゲート電極のエネルギーバンドを押し上げて、２次元電子ガスの発生を抑制することを特徴とする化合物半導体装置。
  2. 前記電子供給層上又は前記キャップ層上に形成されたソース電極及びドレイン電極と、
    前記ゲート電極と前記ソース電極との間及び前記ゲート電極と前記ドレイン電極との間をそれぞれ埋め込む、自発分極する他の半導体層を更に含むことを特徴とする、請求項１に記載の化合物半導体装置。
  3. 前記半導体層は、積層構造とされることを特徴とする、請求項１又は２に記載の化合物半導体装置。
  4. 基板と、
    前記基板の上方に、窒化物半導体又は酸化物半導体よりなる電子走行層及びその上に窒化物半導体又は酸化物半導体よりなり自発分極する電子供給層が積層されており、
    前記電子供給層上に形成されたゲート電極と、
    前記電子供給層上に形成された、前記ゲート電極と電気的に接続されたゲート接続層と、
    前記電子供給層の非形成領域に形成されており、前記ゲート接続層との間で前記電子走行層、前記電子供給層を順に通る電流経路が形成されるパッド接続層と
    を含み、
    前記電子供給層は、前記ゲート電極のエネルギーバンドを押し上げて、２次元電子ガスの発生を抑制することを特徴とする化合物半導体装置。
  5. 前記ゲート電極は、前記パッド接続層と電気的に接続されたゲートパッドに対して負の電位となり、前記ゲート電極の閾値が正電位とされることを特徴とする、請求項１〜４のいずれか１項に記載の化合物半導体装置。
  6. 基板の上方に、窒化物半導体又は酸化物半導体よりなる電子走行層及びその上に窒化物半導体又は酸化物半導体よりなる電子供給層を積層形成する工程と、
    前記電子供給層上又は前記電子供給層上に形成されたキャップ層上にゲート電極を形成する工程と、
    前記電子供給層上又は前記キャップ層上に、自発分極する半導体層を形成する工程と、
    前記半導体層上に、前記ゲート電極と電気的に接続されるゲート接続層を形成する工程と、
    前記電子供給層上又は前記キャップ層上に、前記ゲート接続層との間で前記電子供給層、前記電子走行層、前記電子供給層、前記半導体層を順に通る電流経路が形成されるパッド接続層を形成する工程と
    を含み、
    前記半導体層は、前記ゲート電極のエネルギーバンドを押し上げて、２次元電子ガスの発生を抑制することを特徴とする化合物半導体装置の製造方法。
  7. 前記半導体層は、積層構造とされることを特徴とする、請求項６に記載の化合物半導体装置の製造方法。
  8. 基板の上方に、窒化物半導体又は酸化物半導体よりなる電子走行層及びその上に窒化物半導体又は酸化物半導体よりなり自発分極する電子供給層を積層形成する工程と、
    前記電子供給層上にゲート電極を形成する工程と、
    前記電子供給層上に、前記ゲート電極と電気的に接続されるゲート接続層を形成する工程と、
    前記電子供給層の非形成領域に、前記ゲート接続層との間で前記電子走行層、前記電子供給層を順に通る電流経路が形成されるパッド接続層を形成する工程と
    を含み、
    前記電子供給層は、前記ゲート電極のエネルギーバンドを押し上げて、２次元電子ガスの発生を抑制することを特徴とする化合物半導体装置の製造方法。
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