JP5899879B2 - 化合物半導体装置及びその製造方法 - Google Patents
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Description
本発明は、化合物半導体装置及びその製造方法に関する。
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのためＧａＮは、高電圧動作且つ高出力を得る電源用の半導体デバイスの材料として極めて有望である。
窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えばＧａＮ系のＨＥＭＴ（ＧａＮ−ＨＥＭＴ）では、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイスとして期待されている。
窒化物半導体デバイスの電源用途への応用のためには、低損失・高耐圧のみならず、ゲート電圧のオフ時に電流が流れない、いわゆるノーマリ・オフ型のデバイスの開発が重要である。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、その大きな特徴であるピエゾ効果により、電子走行層には２ＤＥＧとして多数の電子が存在する。この効果は、大電流動作の実現においては大きな役割を担っている。しかしながらその反面、単純なデバイス構造を採用した場合には、ゲート電圧のオフ時にもゲート直下の電子走行層に多数の電子が存在するため、いわゆるノーマリ・オン型のデバイスとなってしまう。そこで、閾値を高くするため、ゲート部分の電子供給層（又は電子供給層及び電子走行層）をエッチングで掘り込んで電極用リセスを形成し、電子走行層内の電子を減少させる、いわゆるゲートリセス構造が検討されている。
図１は、ゲートリセス構造を採用した、いわゆるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの従来例を示す概略断面図である。
このＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、Ｓｉ基板１０１上に、ＡｌＧａＮからなるバッファ層１０２、ＧａＮからなる電子走行層１０３、及びＡｌＧａＮからなる電子供給層１０４が順次積層される。電子供給層１０４の表層に電極用リセス１０４ａが形成され、この電極用リセス１０４ａをゲート絶縁膜１０５を介して電極材料で埋め込むゲート電極１０６が形成される。電子供給層１０４の表面でゲート電極１０６の両側に、ソース電極１０７及びドレイン電極１０８が形成される。電子走行層１０３がチャネルとなり、電子走行層１０３の電子供給層１０４との界面に、電子供給層１０４（のバッファ層１０２との界面近傍）における強い正の分極電荷に起因して２ＤＥＧが生成される。
このＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、Ｓｉ基板１０１上に、ＡｌＧａＮからなるバッファ層１０２、ＧａＮからなる電子走行層１０３、及びＡｌＧａＮからなる電子供給層１０４が順次積層される。電子供給層１０４の表層に電極用リセス１０４ａが形成され、この電極用リセス１０４ａをゲート絶縁膜１０５を介して電極材料で埋め込むゲート電極１０６が形成される。電子供給層１０４の表面でゲート電極１０６の両側に、ソース電極１０７及びドレイン電極１０８が形成される。電子走行層１０３がチャネルとなり、電子走行層１０３の電子供給層１０４との界面に、電子供給層１０４（のバッファ層１０２との界面近傍）における強い正の分極電荷に起因して２ＤＥＧが生成される。
この構造では、電極用リセス１０４ａにゲート絶縁膜１０５を形成することにより、電子供給層１０４のゲート絶縁膜１０５との界面に生じた負の分極電荷を電子走行層１０３の表面に接近させてゲート電極１０６下のみを空乏化する。これにより、閾値電圧を上昇させ、ノーマリ・オフを実現しようとする。
しかしながらこの場合、ゲート絶縁膜１０５の形成前の薬液処理や、ゲート絶縁膜１０５の形成時におけるゲート絶縁膜１０５と電極用リセス１０４ａとの界面の化学反応により、強い正電荷が生成され易い。この強い正電荷により、負の分極電荷が打ち消されてしまい、結果としてノーマリ・オンとなるという問題がある。
この問題に対処すべく、図２のようなＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが提案されている。
このＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、Ｓｉ基板１０１上に、ＡｌＧａＮからなるバッファ層１０２、ｐ型ＧａＮからなるチャネル層１１１、ＧａＮからなる電子走行層１０３、及びＡｌＧａＮからなる電子供給層１０４が順次積層される。電子供給層１０４にチャネル層１１１まで達する電極用リセス１１２が形成され、この電極用リセス１１２をゲート絶縁膜１０５を介して電極材料で埋め込むゲート電極１０６が形成される。電子供給層１０４の表面でゲート電極１０６の両側に、ソース電極１０７及びドレイン電極１０８が形成される。
このＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、Ｓｉ基板１０１上に、ＡｌＧａＮからなるバッファ層１０２、ｐ型ＧａＮからなるチャネル層１１１、ＧａＮからなる電子走行層１０３、及びＡｌＧａＮからなる電子供給層１０４が順次積層される。電子供給層１０４にチャネル層１１１まで達する電極用リセス１１２が形成され、この電極用リセス１１２をゲート絶縁膜１０５を介して電極材料で埋め込むゲート電極１０６が形成される。電子供給層１０４の表面でゲート電極１０６の両側に、ソース電極１０７及びドレイン電極１０８が形成される。
この構造では、ゲート絶縁膜１０５下に、Ｍｇがドープされたｐ型ＧａＮからなるチャネル層１１１が存するため、この領域で２ＤＥＧが生成され難く、ノーマリ・オフに近づく。しかしながら、ＭｇのＧａＮ中における活性化率が低く(約１／１００)、高濃度のｐ型ＧａＮを得ることができない。そのため、ゲート絶縁膜１０５とチャネル層１１１との界面にゲート絶縁膜１０５の形成に起因する強い正電荷が更に形成された場合には、ノーマリ・オフとならない懸念がある。
上述のように、ノーマリ・オフを実現すべく、ＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴでゲートリセス構造を採用した工夫がなされているが、確実なノーマリ・オフは得られない現況にある。
本発明は、上記の課題に鑑みてなされたものであり、ゲートリセス構造を採用し、比較的簡素な構成で確実なノーマリ・オフを得ることができる信頼性の高いＭＩＳ型の化合物半導体装置及びその製造方法を提供することを目的とする。
化合物半導体装置の一態様は、第１の化合物半導体層と、前記第１の化合物半導体層の下方に形成され、前記第１の化合物半導体層との界面に２次元電子ガスが生成され、ＧａＮからなり、１００ｎｍ〜１４０ｎｍの厚みを有する第２の化合物半導体層と、前記第２の化合物半導体層の下方に形成され、前記第２の化合物半導体層よりも分極の大きい材料からなり、２８０ｎｍ〜２μｍの厚みを有する第３の化合物半導体層とを有する化合物半導体積層構造と、前記化合物半導体積層構造に形成された前記第３の化合物半導体層の一部まで掘り込まれた溝内を、絶縁膜を介して埋め込む電極とを含む。
化合物半導体装置の製造方法の一態様は、第１の化合物半導体層と、前記第１の化合物半導体層の下方に形成され、前記第１の化合物半導体層との界面に２次元電子ガスが生成され、ＧａＮからなり、１００ｎｍ〜１４０ｎｍの厚みを有する第２の化合物半導体層と、前記第２の化合物半導体層の下方に形成され、前記第２の化合物半導体層よりも分極の大きい材料からなり、２８０ｎｍ〜２μｍの厚みを有する第３の化合物半導体層とを有する化合物半導体積層構造を形成する工程と、前記化合物半導体積層構造に、前記第３の化合物半導体層の一部まで掘り込まれた溝を形成する工程と、前記溝内に絶縁膜を形成する工程と、前記溝内を前記絶縁膜を介して埋め込む電極を形成する工程とを含む。
上記の諸態様によれば、ゲートリセス構造を採用し、比較的簡素な構成で確実なノーマリ・オフを得ることができる信頼性の高いＭＩＳ型の化合物半導体装置が実現する。
（第１の実施形態）
本実施形態では、化合物半導体装置として、ＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図３〜図５は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
本実施形態では、化合物半導体装置として、ＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図３〜図５は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
先ず、図３（ａ）に示すように、成長用基板として例えばＳｉ基板１上に、化合物半導体積層構造２を形成する。成長用基板としては、Ｓｉ基板の代わりに、ＳｉＣ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
化合物半導体積層構造２は、バッファ層２ａ、チャネル層２ｂ、電子走行層２ｃ、及び電子供給層２ｄを有して構成される。電子走行層２ｃと電子供給層２ｄとの間に、薄いスペーサ層（中間層）を形成するようにしても良い。
化合物半導体積層構造２は、バッファ層２ａ、チャネル層２ｂ、電子走行層２ｃ、及び電子供給層２ｄを有して構成される。電子走行層２ｃと電子供給層２ｄとの間に、薄いスペーサ層（中間層）を形成するようにしても良い。
詳細には、Ｓｉ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
Ｓｉ基板１上に、バッファ層２ａ、チャネル層２ｂ、電子走行層２ｃ、及び電子供給層２ｄとなる各化合物半導体を順次成長する。
Ｓｉ基板１は、厚みが例えば６４５μｍ程度であり、ホウ素（Ｂ）を例えば８×１０19±８×１０18／ｃｍ3程度の範囲内でドープしてｐ型とされた基板である。
バッファ層２ａは、Ｓｉ基板１上に、ＡｌＧａＮを、厚みが９０ｎｍ程度〜１２０ｎｍ程度、例えば１００ｎｍ程度で、Ａｌ組成（ＡｌXＧａ1-XＮ（０＜Ｘ＜１）と表した場合のＸの値）が０．４５（４５％）程度〜０．５５（５５％）程度、例えば０．５（５０％）程度に成長することで形成される。
Ｓｉ基板１は、厚みが例えば６４５μｍ程度であり、ホウ素（Ｂ）を例えば８×１０19±８×１０18／ｃｍ3程度の範囲内でドープしてｐ型とされた基板である。
バッファ層２ａは、Ｓｉ基板１上に、ＡｌＧａＮを、厚みが９０ｎｍ程度〜１２０ｎｍ程度、例えば１００ｎｍ程度で、Ａｌ組成（ＡｌXＧａ1-XＮ（０＜Ｘ＜１）と表した場合のＸの値）が０．４５（４５％）程度〜０．５５（５５％）程度、例えば０．５（５０％）程度に成長することで形成される。
チャネル層２ｂは、ゲート電極下のチャネルとして機能するものである。電子走行層２ｃよりも分極の大きい材料、ここではＡｌＧａＮを、厚みが２００ｎｍ程度〜２４０ｎｍ程度、例えば２２０ｎｍ程度で、Ａｌ組成（ＡｌXＧａ1-XＮ（０＜Ｘ＜１）と表した場合のＸの値）が０．０８（８％）程度以上、ここでは０．１８（１８％）程度〜０．２２（２２％）程度、例えば０．２（２０％）程度に成長することで形成される。
なお、チャネル層２ｂとしては、上記のＡｌＧａＮを成長する代わりに、電子走行層２ｃよりも分極の大きい材料であるＡｌＮ（ＡｌXＧａ1-XＮでＸ＝１の場合）、ＩｎＡｌＮ，ＺｎＯ等の化合物半導体から選ばれた少なくとも１種を用いるようにしても良い。
なお、チャネル層２ｂとしては、上記のＡｌＧａＮを成長する代わりに、電子走行層２ｃよりも分極の大きい材料であるＡｌＮ（ＡｌXＧａ1-XＮでＸ＝１の場合）、ＩｎＡｌＮ，ＺｎＯ等の化合物半導体から選ばれた少なくとも１種を用いるようにしても良い。
電子走行層２ｃは、ゲート電極の両側のアクセス部でチャネルとして機能するものであり、ｉ（インテンショナリ・アンドープ）−ＧａＮを、１００ｎｍ程度〜１４０ｎｍ程度、例えば１２０ｎｍ程度の厚みに成長することで形成される。
電子供給層２ｄは、ＡｌＧａＮを、厚みが２５ｎｍ程度〜３５ｎｍ程度、例えば３０ｎｍ程度に、Ａｌ組成（ＡｌXＧａ1-XＮ（０＜Ｘ＜１）と表した場合のＸの値）が０．４５（４５％）程度〜０．５５（５５％）程度、例えば０．５（５０％）程度に成長することで形成される。電子供給層２ｄは、ｎ型ＡｌＧａＮで形成しても良い。
電子供給層２ｄは、ＡｌＧａＮを、厚みが２５ｎｍ程度〜３５ｎｍ程度、例えば３０ｎｍ程度に、Ａｌ組成（ＡｌXＧａ1-XＮ（０＜Ｘ＜１）と表した場合のＸの値）が０．４５（４５％）程度〜０．５５（５５％）程度、例えば０．５（５０％）程度に成長することで形成される。電子供給層２ｄは、ｎ型ＡｌＧａＮで形成しても良い。
ＧａＮの成長には、原料ガスとしてＧａ源であるトリメチルガリウム（ＴＭＧａ）ガス及びアンモニア（ＮＨ3）ガスの混合ガスを用いる。ＡｌＧａＮの成長には、原料ガスとしてＴＭＡｌガス、ＴＭＧａガス及びＮＨ3ガスの混合ガスを用いる。成長する化合物半導体層に応じて、ＴＭＡｌガス、ＴＭＧａガスの供給の有無及び流量を適宜設定する。共通原料であるＮＨ3ガスの流量は、１００ｓｃｃｍ〜１０ｓｌｍ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。
ＡｌＧａＮをｎ型として成長する際、即ち電子供給層２ｄ（ｎ型ＡｌＧａＮ）の形成には、ｎ型不純物をＡｌＧａＮの原料ガスに添加する。ここでは、例えばＳｉを含む例えばシラン（ＳｉＨ4）ガスを所定の流量で原料ガスに添加し、ＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば２×１０18／ｃｍ3程度とする。
続いて、図３（ｂ）に示すように、素子分離構造３を形成する。図１（ｃ）以降では、素子分離構造３の図示を省略する。
詳細には、化合物半導体積層構造２の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造２及びＳｉ基板１の表層部分に素子分離構造３が形成される。素子分離構造３により、化合物半導体積層構造２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。
詳細には、化合物半導体積層構造２の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造２及びＳｉ基板１の表層部分に素子分離構造３が形成される。素子分離構造３により、化合物半導体積層構造２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。
続いて、図３（ｃ）に示すように、パシベーション膜１１及び層間絶縁膜１２を順次形成する。
詳細には、化合物半導体積層構造２上を覆うように、例えばプラズマ気相成長（ＰＣＶＤ）法により、ＳｉＮを２００ｎｍ程度〜４００ｎｍ程度、例えば３００ｎｍ程度の厚みに、ＳｉＯを２００ｎｍ程度以下、例えば１００ｎｍ程度の厚みに、順次堆積する。これにより、化合物半導体積層構造２上に、パシベーション膜１１及び層間絶縁膜１２が形成される。
詳細には、化合物半導体積層構造２上を覆うように、例えばプラズマ気相成長（ＰＣＶＤ）法により、ＳｉＮを２００ｎｍ程度〜４００ｎｍ程度、例えば３００ｎｍ程度の厚みに、ＳｉＯを２００ｎｍ程度以下、例えば１００ｎｍ程度の厚みに、順次堆積する。これにより、化合物半導体積層構造２上に、パシベーション膜１１及び層間絶縁膜１２が形成される。
続いて、図４（ａ）に示すように、層間絶縁膜１２、パシベーション膜１１、及び化合物半導体積層構造２にゲート電極の電極用リセス１０Ａを形成する。
詳細には、先ず、層間絶縁膜１２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ゲート電極の形成予定位置（電極形成予定位置）に相当する化合物半導体積層構造２の表面を露出する開口を形成する。この電極形成予定位置は、ドレイン電極の形成予定位置よりもソース電極の形成予定位置の側に偏倚した位置とされる。以上により、当該開口を有するレジストマスクが形成される。
詳細には、先ず、層間絶縁膜１２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ゲート電極の形成予定位置（電極形成予定位置）に相当する化合物半導体積層構造２の表面を露出する開口を形成する。この電極形成予定位置は、ドレイン電極の形成予定位置よりもソース電極の形成予定位置の側に偏倚した位置とされる。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極形成予定位置における、層間絶縁膜１２、パシベーション膜１１、電子供給層２ｄ、及び電子走行層２ｃ、更にはチャネル層２ｂの所定深さに達するまでドライエッチングする。これにより、幅（ゲート長となる）が０．５μｍ程度〜２μｍ程度でチャネル層２ｂの一部まで掘り込まれたリセス１０Ａ1が形成される。リセス１０Ａ1の幅としては、所期の耐圧が保持される限度で、できるだけ狭い方が良い。リセス１０Ａ1の所定深さとしては、チャネル層２ｂの表面から１３ｎｍ程度〜１７ｎｍ程度とすることが好ましい。所定深さが１３ｎｍより浅いと十分なノーマリ・オフが困難となる懸念がある。１７ｎｍより深いと電子走行距離が増加して抵抗が大きくなる懸念がある。本実施形態では、この所定深さを例えば１５ｎｍ程度とする。レジストマスクは、灰化処理等により除去される。
次に、リセス１０Ａ1の形成と同様にして、層間絶縁膜１２及びパシベーション膜１１において、リセス１０Ａ1の外側に更にリセス１０Ａ2を形成する。このリセス１０Ａ2は、ゲート耐圧を向上させるためのゲートフィールドプレートが形成されるものである。以上により、これらのリセス１０Ａ1，１０Ａ2からなる電極用リセス１０Ａが形成される。
続いて、図４（ｂ）に示すように、ゲート絶縁膜４及びゲート電極５を形成する。
詳細には、先ず、電極用リセス１０Ａの内壁面を覆うように、層間絶縁膜１２上に絶縁材料として例えばＡｌ2Ｏ3を堆積する。Ａｌ2Ｏ3は、ＰＣＶＤ法により膜厚３８ｎｍ〜４２ｎｍ程度、例えば４０ｎｍ程度に堆積する。
詳細には、先ず、電極用リセス１０Ａの内壁面を覆うように、層間絶縁膜１２上に絶縁材料として例えばＡｌ2Ｏ3を堆積する。Ａｌ2Ｏ3は、ＰＣＶＤ法により膜厚３８ｎｍ〜４２ｎｍ程度、例えば４０ｎｍ程度に堆積する。
なお、Ａｌ2Ｏ3の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法等で行うようにしても良い。また、Ａｌ2Ｏ3を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積するようにしても良い。
次に、電極用リセス１０Ａ内をＡｌ2Ｏ3を介して埋め込むように、Ａｌ2Ｏ3上に導電材料として例えばＴｉＮ及びＡｌを堆積する。ＴｉＮ及びＡｌは、共にスパッタ法により、前者が膜厚３０ｎｍ〜５０ｎｍ程度、例えば４０ｎｍ程度に、後者が膜厚４００ｎｍ〜６００ｎｍ程度、例えば５００ｎｍ程度に、順次堆積する。
そして、堆積されたＡｌ、ＴｉＮ、及びＡｌ2Ｏ3をリソグラフィー及びドライエッチングにより加工する。
先ず、堆積されたＡｌの表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ゲート電極の形成予定位置（電極形成予定位置）に相当する化合物半導体積層構造２の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極形成予定位置における、Ａｌ、ＴｉＮ、及びＡｌ2Ｏ3をドライエッチングする。以上により、電極用リセス１０Ａの内壁面を覆うゲート絶縁膜４と、電極用リセス１０Ａ内をゲート絶縁膜４を介してＴｉＮ層５ａ及びＡｌ層５ｂの一部で埋め込むゲート電極５とが形成される。レジストマスクは、灰化処理等により除去される。
先ず、堆積されたＡｌの表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ゲート電極の形成予定位置（電極形成予定位置）に相当する化合物半導体積層構造２の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極形成予定位置における、Ａｌ、ＴｉＮ、及びＡｌ2Ｏ3をドライエッチングする。以上により、電極用リセス１０Ａの内壁面を覆うゲート絶縁膜４と、電極用リセス１０Ａ内をゲート絶縁膜４を介してＴｉＮ層５ａ及びＡｌ層５ｂの一部で埋め込むゲート電極５とが形成される。レジストマスクは、灰化処理等により除去される。
続いて、図４（ｃ）に示すように、層間絶縁膜６を形成する。
詳細には、先ず、絶縁物、例えばＴＥＯＳをゲート電極５を埋め込む厚み、例えば０．８μｍ程度〜１．８μｍ程度、ここでは１．３μｍ程度に堆積する。このＴＥＯＳを、ゲート電極５の上面が露出するまで、例えば化学機械研磨（ＣＭＰ）により平坦化する。以上により、表面が平坦化された層間絶縁膜６が形成される。
詳細には、先ず、絶縁物、例えばＴＥＯＳをゲート電極５を埋め込む厚み、例えば０．８μｍ程度〜１．８μｍ程度、ここでは１．３μｍ程度に堆積する。このＴＥＯＳを、ゲート電極５の上面が露出するまで、例えば化学機械研磨（ＣＭＰ）により平坦化する。以上により、表面が平坦化された層間絶縁膜６が形成される。
続いて、図５（ａ）に示すように、ソース電極７及びドレイン電極８を形成する。
詳細には、先ず、層間絶縁膜６の表面におけるソース電極及びドレイン電極の形成予定位置（電極形成予定位置）に電極用リセス１０Ｂ，１０Ｃを形成する。
層間絶縁膜６の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、電極形成予定位置に相当する層間絶縁膜６の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
詳細には、先ず、層間絶縁膜６の表面におけるソース電極及びドレイン電極の形成予定位置（電極形成予定位置）に電極用リセス１０Ｂ，１０Ｃを形成する。
層間絶縁膜６の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、電極形成予定位置に相当する層間絶縁膜６の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、例えば電子走行層２ｃの所定深さに達するまで、層間絶縁膜６、層間絶縁膜１２、パシベーション膜１１、電子供給層２ｄ、及び電子走行層２ｃの電極形成予定位置をドライエッチングして除去する。これにより、電子走行層２ｃの電極形成予定位置を露出する電極用リセス１０Ｂ，１０Ｃが形成される。
次に、電極用リセス１０Ｂ，１０Ｃ内を埋め込む厚みに、レジストマスク上に導電材料として例えばＴｉＮ及びＡｌを順次堆積する。リフトオフ法により、レジストマスク及びその上に堆積されたＴｉＮ及びＡｌを除去する。レジストマスクは、灰化処理等により除去される。以上により、電極用リセス１０ＢをＴｉＮ層７ａ及びＡｌ層７ｂで埋め込むソース電極７と、電極用リセス１０ＣをＴｉＮ層８ａ及びＡｌ層８ｂで埋め込むドレイン電極８とが形成される。
続いて、図５（ｂ）に示すように、フィールドプレート電極９を形成する。
詳細には、先ず、層間絶縁膜６の表面におけるフィールドプレート電極の形成予定位置（電極形成予定位置）に電極用リセス１０Ｄを形成する。この電極形成予定位置は、ゲート電極５とドレイン電極８との間の所定部位である。
層間絶縁膜６の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、電極形成予定位置に相当する層間絶縁膜６の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
詳細には、先ず、層間絶縁膜６の表面におけるフィールドプレート電極の形成予定位置（電極形成予定位置）に電極用リセス１０Ｄを形成する。この電極形成予定位置は、ゲート電極５とドレイン電極８との間の所定部位である。
層間絶縁膜６の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、電極形成予定位置に相当する層間絶縁膜６の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、層間絶縁膜１２の表面が露出するまで、層間絶縁膜６の電極形成予定位置をドライエッチングして除去する。これにより、電極用リセス１０Ｄが形成される。
次に、電極用リセス１０Ｄ内を埋め込む厚みに、レジストマスク上に導電材料として例えばＴｉＮ及びＡｌを順次堆積する。リフトオフ法により、レジストマスク及びその上に堆積されたＴｉＮ及びＡｌを除去する。レジストマスクは、灰化処理等により除去される。以上により、電極用リセス１０ＤをＴｉＮ層９ａ及びＡｌ層９ｂで埋め込むフィールドプレート電極９が形成される。
次に、電極用リセス１０Ｄ内を埋め込む厚みに、レジストマスク上に導電材料として例えばＴｉＮ及びＡｌを順次堆積する。リフトオフ法により、レジストマスク及びその上に堆積されたＴｉＮ及びＡｌを除去する。レジストマスクは、灰化処理等により除去される。以上により、電極用リセス１０ＤをＴｉＮ層９ａ及びＡｌ層９ｂで埋め込むフィールドプレート電極９が形成される。
しかる後、例えば、ゲート電極５、ソース電極７、ドレイン電極８と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、その動作時（オン時）において、２次元電子ガス（２ＤＥＧ）は、アクセス部となる電子走行層２ｃの電子供給層２ｄとの界面近傍と、チャネル部となるチャネル層２ｂのゲート絶縁膜４の直下の部位とに発生する。
一方、非動作時（オフ時）では、電子走行層２ｃの電子供給層２ｄとの界面近傍では２ＤＥＧが発生するが、チャネル層２ｂのゲート絶縁膜４の直下の部位には２ＤＥＧは生成されず、ノーマリ・オフが達成される。
一方、非動作時（オフ時）では、電子走行層２ｃの電子供給層２ｄとの界面近傍では２ＤＥＧが発生するが、チャネル層２ｂのゲート絶縁膜４の直下の部位には２ＤＥＧは生成されず、ノーマリ・オフが達成される。
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴのノーマリ・オフについて説明する。このＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、チャネル層２ｂが電子走行層２ｃの材料（ＧａＮ）よりも分極の大きい材料（ＡｌＧａＮ）からなる。そのため、チャネル層２ｂのゲート絶縁膜４の直下の部位の負の分極電荷が強くなり、２ＤＥＧの生成が抑制される。これにより、ノーマリ・オフが得られる。
以下、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおけるノーマリ・オフを調べた諸実験の結果について説明する。
（実験１）
オフ時（ゲート電圧Ｖｇ＝０Ｖ）におけるチャネル部の２ＤＥＧ密度についてシミュレーションで調べた。実験結果を図６に示す。図６において、（ａ）は本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴのシミュレーション結果を示す。（ｂ）はゲート絶縁膜の直下にｉＧａＮが存する従来のＡｌＧａＮ／ＧａＮ・ＨＥＭＴのシミュレーション結果を示す。（ｃ），（ｄ）は、ゲート絶縁膜の直下にｐＧａＮが存する図２の従来のＡｌＧａＮ／ＧａＮ・ＨＥＭＴのシミュレーション結果を示す。ここで、（ｃ）がｐ型ＧａＮのアクセプタ濃度（Ｍｇ濃度）が３×１０17／ｃｍ3の場合に、（ｄ）がｐ型ＧａＮのアクセプタ濃度（Ｍｇ濃度）が３×１０18／ｃｍ3の場合にそれぞれ対応する。
オフ時（ゲート電圧Ｖｇ＝０Ｖ）におけるチャネル部の２ＤＥＧ密度についてシミュレーションで調べた。実験結果を図６に示す。図６において、（ａ）は本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴのシミュレーション結果を示す。（ｂ）はゲート絶縁膜の直下にｉＧａＮが存する従来のＡｌＧａＮ／ＧａＮ・ＨＥＭＴのシミュレーション結果を示す。（ｃ），（ｄ）は、ゲート絶縁膜の直下にｐＧａＮが存する図２の従来のＡｌＧａＮ／ＧａＮ・ＨＥＭＴのシミュレーション結果を示す。ここで、（ｃ）がｐ型ＧａＮのアクセプタ濃度（Ｍｇ濃度）が３×１０17／ｃｍ3の場合に、（ｄ）がｐ型ＧａＮのアクセプタ濃度（Ｍｇ濃度）が３×１０18／ｃｍ3の場合にそれぞれ対応する。
Ｖｇ＝０Ｖにおいて、図６（ｂ）に示すように、従来のＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ゲート絶縁膜下のチャネル部には１×１０17／ｃｍ3よりも高い密度の２ＤＥＧが生成される。図６（ｃ）に示すように、図２の従来のＡｌＧａＮ／ＧａＮ・ＨＥＭＴ（Ｍｇ濃度が３×１０17／ｃｍ3）でも、（ｂ）よりは改善されているものの、ゲート絶縁膜下のチャネル部には比較的高い密度の２ＤＥＧが生成される。図６（ｄ）に示すように、ｐ型ＧａＮのＭｇ濃度を３×１０18／ｃｍ3まで高めても、ゲート絶縁膜下のチャネル部には１×１０17／ｃｍ3程度の密度の２ＤＥＧが生成される。
これらに対して、図６（ａ）に示すように、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、Ｖｇ：０Ｖにおけるチャネル部（チャネル層のゲート絶縁膜の直下の部位）の電子密度は１×１０5／ｃｍ3よりも低く、十分なノーマリ・オフが達成されることが判る。
これらに対して、図６（ａ）に示すように、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、Ｖｇ：０Ｖにおけるチャネル部（チャネル層のゲート絶縁膜の直下の部位）の電子密度は１×１０5／ｃｍ3よりも低く、十分なノーマリ・オフが達成されることが判る。
（実験２）
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴ及びゲート絶縁膜の直下にｉＧａＮが存する従来のＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、ゲート電圧Ｖｇとドレイン電流Ｉｄとの関係をシミュレーションで調べた。実験結果を図７に示す。図７では、ドレイン電圧Ｖｄをパラメータとして変化させたときのＶｇに対するｌｏｇ（Ｉｄ）をプロットしている。
従来のＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、０．１Ｖの低いＶｄでもＩｄが高く、ノーマリ・オフにはならない。これに対して、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、８００Ｖの極めて高いＶｄまで、Ｖｇ＝０Ｖ時のＩｄが極めて低く、十分なノーマリ・オフが達成されることが判る。
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴ及びゲート絶縁膜の直下にｉＧａＮが存する従来のＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、ゲート電圧Ｖｇとドレイン電流Ｉｄとの関係をシミュレーションで調べた。実験結果を図７に示す。図７では、ドレイン電圧Ｖｄをパラメータとして変化させたときのＶｇに対するｌｏｇ（Ｉｄ）をプロットしている。
従来のＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、０．１Ｖの低いＶｄでもＩｄが高く、ノーマリ・オフにはならない。これに対して、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、８００Ｖの極めて高いＶｄまで、Ｖｇ＝０Ｖ時のＩｄが極めて低く、十分なノーマリ・オフが達成されることが判る。
（実験３）
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、チャネル層のＡｌ組成（ＡｌXＧａ1-XＮ（０＜Ｘ＜１）と表した場合のＸの値）と、閾値電圧Ｖthとの関係をシミュレーションで調べた。実験結果を図８に示す。Ｖthは、規定Ｉｄリーク量（Ｉｄ）＝１×１０-5Ａ／ｍｍ時のゲート電圧Ｖｇに相当する。
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、チャネル層のＡｌ組成が大きくなるほどＶthが高くなり、Ｘが０．０８（８％）以上で十分なノーマリ・オフが達成されることが判る。
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、チャネル層のＡｌ組成（ＡｌXＧａ1-XＮ（０＜Ｘ＜１）と表した場合のＸの値）と、閾値電圧Ｖthとの関係をシミュレーションで調べた。実験結果を図８に示す。Ｖthは、規定Ｉｄリーク量（Ｉｄ）＝１×１０-5Ａ／ｍｍ時のゲート電圧Ｖｇに相当する。
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、チャネル層のＡｌ組成が大きくなるほどＶthが高くなり、Ｘが０．０８（８％）以上で十分なノーマリ・オフが達成されることが判る。
（実験４）
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、オン状態、ここではＶｇ＝６Ｖとした場合における、チャネル部の２ＤＥＧ密度についてシミュレーションで調べた。実験結果を図９に示す。
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、Ｖｇ＝６Ｖのオン状態において、ゲート絶縁膜下のチャネル部には高い密度の２ＤＥＧが生成されており、チャネルが形成されていることが判る。
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、オン状態、ここではＶｇ＝６Ｖとした場合における、チャネル部の２ＤＥＧ密度についてシミュレーションで調べた。実験結果を図９に示す。
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、Ｖｇ＝６Ｖのオン状態において、ゲート絶縁膜下のチャネル部には高い密度の２ＤＥＧが生成されており、チャネルが形成されていることが判る。
以上説明したように、本実施形態によれば、ゲートリセス構造を採用し、比較的簡素な構成で確実なノーマリ・オフを得ることができる信頼性の高いＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
（第２の実施形態）
本実施形態では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴの構成及び製造方法を開示するが、化合物半導体積層構造が一部異なる点で相違する。なお、第１の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図１０は、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
本実施形態では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴの構成及び製造方法を開示するが、化合物半導体積層構造が一部異なる点で相違する。なお、第１の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図１０は、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
先ず、図１０（ａ）に示すように、成長用基板として例えばＳｉ基板１上に、化合物半導体積層構造２１を形成する。成長用基板としては、Ｓｉ基板の代わりに、ＳｉＣ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
化合物半導体積層構造２１は、バッファ層２ａ、ＧａＮバッファ層２２、チャネル層２ｂ、電子走行層２ｃ、及び電子供給層２ｄを有して構成される。電子走行層２ｃと電子供給層２ｄとの間に、薄いスペーサ層（中間層）を形成するようにしても良い。
化合物半導体積層構造２１は、バッファ層２ａ、ＧａＮバッファ層２２、チャネル層２ｂ、電子走行層２ｃ、及び電子供給層２ｄを有して構成される。電子走行層２ｃと電子供給層２ｄとの間に、薄いスペーサ層（中間層）を形成するようにしても良い。
詳細には、Ｓｉ基板１上に、例えばＭＯＶＰＥ法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、ＭＢＥ法等を用いても良い。
Ｓｉ基板１上に、バッファ層２ａ、バッファ層２２、チャネル層２３、電子走行層２ｃ、及び電子供給層２ｄとなる各化合物半導体を順次成長する。
Ｓｉ基板１は、厚みが例えば６４５μｍ程度であり、ホウ素（Ｂ）を例えば８×１０19±８×１０18／ｃｍ3程度の範囲内でドープしてｐ型とされた基板である。
バッファ層２ａは、Ｓｉ基板１上に、ＡｌＧａＮを、厚みが９０ｎｍ程度〜１２０ｎｍ程度、例えば１００ｎｍ程度で、Ａｌ組成（ＡｌXＧａ1-XＮ（０＜Ｘ＜１）と表した場合のＸの値）が０．４５（４５％）程度〜０．５５（５５％）程度、例えば０．５（５０％）程度に成長することで形成される。
Ｓｉ基板１は、厚みが例えば６４５μｍ程度であり、ホウ素（Ｂ）を例えば８×１０19±８×１０18／ｃｍ3程度の範囲内でドープしてｐ型とされた基板である。
バッファ層２ａは、Ｓｉ基板１上に、ＡｌＧａＮを、厚みが９０ｎｍ程度〜１２０ｎｍ程度、例えば１００ｎｍ程度で、Ａｌ組成（ＡｌXＧａ1-XＮ（０＜Ｘ＜１）と表した場合のＸの値）が０．４５（４５％）程度〜０．５５（５５％）程度、例えば０．５（５０％）程度に成長することで形成される。
バッファ層２２は、その格子定数及び熱膨張係数が、Ｓｉ基板１の格子定数及び熱膨張係数と、チャネル層２ｂの格子定数及び熱膨張係数との間の値である化合物半導体を材料とする。当該材料として、本実施形態ではＧａＮを、１００ｎｍ程度〜３００ｎｍ程度、例えば２２０ｎｍ程度の厚みに成長することで形成される。
バッファ層２２を形成する理由は以下のものである。チャネル層は耐圧性能に優れており、これを厚く形成したいが、チャネル層のＳｉ基板１との格子定数差及び熱膨張係数差に起因する応力が大きいために困難である。そのため、格子定数及び熱膨張係数がＳｉ基板１とチャネル層との間の値である材料、ここではＧａＮをバッファ層２２として挿入し、上記の応力を緩和する。
バッファ層２２を形成する理由は以下のものである。チャネル層は耐圧性能に優れており、これを厚く形成したいが、チャネル層のＳｉ基板１との格子定数差及び熱膨張係数差に起因する応力が大きいために困難である。そのため、格子定数及び熱膨張係数がＳｉ基板１とチャネル層との間の値である材料、ここではＧａＮをバッファ層２２として挿入し、上記の応力を緩和する。
チャネル層２３は、ゲート電極下のチャネルとして機能するものである。電子走行層２ｃよりも分極の大きい材料、ここではＡｌＧａＮを、厚みが比較的大きい２８０ｎｍ程度〜２μｍ程度、例えば３００ｎｍ程度で、Ａｌ組成（ＡｌXＧａ1-XＮ（０＜Ｘ＜１）と表した場合のＸの値）が０．０８（８％）程度以上、ここでは０．１８（１８％）程度〜０．２２（２２％）程度、例えば０．２（２０％）程度に成長することで形成される。
なお、チャネル層２３としては、上記のＡｌＧａＮを成長する代わりに、電子走行層２ｃよりも分極の大きい材料であるＡｌＮ（ＡｌXＧａ1-XＮでＸ＝１の場合）、ＩｎＡｌＮ，ＺｎＯ等の化合物半導体から選ばれた少なくとも１種を用いるようにしても良い。
なお、チャネル層２３としては、上記のＡｌＧａＮを成長する代わりに、電子走行層２ｃよりも分極の大きい材料であるＡｌＮ（ＡｌXＧａ1-XＮでＸ＝１の場合）、ＩｎＡｌＮ，ＺｎＯ等の化合物半導体から選ばれた少なくとも１種を用いるようにしても良い。
電子走行層２ｃは、ゲート電極の両側のアクセス部でチャネルとして機能するものであり、ｉ（インテンショナリ・アンドープ）−ＧａＮを、１００ｎｍ程度〜１４０ｎｍ程度、例えば１２０ｎｍ程度の厚みに成長することで形成される。
電子供給層２ｄは、ＡｌＧａＮを、厚みが２５ｎｍ程度〜３５ｎｍ程度、例えば３０ｎｍ程度に、Ａｌ組成（ＡｌXＧａ1-XＮ（０＜Ｘ＜１）と表した場合のＸの値）が０．４５（４５％）程度〜０．５５（５５％）程度、例えば０．５（５０％）程度に成長することで形成される。電子供給層２ｄは、ｎ型ＡｌＧａＮで形成しても良い。
電子供給層２ｄは、ＡｌＧａＮを、厚みが２５ｎｍ程度〜３５ｎｍ程度、例えば３０ｎｍ程度に、Ａｌ組成（ＡｌXＧａ1-XＮ（０＜Ｘ＜１）と表した場合のＸの値）が０．４５（４５％）程度〜０．５５（５５％）程度、例えば０．５（５０％）程度に成長することで形成される。電子供給層２ｄは、ｎ型ＡｌＧａＮで形成しても良い。
ＧａＮの成長には、原料ガスとしてＧａ源であるトリメチルガリウム（ＴＭＧａ）ガス及びアンモニア（ＮＨ3）ガスの混合ガスを用いる。ＡｌＧａＮの成長には、原料ガスとしてＴＭＡｌガス、ＴＭＧａガス及びＮＨ3ガスの混合ガスを用いる。成長する化合物半導体層に応じて、ＴＭＡｌガス、ＴＭＧａガスの供給の有無及び流量を適宜設定する。共通原料であるＮＨ3ガスの流量は、１００ｓｃｃｍ〜１０ｓｌｍ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。
ＡｌＧａＮをｎ型として成長する際、即ち電子供給層２ｄ（ｎ型ＡｌＧａＮ）の形成には、ｎ型不純物をＡｌＧａＮの原料ガスに添加する。ここでは、例えばＳｉを含む例えばシラン（ＳｉＨ4）ガスを所定の流量で原料ガスに添加し、ＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば２×１０18／ｃｍ3程度とする。
続いて、第１の実施形態と同様に、図３（ｂ）〜図５（ｂ）の諸工程を実行し、図１０（ｂ）に示す構造を得る。
しかる後、例えば、ゲート電極５、ソース電極７、ドレイン電極８と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、バッファ層２ａとチャネル層２３との間にバッファ層２２を設けている。バッファ層２２は、Ｓｉ基板と化合物半導体積層構造２１（特にバッファ層２ａ）との間における応力を緩和するために形成するものである。バッファ層２２はＧａＮからなり、その分極率はチャネル層２３のＡｌＧａＮの分極率よりも小さい。このように、チャネル層２３の下方にそれよりも分極率の小さい層を設けると、チャネル層２３のゲート絶縁膜４の直下における負の分極電荷が強くなり、非動作時（オフ時）でチャネル部における２ＤＥＧの生成が助長され、ノーマリ・オフを阻害する懸念がある。本実施形態では、この懸念を払拭して十分なノーマリ・オフを実現すべく、チャネル層２３を十分に厚く、具体的には２８０ｎｍ程度〜２μｍ程度に形成する。ここで、２μｍを越えるほど厚く形成しても、もはや更なるノーマリ・オフに貢献することもなく、製造コストの増加を招くことになる。チャネル層２３を２８０ｎｍ程度〜２μｍ程度に形成することで、例えば応力緩和のために分極率がチャネル層２３よりも小さい材料（ここではＧａＮ）からなるバッファ層２２を設けるも、製造コストの増加を招くことなく十分なノーマリ・オフが実現する。
（実験）
以下、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおけるノーマリ・オフを調べた実験の結果について説明する。
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、バッファ層のＧａＮの厚みと、ゲート電圧Ｖｇ＝０における規定Ｉｄ（Ｉｄ）＝１×１０-5Ａ／ｍｍに達するドレイン電圧Ｖｄとの関係をシミュレーションで調べた。実験結果を図１１に示す。
バッファ層のＧａＮの厚みが１８５ｎｍ程度以下では、耐圧を示すＶｄが１０Ｖ程度〜２０Ｖ程度しかなく、ノーマリ・オフは得られない。これに対して、バッファ層のＧａＮを２８０ｎｍ以上の厚みに形成することにより、Ｖｄが８００Ｖ程度まで向上し、十分なノーマリ・オフが達成されることが判る。
以下、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおけるノーマリ・オフを調べた実験の結果について説明する。
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、バッファ層のＧａＮの厚みと、ゲート電圧Ｖｇ＝０における規定Ｉｄ（Ｉｄ）＝１×１０-5Ａ／ｍｍに達するドレイン電圧Ｖｄとの関係をシミュレーションで調べた。実験結果を図１１に示す。
バッファ層のＧａＮの厚みが１８５ｎｍ程度以下では、耐圧を示すＶｄが１０Ｖ程度〜２０Ｖ程度しかなく、ノーマリ・オフは得られない。これに対して、バッファ層のＧａＮを２８０ｎｍ以上の厚みに形成することにより、Ｖｄが８００Ｖ程度まで向上し、十分なノーマリ・オフが達成されることが判る。
以上説明したように、本実施形態によれば、ゲートリセス構造を採用し、化合物半導体積層構造２１として応力緩和のためのＧａＮからなるバッファ層を配するも、比較的簡素な構成で確実なノーマリ・オフを得ることができる信頼性の高いＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
（第３の実施形態）
本実施形態では、第１又は第２の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した電源装置を開示する。
図１２は、第３の実施形態による電源装置の概略構成を示す結線図である。
本実施形態では、第１又は第２の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した電源装置を開示する。
図１２は、第３の実施形態による電源装置の概略構成を示す結線図である。
本実施形態による電源装置は、高圧の一次側回路３１及び低圧の二次側回路３２と、一次側回路３１と二次側回路３２との間に配設されるトランス３３とを備えて構成される。
一次側回路３１は、交流電源３４と、いわゆるブリッジ整流回路３５と、複数（ここでは４つ）のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄとを備えて構成される。また、ブリッジ整流回路３５は、スイッチング素子３６ｅを有している。
二次側回路３２は、複数（ここでは３つ）のスイッチング素子３７ａ，３７ｂ，３７ｃを備えて構成される。
一次側回路３１は、交流電源３４と、いわゆるブリッジ整流回路３５と、複数（ここでは４つ）のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄとを備えて構成される。また、ブリッジ整流回路３５は、スイッチング素子３６ｅを有している。
二次側回路３２は、複数（ここでは３つ）のスイッチング素子３７ａ，３７ｂ，３７ｃを備えて構成される。
本実施形態では、一次側回路３１のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅが、第１又は第２の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。一方、二次側回路３２のスイッチング素子３７ａ，３７ｂ，３７ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
本実施形態では、ゲートリセス構造を採用し、比較的簡素な構成で確実なノーマリ・オフを得ることができる信頼性の高いＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを、高圧回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。
（第４の実施形態）
本実施形態では、第１又は第２の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した高周波増幅器を開示する。
図１３は、第４の実施形態による高周波増幅器の概略構成を示す結線図である。
本実施形態では、第１又は第２の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した高周波増幅器を開示する。
図１３は、第４の実施形態による高周波増幅器の概略構成を示す結線図である。
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路４１と、ミキサー４２ａ，４２ｂと、パワーアンプ４３とを備えて構成される。
ディジタル・プレディストーション回路４１は、入力信号の非線形歪みを補償するものである。ミキサー４２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４３は、交流信号とミキシングされた入力信号を増幅するものであり、第１又は第２の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図１３では、例えばスイッチの切り替えにより、出力側の信号をミキサー４２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４１に送出できる構成とされている。
ディジタル・プレディストーション回路４１は、入力信号の非線形歪みを補償するものである。ミキサー４２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４３は、交流信号とミキシングされた入力信号を増幅するものであり、第１又は第２の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図１３では、例えばスイッチの切り替えにより、出力側の信号をミキサー４２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４１に送出できる構成とされている。
本実施形態では、ゲートリセス構造を採用し、比較的簡素な構成で確実なノーマリ・オフを得ることができる信頼性の高いＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを、高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
（他の実施形態）
第１〜第４の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。
第１〜第４の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。
・その他のＨＥＭＴ例１
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１〜第４の実施形態では、チャネル層がＡｌＧａＮ，ＡｌＮ，ＩｎＡｌＮ，ＺｎＯから選ばれた少なくとも１種、電子走行層がｉ−ＧａＮ、電子供給層がｎ−ＩｎＡｌＮで形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１〜第４の実施形態では、チャネル層がＡｌＧａＮ，ＡｌＮ，ＩｎＡｌＮ，ＺｎＯから選ばれた少なくとも１種、電子走行層がｉ−ＧａＮ、電子供給層がｎ−ＩｎＡｌＮで形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、ゲートリセス構造を採用し、比較的簡素な構成で確実なノーマリ・オフを得ることができる信頼性の高いＭＩＳ型のＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。
・その他のＨＥＭＴ例２
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第１〜第４の実施形態では、電子走行層がチャネル層がＡｌＧａＮ，ＡｌＮ，ＩｎＡｌＮ，ＺｎＯから選ばれた少なくとも１種、電子走行層がｉ−ＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮで形成される。
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第１〜第４の実施形態では、電子走行層がチャネル層がＡｌＧａＮ，ＡｌＮ，ＩｎＡｌＮ，ＺｎＯから選ばれた少なくとも１種、電子走行層がｉ−ＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮで形成される。
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、ゲートリセス構造を採用し、比較的簡素な構成で確実なノーマリ・オフを得ることができる信頼性の高いＭＩＳ型のＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。
（付記１）
第１の化合物半導体層と、
前記第１の化合物半導体層の下方に形成され、前記第１の化合物半導体層との界面に２次元電子ガスが生成される第２の化合物半導体層と、
前記第２の化合物半導体層の下方に形成され、前記第２の化合物半導体層よりも分極の大きい材料からなる第３の化合物半導体層と
を有する化合物半導体積層構造と、
前記化合物半導体積層構造に形成された前記第３の化合物半導体層に達する溝内を、絶縁膜を介して埋め込む電極と
を含むことを特徴とする化合物半導体装置。
第１の化合物半導体層と、
前記第１の化合物半導体層の下方に形成され、前記第１の化合物半導体層との界面に２次元電子ガスが生成される第２の化合物半導体層と、
前記第２の化合物半導体層の下方に形成され、前記第２の化合物半導体層よりも分極の大きい材料からなる第３の化合物半導体層と
を有する化合物半導体積層構造と、
前記化合物半導体積層構造に形成された前記第３の化合物半導体層に達する溝内を、絶縁膜を介して埋め込む電極と
を含むことを特徴とする化合物半導体装置。
（付記２）
第３の化合物半導体層は、ＡｌＧａＮ，ＡｌＮ，ＩｎＡｌＮ，ＺｎＯから選ばれた少なくとも１種からなることを特徴とする付記１に記載の化合物半導体装置。
第３の化合物半導体層は、ＡｌＧａＮ，ＡｌＮ，ＩｎＡｌＮ，ＺｎＯから選ばれた少なくとも１種からなることを特徴とする付記１に記載の化合物半導体装置。
（付記３）
第３の化合物半導体層は、ＡｌXＧａ1-XＮからなり、０．０８≦Ｘ≦１とされていることを特徴とする付記１に記載の化合物半導体装置。
第３の化合物半導体層は、ＡｌXＧａ1-XＮからなり、０．０８≦Ｘ≦１とされていることを特徴とする付記１に記載の化合物半導体装置。
（付記４）
前記化合物半導体積層構造は、前記第３の化合物半導体層の下方に形成され、前記第３の化合物半導体層よりも分極の小さい材料からなる第４の化合物半導体層を更に有しており、
第３の化合物半導体層は、厚みが２８０ｎｍ〜２μｍの範囲内とされていることを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置。
前記化合物半導体積層構造は、前記第３の化合物半導体層の下方に形成され、前記第３の化合物半導体層よりも分極の小さい材料からなる第４の化合物半導体層を更に有しており、
第３の化合物半導体層は、厚みが２８０ｎｍ〜２μｍの範囲内とされていることを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置。
（付記５）
前記化合物半導体積層構造に形成された前記溝は、前記第３の化合物半導体層の表面から１３ｎｍ〜１７ｎｍの範囲内の深さに形成されていることを特徴とする付記１〜４のいずれか１項に記載の化合物半導体装置。
前記化合物半導体積層構造に形成された前記溝は、前記第３の化合物半導体層の表面から１３ｎｍ〜１７ｎｍの範囲内の深さに形成されていることを特徴とする付記１〜４のいずれか１項に記載の化合物半導体装置。
（付記６）
第１の化合物半導体層と、
前記第１の化合物半導体層の下方に形成され、前記第１の化合物半導体層との界面に２次元電子ガスが生成される第２の化合物半導体層と、
前記第２の化合物半導体層の下方に形成され、前記第２の化合物半導体層よりも分極の大きい材料からなる第３の化合物半導体層と
を有する化合物半導体積層構造を形成する工程と、
前記化合物半導体積層構造に、前記第３の化合物半導体層に達する溝を形成する工程と、
前記溝内に絶縁膜を形成する工程と、
前記溝内を前記絶縁膜を介して埋め込む電極を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
第１の化合物半導体層と、
前記第１の化合物半導体層の下方に形成され、前記第１の化合物半導体層との界面に２次元電子ガスが生成される第２の化合物半導体層と、
前記第２の化合物半導体層の下方に形成され、前記第２の化合物半導体層よりも分極の大きい材料からなる第３の化合物半導体層と
を有する化合物半導体積層構造を形成する工程と、
前記化合物半導体積層構造に、前記第３の化合物半導体層に達する溝を形成する工程と、
前記溝内に絶縁膜を形成する工程と、
前記溝内を前記絶縁膜を介して埋め込む電極を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
（付記７）
第３の化合物半導体層は、ＡｌＧａＮ，ＡｌＮ，ＩｎＡｌＮ，ＺｎＯから選ばれた少なくとも１種からなることを特徴とする付記６に記載の化合物半導体装置の製造方法。
第３の化合物半導体層は、ＡｌＧａＮ，ＡｌＮ，ＩｎＡｌＮ，ＺｎＯから選ばれた少なくとも１種からなることを特徴とする付記６に記載の化合物半導体装置の製造方法。
（付記８）
第３の化合物半導体層は、ＡｌXＧａ1-XＮからなり、０．０８≦Ｘ≦１とされることを特徴とする付記６に記載の化合物半導体装置の製造方法。
第３の化合物半導体層は、ＡｌXＧａ1-XＮからなり、０．０８≦Ｘ≦１とされることを特徴とする付記６に記載の化合物半導体装置の製造方法。
（付記９）
前記化合物半導体積層構造は、前記第３の化合物半導体層の下方に形成され、前記第３の化合物半導体層よりも分極の小さい材料からなる第４の化合物半導体層を更に有しており、
第３の化合物半導体層は、厚みが２８０ｎｍ〜２μｍの範囲内とされることを特徴とする付記６〜８のいずれか１項に記載の化合物半導体装置の製造方法。
前記化合物半導体積層構造は、前記第３の化合物半導体層の下方に形成され、前記第３の化合物半導体層よりも分極の小さい材料からなる第４の化合物半導体層を更に有しており、
第３の化合物半導体層は、厚みが２８０ｎｍ〜２μｍの範囲内とされることを特徴とする付記６〜８のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１０）
前記化合物半導体積層構造に形成された前記溝は、前記第３の化合物半導体層の表面から１３ｎｍ〜１７ｎｍの範囲内の深さに形成されることを特徴とする付記６〜９のいずれか１項に記載の化合物半導体装置の製造方法。
前記化合物半導体積層構造に形成された前記溝は、前記第３の化合物半導体層の表面から１３ｎｍ〜１７ｎｍの範囲内の深さに形成されることを特徴とする付記６〜９のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１１）
変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
第１の化合物半導体層と、
前記第１の化合物半導体層の下方に形成され、前記第１の化合物半導体層との界面に２次元電子ガスが生成される第２の化合物半導体層と、
前記第２の化合物半導体層の下方に形成され、前記第２の化合物半導体層よりも分極の大きい材料からなる第３の化合物半導体層と
を有する化合物半導体積層構造と、
前記化合物半導体積層構造に形成された前記第３の化合物半導体層に達する溝内を、絶縁膜を介して埋め込む電極と
を含むことを特徴とする電源回路。
変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
第１の化合物半導体層と、
前記第１の化合物半導体層の下方に形成され、前記第１の化合物半導体層との界面に２次元電子ガスが生成される第２の化合物半導体層と、
前記第２の化合物半導体層の下方に形成され、前記第２の化合物半導体層よりも分極の大きい材料からなる第３の化合物半導体層と
を有する化合物半導体積層構造と、
前記化合物半導体積層構造に形成された前記第３の化合物半導体層に達する溝内を、絶縁膜を介して埋め込む電極と
を含むことを特徴とする電源回路。
（付記１２）
入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
第１の化合物半導体層と、
前記第１の化合物半導体層の下方に形成され、前記第１の化合物半導体層との界面に２次元電子ガスが生成される第２の化合物半導体層と、
前記第２の化合物半導体層の下方に形成され、前記第２の化合物半導体層よりも分極の大きい材料からなる第３の化合物半導体層と
を有する化合物半導体積層構造と、
前記化合物半導体積層構造に形成された前記第３の化合物半導体層に達する溝内を、絶縁膜を介して埋め込む電極と
を含むことを特徴とする高周波増幅器。
入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
第１の化合物半導体層と、
前記第１の化合物半導体層の下方に形成され、前記第１の化合物半導体層との界面に２次元電子ガスが生成される第２の化合物半導体層と、
前記第２の化合物半導体層の下方に形成され、前記第２の化合物半導体層よりも分極の大きい材料からなる第３の化合物半導体層と
を有する化合物半導体積層構造と、
前記化合物半導体積層構造に形成された前記第３の化合物半導体層に達する溝内を、絶縁膜を介して埋め込む電極と
を含むことを特徴とする高周波増幅器。
１，１０１ Ｓｉ基板
２，２１ 化合物半導体積層構造
２ａ，２２，１０２ バッファ層
２ｂ，２３，１１１ チャネル層
２ｃ，１０３ 電子走行層
２ｄ，１０４ 電子供給層
３ 素子分離構造
４，１０５ ゲート絶縁膜
５，１０６ ゲート電極
５ａ，７ａ，８ａ，９ａ ＴｉＮ層
５ｂ，７ｂ，８ｂ，９ｂ Ａｌ層
６，１２ 層間絶縁膜
７，１０７ ソース電極
８，１０８ ドレイン電極
９ フィールドプレート電極
１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０４ａ，１１２ 電極用リセス
１０Ａ1，１０Ａ2 リセス
１１ パシベーション膜
３１ 一次側回路
３２ 二次側回路
３３ トランス
３４ 交流電源
３５ ブリッジ整流回路
３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ，３７ａ，３７ｂ，３７ｃ スイッチング素子
４１ ディジタル・プレディストーション回路
４２ａ，４２ｂ ミキサー
４３ パワーアンプ
２，２１ 化合物半導体積層構造
２ａ，２２，１０２ バッファ層
２ｂ，２３，１１１ チャネル層
２ｃ，１０３ 電子走行層
２ｄ，１０４ 電子供給層
３ 素子分離構造
４，１０５ ゲート絶縁膜
５，１０６ ゲート電極
５ａ，７ａ，８ａ，９ａ ＴｉＮ層
５ｂ，７ｂ，８ｂ，９ｂ Ａｌ層
６，１２ 層間絶縁膜
７，１０７ ソース電極
８，１０８ ドレイン電極
９ フィールドプレート電極
１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０４ａ，１１２ 電極用リセス
１０Ａ1，１０Ａ2 リセス
１１ パシベーション膜
３１ 一次側回路
３２ 二次側回路
３３ トランス
３４ 交流電源
３５ ブリッジ整流回路
３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ，３７ａ，３７ｂ，３７ｃ スイッチング素子
４１ ディジタル・プレディストーション回路
４２ａ，４２ｂ ミキサー
４３ パワーアンプ
Claims (10)
- 第１の化合物半導体層と、
前記第１の化合物半導体層の下方に形成され、前記第１の化合物半導体層との界面に２次元電子ガスが生成され、ＧａＮからなり、１００ｎｍ〜１４０ｎｍの厚みを有する第２の化合物半導体層と、
前記第２の化合物半導体層の下方に形成され、前記第２の化合物半導体層よりも分極の大きい材料からなり、２８０ｎｍ〜２μｍの厚みを有する第３の化合物半導体層と
を有する化合物半導体積層構造と、
前記化合物半導体積層構造に形成された前記第３の化合物半導体層の一部まで掘り込まれた溝内を、絶縁膜を介して埋め込む電極と
を含むことを特徴とする化合物半導体装置。 - 第３の化合物半導体層は、ＡｌＧａＮ，ＡｌＮ，ＩｎＡｌＮ，ＺｎＯから選ばれた少なくとも１種からなることを特徴とする請求項１に記載の化合物半導体装置。
- 第３の化合物半導体層は、ＡｌXＧａ1-XＮからなり、０．０８≦Ｘ≦１とされていることを特徴とする請求項１に記載の化合物半導体装置。
- 前記化合物半導体積層構造は、前記第３の化合物半導体層の下方に形成され、前記第３の化合物半導体層よりも分極の小さい材料からなる第４の化合物半導体層を更に有することを特徴とする請求項１〜３のいずれか１項に記載の化合物半導体装置。
- 前記化合物半導体積層構造に形成された前記溝は、前記第３の化合物半導体層の表面から１３ｎｍ〜１７ｎｍの範囲内の深さに形成されていることを特徴とする請求項１〜４のいずれか１項に記載の化合物半導体装置。
- 第１の化合物半導体層と、
前記第１の化合物半導体層の下方に形成され、前記第１の化合物半導体層との界面に２次元電子ガスが生成され、ＧａＮからなり、１００ｎｍ〜１４０ｎｍの厚みを有する第２の化合物半導体層と、
前記第２の化合物半導体層の下方に形成され、前記第２の化合物半導体層よりも分極の大きい材料からなり、２８０ｎｍ〜２μｍの厚みを有する第３の化合物半導体層と
を有する化合物半導体積層構造を形成する工程と、
前記化合物半導体積層構造に、前記第３の化合物半導体層の一部まで掘り込まれた溝を形成する工程と、
前記溝内に絶縁膜を形成する工程と、
前記溝内を前記絶縁膜を介して埋め込む電極を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。 - 第３の化合物半導体層は、ＡｌＧａＮ，ＡｌＮ，ＩｎＡｌＮ，ＺｎＯから選ばれた少なくとも１種からなることを特徴とする請求項６に記載の化合物半導体装置の製造方法。
- 第３の化合物半導体層は、ＡｌXＧａ1-XＮからなり、０．０８≦Ｘ≦１とされることを特徴とする請求項６に記載の化合物半導体装置の製造方法。
- 前記化合物半導体積層構造は、前記第３の化合物半導体層の下方に形成され、前記第３の化合物半導体層よりも分極の小さい材料からなる第４の化合物半導体層を更に有することを特徴とする請求項６〜８のいずれか１項に記載の化合物半導体装置の製造方法。
- 前記化合物半導体積層構造に形成された前記溝は、前記第３の化合物半導体層の表面から１３ｎｍ〜１７ｎｍの範囲内の深さに形成されることを特徴とする請求項６〜９のいずれか１項に記載の化合物半導体装置の製造方法。
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