JP6167928B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、半導体装置およびその製造方法に関するものである。

ＴｉＮ層は、その層の厚みに応じて仕事関数が変化する。このため、ＴｉＮは、従来、シリコンＣＭＯＳ等の半導体装置のゲート電極において、フラットバンド電圧を望ましい値に設定し、半導体装置のしきい値電圧を望ましい値に設定するために、使用されている。厚みに応じてＴｉＮ層の仕事関数が変化する理由としては、ＴｉＮ層の厚み方向に沿ってＴｉＮの組成が変化しているため、また、ＴｉＮ層に接している絶縁体層にＴｉＮ層中のＴｉおよびＮが拡散する量が、ＴｉＮ層の厚みが増大するほど増大するため、などの理由が推測されている。

特許第４６４７６８２号公報 特開２０１２−１８６２５９号公報

しかし、ＴｉＮ層の上記のような性質のため、たとえば、ＦＥＴ（Field effect transistor：電界効果トランジスタ）においてＴｉＮをゲート電極の一部として使用する場合には、望ましいしきい値電圧、すなわち望ましいフラットバンド電圧を実現するために、ＦＥＴの製造において、ＴｉＮ層の厚みを正確に管理する必要があった。このため、ＴｉＮ層は、ＦＥＴなどの半導体装置の製造において、歩留まりを低下させる一要因となっていた。

よって、ＴｉＮ層を備える半導体装置の製造において、容易かつ安定的に半導体装置を製造する技術が望まれていた。そのほか、半導体装置の技術分野においては、製造装置の小型化や、低コスト化、省資源化、製造方法の容易化等が望まれていた。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。

（１）本発明の一形態によれば、ＭＩＳ構造を備える半導体装置が提供される。この半導体装置は、前記ＭＩＳ構造の一部を構成する絶縁体層に接する層として、第１の窒化チタン層を備え；前記第１の窒化チタン層において、窒素のチタンに対する組成比が０．８８〜０．９８である。このような態様とすれば、第１の窒化チタン層において窒素のチタンに対する組成比が上記範囲にない態様に比べて、窒化チタン層の厚みの変動に応じたフラットバンド電圧の変化を小さくすることができる。このため、ＴｉＮ層を備える半導体装置の製造において、容易かつ安定的に半導体装置を製造することができる。

（２）上記形態の半導体装置において、さらに、前記絶縁体層に対して前記第１の窒化チタン層とは逆の側に、前記ＭＩＳ構造の一部を構成する半導体層を備えることができる。このような態様としても、ＴｉＮ層を備える半導体装置の製造において、容易かつ安定的に半導体装置を製造することができる。

（３）上記形態の半導体装置において、さらに、前記絶縁体層に対して前記第１の窒化チタン層とは逆の側に、配線と接続される電極層を備えることができる。このような態様としても、ＴｉＮ層を備える半導体装置の製造において、容易かつ安定的に半導体装置を製造することができる。

（４）上記形態の半導体装置において、前記第１の窒化チタン層の厚みは、１０〜１３０ｎｍとすることができる。第１の窒化チタン層の厚みが１０ｎｍ以上であることにより、ＭＩＳ構造を備える半導体装置において、金属層の金属の絶縁体層側への拡散を効果的に防止することができる。また、第１の窒化チタン層の厚みが１３０ｎｍ以下であることにより、第１の窒化チタン層の厚みが１３０ｎｍを超える態様に比べて、ＭＩＳ構造を備える半導体装置において、ＭＩＳ構造の電気抵抗を小さくすることができる。

（５）上記形態の半導体装置において、前記ＭＩＳ構造の一部を構成する金属層の少なくとも一部として、前記第１の窒化チタン層よりも電気抵抗率が小さい金属による導電金属層を備えることができる。このような態様とすれば、ＭＩＳ構造の一部を構成する金属層として第１の窒化チタン層以上の電気抵抗率を有する層を備える態様に比べて、ＭＩＳ構造の電気抵抗を小さくすることができる。その結果、半導体装置の消費電力および発熱を少なくすることができる。

（６）上記形態の半導体装置において、前記導電金属層は、Ａｌを主成分とする層とすることができる。

（７）上記形態の半導体装置において、前記導電金属層は、前記第１の窒化チタン層に対して、前記絶縁体層とは逆の側に設けられている態様とすることができる。そして、前記半導体装置は、さらに、前記導電金属層に対して前記第１の窒化チタン層とは逆の側に、第２の窒化チタン層を備えることができる。前記第２の窒化チタン層において、窒素のチタンに対する組成比が０．８８〜０．９８とすることができる。このような態様とすれば、第２の窒化チタン層において窒素のチタンに対する組成比が上記範囲にない態様に比べて、窒化チタン層の厚みの変動に応じたフラットバンド電圧の変化を小さくすることができる。このため、ＴｉＮ層を備える半導体装置の製造において、容易かつ安定的に半導体装置を製造することができる。

（８）上記形態の半導体装置において、さらに、前記導電金属層と、前記第１の窒化チタン層との間と；前記導電金属層と、前記第２の窒化チタン層との間と；の少なくとも一方に、チタン層を備えることができる。このような態様とすれば、チタン層の両側に配される導電金属層と窒化チタン層との密着性を、チタン層により高めることができる。

（９）上記形態の半導体装置において、前記ＭＩＳ構造がゲート電極の少なくとも一部を構成する、絶縁ゲート型電界効果トランジスタとすることができる。このような態様とすることにより、しきい値電圧の製造誤差が少ない絶縁ゲート型電界効果トランジスタを構成することができる。

（１０）上記形態の半導体装置において、トレンチ構造を備え；前記ＭＩＳ構造は、前記トレンチ構造の壁部において形成されている態様とすることができる。このような態様とすれば、トレンチ構造を備える絶縁ゲート型電界効果トランジスタの製造において、容易かつ安定的に、望ましいフラットバンド電圧を有する絶縁ゲート型電界効果トランジスタを製造することができる。

（１１）上記形態の半導体装置において、前記半導体層として、ｐ層とｎ層とが交互に積層された３層の構造を備え；前記トレンチ構造は、前記３層をまたぐように構成されている、縦型トランジスタである態様とすることができる。このような態様とすれば、縦型トランジスタの製造において、容易かつ安定的に、望ましいフラットバンド電圧を有する縦型トランジスタを製造することができる。

（１２）上記形態の半導体装置において、前記半導体層は、ＧａＮを主成分とする層である態様とすることができる。

（１３）本発明の一形態によれば、上記形態の半導体装置を製造する方法が提供される。
この方法は、スパッタターゲットとしてのＴｉと、反応ガスとしてのＮ₂と、スパッタガスとしてのＡｒと、を使用して、反応性スパッタ法により前記第１の窒化チタン層を形成する工程を備える。前記第１の窒化チタン層を形成する工程において、ＡｒとＮ₂の総流量に対するＮ₂の流量が、２０〜４０％である。このような態様とすれば、半導体装置の製造において、窒化チタン層の厚みの変動に応じたフラットバンド電圧の変化を小さくすることができる。このため、ＴｉＮ層を備える半導体装置の製造において、容易かつ安定的に半導体装置を製造することができる。

上述した本発明の各形態の有する複数の構成要素はすべてが必須のものではなく、上述の課題の一部又は全部を解決するため、あるいは、本明細書に記載された効果の一部又は全部を達成するために、適宜、前記複数の構成要素の一部の構成要素について、その変更、削除、新たな他の構成要素との差し替え、限定内容の一部削除を行うことが可能である。また、上述の課題の一部又は全部を解決するため、あるいは、本明細書に記載された効果の一部又は全部を達成するために、上述した本発明の一形態に含まれる技術的特徴の一部又は全部を上述した本発明の他の形態に含まれる技術的特徴の一部又は全部と組み合わせて、本発明の独立した一形態とすることも可能である。

本発明は、上記方法、装置以外の種々の形態で実現することも可能である。例えば、窒化チタン層の製造方法や、半導体装置の製造装置の制御方法および制御装置、その制御方法を実現するコンピュータプログラム、そのコンピュータプログラムを記録した一時的でない記録媒体等の形態で実現することができる。

本発明の一形態によれば、窒化チタン層の厚みの変動に応じたフラットバンド電圧の変化を小さくすることができる。このため、ＴｉＮ層を備える半導体装置の製造において、容易かつ安定的に半導体装置を製造することができる。

本発明の第１実施形態としてのＭＯＳキャパシタ１の製造方法を示すフローチャート。 製造条件Ａの下で製造したＭＯＳキャパシタの正規化容量を示すグラフ。 製造条件Ｂの下で製造したＭＯＳキャパシタの正規化容量を示すグラフ。 製造条件Ｃの下で製造したＭＯＳキャパシタの正規化容量を示すグラフ。 条件Ａ〜Ｃで製造された各ＭＯＳキャパシタについて、第１のＴｉＮ層の膜厚が１０ｎｍの態様のフラットバンド電圧に対する、膜厚が１００ｎｍの態様のフラットバンド電圧のシフト量を示す図。 各ＭＯＳキャパシタについての、第１のＴｉＮ層の膜厚が１０ｎｍのＭＯＳキャパシタのフラットバンド電圧に対する、他の膜厚のＭＯＳキャパシタのフラットバンド電圧のシフト量を示すグラフ。 適用例１のトレンチ型の半導体装置２の断面の構造を示す模式図。 適用例２のトレンチ型の半導体装置３の断面の構造を示す模式図。

Ａ．実施形態：
図１は、本発明の第１実施形態としてのＭＯＳキャパシタ１の製造方法を示すフローチャートである。フローチャートの各ステップの右側には、各ステップで生成された中間品の構造を示す。なお、技術の理解を容易にするため、図１は、中間品の構造の各層の厚みの正確な寸法を反映していない。

図１のステップＳ１０では、半導体層１０としての半導体を準備する。ステップＳ２０では、半導体層１０の上に絶縁膜としてのＳｉＯ₂層２０を形成する。より具体的には、原子層堆積（Atomic Layer Deposition：ＡＬＤ）により、ＳｉＯ₂を堆積させる。

ステップＳ３０では、ＳｉＯ₂層２０の上に、第１のＴｉＮ層３０を形成する。より具体的には、スパッタターゲットとしてのＴｉと、反応ガスとしてのＮ₂と、スパッタガスとしてのＡｒと、を使用して、反応性スパッタ法により第１のＴｉＮ層３０を形成する。なお、第１のＴｉＮ層３０は、ＭＯＳ（金属−酸化物−半導体）キャパシタ１の金属層６０の一部を形成する。

ステップＳ４０では、第１のＴｉＮ層３０の上に、スパッタリングによりＡｌを主成分とするＡｌ層４０を形成する。なお、Ａｌ層４０は、ＭＯＳキャパシタ１の金属層６０の一部を形成する。

ステップＳ５０では、Ａｌ層４０の上に、第２のＴｉＮ層５０を形成する。より具体的には、スパッタターゲットとしてのＴｉと、反応ガスとしてのＮ₂と、スパッタガスとしてのＡｒと、を使用して、反応性スパッタ法により第２のＴｉＮ層５０を形成する。なお、ステップＳ５０の処理は、ステップＳ３０の処理と同じ処理とすることもでき、異なる処理とすることもできる。第２のＴｉＮ層５０は、ＭＯＳキャパシタ１の金属層６０の一部を形成する。

以上の処理で、ＭＯＳキャパシタ１が生成される。

上記の処理において、ステップＳ３０の製造条件を変更して、複数種類のＭＯＳキャパシタを製造した。そして、各製造条件下で製造されたＭＯＳキャパシタにおけるＴｉＮ層３０の組成比を調べた。さらに、各ＭＯＳキャパシタの容量およびフラットバンド電圧のシフト量ΔＶｆｂを測定した。

表１に、図１のステップＳ３０における３つの処理条件を示す。なお、表１中、「窒素流量比」は、全ガス中のＮ₂の質量流量の割合を表す。「Ｔｉ：Ｎ」は、ＴｉとＮの原子組成の比を表す。ＴｉとＮの原子組成は、ラザフォード後方散乱分光法（Rutherford Backscattering Spectrometry：ＲＢＳ）によって、測定した。ＲＢＳによる測定の精度±０．０５をカッコを付して表１内に示す。

表１の下段から分かるように、条件Ｃのもとで製造されたＭＯＳキャパシタは、第１のＴｉＮ層３０において、Ｔｉに対してＮが過剰である。条件Ａのもとで製造されたＭＯＳキャパシタは、第１のＴｉＮ層３０において、Ｔｉに対してＮが大きく不足している。条件Ｂのもとで製造されたＭＯＳキャパシタは、本発明の実施形態のＭＯＳキャパシタである。

製造条件Ａ，Ｂ，Ｃの下で、第１のＴｉＮ層３０（図１参照）の膜厚が１０ｎｍのもの、２５ｎｍのもの、５０ｎｍのもの、１００ｎｍのもの、の４種類のＭＯＳキャパシタを３個づつ製造した。そして、ＭＯＳキャパシタについて、高周波ＣＶ測定を行い、さまざまなＢｉａｓ電圧における正規化容量を測定した。なお、ここで、「正規化容量」は、絶縁膜２０（図１参照）単独の容量を１としたときのＭＯＳキャパシタ１の容量の比である。

図２は、製造条件Ａの下で製造したＭＯＳキャパシタの正規化容量を示すグラフである。白い丸が、第１のＴｉＮ層３０の膜厚が１０ｎｍのＭＯＳキャパシタの測定結果を示す。白い上向きの三角が、第１のＴｉＮ層３０の膜厚が２５ｎｍのＭＯＳキャパシタの測定結果を示す。白い四角が、膜厚が５０ｎｍのＭＯＳキャパシタの測定結果を示す。白い下向きの三角が、膜厚が１００ｎｍのＭＯＳキャパシタの測定結果を示す。なお、各グラフに示した点（測定値）は、３個づつあるサンプルの各測定値の平均値である。

図３は、製造条件Ｂの下で製造したＭＯＳキャパシタの正規化容量を示すグラフである。図４は、製造条件Ｃの下で製造したＭＯＳキャパシタの正規化容量を示すグラフである。各グラフの印は、図２のグラフと同様に、第１のＴｉＮ層３０の膜厚を示す。各グラフに示した測定値は、３個づつあるサンプルの各測定値の平均値である。

図２から分かるように、第１のＴｉＮ層３０において、Ｔｉに対してＮが大きく不足している場合には（条件Ａ）、第１のＴｉＮ層３０の膜厚が増大するにつれて、Ｂｉａｓ電圧［−１Ｖ〜１Ｖ］の区間において、ＭＯＳキャパシタの容量は小さくなる。一方、図４から分かるように、第１のＴｉＮ層３０において、Ｔｉに対してＮが過剰である場合には（条件Ｃ）、第１のＴｉＮ層３０の膜厚が増大するにつれて、Ｂｉａｓ電圧［−１Ｖ〜２Ｖ］の区間において、ＭＯＳキャパシタの容量は大きくなる。

これに対して、図３から分かるように、第１のＴｉＮ層３０において、Ｔｉに対してＮが０．９３である場合には（条件Ｂ）、第１のＴｉＮ層３０の膜厚が変化しても、ＭＯＳキャパシタの容量はほとんど変化しない。すなわち、条件Ｂのもとで製造された本実施形態のＭＯＳキャパシタの容量は、第１のＴｉＮ層３０の膜厚が変化してもほとんど変化しない。

図２〜図４に示した測定結果に基づいて、各ＭＯＳキャパシタについて、第１のＴｉＮ層３０の膜厚が１０ｎｍのＭＯＳキャパシタのフラットバンド電圧に対する、他の膜厚のＭＯＳキャパシタのフラットバンド電圧のシフト量を得た。結果を表２に示す。

図５は、条件Ａ〜Ｃで製造された各ＭＯＳキャパシタについて、第１のＴｉＮ層３０の膜厚が１０ｎｍのＭＯＳキャパシタのフラットバンド電圧に対する、第１のＴｉＮ層３０の膜厚が１００ｎｍのＭＯＳキャパシタのフラットバンド電圧のシフト量を示す図である（表２の右端の列参照）。図５の横軸は、Ｔｉに対するＮの原子組成の比である。Ｎの原子組成の比が０．３８の位置（図５の左側）にある測定値が、条件Ａで製造された各ＭＯＳキャパシタのフラットバンド電圧のシフト量である。Ｎの原子組成の比が０．９３の位置（図５の中央）にある測定値が、条件Ｂで製造された各ＭＯＳキャパシタのフラットバンド電圧のシフト量である。Ｎの原子組成の比が１．１０５の位置（図５の右側）にある測定値が、条件Ｃで製造された各ＭＯＳキャパシタのフラットバンド電圧のシフト量である。なお、測定値を表す白い丸に対して、ＲＢＳによる組成比の測定の精度±０．０５を水平方向の線分で示している。

図５から分かるように、第１のＴｉＮ層３０において、Ｔｉに対してＮが大きく不足している場合には（条件Ａ）、第１のＴｉＮ層３０の膜厚が１０ｎｍから１００ｎｍに増大すると、フラットバンド電圧はプラス側にシフトする。また、第１のＴｉＮ層３０において、Ｔｉに対してＮが過剰である場合には（条件Ｃ）、第１のＴｉＮ層３０の膜厚が１０ｎｍから１００ｎｍに増大すると、フラットバンド電圧はマイナス側にシフトする。

これらに対して、第１のＴｉＮ層３０において、Ｔｉに対してＮが０．９３である場合には（条件Ｂ）、第１のＴｉＮ層３０の膜厚が１０ｎｍから１００ｎｍに増大しても、フラットバンド電圧はほとんどシフトしない。

図６は、各ＭＯＳキャパシタについての、第１のＴｉＮ層３０の膜厚が１０ｎｍのＭＯＳキャパシタのフラットバンド電圧に対する、他の膜厚のＭＯＳキャパシタのフラットバンド電圧のシフト量を示すグラフである。図６中、グラフＧａが条件Ａの下で製造されたＭＯＳキャパシタのフラットバンド電圧のシフト量ΔＶｆｂ（Ｖ）を表すグラフである。グラフＧａの黒い四角形が、表２中の条件Ａの測定値に対応する。グラフＧｂが条件Ｂの下で製造されたＭＯＳキャパシタ、すなわち本実施形態のＭＯＳキャパシタのフラットバンド電圧のシフト量ΔＶｆｂ（Ｖ）を表すグラフである。グラフＧｂの黒い丸が、表２中の条件Ｂの測定値に対応する。グラフＧｃが条件Ｃの下で製造されたＭＯＳキャパシタのフラットバンド電圧のシフト量ΔＶｆｂ（Ｖ）を表すグラフである。グラフＧｃの黒い三角形が、表２中の条件Ｃの測定値に対応する。ただし、条件Ｃの下で製造されたＭＯＳキャパシタのフラットバンド電圧のシフト量（Ｖ）のうち、一部は、図６のグラフに表れていない。

図６中の各グラフＧａ，Ｇｂ，Ｇｃは、各測定値から最小二乗法によって得られた一次関数の式によるグラフである。各グラフＧａ，Ｇｂ，Ｇｃの式を以下に示す。なお、ｔは、第１のＴｉＮ層３０の膜厚である。
条件Ａ（グラフＧａ）：ΔＶｆｂ＝０．００５ｔ−０．０６１８ ・・・ （１）
条件Ｂ（グラフＧｂ）：ΔＶｆｂ＝−０．０００３ｔ−０．００８６ ・・・ （２）
条件Ｃ（グラフＧｃ）：ΔＶｆｂ＝−０．０２６２ｔ＋０．２６２４ ・・・ （３）

表２の上段および図６のグラフＧａから分かるように、第１のＴｉＮ層３０において、Ｔｉに対してＮが大きく不足している場合には（条件Ａ）、第１のＴｉＮ層３０の膜厚が増大するにつれて、フラットバンド電圧はプラス側にシフトする。各測定値から最小二乗法によって得られたグラフＧａの傾きは、０．００５０である（上記式（１）参照）。

表２の下段および図６のグラフＧｃから分かるように、第１のＴｉＮ層３０において、Ｔｉに対してＮが過剰である場合には（条件Ｃ）、第１のＴｉＮ層３０の膜厚が増大するにつれて、フラットバンド電圧はマイナス側に大きくシフトする。各測定値から最小二乗法によって得られたグラフＧｃの傾きは、−０．０２６２である（上記式（３）参照）。

これらに対して、表２の中段および図６のグラフＧｂから分かるように、第１のＴｉＮ層３０において、Ｔｉに対してＮが０．９３である場合には（条件Ｂ）、第１のＴｉＮ層３０の膜厚が増大しても、フラットバンド電圧はほとんどシフトしない。各測定値から最小二乗法によって得られたグラフＧｂの傾きは、−０．０００３である（上記式（２）参照）。すなわち、条件Ｂのもとで製造された第１のＴｉＮ層３０を備える本実施形態のＭＯＳキャパシタ１は、第１のＴｉＮ層３０の膜厚が変動しても、フラットバンド電圧はほとんどシフトしないことがわかる。

各態様についての測定値から得られるグラフＧａ〜Ｇｃの式（１）〜（３）より、フラットバンド電圧のシフト量ΔＶｆｂを±０．２Ｖの範囲内とするためには、以下の条件を満たすことが好ましいことがわかる。すなわち、条件Ａの下で製造されたＭＯＳキャパシタについては、第１のＴｉＮ層３０の膜厚を５０ｎｍ以下とすることが好ましい（式（１）および図６のグラフＧａ参照）。条件Ｃの下で製造されたＭＯＳキャパシタについては、第１のＴｉＮ層３０の膜厚を１５ｎｍ以下とすることが好ましい（式（３）および図６のグラフＧｃ参照）。これに対して、条件Ｂの下で製造された本実施形態のＭＯＳキャパシタについては、第１のＴｉＮ層３０の膜厚が６３０ｎｍ以下の範囲であれば、フラットバンド電圧のシフト量ΔＶｆｂを±０．２Ｖの範囲内とすることができる（図６のグラフＧｂ参照）。

また、式（１）〜（３）より、フラットバンド電圧のシフト量ΔＶｆｂを±０．１Ｖの範囲内とするためには、以下の条件を満たすことが好ましいことがわかる。すなわち、条件Ａの下で製造されたＭＯＳキャパシタについては、第１のＴｉＮ層３０の膜厚を３０ｎｍ以下とすることが好ましい（式（１）および図６のグラフＧａ参照）。条件Ｃの下で製造されたＭＯＳキャパシタについては、第１のＴｉＮ層３０の膜厚を１３ｎｍ以下とすることが好ましい（式（３）および図６のグラフＧｃ参照）。これに対して、条件Ｂの下で製造された本実施形態のＭＯＳキャパシタについては、第１のＴｉＮ層３０の膜厚が３００ｎｍ以下の範囲であれば、フラットバンド電圧のシフト量ΔＶｆｂを±０．１Ｖの範囲内とすることができる（図６のグラフＧｂ参照）。

さらに、式（１）〜（３）より、フラットバンド電圧のシフト量ΔＶｆｂを±０．０５Ｖの範囲内とするためには、以下の条件を満たすことが好ましいことがわかる。すなわち、条件Ａの下で製造されたＭＯＳキャパシタについては、第１のＴｉＮ層３０の膜厚を２０ｎｍ以下とすることが好ましい（式（１）および図６のグラフＧａ参照）。条件Ｃの下で製造されたＭＯＳキャパシタについては、第１のＴｉＮ層３０の膜厚を８ｎｍ以下とすることが好ましい（式（３）および図６のグラフＧｃ参照）。これに対して、条件Ｂの下で製造された本実施形態のＭＯＳキャパシタについては、第１のＴｉＮ層３０の膜厚が１３０ｎｍ以下の範囲であれば、フラットバンド電圧のシフト量ΔＶｆｂを±０．０５Ｖの範囲内とすることができる（図６のグラフＧｂ参照）。

なお、条件Ａ〜Ｃのの下で製造されたいずれのＭＯＳキャパシタにおいても、第１のＴｉＮ層３０の厚みは、１０ｎｍ以上であることが好ましい。そのような寸法とすることにより、ＭＯＳキャパシタにおいて、金属層の金属の絶縁体層側への拡散を効果的に防止することができるためである。

このため、たとえば、条件Ｃの下で製造されたＭＯＳキャパシタについては、金属層の金属の絶縁体層側への拡散を効果的に防止しつつ、フラットバンド電圧のシフト量ΔＶｆｂを±０．２Ｖの範囲内とするためには、第１のＴｉＮ層３０の膜厚を１０ｎｍ以上１５ｎｍ以下に管理しなければならない。また、金属層の金属の絶縁体層側への拡散を効果的に防止しつつ、フラットバンド電圧のシフト量ΔＶｆｂが±０．１Ｖ以下となるように、第１のＴｉＮ層３０の膜厚を管理することは、現状では困難である。

一方、条件Ｂの下で製造された本実施形態のＭＯＳキャパシタについては、たとえば、第１のＴｉＮ層３０の厚みを１０ｎｍ以上６３０ｎｍ以下とすれば、金属層の金属の絶縁体層側への拡散を効果的に防止しつつ、フラットバンド電圧のシフト量ΔＶｆｂを±０．２Ｖの範囲内とすることができる。また、第１のＴｉＮ層３０の厚みを１０ｎｍ以上３００ｎｍ以下とすれば、金属層の金属の絶縁体層側への拡散を効果的に防止しつつ、フラットバンド電圧のシフト量ΔＶｆｂを±０．１Ｖの範囲内とすることができる。さらに、第１のＴｉＮ層３０の厚みを１０ｎｍ以上１３０ｎｍ以下とすれば、金属層の金属の絶縁体層側への拡散を効果的に防止しつつ、フラットバンド電圧のシフト量ΔＶｆｂを±０．０５Ｖの範囲内とすることができる。

Ｂ．適用例：
Ｂ１．適用例１：
図７は、適用例１のトレンチ型の半導体装置（ＭＩＳ型ＦＥＴ）２の断面の構造を示す模式図である。なお、技術の理解を容易にするため、図７は、各層の厚みの正確な寸法を反映していない。図７の左下に、相互に直交するＸＹＺ軸を示す。以降の説明では、ＸＹＺ軸を参照して半導体装置２の各構成の位置関係を説明することがある。なお、ｚ軸正の方向を「上方」とする。ｚ軸負の方向を「下方」とする。図８および図８を参照した説明においても同様である。

半導体装置２は、基板１００と、ｎ型半導体層（ｎＧａＮ）１１３と、ｐ型半導体層（ｐＧａＮ）１１５と、ｎ＋型半導体層（ｎ＋ＧａＮ）１１７と、絶縁体層１２０と、トレンチ２００と、トレンチに設けられたゲート電極２１０と、ソース電極２２０，２２０と、ｐ−ｂｏｄｙ電極２３０，２３０と、ドレイン電極（裏面電極）２４０と、を備える。

基板１００は、Ｘ軸方向およびＹ軸方向に広がる板状の形状を有する。ｎ型半導体層（ｎＧａＮ）１１３は、基板１００上に形成されている。ｐ型半導体層（ｐＧａＮ）１１５は、ｎ型半導体層１１３上に形成されている。ｎ＋型半導体層（ｎ＋ＧａＮ）１１７は、ｐ型半導体層１１５上に形成されている。すなわち、ｎ＋型半導体層１１７、ｐ型半導体層１１５、およびｎ型半導体層１１３は、ｚ軸正の方向に順に積層されている。本明細書においては、ｎ＋型半導体層１１７、ｐ型半導体層１１５、およびｎ型半導体層１１３を、まとめて「半導体層１１０」と呼ぶことがある。これらｎ＋型半導体層１１７、ｐ型半導体層１１５、およびｎ型半導体層１１３は、ＧａＮを主成分とする層である。

トレンチ２００は、半導体装置２の表面上においてｘ軸方向に沿って延びる溝である。トレンチ２００は、ｎ＋型半導体層１１７とｐ型半導体層１１５を貫通し、ｎ型半導体層１１３に達している。ｎ＋型半導体層１１７、ｐ型半導体層１１５、およびｎ型半導体層１１３のうちトレンチ２００の側面および底面を構成する部分の上、ならびにｎ＋型半導体層１１７の表面（＋ｚ側の面）に、絶縁体層１２０が形成されている。絶縁体層１２０は、ＳｉＯ₂で構成される。

絶縁体層１２０上には、第１のＴｉＮ層１３０が形成されている。第１のＴｉＮ層１３０上には、Ａｌを主成分とするＡｌ層１４０が形成されている。Ａｌ層１４０上には、第２のＴｉＮ層１５０が形成されている。第１のＴｉＮ層１３０および第２のＴｉＮ層１５０において、Ｔｉに対するＮの組成比は０．９３（±０．０５）である。第１のＴｉＮ層１３０、Ａｌ層１４０、および第２のＴｉＮ層１５０の積層構造は、トレンチ２００の側面および底面上に形成された絶縁体層１２０の上、ならびにｎ＋型半導体層１１７上に形成された絶縁体層１２０の一部の上に、形成されている。

第１のＴｉＮ層１３０、Ａｌ層１４０、および第２のＴｉＮ層１５０は、ゲート電極２１０を構成する。半導体層１１０（ｎ＋型半導体層１１７、ｐ型半導体層１１５、およびｎ型半導体層１１３）、絶縁体層１２０、第１のＴｉＮ層１３０、Ａｌ層１４０、ならびに第２のＴｉＮ層１５０は、上記実施形態のＭＯＳキャパシタ１に相当する（図１参照）。すなわち、半導体装置２においては、トレンチ２００の壁部（側面および底面を構成する部分）において、図１のＭＯＳキャパシタ１に相当する構造が実現されている。

半導体装置２においては、さらに、ゲート電極２１０の両側に、ソース電極２２０，２２０が形成されている。ソース電極２２０，２２０は、それぞれ絶縁体層１２０を貫通してｎ＋型半導体層１１７に接続されている。

さらに、ソース電極２２０に対してゲート電極２１０とは逆の側には、それぞれｐ−ｂｏｄｙ電極２３０，２３０が形成されている。ｐ−ｂｏｄｙ電極２３０，２３０は、それぞれ絶縁体層１２０およびｎ＋型半導体層１１７を貫通して、ｐ型半導体層１１５に接続されている。

基板１００の下面側（−ｚ側の面）、すなわちｎ型半導体層１１３が設けられている側とは逆の側には、ドレイン電極（裏面電極）２４０が設けられている。なお、図７においては示していないが、ゲート電極２１０を構成する第２のＴｉＮ層１５０上には、半導体装置２に接続される配線と接続されるための電極層が、絶縁膜を間に挟んで、さらに形成される。

このような半導体装置２は、第１のＴｉＮ層１３０の厚みを適宜の値に設定することにより、また、第２のＴｉＮ層１５０の厚みを適宜の値に設定することにより、しきい値電圧を望ましい値に設定することができる。

また、半導体装置２においては、第１のＴｉＮ層１３０および第２のＴｉＮ層１５０におけるＴｉに対するＮの組成比が０．９３±０．０５、すなわち０．８８〜０．９８の範囲内にない態様に比べて、第１のＴｉＮ層１３０および第２のＴｉＮ層１５０の厚みの設計値からのずれに起因するフラットバンド電圧のずれが小さい（図６のＧｂ参照）。このため、製造時の第１のＴｉＮ層１３０および第２のＴｉＮ層１５０の厚みの公差を大きく設定することができる。その結果、半導体装置２の製造時の歩留まりを高くすることができる。

さらに、このような半導体装置２においては、好ましいしきい値電圧が実現できる範囲内において、第１のＴｉＮ層１３０および第２のＴｉＮ層１５０の厚みを厚く設定することができる。このため、拡散防止膜としての第１のＴｉＮ層１３０および第２のＴｉＮ層１５０のバリア性を高くすることができる。

Ｂ２．適用例２：
図８は、適用例２のトレンチ型の半導体装置（ＭＩＳ型ＦＥＴ）３の断面の構造を示す模式図である。なお、技術の理解を容易にするため、図８は、各層の厚みの正確な寸法を反映していない。

半導体装置３は、基板３００と、バッファ層３０５と、ｎ型半導体層（ｎＧａＮ）３１３と、ＡｌＧａＮバリア層３１６と、絶縁体層３２０と、トレンチ４００と、トレンチに設けられたゲート電極４１０と、ソース電極４２０と、ドレイン電極４４０と、を備える。

基板３００は、Ｘ軸方向およびＹ軸方向に広がる板状の形状を有する。バッファ層３０５は、基板３００上に形成されている。ｎ型半導体層（ｎＧａＮ）３１３は、バッファ層３０５上に形成されている。ＡｌＧａＮバリア層３１６は、ｎ型半導体層３１３上に形成されている。すなわち、バッファ層３０５、ｎ型半導体層３１３、およびＡｌＧａＮバリア層３１６は、ｚ軸正の方向に順に積層されている。本明細書においては、バッファ層３０５、ｎ型半導体層３１３、およびＡｌＧａＮバリア層３１６を、まとめて「半導体層３１０」と呼ぶことがある。

トレンチ４００は、半導体装置３の表面上においてｘ軸方向に沿って延びる溝である。トレンチ４００は、ＡｌＧａＮバリア層３１６を貫通し、ｎ型半導体層３１３に達している。ＡｌＧａＮバリア層３１６およびｎ型半導体層３１３のうちトレンチ４００の側面および底面を構成する部分の上、ならびにＡｌＧａＮバリア層３１６の表面に、絶縁体層３２０が形成されている。絶縁体層３２０は、ＳｉＯ₂で構成される。

絶縁体層３２０上には、第１のＴｉＮ層３３０が形成されている。第１のＴｉＮ層３３０上には、Ａｌを主成分とするＡｌ層３４０が形成されている。Ａｌ層３４０上には、第２のＴｉＮ層３５０が形成されている。第１のＴｉＮ層３３０および第２のＴｉＮ層３５０において、Ｔｉに対するＮの組成比は０．９３（±０．０５）である。第１のＴｉＮ層３３０、Ａｌ層３４０、および第２のＴｉＮ層３５０の積層構造は、トレンチ４００の側面および底面上に形成された絶縁体層３２０の上、ならびにＡｌＧａＮバリア層３１６上に形成された絶縁体層３２０の一部の上に、形成されている。

第１のＴｉＮ層３３０、Ａｌ層３４０、および第２のＴｉＮ層３５０は、ゲート電極４１０を構成する。半導体層３１０（バッファ層３０５、ｎ型半導体層３１３、およびＡｌＧａＮバリア層３１６）、絶縁体層３２０、第１のＴｉＮ層３３０、Ａｌ層３４０、ならびに第２のＴｉＮ層３５０は、上記実施形態のＭＯＳキャパシタ１に相当する（図１参照）。すなわち、半導体装置３においては、トレンチ４００の壁部（側面および底面を構成する部分）において、図１のＭＯＳキャパシタ１に相当する構造が実現されている。

半導体装置３においては、さらに、ＡｌＧａＮバリア層３１６に対してゲート電極４１０と同じ側に、ソース電極４２０が形成されている。ソース電極４２０は、絶縁体層３２０を貫通してＡｌＧａＮバリア層３１６に接続されている。

さらに、ゲート電極２１０に対してソース電極２２０とは逆の側には、ドレイン電極４４０が形成されている。ドレイン電極４４０は、絶縁体層３２０を貫通して、ＡｌＧａＮバリア層３１６に接続されている。

なお、図８においては示していないが、ゲート電極４１０を構成する第２のＴｉＮ層３５０上には、半導体装置３に接続される配線と接続されるための電極層が、絶縁膜を間に挟んで、さらに形成される。半導体装置３において形成される二次元電子ガスを、図８においてＥＧで示す。

このような半導体装置３も、第１のＴｉＮ層３３０の厚みを適宜の値に設定することにより、また、第２のＴｉＮ層３５０の厚みを適宜の値に設定することにより、しきい値電圧を望ましい値に設定することができる。

また、半導体装置３においては、第１のＴｉＮ層３３０および第２のＴｉＮ層３５０におけるＴｉに対するＮの組成比が０．９３±０．０５、すなわち０．８８〜０．９８の範囲内にない態様に比べて、第１のＴｉＮ層３３０および第２のＴｉＮ層３５０の厚みの設計値からのずれに起因するフラットバンド電圧のずれが小さい（図６のＧｂ参照）。このため、製造時の第１のＴｉＮ層１３０および第２のＴｉＮ層３５０の厚みの公差を大きく設定することができる。その結果、半導体装置３の製造時の歩留まりを高くすることができる。

さらに、このような半導体装置３においては、好ましいしきい値電圧が実現できる範囲内において、第１のＴｉＮ層３３０および第２のＴｉＮ層３５０の厚みを厚く設定することができる。このため、拡散防止膜としての第１のＴｉＮ層３３０および第２のＴｉＮ層
３５０のバリア性を高くすることができる。

Ｃ．変形例：
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。

Ｃ１．変形例１：
上記実施形態および適用例においては、第１のＴｉＮ層および第２のＴｉＮ層のいずれも、Ｔｉに対するＮの組成比が０．９３±０．０５、すなわち０．８８〜０．９８の範囲内となるように構成されている。しかし、第１のＴｉＮ層および第２のＴｉＮ層のいずれか一方のみについて、Ｔｉに対するＮの組成比が０．９３±０．０５となるように構成しても、そのように構成したＴｉＮ層の厚みの変化に応じたフラットバンド電圧の変化量を低減する効果は、奏され得る。

Ｃ２．変形例２：
上記実施形態においては、ＴｉＮ層の形成において、全ガス中のＮ₂の質量流量の割合を３０％として、半導体装置を製造した（表１のＢ欄参照）。しかし、全ガス中のＮ₂の質量流量の割合は、他の値とすることもできる。ただし、ＴｉＮ層の形成において、全ガス中のＮ₂の質量流量の割合は、２０〜４０％とすることが好ましく、２５〜３５％とすることがより好ましく、２８〜３２％とすることがさらに好ましい。

Ｃ３．変形例３：
上記実施形態においては、ＴｉＮ層の厚み：１０〜１００ｎｍについて効果を検証した。しかし、ＴｉＮ層の厚みの変化に対するフラットバンド電圧の変化は、ほぼ線形であるため（図６参照）、ＴｉＮ層の厚みが１０ｎｍ未満の範囲、および１００ｎｍを超える範囲についても、ＴｉＮ層の組成を本実施形態に沿って調整することにより、同様に、効果が奏されるものと考えられる。

ただし、第１の窒化チタン層の厚みが１０ｎｍ以上であることにより、ＭＩＳ構造を備える半導体装置において、金属層の金属の絶縁体層側への拡散を効果的に防止することができる。また、第１の窒化チタン層の厚みが１３０ｎｍ以下であることにより、第１の窒化チタン層の厚みが１３０ｎｍを超える態様に比べて、ＭＩＳ構造を備える半導体装置において、ＭＩＳ構造の電気抵抗を小さくすることができる。

なお、上記構成を電極に適用する場合には、電極の抵抗値を低減する観点から、第１の窒化チタン層の厚みは、１００ｎｍ以下であることが好ましく、５０ｎｍ以下であることがより好ましく、２５ｎｍ以下であることがさらに好ましい。

Ｃ４．変形例４：
また、上記実施形態においては、絶縁体層としてＳｉＯ₂層が採用されている。しかし、ＭＩＳ（金属−絶縁体−半導体）構造の一部を構成する絶縁体層の材料としては、Ｓｉ₃Ｎ₄，ＨｆＯ₂，ＺｒＯ₂，Ｌａ₂Ｏ₃３，Ａｌ₂Ｏ₃など他の高誘電率絶縁体を採用することもできる。

前述のように、厚みに応じてＴｉＮ層の仕事関数が変化する理由としては、ＴｉＮ層の厚み方向に沿ってＴｉＮの組成が変化しているため、また、ＴｉＮ層に接している絶縁体層にＴｉＮ層中のＴｉおよびＮが拡散する量が、ＴｉＮ層の厚みが増大するほど増大するため、などの理由が推測されている。

一方、絶縁体層のほとんどの態様において、絶縁体層はアモルファスを構成する。このため、絶縁体層に接して形成されたＴｉＮ層の性質、すなわちＴｉＮ層の仕事関数の変化の仕方が、アモルファスを構成する絶縁体層によって影響されることはないと推測できる。

また、ＴｉＮ層から絶縁体層に拡散するＴｉおよびＮは、ＴｉＮ層中の余剰なＴｉおよびＮである。このため、ＴｉＮ層から絶縁体層に拡散するＴｉとＮの量の傾向は、拡散先の層、すなわち絶縁体層の材料によって左右されるものではないと推測できる。

よって、上述のように、本発明において、ＭＩＳ（金属−絶縁体−半導体）構造の一部を構成する絶縁体層の材料としては、ＳｉＯ₂以外の様々な高誘電率絶縁体を採用することができる。

Ｃ５．変形例５：
上記実施形態では、ＴｉＮ層よりも電気抵抗率が小さい金属による導電金属層としてのＡｌ層を採用している。しかし、ＴｉＮ層よりも電気抵抗率が小さい金属による導電金属層は、他の構成を採用することもできる。たとえば、ＴｉＮ層よりも電気抵抗率が小さい金属による導電金属層として、Ａｌ−ＣｕやＡｌ−Ｓｉなどのアルミニウム合金や、Ｃｕ，Ａｇ，Ａｕ等による構成を採用することもできる。ただし、ＴｉＮ層よりも電気抵抗率が小さい金属による導電金属層としては、Ａｌを主成分とする構成とすることが好ましい。なお、本明細書において、「Ｘを主成分とする」とは、全組成中におけるＸの割合が９０アトミック％以上であることを意味する。Ａｌを主成分とする層は、より具体的には、Ａｌ、Ａｌ−Ｃｕ、およびＡｌ−Ｓｉからなる群から選択された１以上の要素による層とすることができる。

Ｃ６．変形例６：
上記実施形態においては、半導体層は、ＧａＮを主成分とする層である。しかし、半導体層は、他の構成とすることもできる。たとえば、半導体層は、Ｓｉ，ＳｉＣ，ＺｎＯ，ＧａＡｓのいずれかを主成分とする層として構成することもできる。

Ｃ７．変形例７：
上記実施形態および適用例においては、第１のＴｉＮ層および第２のＴｉＮ層と、それらよりも電気抵抗率が小さい金属による導電金属層としてのＡｌ層は、直接接合している。しかし、導電金属層とＴｉＮ層との間には、Ｔｉなど他の素材で構成される他の層が存在していてもよい。他の層は、たとえば、導電金属層と第１の窒化チタン層との間と、導電金属層と第２の窒化チタン層との間と、のいずれか一方に設けることもでき、両方に設けることもできる。たとえば、ＴｉＮ層と他の層の間にＴｉ層を設けることにより、ＴｉＮ層と他の層の密着性を高めることができる。ただし、ＭＩＳ構造の一部を構成する絶縁体層とＴｉＮ層とは、直接、接していることが好ましい。

Ｃ８．変形例８：
本発明を適用する半導体装置として、上記実施形態において、ＭＯＳキャパシタ１の例を説明し（図１参照）、適用例において、トレンチ型の半導体装置２，３の例を説明した（図７および図８参照）。しかし、本発明はこれらの例に限らず、ＭＩＳ構造を備える様々な半導体装置に適用することができる。

１…ＭＯＳキャパシタ
２…半導体装置
３…半導体装置
１０…半導体層
２０…ＳｉＯ₂層
３０…第１のＴｉＮ層
４０…Ａｌ層
５０…第２のＴｉＮ層
６０…金属層
１００…基板
１１３…ｎ型半導体層（ｎＧａＮ）
１１５…ｐ型半導体層（ｐＧａＮ）
１１７…ｎ＋型半導体層（ｎ＋ＧａＮ）
１２０…絶縁体層
２００…トレンチ
２１０…ゲート電極
２２０…ソース電極
２３０…ｐ−ｂｏｄｙ電極
２４０…ドレイン電極（裏面電極）
３００…基板
３０５…バッファ層
３１３…ｎ型半導体層（ｎＧａＮ）
３１６…ＡｌＧａＮバリア層
３２０…絶縁体層
４００…トレンチ
４１０…ゲート電極
４２０…ソース電極
４４０…ドレイン電極
Ｇａ…条件Ａの下で製造されたＭＯＳキャパシタのフラットバンド電圧のシフト量ΔＶｆｂ（Ｖ）
Ｇｂ…条件Ｂの下で製造されたＭＯＳキャパシタのフラットバンド電圧のシフト量ΔＶｆｂ（Ｖ）
Ｇｃ…が条件Ｃの下で製造されたＭＯＳキャパシタのフラットバンド電圧のシフト量ΔＶｆｂ（Ｖ）

Claims (7)

1. トレンチ構造の壁部において形成されゲート電極の少なくとも一部を構成するＭＩＳ構造を備える絶縁ゲート型電界効果トランジスタであって、
   前記ＭＩＳ構造の一部を構成する絶縁体層と、
   前記絶縁体層に接する層として設けられる第１の窒化チタン層と、
   前記絶縁体層に対して前記第１の窒化チタン層とは逆の側に設けられ、前記ＭＩＳ構造の一部を構成する半導体層と、
   前記ＭＩＳ構造の一部を構成する金属層の少なくとも一部として、前記第１の窒化チタン層に対して前記絶縁体層とは逆の側に設けられ、前記第１の窒化チタン層よりも電気抵抗率が小さい金属による導電金属層と、
   前記導電金属層に対して前記第１の窒化チタン層とは逆の側に設けられる、第２の窒化チタン層と、を備え、さらに、
   前記導電金属層と前記第１の窒化チタン層との間と、前記導電金属層と前記第２の窒化チタン層との間と、の少なくとも一方に、チタン層を備え、
   前記第１の窒化チタン層において、窒素のチタンに対する組成比が０．８８〜０．９８であり、
   前記第２の窒化チタン層において、窒素のチタンに対する組成比が０．８８〜０．９８である、絶縁ゲート型電界効果トランジスタ。
2. 請求項１記載の絶縁ゲート型電界効果トランジスタであって、
   前記第１の窒化チタン層の厚みは、１０〜１３０ｎｍである、絶縁ゲート型電界効果トランジスタ。
3. 請求項２記載の絶縁ゲート型電界効果トランジスタであって、
   フラットバンド電圧のシフト量が±０．０５Ｖである、絶縁ゲート型電界効果トランジスタ。
4. 請求項１から３のいずれか１項に記載の絶縁ゲート型電界効果トランジスタであって、
   前記半導体層として、ｐ層とｎ層とが交互に積層された３層の構造を備え、
   前記トレンチ構造は、前記３層をまたぐように構成されている、縦型トランジスタである絶縁ゲート型電界効果トランジスタ。
5. 請求項１から４のいずれか１項に記載の絶縁ゲート型電界効果トランジスタであって、
   前記半導体層は、ＧａＮを主成分とする層である、絶縁ゲート型電界効果トランジスタ。
6. 請求項１から５のいずれか１項に記載の絶縁ゲート型電界効果トランジスタを製造する方法であって、
   スパッタターゲットとしてのＴｉと、反応ガスとしてのＮ₂と、スパッタガスとしてのＡｒと、を使用して、反応性スパッタ法により前記第１の窒化チタン層を形成する工程を備え、
   前記第１の窒化チタン層を形成する工程において、ＡｒとＮ₂の総流量に対するＮ₂の流量が、２０〜４０％である、方法。
7. 請求項６記載の絶縁ゲート型電界効果トランジスタを製造する方法であって、さらに、
   前記絶縁体層としてのＳｉＯ ₂ 層を原子層堆積により形成する工程を備える、方法。

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