JP7007548B2 - 化合物半導体装置及びその製造方法 - Google Patents

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Description

本発明は、化合物半導体装置及びその製造方法に関するものである。
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのためＧａＮは、高電圧動作且つ高出力を得る電源用の半導体デバイスの材料として極めて有望である。
窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えばＧａＮ系のＨＥＭＴでは、ＧａＮを電子走行層として、ＡｌＧａＮ（ＩｎＡｌＧａＮ）を電子供給層として用いたＧａＮ－ＨＥＭＴが注目されている。
特開２００７－２００９７５号公報 特開２００５－３０２８６１号公報
ＨＥＭＴでは、電子走行層と電子供給層とにおける分極電荷量のバランスの関係から、両者の界面近傍に高濃度の二次元電子ガス（２ＤＥＧ）が発生する。この２ＤＥＧの電子移動度は、トランジスタの性能を左右し、高いほど電流駆動力の優れたトランジスタの実現が可能となる。２ＤＥＧの電子移動度を向上させるため、電子供給層と電子走行層との間に、いわゆるスペーサ層を設けることが行われる。電子親和力が小さく、２ＤＥＧに対してバリアとなるスペーサ層が電子供給層との間に存在することで、２ＤＥＧの波動関数が電子供給層内部へ染み出すことが抑制される。これにより、アクセス抵抗（チャネル抵抗）が低減し、電子移動度が向上する。
ところが、スペーサ層を挿入することにより、例えばオーミック接合において電子輸送の障壁となり、コンタクト抵抗が増大するという問題がある。
本発明は、アクセス抵抗の低減とコンタクト抵抗の低減との双方を可能とする信頼性の高い化合物半導体装置及びその製造方法を実現することを目的とする。
一つの態様では、化合物半導体装置は、電子走行層と、前記電子走行層上のスペーサ層と、前記スペーサ層上のドナー型不純物を含有する電子供給層と、前記電子供給層の上方のソース電極及びドレイン電極と、前記電子供給層の上方の前記ソース電極と前記ドレイン電極との間のゲート電極とを備えており、前記電子供給層は、前記ソース電極の下方及び前記ドレイン電極の下方に位置整合し、下層部分であり、前記スペーサ層との界面を含む部分でドナー型不純物を含有する一対の第１層と、前記第１層を覆う上層部分である第２層とからなり、前記第１層及び前記第２層のうち、前記第１層のみ前記ドナー型不純物を含有する。
一つの態様では、化合物半導体装置の製造方法は、電子走行層を形成し、前記電子走行層上にスペーサ層を形成し、前記スペーサ層上にドナー型不純物を含有する電子供給層を形成し、前記電子供給層の上方のソース電極及びドレイン電極を形成し、前記電子供給層の上方の前記ソース電極と前記ドレイン電極との間のゲート電極を形成し、前記電子供給層は、前記ソース電極の下方及び前記ドレイン電極の下方に位置整合し、下層部分であり、前記スペーサ層との界面を含む部分でドナー型不純物を含有する一対の第１層と、前記第１層を覆う上層部分である第２層とからなり、前記第１層及び前記第２層のうち、前記第１層のみ前記ドナー型不純物を含有する。
一つの側面では、アクセス抵抗の低減とコンタクト抵抗の低減との双方を可能とする信頼性の高い化合物半導体装置が実現する。
第１の実施形態によるＧａＮ－ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図１に引き続き、第１の実施形態によるＧａＮ－ＨＥＭＴの製造方法を工程順に示す概略断面図である。 比較例１のＧａＮ－ＨＥＭＴにおけるバンド構造を示す特性図である。 比較例２，３におけるバンド構造を示す特性図である。 第１の実施形態によるＧａＮ－ＨＥＭＴにおけるバンド構造を示す特性図である。 第１の実施形態によるＧａＮ－ＨＥＭＴにおけるコンタクト抵抗について、比較例のＧａＮ－ＨＥＭＴにおけるコンタクト抵抗と共に示す特性図である。 第２の実施形態によるＧａＮ－ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 第３の実施形態によるＧａＮ－ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 第４の実施形態によるＧａＮ－ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 第５の実施形態によるＧａＮ－ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 第６の実施形態によるＧａＮ－ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 第７の実施形態による電源装置の概略構成を示す結線図である。 第８の実施形態による高周波増幅器の概略構成を示す結線図である。
（第１の実施形態）
本実施形態では、窒化物半導体装置としてＧａＮ－ＨＥＭＴを開示する。図１～図２は、本実施形態によるＧａＮ－ＨＥＭＴの製造方法を工程順に示す概略断面図である。
先ず、図１（ａ）に示すように、成長用基板として例えばＳｉ基板１上に、化合物半導体積層構造２を形成する。成長用基板としては、Ｓｉ基板の代わりに、ＳｉＣ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の半絶縁性、導電性を問わない。
化合物半導体積層構造２は、バッファ層２ａ、電子走行層２ｂ、スペーサ（中間）層２ｃ、及び電子供給層２ｄを有して構成される。
ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、電子走行層２ｂの電子供給層２ｄ（正確にはスペーサ層２ｃ）との界面近傍に２次元電子ガス（２ＤＥＧ）が発生する。この２ＤＥＧは、電子走行層２ｂの化合物半導体（ここではＧａＮ）と電子供給層２ｄの化合物半導体（例えばＡｌＧａＮ）との格子定数の相違に基づいて生成される。
本実施形態では、電子走行層２ｂがｉ（インテンショナリ・アンドープ）－ＧａＮ、スペーサ層２ｃがＡｌＧａＮ又はＩｎＡｌＧａＮ、電子供給層２ｄがＡｌＧａＮ又はＩｎＡｌＧａＮで形成される。電子走行層２ｂ、スペーサ層２ｃ、電子供給層２ｄの電子親和力は、電子走行層２ｂ＞電子供給層２ｄ＞スペーサ層２ｃとなる。この関係により、スペーサ層２ｃの電子の閉じ込め効果が確保され、電子移動度が向上する。具体的に当該関係を確保するには、スペーサ層２ｃがＡｌaＧａ1-aＮ、電子供給層２ｄがＡｌbＧａ1-bＮである場合、ａ＞ｂ、且つ、０．１≦ａ≦１である。スペーサ層２ｃがＡｌaＧａ1-aＮ、電子供給層２ｄがＩｎbＡｌcＧａ1-b-cＮである場合、ａ＞ｃ、且つ、ｂ≧０である。スペーサ層２ｃがＩｎaＡｌbＧａ1-a-bＮ、電子供給層２ｄがＩｎcＡｌdＧａ1-c-dＮである場合、ａ≦ｃ，ｂ≦ｄである。
電子供給層２ｄは、スペーサ層２ｃとの界面で第１濃度（最大値）となり、表面で第１濃度よりも低い第２濃度（最小値）となり、厚み方向の任意の２箇所において表面側の箇所の濃度が界面側の箇所の濃度以下であるドナー型（ｎ型）不純物の濃度分布を有する。ｎ型不純物としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、及び酸素（Ｏ）のうちから選択された１種又は複数種が用いられる。本実施形態では、電子供給層２ｄは、例えばＳｉがドープされた下方の第１層２ｄ１と、上方のノンドープの第２層２ｄ２とが積層されてなり、第１層２ｄ１のみ上記の濃度分布のｎ型不純物を含有している。
詳細には、第１層２ｄ１では、図１（ａ）の右図に示すように、スペーサ層２ｃとの界面でＳｉ濃度が最大値となり、当該界面から離れるほど（第２層２ｄ２との界面に近づくほど）徐々にＳｉ濃度が低下する。スペーサ層２ｃ内にもＳｉがドープされていても良い。このようなＳｉ濃度分布を有する電子供給層２ｄを形成することにより、スペーサ層２ｃを設けたことによるアクセス抵抗の低減と、スペーサ層２ｃとの界面に高濃度のｎ型不純物を有することによるコンタクト抵抗の低減との双方が可能となる。更に、上記のＳｉ濃度分布により、ｎ型不純物であるＳｉの総量を可及的に少量に抑えて過剰なＳｉドープが抑止され、電子供給層２ｄの結晶性を損なうことなくコンタクト抵抗を低減させることができる。
化合物半導体積層構造２を形成するには、Ｓｉ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
先ず、Ｓｉ基板１上に不図示の初期層としてＡｌＮを１６０ｎｍ程度の厚みに成長する。次に、ＡｌＧａＮを成長してバッファ層２ａを形成する。バッファ層２ａは、ＡｌxＧａ1-xＮでＡｌ組成を０．２＜ｘ＜０．８の範囲内で変化された多層構造とされ、総膜厚が５００ｎｍ程度とされる。次に、ｉ－ＧａＮを１μｍ程度の厚みに成長して電子走行層２ｂを形成する。次に、例えばＡｌＧａＮを５ｎｍ程度の厚みに成長してスペーサ層２ｃを形成する。
次に、例えばＡｌＧａＮを２０ｎｍ程度の厚みに成長して電子供給層２ｄを形成する。電子供給層２ｄは、例えばＡｌ0.2Ｇａ0.8Ｎであり、Ｓｉがドープされた下方の第１層２ｄ１と、上方のノンドープの第２層２ｄ２との積層構造に形成される。第１層２ｄ１は５ｎｍ程度の厚みに、第２層２ｄ２は１５ｎｍ程度の厚みにそれぞれ形成される。第１層２ｄ１は、スペーサ層２ｃとの界面でＳｉ濃度が最大値となり、第２層２ｄ２との界面に近づくほど徐々にＳｉ濃度が低下する。Ｓｉ濃度の最大値は、１×１０18／ｃｍ3～５×１０20／ｃｍ3の範囲内の値、更に好ましくは、５×１０18／ｃｍ3～５×１０19／ｃｍ3の範囲内の値である。Ｓｉ濃度の最大値が１×１０18／ｃｍ3を下回ると、コンタクト抵抗の十分な低減を図ることができない。５×１０20／ｃｍ3を上回ると、電子供給層２ｄの結晶性の低下（結晶欠陥の発生）が無視できなくなる。
ＡｌＮの成長条件としては、原料ガスとしてトリメチルアルミニウム（ＴＭＡ）ガス及びアンモニア（ＮＨ3）ガスの混合ガスを用いる。ＧａＮの成長条件としては、原料ガスとしてトリメチルガリウム（ＴＭＧ）ガス及びＮＨ3ガスの混合ガスを用いる。ＡｌＧａＮの成長条件としては、原料ガスとしてＴＭＡガス、ＴＭＧガス、及びＮＨ3ガスの混合ガスを用いる。ＩｎＡｌＧａＮを用いる場合には、その成長条件として、原料ガスとしてトリメチルインジウム（ＴＭＩ）ガス、ＴＭＡガス、ＴＭＧガス、及びＮＨ3ガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ｉｎ源であるＴＭＩガス、Ａｌ源であるＴＭＡガス、Ｇａ源であるＴＭＧガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ～１０ＬＭ程度とする。また、成長圧力は５０Torr～３００Torr程度、成長温度は１０００℃～１２００℃程度とする。
電子供給層２ｄの第１層２ｄ１を成長する際には、例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＡｌＧａＮにＳｉをドーピングする。第１層２ｄ１を形成する際には、ＳｉＨ4ガスの流量を、最大値から徐々に減少させて０となるように調節する。
続いて、図１（ｂ）に示すように、素子分離構造３を形成する。
詳細には、化合物半導体積層構造２の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造２及びＳｉ基板１の表層部分に素子分離構造３が形成される。素子分離構造３により、化合物半導体積層構造２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。
続いて、図１（ｃ）に示すように、ソース電極４及びドレイン電極５を形成する。
詳細には、先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、電極形成部位を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌを、例えば蒸着法により、電極形成部位を露出させる開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃～１０００℃程度の温度、例えば６００℃程度で熱処理し、残存したＴａ／Ａｌを電子供給層２ｄとオーミックコンタクトさせる。Ｔａ／Ａｌの電子供給層２ｄとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電子供給層２ｄ上にソース電極４及びドレイン電極５が形成される。
続いて、図２に示すように、ゲート電極６を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。レジストを化合物半導体積層構造２上に塗布し、フォトリソグラフィーにより加工して、電子供給層２ｄの電極形成部位を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、電極形成部位を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、電子供給層２ｄ上にゲート電極６が形成される。
しかる後、例えば層間絶縁膜の形成、ソース電極４、ドレイン電極５、ゲート電極６と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるＧａＮ－ＨＥＭＴが形成される。
以下、本実施形態によるＧａＮ－ＨＥＭＴの奏する作用効果について、比較例との比較に基づいて説明する。
比較例１のＧａＮ－ＨＥＭＴは、スペーサ層を有しておらず、コンタクト抵抗の低減を目的として局所的に高濃度の不純物を電子供給層の内部にドープ（δドーピング）したδドープ層を有している。図３は、比較例１のＧａＮ－ＨＥＭＴにおけるバンド構造を示す特性図である。
δドープ層が存在することにより、電子供給層の内部のバンドプロファイルは大きく変調を受け、ソース電極（ドレイン電極）と２ＤＥＧとの間を行き来する電子に対する障壁の厚みが大きく減少する。これにより、ソース電極（ドレイン電極）と２ＤＥＧとの間のトンネル確率が指数関数的に増加することになり、結果としてオーミック接触抵抗が低減する。
しかしながら、２ＤＥＧの電子移動度の向上を目的としたスペーサ層を有するＧａＮ－ＨＥＭＴでは、δドーピングを行ってもコンタクト抵抗低減が得られ難いという問題がある。比較例２のＧａＮ－ＨＥＭＴは、スペーサ層を有し、δドープ層を有していない。比較例３のＧａＮ－ＨＥＭＴは、スペーサ層及びδドープ層を有している。図４は比較例２，３におけるバンド構造を示す特性図であり、（ａ）が比較例２を、（ｂ）が比較例３に対応している。図４において、実線が比較例２のバンド構造を、破線が比較例３のバンド構造を表している。
図４（ａ）に示すように、比較例２では、電子親和力の小さなスペーサ層の分極電荷密度は高く、電子供給層とスペーサ層との界面においては、負の分極が存在することになる。電子供給層の内部に高濃度のδドーピングを行うと、δドープ層の正電荷と、電子供給層とスペーサ層との界面の負の分極電荷との間において電気力線が終端することになる。そのため、比較例３では、図４（ｂ）に示すように、δドープ層から２ＤＥＧに向かって、矢印Ａのように右肩上がりのバンドプロファイルとなる。これは、電子を２ＤＥＧ側から表面方向に向かって押し返す方向の電界が存在していることに対応する。また、電子供給層及びスペーサ層の全体を見ても、バンドプロファイルが十分に下がらず、結果的に界面のトンネルバリアが十分に低下していない。このように、スペーサ層を有するＧａＮ－ＨＥＭＴにおいては、電子供給層とスペーサ層との界面における負の分極電荷がδドープによるコンタクト抵抗低減を阻害することになる。
図５は、本実施形態によるＧａＮ－ＨＥＭＴにおけるバンド構造を示す特性図である。図５において、実線が比較例２のバンド構造を、破線が本実施形態のバンド構造を表している。
本実施形態によるＧａＮ－ＨＥＭＴでは、電子供給層がＳｉドープされた第１層とノンドープの第２層との積層構造に形成される。第１層は、スペーサ層との界面でＳｉ濃度が最大値となり、第２層との界面に近づくほど徐々にＳｉ濃度が低下する。電子供給層とスペーサ層との界面のポテンシャル上昇が抑制され、且つ、電子供給層の内部の電界の向きが電子を電子供給層の表面から電子走行層へ引き込む向きに一様となる。この場合、第１層のＳｉによりスペーサ層の表面側における負の分極電荷を相殺される。そのため、バンドプロファイルの上昇が効果的に抑制され、結果としてスペーサ層を有するＧａＮ－ＨＥＭＴにおけるコンタクト抵抗の低減が実現される。
図６は、本実施形態によるＧａＮ－ＨＥＭＴにおけるコンタクト抵抗について、比較例のＧａＮ－ＨＥＭＴにおけるコンタクト抵抗と共に示す特性図である。図６において、コンタクト抵抗の計算は、トンネル電流に基づく電流輸送のシミュレーションの結果に基づいて行った。電子供給層はＡｌ0.2Ｇａ0.8Ｎとし、膜厚は２０ｎｍとした。スペーサ層はＡｌＮとし、膜厚は１ｎｍとした。比較例２のＧａＮ－ＨＥＭＴは、スペーサ層を有し、δドープ層を有しないものである。比較例３のＧａＮ－ＨＥＭＴは、スペーサ層及びδドープ層を有するものである。
比較例２のＧａＮ－ＨＥＭＴでは、コンタクト抵抗は０．７Ωｍｍ程度であった。スペーサ層もδドープ層も有しない場合、コンタクト抵抗は０．４Ωｍｍ程度であることから、電子供給層とスペーサ層との界面における負の分極電荷が電子供給層の内部のポテンシャルを増加させていることが判る。その結果として、電子供給層上に形成したオーミック電極（ソース電極、ドレイン電極）と２ＤＥＧとの間における電子輸送が阻害されているものと理解される。
比較例３のＧａＮ－ＨＥＭＴでは、電子供給層の表面から５ｎｍの位置にＳｉのδドープ層を有している。この構造について計算を行った。δドープ層の膜厚を１ｎｍ、Ｓｉ濃度を１×１０19／ｃｍ3とした。正の固定電荷を形成するδドープ層の存在により、表面近傍のバリア層厚が減少するため、コンタクト抵抗は０．５５Ωｍｍ程度まで低減した。これは、δドープ層の存在により、電子供給層の表面近傍のバンドプロファイルが急峻になることでコンタクト抵抗の低減が図られたことによる。しかしながら、スペーサ層の表面の負電荷がδドープ層の正電荷と電気力線を終端することで、表面近傍とは反対方向の電界成分が電子供給層の内部に発生する。そのため、オーミック電極側から２ＤＥＧへ向かう電子輸送が阻害されることとなり、コンタクト抵抗の低減効果は得られたものの、十分に低いコンタクト抵抗の実現には至らなかったと理解される。
本実施形態によるＧａＮ－ＨＥＭＴとして、スペーサ層と接する領域にＳｉドープの第１層を形成した構造におけるコンタクト抵抗を算出した。第１層の厚みを５ｎｍ、Ｓｉ濃度の最大値を２×１０18／ｃｍ3とした。本実施形態の構造により、コンタクト抵抗は更に低下し、０．３Ωｍｍ程度の良好なオーミック接合特性が得られた。これは、スペーサ層の表面における負の分極電荷を、第１層の固定電荷が相殺した効果である。即ち本実施形態の構造は、電子供給層とスペーサ層との界面の電位が低下しており、δドープ層を設けた構造とは異なり、電子供給層の内部に逆方向の電界成分が発生しない構造である。
以上説明したように、本実施形態によれば、アクセス抵抗の低減とコンタクト抵抗の低減との双方を可能とする信頼性の高いＧａＮ－ＨＥＭＴが実現する。
（第２の実施形態）
本実施形態では、第１の実施形態と同様にＧａＮ－ＨＥＭＴを開示するが、電子供給層の構造が異なる点で第１の実施形態と相違する。図７は、本実施形態によるＧａＮ－ＨＥＭＴの製造方法の主要工程を示す概略断面図である。第１の実施形態のＧａＮ－ＨＥＭＴの構成部材等と同様のものについては、同符号を付して詳しい説明を省略する。
先ず、図７（ａ）に示すように、例えばＳｉ基板１上に、化合物半導体積層構造２１を形成する。
化合物半導体積層構造２１は、バッファ層２ａ、電子走行層２ｂ、スペーサ層２ｃ、及び電子供給層１１を有して構成される。
本実施形態では、電子走行層２ｂがｉ－ＧａＮ、スペーサ層２ｃがＡｌＧａＮ又はＩｎＡｌＧａＮ、電子供給層１１がＡｌＧａＮ又はＩｎＡｌＧａＮで形成される。電子走行層２ｂ、スペーサ層２ｃ、電子供給層１１の電子親和力は、電子走行層２ｂ＞電子供給層１１＞スペーサ層２ｃとなる。この関係により、スペーサ層２ｃの電子の閉じ込め効果が確保され、電子移動度が向上する。具体的に当該関係を確保するには、スペーサ層２ｃがＡｌaＧａ1-aＮ、電子供給層１１がＡｌbＧａ1-bＮである場合、ａ＞ｂ、且つ、０．１≦ａ≦１である。スペーサ層２ｃがＡｌaＧａ1-aＮ、電子供給層１１がＩｎbＡｌcＧａ1-b-cＮである場合、ａ＞ｃ、且つ、ｂ≧０である。
電子供給層１１は、スペーサ層２ｃとの界面で第１濃度（最大値）となり、表面で第１濃度よりも低い第２濃度（最小値）となり、厚み方向の任意の２箇所において表面側の箇所の濃度が界面側の箇所の濃度以下であるｎ型不純物の濃度分布を有する。ｎ型不純物としては、Ｓｉ，Ｇｅ，Ｏのうちから選択された１種又は複数種が用いられる。本実施形態では、電子供給層１１は、例えばＳｉがドープされた下方の第１層１１ａと、上方のノンドープの第２層１１ｂとが積層されてなり、第１層１１ａのみ上記の濃度分布のｎ型不純物を含有している。
詳細には、第１層１１ａでは、図７（ａ）の右図に示すように、全体的に均一の濃度にＳｉがドープされている。スペーサ層２ｃ内にもＳｉがドープされていても良い。このようなＳｉ濃度分布を有する電子供給層１１を形成することにより、スペーサ層２ｃを設けたことによるアクセス抵抗の低減と、スペーサ層２ｃとの界面に高濃度のｎ型不純物を有することによるコンタクト抵抗の低減との双方が可能となる。
化合物半導体積層構造２１を形成するには、Ｓｉ基板１上に、例えばＭＯＶＰＥ法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、ＭＢＥ法等を用いても良い。
先ず、Ｓｉ基板１上に不図示の初期層としてＡｌＮを１６０ｎｍ程度の厚みに成長する。次に、ＡｌＧａＮを成長してバッファ層２ａを形成する。バッファ層２ａは、ＡｌxＧａ1-xＮでＡｌ組成を０．２＜ｘ＜０．８の範囲内で変化された多層構造とされ、総膜厚が５００ｎｍ程度とされる。次に、ｉ－ＧａＮを１μｍ程度の厚みに成長して電子走行層２ｂを形成する。次に、例えばＡｌＧａＮを５ｎｍ程度の厚みに成長してスペーサ層２ｃを形成する。
次に、例えばＡｌＧａＮを２０ｎｍ程度の厚みに成長して電子供給層１１を形成する。電子供給層１１は、例えばＡｌ0.2Ｇａ0.8Ｎであり、Ｓｉがドープされた下方の第１層１１ａと、上方のノンドープの第２層１１ｂとの積層構造に形成される。第１層１１ａは５ｎｍ程度の厚みに、第２層１１ｂは１５ｎｍ程度の厚みにそれぞれ形成される。第１層１１ａは、全体的に均一の濃度にＳｉがドープされている。Ｓｉ濃度は、１×１０18／ｃｍ3～５×１０20／ｃｍ3の範囲内の値、更に好ましくは、５×１０18／ｃｍ3～５×１０19／ｃｍ3の範囲内の値である。Ｓｉ濃度が１×１０18／ｃｍ3を下回ると、コンタクト抵抗の十分な低減を図ることができない。５×１０20／ｃｍ3を上回ると、電子供給層１１の結晶性の低下（結晶欠陥の発生）が無視できなくなる。
電子供給層１１の第１層１１ａを成長する際には、例えばＳｉを含む例えばＳｉＨ4ガスを所定の一定流量で原料ガスに添加し、ＡｌＧａＮにＳｉをドーピングする。
続いて、第１の実施形態と同様に、図１（ｂ）～図２と同様の工程を行う。これにより、図７（ｂ）に示すように、化合物半導体積層構造２１上にソース電極４、ドレイン電極５、及びゲート電極６が形成される。
しかる後、例えば層間絶縁膜の形成、ソース電極４、ドレイン電極５、ゲート電極６と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるＧａＮ－ＨＥＭＴが形成される。
本実施形態によれば、アクセス抵抗の低減とコンタクト抵抗の低減との双方を可能とする信頼性の高いＧａＮ－ＨＥＭＴが実現する。
（第３の実施形態）
本実施形態では、第１の実施形態と同様にＧａＮ－ＨＥＭＴを開示するが、電子供給層の構造が異なる点で第１の実施形態と相違する。図８は、本実施形態によるＧａＮ－ＨＥＭＴの製造方法の主要工程を示す概略断面図である。第１の実施形態のＧａＮ－ＨＥＭＴの構成部材等と同様のものについては、同符号を付して詳しい説明を省略する。
先ず、図８（ａ）に示すように、例えばＳｉ基板１上に、化合物半導体積層構造３１を形成する。
化合物半導体積層構造３１は、バッファ層２ａ、電子走行層２ｂ、スペーサ層２ｃ、及び電子供給層１２を有して構成される。
本実施形態では、電子走行層２ｂがｉ－ＧａＮ、スペーサ層２ｃがＡｌＧａＮ又はＩｎＡｌＧａＮ、電子供給層１２がＡｌＧａＮ又はＩｎＡｌＧａＮで形成される。電子走行層２ｂ、スペーサ層２ｃ、電子供給層１２の電子親和力は、電子走行層２ｂ＞電子供給層１２＞スペーサ層２ｃとなる。この関係により、スペーサ層２ｃの電子の閉じ込め効果が確保され、電子移動度が向上する。具体的に当該関係を確保するには、スペーサ層２ｃがＡｌaＧａ1-aＮ、電子供給層１２がＡｌbＧａ1-bＮである場合、ａ＞ｂ、且つ、０．１≦ａ≦１である。スペーサ層２ｃがＡｌaＧａ1-aＮ、電子供給層１２がＩｎbＡｌcＧａ1-b-cＮである場合、ａ＞ｃ、且つ、ｂ≧０である。
電子供給層１２は、スペーサ層２ｃとの界面で第１濃度（最大値）となり、表面で第１濃度よりも低い第２濃度（最小値）となり、厚み方向の任意の２箇所において表面側の箇所の濃度が界面側の箇所の濃度以下であるｎ型不純物の濃度分布を有する。ｎ型不純物としては、Ｓｉ，Ｇｅ，Ｏのうちから選択された１種又は複数種が用いられる。
詳細には、電子供給層１２では、図８（ａ）の右図に示すように、スペーサ層２ｃとの界面でＳｉ濃度が最大値となり、当該界面から離れるほど（電子供給層１２の表面に近づくほど）徐々にＳｉ濃度が低下し、表面で略０となる。この場合、スペーサ層２ｃにもｎ型不純物であるＳｉがドープされている。スペーサ層２ｃは、電子供給層１２との界面で最大値となり、電子走行層２ｂとの界面に向かうにつれて徐々に低下するＳｉの濃度分布を有する。このようなＳｉ濃度分布を有する電子供給層１２を形成することにより、スペーサ層２ｃを設けたことによるアクセス抵抗の低減と、スペーサ層２ｃとの界面に高濃度のｎ型不純物を有することによるコンタクト抵抗の低減との双方が可能となる。更に、上記のＳｉ濃度分布により、ｎ型不純物であるＳｉの総量を可及的に少量に抑えて過剰なＳｉドープが抑止され、電子供給層２ｄの結晶性を損なうことなくコンタクト抵抗を低減させることができる。
化合物半導体積層構造３１を形成するには、Ｓｉ基板１上に、例えばＭＯＶＰＥ法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、ＭＢＥ法等を用いても良い。
先ず、Ｓｉ基板１上に不図示の初期層としてＡｌＮを１６０ｎｍ程度の厚みに成長する。次に、ＡｌＧａＮを成長してバッファ層２ａを形成する。バッファ層２ａは、ＡｌxＧａ1-xＮでＡｌ組成を０．２＜ｘ＜０．８の範囲内で変化された多層構造とされ、総膜厚が５００ｎｍ程度とされる。次に、ｉ－ＧａＮを１μｍ程度の厚みに成長して電子走行層２ｂを形成する。
次に、例えばＡｌＧａＮを５ｎｍ程度の厚みに成長してスペーサ層２ｃを形成する。スペーサ層２ｃは、電子走行層２ｂとの界面でほぼ０のＳｉ濃度で当該界面から離れるほど徐々にＳｉ濃度が増加し、電子供給層１２との界面でＳｉ濃度が最大値となる濃度分布とされる。この最大値は、電子供給層１２におけるＳｉ濃度の最大値と一致する。
次に、例えばＡｌＧａＮを２０ｎｍ程度の厚みに成長して電子供給層１２を形成する。電子供給層１２は、例えばＡｌ0.2Ｇａ0.8Ｎであり、スペーサ層２ｃとの界面でＳｉ濃度が最大値となり、電子供給層１２の表面に近づくほど徐々にＳｉ濃度が低下し、表面で略０となる濃度分布とされる。Ｓｉ濃度の最大値は、１×１０18／ｃｍ3～５×１０20／ｃｍ3の範囲内の値、更に好ましくは、５×１０18／ｃｍ3～５×１０19／ｃｍ3の範囲内の値である。Ｓｉ濃度の最大値が１×１０18／ｃｍ3を下回ると、コンタクト抵抗の十分な低減を図ることができない。５×１０20／ｃｍ3を上回ると、電子供給層１２の結晶性の低下（結晶欠陥の発生）が無視できなくなる。
電子供給層１２を成長する際には、例えばＳｉを含む例えばＳｉＨ4ガスを所定の一定流量で原料ガスに添加し、ＡｌＧａＮにＳｉをドーピングする。
続いて、第１の実施形態と同様に、図１（ｂ）～図２と同様の工程を行う。これにより、図７（ｂ）に示すように、化合物半導体積層構造３１上にソース電極４、ドレイン電極５、及びゲート電極６が形成される。
しかる後、例えば層間絶縁膜の形成、ソース電極４、ドレイン電極５、ゲート電極６と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるＧａＮ－ＨＥＭＴが形成される。
本実施形態によれば、アクセス抵抗の低減とコンタクト抵抗の低減との双方を可能とする信頼性の高いＧａＮ－ＨＥＭＴが実現する。
（第４の実施形態）
本実施形態では、第１の実施形態と同様にＧａＮ－ＨＥＭＴを開示するが、ＭＩＳ型のＧａＮ－ＨＥＭＴである点で第１の実施形態と相違する。図９は、本実施形態によるＧａＮ－ＨＥＭＴの製造方法の主要工程を示す概略断面図である。第１の実施形態のＧａＮ－ＨＥＭＴの構成部材等と同様のものについては、同符号を付して詳しい説明を省略する。
先ず、第１の実施形態と同様に、図１（ａ）～図１（ｃ）と同様の工程を行う。
続いて、図９（ａ）に示すように、ゲート絶縁膜７を形成する。
詳細には、化合物半導体積層構造２上に絶縁材料として例えばＡｌ2Ｏ3を堆積する。Ａｌ2Ｏ3は、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により膜厚２ｎｍ～２００ｎｍ程度、ここでは１０ｎｍ程度に堆積する。これにより、ゲート絶縁膜７が形成される。
なお、Ａｌ2Ｏ3の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ2Ｏ3を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
続いて、図９（ｂ）に示すように、ゲート電極６を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。レジストを化合物半導体積層構造２上に塗布し、フォトリソグラフィーにより加工して、ゲート絶縁膜７の電極形成部位を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、電極形成部位を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、ゲート絶縁膜７ｄ上にゲート電極６が形成される。
しかる後、例えば層間絶縁膜の形成、ソース電極４、ドレイン電極５、ゲート電極６と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるＧａＮ－ＨＥＭＴが形成される。
本実施形態では、ゲート電極６の直下にゲート絶縁膜７が形成されている。この構成により、ゲートリーグ電流が低減する。
本実施形態によれば、ゲートリーグ電流を低減させつつ、アクセス抵抗の低減とコンタクト抵抗の低減との双方を可能とする信頼性の高いＧａＮ－ＨＥＭＴが実現する。
（第５の実施形態）
本実施形態では、第１の実施形態と同様にＧａＮ－ＨＥＭＴを開示するが、電子供給層の構造が異なる点で第１の実施形態と相違する。図１０は、本実施形態によるＧａＮ－ＨＥＭＴの製造方法の主要工程を示す概略断面図である。第１の実施形態のＧａＮ－ＨＥＭＴの構成部材等と同様のものについては、同符号を付して詳しい説明を省略する。
先ず、図１０（ａ）に示すように、例えばＳｉ基板１上に、化合物半導体積層構造４１を形成する。
化合物半導体積層構造４１は、バッファ層２ａ、電子走行層２ｂ、スペーサ層２ｃ、及び電子供給層１３を有して構成される。
本実施形態では、電子走行層２ｂがｉ－ＧａＮ、スペーサ層２ｃがＡｌＧａＮ又はＩｎＡｌＧａＮ、電子供給層１３がＡｌＧａＮ又はＩｎＡｌＧａＮで形成される。電子走行層２ｂ、スペーサ層２ｃ、電子供給層１３の電子親和力は、電子走行層２ｂ＞電子供給層１３＞スペーサ層２ｃとなる。この関係により、スペーサ層２ｃの電子の閉じ込め効果が確保され、電子移動度が向上する。具体的に当該関係を確保するには、スペーサ層２ｃがＡｌaＧａ1-aＮ、電子供給層１３がＡｌbＧａ1-bＮである場合、ａ＞ｂ、且つ、０．１≦ａ≦１である。スペーサ層２ｃがＡｌaＧａ1-aＮ、電子供給層１３がＩｎbＡｌcＧａ1-b-cＮである場合、ａ＞ｃ、且つ、ｂ≧０である。
電子供給層１３は、ソース電極及びドレイン電極の形成予定部位に整合する位置のみに、ｎ型不純物の濃度分布を有する。当該濃度分布は、スペーサ層２ｃとの界面で第１濃度（最大値）となり、表面で当該界面よりも低い第２濃度（最小値）となり、厚み方向の任意の２箇所において表面側の箇所の濃度が界面側の箇所の濃度以下である分布である。ｎ型不純物としては、Ｓｉ，Ｇｅ，Ｏのうちから選択された１種又は複数種が用いられる。本実施形態では、電子供給層１３は、下方の第１層１３ａ及び上方のノンドープの第２層１３ｂが積層されてなる。第１層１３ａは、ソース電極及びドレイン電極の形成予定部位に整合する位置のみに例えばＳｉが上記の濃度分布にドープされて形成されている。
第１層１３ａでは、図１０（ａ）の右図に示すように、全体的に均一の濃度にＳｉがドープされている。スペーサ層２ｃ内にもＳｉがドープされていても良い。このようなＳｉ濃度分布を有する電子供給層１３を形成することにより、スペーサ層２ｃを設けたことによるアクセス抵抗の低減と、スペーサ層２ｃとの界面に高濃度のｎ型不純物を有することによるコンタクト抵抗の低減との双方が可能となる。更に、上記のＳｉ濃度分布により、ｎ型不純物であるＳｉの総量を可及的に少量に抑えて過剰なＳｉドープが抑止され、電子供給層１３の結晶性を損なうことなくコンタクト抵抗を低減させることができる。
化合物半導体積層構造４１を形成するには、Ｓｉ基板１上に、例えばＭＯＶＰＥ法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、ＭＢＥ法等を用いても良い。
先ず、Ｓｉ基板１上に不図示の初期層としてＡｌＮを１６０ｎｍ程度の厚みに成長する。次に、ＡｌＧａＮを成長してバッファ層２ａを形成する。バッファ層２ａは、ＡｌxＧａ1-xＮでＡｌ組成を０．２＜ｘ＜０．８の範囲内で変化された多層構造とされ、総膜厚が５００ｎｍ程度とされる。次に、ｉ－ＧａＮを１μｍ程度の厚みに成長して電子走行層２ｂを形成する。
次に、例えばＡｌＧａＮを５ｎｍ程度の厚みに成長してスペーサ層２ｃを形成する。次に、例えばＡｌ0.2Ｇａ0.8Ｎを２０ｎｍ程度の厚みに成長して、電子供給層の第２層１３ｂを形成する。
次に、第２層１３ｂ上にレジストを塗布し、フォトリソグラフィーにより加工して、第２層１３ｂ上のソース電極及びドレイン電極の形成予定部位のみを露出させる開口を有するレジストマスクを形成する。このレジストマスクを用いて、第２層１３ｂのソース電極及びドレイン電極の形成予定部位にｎ型不純物としてＳｉをイオン注入する。イオン注入は、第２層１３ｂの下方部分にＳｉがドープされる条件で行う。これにより、第２層１３ｂのソース電極及びドレイン電極の形成予定部位における下方に第１層１３ａが形成される。
第１層１３ａは、スペーサ層２ｃとの界面でＳｉ濃度が最大値となり、第２層１３ｂとの界面に近づくほど徐々にＳｉ濃度が低下する。Ｓｉ濃度の最大値は、１×１０18／ｃｍ3～５×１０20／ｃｍ3の範囲内の値、更に好ましくは、５×１０18／ｃｍ3～５×１０19／ｃｍ3の範囲内の値である。Ｓｉ濃度の最大値が１×１０18／ｃｍ3を下回ると、コンタクト抵抗の十分な低減を図ることができない。５×１０20／ｃｍ3を上回ると、電子供給層の結晶性の低下（結晶欠陥の発生）が無視できなくなる。
以上により、第１層１３ａ及び第２層１３ｂからなる電子供給層１３が形成される。
続いて、図１０（ｂ）に示すように、ソース電極４及びドレイン電極５を形成する。
詳細には、先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造４１上に塗布し、第１層１３ａの上方に位置整合する電極形成部位を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌを、例えば蒸着法により、電極形成部位を露出させる開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃～１０００℃程度の温度、例えば６００℃程度で熱処理し、残存したＴａ／Ａｌを電子供給層２ｄとオーミックコンタクトさせる。Ｔａ／Ａｌの電子供給層２ｄとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電子供給層１３の表面で第１層１３ａの上方に整合する位置にソース電極４及びドレイン電極５が形成される。
続いて、図１０（ｃ）に示すように、ゲート電極６を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造４１上に塗布し、電子供給層１３のｎ型不純物の非含有領域（第１層１３ａの非形成領域）における電極形成部位を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、電極形成部位を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、電子供給層１３の表面でｎ型不純物の非含有領域（第１層１３ａの非形成領域）の上方に整合する位置にゲート電極６が形成される。
しかる後、例えば層間絶縁膜の形成、ソース電極４、ドレイン電極５、ゲート電極６と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるＧａＮ－ＨＥＭＴが形成される。
本実施形態では、電子供給層１３の第１層１３ａは、ソース電極４及びドレイン電極５の下方のみに形成されており、ゲート電極６の直下には存しない。この構成により、ゲートリーグ電流が低減する。
本実施形態によれば、ゲートリーグ電流を低減させつつ、アクセス抵抗の低減とコンタクト抵抗の低減との双方を可能とする信頼性の高いＧａＮ－ＨＥＭＴが実現する。
（第６の実施形態）
本実施形態では、第１の実施形態と同様にＧａＮ－ＨＥＭＴを開示するが、電子供給層の構造が異なる点で第１の実施形態と相違する。図１１は、本実施形態によるＧａＮ－ＨＥＭＴの製造方法の主要工程を示す概略断面図である。第１の実施形態のＧａＮ－ＨＥＭＴの構成部材等と同様のものについては、同符号を付して詳しい説明を省略する。
先ず、第１の実施形態と同様に、図１（ａ）～図１（ｃ）と同様の工程を行う。
続いて、図１１（ａ）に示すように、化合物半導体積層構造２にゲート電極の電極用リセス２Ａを形成する。
詳細には、先ず、化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ゲート電極の形成予定位置（電極形成予定位置）に相当する化合物半導体積層構造２の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極形成予定位置における、電子供給層２ｄをドライエッチングして除去する。これにより、電子供給層２ｄを貫通し、スペーサ層２ｃの表面の一部を露出させる溝である電極用リセス２Ａが形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。
レジストマスクは、灰化処理等により除去される。
続いて、図１１（ｂ）に示すように、ゲート電極６を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。レジストを化合物半導体積層構造２上に塗布し、フォトリソグラフィーにより加工して、電極用リセス２Ａを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、電極用リセス２Ａを露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、電極用リセス２Ａ内を電極材料の一部で埋め込むゲート電極６が形成される。
しかる後、例えば層間絶縁膜の形成、ソース電極４、ドレイン電極５、ゲート電極６と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるＧａＮ－ＨＥＭＴが形成される。
本実施形態では、ゲート電極６が電子供給層２ｄに形成された電極用リセス２Ａ内に形成され、ゲート電極６の直下には電子供給層２ｄ（の第１層２ｄ１）は存しない。この構成により、ゲートリーグ電流が低減する。
本実施形態によれば、ゲートリーグ電流を低減させつつ、アクセス抵抗の低減とコンタクト抵抗の低減との双方を可能とする信頼性の高いＧａＮ－ＨＥＭＴが実現する。
（第７の実施形態）
本実施形態では、第１～第６の実施形態から選ばれた１種のＧａＮ－ＨＥＭＴを適用した電源装置を開示する。
図１２は、本実施形態による電源装置の概略構成を示す結線図である。
本実施形態による電源装置は、高圧の一次側回路５１及び低圧の二次側回路５２と、一次側回路５１と二次側回路５２との間に配設されるトランス５３とを備えて構成される。
一次側回路５１は、交流電源５４と、いわゆるブリッジ整流回路５５と、複数（ここでは４つ）のスイッチング素子５６ａ，５６ｂ，５６ｃ，５６ｄとを備えて構成される。また、ブリッジ整流回路５５は、スイッチング素子５６ｅを有している。
二次側回路５２は、複数（ここでは３つ）のスイッチング素子５７ａ，５７ｂ，５７ｃを備えて構成される。
本実施形態では、一次側回路５１のスイッチング素子５６ａ，５６ｂ，５６ｃ，５６ｄ，５６ｅが、第１～第６の実施形態から選ばれた１種のＧａＮ－ＨＥＭＴとされている。一方、二次側回路５２のスイッチング素子５７ａ，５７ｂ，５７ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
本実施形態では、ゲートリーグ電流を低減させつつ、アクセス抵抗の低減とコンタクト抵抗の低減との双方を可能とする高耐圧のＧａＮ－ＨＥＭＴを電源回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。
（第８の実施形態）
本実施形態では、第１～第６の実施形態から選ばれた１種のＧａＮ－ＨＥＭＴを適用した高周波増幅器を開示する。
図１３は、本実施形態による高周波増幅器の概略構成を示す結線図である。
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路６１と、ミキサー６２ａ，６２ｂと、パワーアンプ６３とを備えて構成される。
ディジタル・プレディストーション回路６１は、入力信号の非線形歪みを補償するものである。ミキサー６２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ６３は、交流信号とミキシングされた入力信号を増幅するものであり、第１～第６の実施形態から選ばれた１種のＧａＮ－ＨＥＭＴを有している。なお図１３では、例えばスイッチの切り替えにより、出力側の信号をミキサー６２ｂで交流信号とミキシングしてディジタル・プレディストーション回路６１に送出できる構成とされている。
本実施形態では、ゲートリーグ電流を低減させつつ、アクセス抵抗の低減とコンタクト抵抗の低減との双方を可能とする高耐圧のＧａＮ－ＨＥＭＴを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。
（付記１）電子走行層と、
前記電子走行層上のスペーサ層と、
前記スペーサ層上のドナー型不純物を含有する電子供給層と
を備えており、
前記電子供給層は、前記スペーサ層との界面で第１濃度、表面で前記第１濃度よりも低い第２濃度となり、厚み方向の任意の２箇所において前記表面側の箇所の濃度が前記界面側の箇所の濃度以下である前記ドナー型不純物の濃度分布を有することを特徴とする化合物半導体装置。
（付記２）前記電子供給層は、下方の第１層及び上方の第２層からなり、前記第１層のみ前記濃度分布の前記ドナー型不純物を含有することを特徴とする付記１に記載の化合物半導体装置。
（付記３）前記第１層は、前記界面から離れるほど低くなる濃度分布の前記ドナー型不純物を含有することを特徴とする付記２に記載の化合物半導体装置。
（付記４）前記第１層は、均一の濃度に前記ドナー型不純物を含有することを特徴とする付記２に記載の化合物半導体装置。
（付記５）前記電子供給層は、前記界面から前記表面に向かうほど低下する濃度分布の前記ドナー型不純物を含有することを特徴とする付記１に記載の化合物半導体装置。
（付記６）前記スペーサ層は、前記電子供給層との界面で最大値となる濃度分布の前記ドナー型不純物を含有することを特徴とする付記１～５のいずれか１項に記載の化合物半導体装置。
（付記７）前記濃度分布の前記最大値が１×１０18／ｃｍ3～５×１０20／ｃｍ3の範囲内の値であることを特徴とする付記１～６のいずれか１項に記載の化合物半導体装置。
（付記８）前記濃度分布の前記最大値が５×１０18／ｃｍ3～５×１０19／ｃｍ3の範囲内の値であることを特徴とする付記１～６のいずれか１項に記載の化合物半導体装置。
（付記９）前記ドナー型不純物は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、及び酸素（Ｏ）のうちから選択された１種又は複数種であることを特徴とする付記１～７のいずれか１項に記載の化合物半導体装置。
（付記１０）前記電子供給層の上方の電極と、
前記電子供給層と前記電極との間の絶縁膜と
を更に備えたことを特徴とする付記１～９のいずれか１項に記載の化合物半導体装置。
（付記１１）前記電子供給層の上方の電極を更に備えており、
前記電極の下方に位置整合する部位が、前記ドナー型不純物の非含有領域とされていることを特徴とする付記１～９のいずれか１項に記載の化合物半導体装置。
（付記１２）前記電子供給層を貫通する溝が形成されており、
前記溝内の電極を更に備えたことを特徴とする付記１～９のいずれか１項に記載の化合物半導体装置。
（付記１３）電子走行層を形成し、
前記電子走行層上にスペーサ層を形成し、
前記スペーサ層上にドナー型不純物を含有する電子供給層を形成し、
前記電子供給層は、前記スペーサ層との界面で第１濃度、表面で前記第１濃度よりも低い第２濃度となり、厚み方向の任意の２箇所において前記表面側の箇所の濃度が前記界面側の箇所の濃度以下である前記ドナー型不純物の濃度分布を有することを特徴とする化合物半導体装置の製造方法。
（付記１４）前記電子供給層は、下方の第１層及び上方の第２層からなり、前記第１層のみ前記濃度分布の前記ドナー型不純物を含有することを特徴とする付記１３に記載の化合物半導体装置の製造方法。
（付記１５）前記第１層は、前記界面から離れるほど低くなる濃度分布の前記ドナー型不純物を含有することを特徴とする付記１４に記載の化合物半導体装置の製造方法。
（付記１６）前記第１層は、均一の濃度に前記ドナー型不純物を含有することを特徴とする付記１４に記載の化合物半導体装置の製造方法。
（付記１７）前記電子供給層は、前記界面から前記表面に向かうほど低下する濃度分布の前記ドナー型不純物を含有することを特徴とする付記１４に記載の化合物半導体装置の製造方法。
（付記１８）前記スペーサ層は、前記電子供給層との界面で最大値となる濃度分布の前記ドナー型不純物を含有することを特徴とする付記１３～１７のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１９）前記濃度分布の前記最大値が１×１０18／ｃｍ3～５×１０20／ｃｍ3の範囲内の値であることを特徴とする付記１３～１８のいずれか１項に記載の化合物半導体装置の製造方法。
（付記２０）前記濃度分布の前記最大値が５×１０18／ｃｍ3～５×１０19／ｃｍ3の範囲内の値であることを特徴とする付記１３～１８のいずれか１項に記載の化合物半導体装置の製造方法。
（付記２１）前記ドナー型不純物は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、及び酸素（Ｏ）のうちから選択された１種又は複数種であることを特徴とする付記１３～１９のいずれか１項に記載の化合物半導体装置の製造方法。
（付記２２）前記電子供給層上に絶縁膜を形成し、
前記絶縁膜上に電極を形成することを特徴とする付記１３～２１のいずれか１項に記載の化合物半導体装置の製造方法。
（付記２３）前記電子供給層の上方に電極を形成し、
前記電極の下方に位置整合する部位が、前記ドナー型不純物の非含有領域とされていることを特徴とする付記１３～２１のいずれか１項に記載の化合物半導体装置の製造方法。
（付記２４）前記電子供給層を貫通する溝を形成し、
前記溝内に電極を形成することを特徴とする付記１３～２１のいずれか１項に記載の化合物半導体装置の製造方法。
（付記２５）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
電子走行層と、
前記電子走行層上のスペーサ層と、
前記スペーサ層上のドナー型不純物を含有する電子供給層と
を備えており、
前記電子供給層は、前記スペーサ層との界面で第１濃度、表面で前記第１濃度よりも低い第２濃度となり、厚み方向の任意の２箇所において前記表面側の箇所の濃度が前記界面側の箇所の濃度以下である前記ドナー型不純物の濃度分布を有することを特徴とする電源回路。
（付記２６）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
電子走行層と、
前記電子走行層上のスペーサ層と、
前記スペーサ層上のドナー型不純物を含有する電子供給層と
を備えており、
前記電子供給層は、前記スペーサ層との界面で第１濃度、表面で前記第１濃度よりも低い第２濃度となり、厚み方向の任意の２箇所において前記表面側の箇所の濃度が前記界面側の箇所の濃度以下である前記ドナー型不純物の濃度分布を有することを特徴とする高周波増幅器。
１ Ｓｉ基板
２，２１，３１，４１ 化合物半導体積層構造
２ａ バッファ層
２ｂ 電子走行層
２ｃ 中間層
２ｄ，１１，１２，１３ 電子供給層
２ｄ１，１１ａ，１３ａ 第１層
２ｄ２，１１ｂ，１３ｂ 第２層
２Ａ 電極用リセス
３ 素子分離構造
４ ソース電極
５ ドレイン電極
６ ゲート電極
７ ゲート絶縁膜
５１ 一次側回路
５２ 二次側回路
５３ トランス
５４ 交流電源
５５ ブリッジ整流回路
５６ａ，５６ｂ，５６ｃ，５６ｄ，５６ｅ，５７ａ，５７ｂ，５７ｃ スイッチング素子
６１ ディジタル・プレディストーション回路
６２ａ，６２ｂ ミキサー
６３ パワーアンプ

Claims (13)

  1. 電子走行層と、
    前記電子走行層上のスペーサ層と、
    前記スペーサ層上のドナー型不純物を含有する電子供給層と、
    前記電子供給層の上方のソース電極及びドレイン電極と、
    前記電子供給層の上方の前記ソース電極と前記ドレイン電極との間のゲート電極と
    を備えており、
    前記電子供給層は、前記ソース電極の下方及び前記ドレイン電極の下方に位置整合し、下層部分であり、前記スペーサ層との界面を含む部分でドナー型不純物を含有する一対の第１層と、前記第１層を覆う上層部分である第２層とからなり、
    前記第１層及び前記第２層のうち、前記第１層のみ前記ドナー型不純物を含有することを特徴とする化合物半導体装置。
  2. 前記第１層は、前記界面から離れるほど低くなる濃度分布の前記ドナー型不純物を含有することを特徴とする請求項１に記載の化合物半導体装置。
  3. 前記第１層は、均一の濃度に前記ドナー型不純物を含有することを特徴とする請求項１に記載の化合物半導体装置。
  4. 前記スペーサ層は、前記電子供給層との界面で最大値となる濃度分布の前記ドナー型不純物を含有することを特徴とする請求項１～３のいずれか１項に記載の化合物半導体装置。
  5. 前記濃度分布の前記最大値が１×１０18／ｃｍ3～５×１０20／ｃｍ3の範囲内の値であることを特徴とする請求項４に記載の化合物半導体装置。
  6. 前記濃度分布の前記最大値が５×１０18／ｃｍ3～５×１０19／ｃｍ3の範囲内の値であることを特徴とする請求項４に記載の化合物半導体装置。
  7. 前記ドナー型不純物は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、及び酸素（Ｏ）のうちから選択された１種又は複数種であることを特徴とする請求項１～６のいずれか１項に記載の化合物半導体装置。
  8. 電子走行層を形成し、
    前記電子走行層上にスペーサ層を形成し、
    前記スペーサ層上にドナー型不純物を含有する電子供給層を形成し、
    前記電子供給層の上方のソース電極及びドレイン電極を形成し、
    前記電子供給層の上方の前記ソース電極と前記ドレイン電極との間のゲート電極を形成し、
    前記電子供給層は、前記ソース電極の下方及び前記ドレイン電極の下方に位置整合し、下層部分であり、前記スペーサ層との界面を含む部分でドナー型不純物を含有する一対の第１層と、前記第１層を覆う上層部分である第２層とからなり、
    前記第１層及び前記第２層のうち、前記第１層のみ前記ドナー型不純物を含有することを特徴とする化合物半導体装置の製造方法。
  9. 前記第１層は、前記界面から離れるほど低くなる濃度分布の前記ドナー型不純物を含有することを特徴とする請求項８に記載の化合物半導体装置の製造方法。
  10. 前記第１層は、均一の濃度に前記ドナー型不純物を含有することを特徴とする請求項８に記載の化合物半導体装置の製造方法。
  11. 前記スペーサ層は、前記電子供給層との界面で最大値となる濃度分布の前記ドナー型不純物を含有することを特徴とする請求項８～１０のいずれか１項に記載の化合物半導体装置の製造方法。
  12. 前記濃度分布の前記最大値が１×１０18／ｃｍ3～５×１０20／ｃｍ3の範囲内の値であることを特徴とする請求項１１に記載の化合物半導体装置の製造方法。
  13. 前記濃度分布の前記最大値が５×１０18／ｃｍ3～５×１０19／ｃｍ3の範囲内の値であることを特徴とする請求項１１に記載の化合物半導体装置の製造方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10886266B1 (en) 2019-07-15 2021-01-05 Qualcomm Incorporated Integration of vertical GaN varactor with HEMT
US10896981B1 (en) 2019-07-15 2021-01-19 Qualcomm Incorporated Integration of vertical GaN varactor with HEMT
KR20210146805A (ko) * 2020-05-27 2021-12-06 니치아 카가쿠 고교 가부시키가이샤 발광소자 및 발광소자의 제조 방법
WO2024048266A1 (ja) * 2022-09-01 2024-03-07 ソニーグループ株式会社 半導体デバイス、半導体モジュールおよび無線通信装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009159222A (ja) 2007-12-26 2009-07-16 Sanken Electric Co Ltd スイッチ装置
WO2010074275A1 (ja) 2008-12-26 2010-07-01 日本電気株式会社 ヘテロ接合電界効果トランジスタ、ヘテロ接合電界トランジスタの製造方法、および電子装置
JP2011233612A (ja) 2010-04-26 2011-11-17 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2012124440A (ja) 2010-12-10 2012-06-28 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2012169544A (ja) 2011-02-16 2012-09-06 Fujitsu Ltd 半導体装置、電源装置、増幅器及び半導体装置の製造方法
US20150145032A1 (en) 2013-11-28 2015-05-28 Fraunhofer-Gesellschaft Zur Forderung Der Angewandten Forschung E.V. Field-effect transistor and method for the fabrication thereof
JP2015135965A (ja) 2014-01-16 2015-07-27 トライクイント・セミコンダクター・インコーポレイテッドＴｒｉＱｕｉｎｔ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，Ｉｎｃ． ドープされた窒化ガリウム高電子移動度トランジスタ
US20170125566A1 (en) 2015-10-30 2017-05-04 Fujitsu Limited Compound semiconductor device and manufacturing method thereof

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4801325B2 (ja) 2004-04-08 2011-10-26 パナソニック株式会社 Ｉｉｉ−ｖ族窒化物半導体を用いた半導体装置
JP4908856B2 (ja) 2006-01-24 2012-04-04 日本電信電話株式会社 半導体装置とその製造法
JP2012135065A (ja) * 2010-12-17 2012-07-12 Fujitsu Ltd 電源供給装置、情報処理装置
US8796738B2 (en) * 2011-09-21 2014-08-05 International Rectifier Corporation Group III-V device structure having a selectively reduced impurity concentration
JP6392498B2 (ja) * 2013-03-29 2018-09-19 富士通株式会社 化合物半導体装置及びその製造方法
JP6547581B2 (ja) * 2015-10-22 2019-07-24 三菱電機株式会社 半導体装置
US10211297B2 (en) * 2017-05-03 2019-02-19 Globalwafers Co., Ltd. Semiconductor heterostructures and methods for forming same

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009159222A (ja) 2007-12-26 2009-07-16 Sanken Electric Co Ltd スイッチ装置
WO2010074275A1 (ja) 2008-12-26 2010-07-01 日本電気株式会社 ヘテロ接合電界効果トランジスタ、ヘテロ接合電界トランジスタの製造方法、および電子装置
JP2011233612A (ja) 2010-04-26 2011-11-17 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2012124440A (ja) 2010-12-10 2012-06-28 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2012169544A (ja) 2011-02-16 2012-09-06 Fujitsu Ltd 半導体装置、電源装置、増幅器及び半導体装置の製造方法
US20150145032A1 (en) 2013-11-28 2015-05-28 Fraunhofer-Gesellschaft Zur Forderung Der Angewandten Forschung E.V. Field-effect transistor and method for the fabrication thereof
JP2015135965A (ja) 2014-01-16 2015-07-27 トライクイント・セミコンダクター・インコーポレイテッドＴｒｉＱｕｉｎｔ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，Ｉｎｃ． ドープされた窒化ガリウム高電子移動度トランジスタ
US20170125566A1 (en) 2015-10-30 2017-05-04 Fujitsu Limited Compound semiconductor device and manufacturing method thereof

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