JP2012124440A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】耐圧が高く破壊等が生じにくい、信頼性の高い半導体装置を提供する。
【解決手段】基板上に形成された第１の半導体層１２と、前記第１の半導体層上に形成された第２の半導体層１４と、所定の領域の前記第２の半導体層の一部または全部を除去することにより形成されているゲートリセス２２と、前記ゲートリセス及び第２の半導体層上に形成されている絶縁膜３１と、前記ゲートリセス上に絶縁膜を介して形成されているゲート電極３２と、前記第１の半導体層または前記第２の半導体層上に形成されているソース電極３３及びドレイン電極３４と、を有し、前記ゲートリセスの底面は、中央部分２３ａが周辺部分２３ｂに対し高い形状であることを特徴とする半導体装置。
【選択図】図２

Description

本発明は、半導体装置及び半導体装置の製造方法に関するものである。
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮまたは、これらの混晶からなる材料等は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。このうち、高出力デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field effect transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）に関する技術が開発されている（例えば、特許文献１）。このような窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。
ところで、このような用途に用いられるＨＥＭＴは、ノーマリーオフであること、絶縁耐圧が高いこと等が求められている。特に、ノーマリーオフは安全動作の観点から重要であることから、ノーマリーオフ化のための様々な方法が検討されている。ノーマリーオフ化の為の方法の一つとして、ゲート電極の直下の半導体層の一部を除去することによりゲートリセスを形成する方法がある。この方法により形成されるゲートリセス構造では、電極間の抵抗成分を増加させることなく、閾値電圧を正にすることが可能である等の利点を有している。また、電力用途に用いられるノーマリーオフの半導体デバイスでは、高いドレイン耐圧やゲート耐圧が求められるため、横型構造のＦＥＴやＨＥＭＴにおいては、ゲート絶縁膜となる絶縁膜を形成したＭＩＳ（Metal Insulator Semiconductor）構造が用いられている。このように、ＧａＮ系の半導体材料を用いたＨＥＭＴにおいては、ゲートリセス構造及びＭＩＳ構造を組み合わせた構造とすることにより、電力用途に適した半導体デバイスとすることができる。
特開２００２−３５９２５６号公報
ところで、上述したゲートリセス構造のＨＥＭＴは、図１に示されるように、ゲートリセスの底面が平坦な形状で形成される。
即ち、このゲートリセス構造のＨＥＭＴからなる半導体装置４１０は、半絶縁性のＳｉＣ等からなる基板４１１上に、ｉ−ＧａＮ電子走行層４１２、ｉ−ＡｌＧａＮスペーサ層４１３、ｎ−ＡｌＧａＮ電子供給層４１４、ｎ−ＧａＮキャップ層４１５が形成されている。これにより、ｉ−ＧａＮ電子走行層４１２とｉ−ＡｌＧａＮスペーサ層４１３との界面の近傍におけるｉ−ＧａＮ電子走行層４１２には２ＤＥＧ４１２ａが形成される。ｎ−ＧａＮキャップ層４１５及びｎ−ＡｌＧａＮ電子供給層４１４には、ゲートリセス４２２が形成されており、ゲートリセス４２２の底面、側面及びｎ−ＧａＮキャップ層４１５上には、ゲート絶縁膜となる絶縁膜４３１が形成されている。更に、ゲートリセス４２２が形成されている領域上には、絶縁膜４３１を介しゲート電極４３２が形成されており、ｎ−ＡｌＧａＮ電子供給層４１４上には、ソース電極４３３及びドレイン電極４３４が形成されている。
ゲートリセス４２２の底面は、通常のドライエッチング等により形成されており、略平坦となっている。しかしながら、ゲートリセスの底面４２３が略平坦に形成されると、２ＤＥＧ（Dimensional Electron Gas）４１２ａにおいて、破線で示される電子が殆ど存在していない領域４１２ｂが形成されてしまう。この場合、ドレイン、ソース間に高い電圧が印加されると、破線で示される領域Ａにおいてゲート電極４３２のドレイン電極４３４側の端部の絶縁膜４３１及びｉ−ＡｌＧａＮスペーサ層４１３等において電界が集中する。これにより、絶縁膜４３１及びｉ−ＡｌＧａＮスペーサ層４１３等の半導体層において絶縁破壊等が発生し、半導体装置が破損してしまい、信頼性の低下を招いてしまう。
このため、ゲート絶縁膜となる絶縁膜及び半導体層において絶縁破壊等が発生しにくく、信頼性の高い半導体装置及び半導体装置の製造方法が求められている。
本実施の形態の一観点によれば、基板上に形成された第１の半導体層と、前記第１の半導体層上に形成された第２の半導体層と、所定の領域の前記第２の半導体層の一部または全部を除去することにより形成されているゲートリセスと、前記ゲートリセス及び第２の半導体層上に形成されている絶縁膜と、前記ゲートリセス上に絶縁膜を介して形成されているゲート電極と、前記第１の半導体層または前記第２の半導体層上に形成されているソース電極及びドレイン電極と、を有し、前記ゲートリセスの底面は、中央部分が周辺部分に対し高い形状であることを特徴とする。
また、本実施の形態の他の一観点によれば、基板上に形成された第１の半導体層と、前記第１の半導体層上に形成された第２の半導体層と、前記第２の半導体層上に形成された第３の半導体層と、所定の領域の前記第３の半導体層の全部及び前記第２の半導体層の一部または全部を除去することにより形成されているゲートリセスと、前記ゲートリセス及び第３の半導体層上に形成されている絶縁膜と、前記ゲートリセス上に絶縁膜を介して形成されているゲート電極と、前記第１の半導体層または前記第２の半導体層上に形成されているソース電極及びドレイン電極と、を有し、前記ゲートリセスの底面は、中央部分が周辺部分に対し高い形状であることを特徴とする。
また、本実施の形態の他の一観点によれば、基板上に、第１の半導体層及び第２の半導体層が順次形成されている半導体層の表面に、レジストパターンを形成する工程と、前記レジストパターンの開口領域における前記第２の半導体層の一部または全部を除去し、中央部分が周辺部分に対して高い形状の底面を有するゲートリセスを形成する工程と、前記レジストパターンを除去し、前記ゲートリセス及び前記半導体層上に絶縁膜を形成する工程と、前記ゲートリセスが形成されている領域に前記絶縁膜を介しゲート電極を形成する工程と、前記半導体層上にソース電極及びドレイン電極を形成する工程と、を有することを特徴とする。
また、本実施の形態の他の一観点によれば、基板上に、第１の半導体層、第２の半導体層及び第３の半導体層が順次形成されている半導体層の表面に、レジストパターンを形成する工程と、前記レジストパターンの開口領域における前記第３の半導体層の全部前記第２の半導体層の一部または全部を除去し、中央部分が周辺部分に対して高い形状の底面を有するゲートリセスを形成する工程と、前記レジストパターンを除去し、前記ゲートリセス及び前記半導体層上に絶縁膜を形成する工程と、前記ゲートリセスが形成されている領域に前記絶縁膜を介しゲート電極を形成する工程と、前記半導体層上にソース電極及びドレイン電極を形成する工程と、を有することを特徴とする。
開示の半導体装置及び半導体装置の製造方法によれば、ゲート絶縁膜となる絶縁膜及び半導体層において絶縁破壊等されにくい難い構造の半導体装置を得ることができ、半導体装置における信頼性を高めることができる。
ＧａＮ等により形成されるＨＥＭＴの説明図 第１の実施の形態における半導体装置の構造図 第１の実施の形態における半導体装置の説明図 第１の実施の形態における他の半導体装置の構造図（１） 第１の実施の形態における他の半導体装置の構造図（２） 第１の実施の形態における半導体装置の製造方法の工程図（１） 第１の実施の形態における半導体装置の製造方法の工程図（２） 第１の実施の形態における半導体装置の製造方法の工程図（３） 第１の実施の形態における半導体装置の製造方法の工程図（４） 半導体装置における耐圧の説明図 第２の実施の形態における半導体装置の構造図 第２の実施の形態における半導体装置の製造方法の工程図（１） 第２の実施の形態における半導体装置の製造方法の工程図（２） 第２の実施の形態における半導体装置の製造方法の工程図（３） 第２の実施の形態における半導体装置の製造方法の工程図（４） 第３の実施の形態における半導体装置の構造図 第３の実施の形態における半導体装置の製造方法の工程図（１） 第３の実施の形態における半導体装置の製造方法の工程図（２） 第３の実施の形態における半導体装置の製造方法の工程図（３） 第４の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図 第４の実施の形態におけるＰＦＣ回路の回路図
発明を実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
〔第１の実施の形態〕
（半導体装置）
図２に基づき、本実施の形態における半導体装置について説明する。本実施の形態における半導体装置１０は、半絶縁性のＳｉＣ等からなる基板１１上に、エピタキシャル成長させることにより形成された電子走行層１２、スペーサ層１３、電子供給層１４、キャップ層１５からなる半導体層を有している。尚、第１の半導体層である電子走行層１２はｉ−ＧａＮにより形成されており、第４の半導体層であるスペーサ層１３はｉ−ＡｌＧａＮにより形成されている。また、第２の半導体層である電子供給層１４はｎ−ＡｌＧａＮにより形成されており、第３の半導体層であるキャップ層１５はｎ−ＧａＮにより形成されている。これにより、ｉ−ＧａＮからなる電子走行層１２とｉ−ＡｌＧａＮからなるスペーサ層１３との界面の近傍におけるｉ−ＧａＮからなる電子走行層１２には２ＤＥＧ１２ａが形成される。
ゲートリセス２２は、キャップ層１５、電子供給層１４及びスペーサ層１３の一部をエッチングすることにより形成されており、ゲートリセス２２の底面２３は、凸状の形状となるように形成されている。即ち、ゲートリセス２２の底面２３は、第４の半導体層であるスペーサ層１３において、中央部分２３ａが周辺部分２３ｂよりも高くなるように形成されている。このように、ゲートリセス２２の底面２３を凸状に形成する方法については後述する。また、ゲートリセス２２の底面２３、側面及びキャップ層１５上には、ゲート絶縁膜となる絶縁膜３１が形成されており、ゲートリセス２２が形成されている領域上には、絶縁膜３１を介しゲート電極３２が形成されている。更に、電子供給層１４上には、ソース電極３３及びドレイン電極３４が形成されている。尚、ソース電極３３及びドレイン電極３４は、電子走行層１２等の上に形成されているものであってもよい。
本実施の形態では、図３に示すように、ゲートリセス２２の底面２３を中央部分２３ａが周辺部分２３ｂよりも高くなるような形状で形成する。即ち、ゲートリセス２２の底面２３における中央部分２３ａに対し周辺部分２３ｂが深くなるように形成する。これにより、ゲートリセス２２の底面２３の中心部分２３ａに対応する破線で示される領域１２ｂは、ゲートリセス２２の底面２３の周辺部分２３ｂに対応する破線で示される領域１２ｃよりも２ＤＥＧ１２ａの電子の密度よりも高くすることができる。
このような構造とすることにより、ゲート電極３２のドレイン電極３３側の端部における電界集中が緩和され、絶縁破壊等を防ぐことができる。即ち、ゲート電極３２の直下における中央部分となる領域１２ｂに２次元電子ガスの電子を増やすことができ、ゲート電極３２の直下における電界集中は緩和され、絶縁膜３１及び半導体層における破壊を防ぐことができ、信頼性を向上させることができる。
尚、本実施の形態では、上記構造の他、図４に示すように、ゲートリセス２２の底面２３は、中央部分２３ａにおいて、第４の半導体層であるスペーサ層１３が露出し、周辺部分２３ｂにおいて、第１の半導体層である電子走行層１２が露出するように形成してもよい。このような構造でも、ゲートリセス２２の底面２３の中心部分２３ａに対応する領域１２ｂは、ゲートリセス２２の底面２３の周辺部分２３ｂに対応する領域１２ｃよりも２ＤＥＧ１２ａの電子の密度よりも高くすることができる。
また、図５に示すように、ゲートリセス２２の底面２３が第２の半導体層である電子供給層１４に位置するように形成し、ゲートリセス２２の底面２３の中央部分２３ａが、周辺部分２３ｂよりも高くなるように形成してもよい。このような構造でも、ゲートリセス２２の底面２３の中心部分２３ａに対応する領域１２ｂは、ゲートリセス２２の底面２３の周辺部分２３ｂに対応する領域１２ｃよりも２ＤＥＧ１２ａの電子の密度よりも高くすることができる。
尚、第２の半導体層である電子供給層１４は、上述したｎ−ＡｌＧａＮの他、ｉ−ＩｎＡｌＮ、ｎ―ＩｎＡｌＮ等により形成してもよい。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図６〜図９に基づき説明する。
最初に、図６（ａ）に示すように、半絶縁性のＳｉＣ等からなる基板１１上に、ＭＯＶＰＥによるエピタキシャル成長により、電子走行層１２、スペーサ層１３、電子供給層１４、キャップ層１５を順次形成することにより半導体層を形成する。基板１１は、ＳｉＣ以外にもＳｉ、サファイア、ＧａＮ等を用いることができる。第１の半導体層である電子走行層１２は厚さが約３μｍとなるｉ−ＧａＮにより形成されている。第４の半導体層であるスペーサ層１３は厚さが数ｎｍとなるｉ−Ａｌ１５Ｇａ８５Ｎにより形成されている。第２の半導体層である電子供給層１４は厚さが約３０ｎｍとなるｎ−Ａｌ３０Ｇａ７０Ｎにより形成されており、不純物元素としてＳｉが、５×１０１８ｃｍ−３ドープされている。第３の半導体層であるキャップ層１５は厚さが約１０ｎｍとなるｎ−ＧａＮにより形成されており、不純物元素としてＳｉが、５×１０１８ｃｍ−３ドープされている。これにより、電子走行層１２とスペーサ層１３との界面の近傍における電子走行層１２には２ＤＥＧ１２ａが形成される。尚、図４に示す構造の半導体装置等においては、第４の半導体層であるスペーサ層１３におけるＡｌの組成比は、第２の半導体層である電子供給層１４におけるＡｌ組成比よりも低い値であることが好ましい。塩素成分を含むガスを用いたＲＩＥ等のドライエッチングでは、Ａｌの組成比が低い方がエッチングレートは速いため、ゲートリセス２２の底面２３を凸状の形状となるように形成しやすいからである。この後、図示はしないが素子分離領域を形成する。具体的には、素子分離領域を形成するためのフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域が形成される領域に開口部を有するレジストパターンを形成する。更に、この後、塩素成分を含むガスを用いたドライエッチングを行い、ドライエッチングされた領域に絶縁膜を形成することにより、または、所定の元素のイオン注入を行なうことにより素子分離領域を形成する。
次に、図６（ｂ）に示すように、レジストパターン４１を形成する。具体的には、キャップ層１５の表面にフォトレジストを塗布し露光装置による露光、現像を行なうことによりソース電極３３及びドレイン電極３４が形成される領域に開口部を有するレジストパターン４１を形成する。
次に、図６（ｃ）に示すように、レジストパターン４１が形成されていない領域におけるキャップ層１５及び電子供給層１４の一部をＲＩＥ等のドライエッチングにより除去し開口領域４２及び４３を形成する。このＲＩＥ等のドライエッチングは、塩素成分を含むガスをエッチングガスとしてチャンバー内に導入することにより行なう。
次に、図７（ａ）に示すように、真空蒸着により厚さが約２０ｎｍのＴａ膜、厚さが約２００ｎｍのＡｌ膜を順次成膜することにより金属膜４４を形成する。
次に、図７（ｂ）に示すように、有機溶剤等を用いてリフトオフを行なうことにより、レジストパターン４１上に形成された金属膜４４をレジストパターン４１とともに除去する。これにより、レジストパターン４１の形成されていない領域、即ち、開口領域４２及び４３に成膜されている金属膜４４によりソース電極３３及びドレイン電極３４が形成される。この後、４００℃〜１０００℃の温度、例えば、５５０℃で熱処理を行なうことにより、ソース電極３３及びドレイン電極３４をオーミックコンタクトさせる。
次に、図７（ｃ）に示すように、ソース電極３３、ドレイン電極３４及びキャップ層１５の表面に、レジストパターン４５を形成する。レジストパターン４５は、キャップ層１５等の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより形成する。このようにして後述するゲートリセス２２が形成される領域に開口部を有するレジストパターン４５を形成する。
次に、図８（ａ）に示すように、ＲＩＥ等のドライエッチングを行なうことにより、レジストパターン４５が形成されていない領域におけるキャップ層１５、電子供給層１４及びスペーサ層１３の一部または全部を除去し、ゲートリセス２２を形成する。このＲＩＥ等のドライエッチングに用いられるエッチングガスは、塩素系ガス（塩素成分を含むガス）を用いて行なう。本実施の形態では、エッチングチャンバー内に、エッチングガスとしてＣｌ２を３０ｓｃｃｍ導入し、エッチングチャンバー内の圧力を２Ｐａとし、ＲＦ（Radio frequency）パワーを２０Ｗ印加し、ＲＩＥを行なうことによりゲートリセス２２を形成する。これにより、図２に示すように、ゲートリセス２２の底面２３を凸状の形状となるように形成することができる。即ち、底面２３における周辺部分２３ｂよりも中央部分２３ａの高さが高くなる形状となるように形成することができる。尚、このように、ゲートリセス２２の底面２３の形状を凸状に形成するためには、相対的に基板温度が低い条件、具体的には、基板冷却等をすることにより、基板温度を常温以下となる条件であって、印加されるバイアスが相対的に高い条件が好ましい。印加されるバイアスが高い条件とは、例えば、印加されるＲＦパワーが高い条件である。ＲＦパワーが高いと生じる自己バイアスも高くなるからである。
次に、図８（ｂ）に示すように、レジストパターン４５を有機溶剤等により除去する。これにより、レジストパターン４５は除去され、ゲートリセス２２が形成される。
次に、図８（ｃ）に示すように、キャップ層１５の表面及びゲートリセス２２上に絶縁膜３１を形成する。本実施の形態では、絶縁膜３１は、酸化アルミニウム（Ａｌ２Ｏ３）膜を厚さが２ｎｍ〜２００ｎｍとなるように成膜することにより形成する。具体的には、厚さが約１０ｎｍの酸化アルミニウム膜を成膜することにより絶縁膜３１を形成している。絶縁膜３１の成膜方法としては、ＣＶＤ（Chemical Vapor Deposition）、ＡＬＤ（Atomic Layer Deposition）、スパッタリング等が挙げられる。尚、絶縁膜３１は、上述した酸化アルミニウム以外にも、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｗ等の酸化物、窒化物、または、酸窒化物等により形成してもよい。
次に、図９に示すように、ゲートリセス２２が形成されている領域上に、絶縁膜３１を介しゲート電極３２を形成する。具体的には、絶縁膜３１上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着により厚さが約３０ｎｍのＮｉ膜、厚さが約４００ｎｍのＡｕ膜を順次成膜することにより金属膜を形成する。更に、この後、有機溶剤等を用いたリフトオフを行なうことにより、レジストパターン上に形成された金属膜がレジストパターンとともに除去され、レジストパターンの形成されていない領域に成膜された金属膜によりゲート電極３２が形成される。
以上により、本実施の形態における半導体装置の製造方法において、半導体装置を製造することができる。
本実施の形態における半導体装置の製造方法により作製される半導体装置は、ゲートリセス２２の底面２３が凸状に形成されているため、耐圧が高く絶縁破壊等を防ぐことができ、信頼性が高いものである。
図１０に、図１に示される半導体装置４１０と、図２に示される本実施の形態における半導体装置１０とのゲート−ドレイン間における耐圧を示す。ゲートリセス４２３の底面が平坦な図１に示される半導体装置４１０は、耐圧が３３０Ｖであるのに対し、ゲートリセス２３の底面が凸状に形成された図２に示される半導体装置１０は、耐圧が４２０Ｖである。このように、本実施の形態における半導体装置においては、ゲートリセスの底面が凸状に形成することにより、耐圧を向上させることができる。
また、ゲートリセスの底面を凸状に形成する別の方法として、ゲートリセスの底面を平ら状にドライエッチングした後、レジストを有機溶剤等により除去する。その後、リセス底面の両端部分が露出するようにレジストパターンを形成し、その後、ドライエッチングすることでリセスの底面を凸状に形成することも可能である。さらに別の方法として、ゲートリセス形成用のレジストパターンを、リセス内に凸状にパターン形成し、その後ドライエッチングした後、レジストを有機溶剤等により除去する。これにより、リセスの底面を凸状に形成することも可能である。
〔第２の実施の形態〕
次に、第２の実施の形態について説明する。
（半導体装置）
図１１に基づき、本実施の形態における半導体装置について説明する。本実施の形態における半導体装置１１０は、半絶縁性のＳｉＣ等からなる基板１１上に、エピタキシャル成長させることにより形成された電子走行層１２、電子供給層１４、キャップ層１５からなる半導体層を有している。尚、第１の半導体層である電子走行層１２はｉ−ＧａＮにより形成されており、第２の半導体層である電子供給層１４はｎ−ＡｌＧａＮにより形成されており、第３の半導体層であるキャップ層１５はｎ−ＧａＮにより形成されている。
これにより、電子走行層１２と電子供給層１４との界面の近傍における電子走行層１２には２ＤＥＧ１２ａが形成される。ゲートリセス２２は、キャップ層１５及び電子供給層１４の一部をエッチングすることにより形成されており、ゲートリセス２２の底面２３は、凸状の形状となるように形成されている。即ち、中央部分２３ａが周辺部分２３ｂよりも高くなるように形成されている。このように、ゲートリセス２２の底面２３を凸状に形成する方法については後述する。また、ゲートリセス２２の底面２３、側面及びキャップ層１５上には、ゲート絶縁膜となる絶縁膜３１が形成されており、ゲートリセス２２が形成されている領域上には、絶縁膜３１を介しゲート電極３２が形成されている。更に、電子供給層１４上には、ソース電極３３及びドレイン電極３４が形成されている。尚、ソース電極３３及びドレイン電極３４は、電子走行層１２上に形成されているものであってもよい。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置１１０の製造方法について、図１２〜図１５に基づき説明する。
最初に、図１２（ａ）に示すように、半絶縁性のＳｉＣ等からなる基板１１上に、ＭＯＶＰＥによるエピタキシャル成長により、電子走行層１２、電子供給層１４、キャップ層１５を順次形成することにより半導体層を形成する。基板１１は、ＳｉＣ以外にもＳｉ、サファイア、ＧａＮ等を用いることができる。第１の半導体層である電子走行層１２は厚さが約３μｍとなるｉ−ＧａＮにより形成されている。第２の半導体層である電子供給層１４は厚さが約３０ｎｍとなるｎ−ＡｌＧａＮにより形成されており、不純物元素としてＳｉが、５×１０１８ｃｍ−３ドープされている。第３の半導体層であるキャップ層１５は厚さが約１０ｎｍとなるｎ−ＧａＮにより形成されており、不純物元素としてＳｉが、５×１０１８ｃｍ−３ドープされている。これにより、電子走行層１２と電子供給層１４との界面の近傍における電子走行層１２には２ＤＥＧ１２ａが形成される。更に、この後、塩素成分を含むガスを用いたドライエッチングを行い、ドライエッチングされた領域に絶縁膜を形成することにより、または、所定の元素のイオン注入を行なうことにより素子分離領域を形成する。
次に、図１２（ｂ）に示すように、レジストパターン４１を形成する。具体的には、キャップ層１５の表面にフォトレジストを塗布し露光装置による露光、現像を行なうことによりソース電極３３及びドレイン電極３４が形成される領域に開口部を有するレジストパターン４１を形成する。
次に、図１２（ｃ）に示すように、レジストパターン４１が形成されていない領域におけるキャップ層１５及び電子供給層１４の一部をＲＩＥ等のドライエッチングにより除去し開口領域４２及び４３を形成する。このＲＩＥ等のドライエッチングは、塩素成分を含むガスをエッチングガスとしてチャンバー内に導入することにより行なう。
次に、図１３（ａ）に示すように、真空蒸着により厚さが約２０ｎｍのＴａ膜、厚さが約２００ｎｍのＡｌ膜を順次成膜することにより金属膜４４を形成する。
次に、図１３（ｂ）に示すように、有機溶剤等を用いてリフトオフを行なうことにより、レジストパターン４１上に形成された金属膜４４をレジストパターン４１とともに除去する。これにより、レジストパターン４１の形成されていない領域、即ち、開口領域４２及び４３に成膜されている金属膜４４によりソース電極３３及びドレイン電極３４が形成される。この後、４００℃〜１０００℃の温度、例えば、５５０℃で熱処理を行なうことにより、ソース電極３３及びドレイン電極３４をオーミックコンタクトさせる。
次に、図１３（ｃ）に示すように、ソース電極３３、ドレイン電極３４及びキャップ層１５の表面に、レジストパターン４５を形成する。レジストパターン４５は、キャップ層１５等の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより形成する。このようにして後述するゲートリセス２２が形成される領域に開口部を有するレジストパターン４５を形成する。
次に、図１４（ａ）に示すように、ＲＩＥ等のドライエッチングを行なうことにより、レジストパターン４５が形成されていない領域におけるキャップ層１５及び電子供給層１４の一部または全部を除去し、ゲートリセス２２を形成する。このＲＩＥ等のドライエッチングに用いられるエッチングガスは、塩素成分を含むガスを用いて行なう。本実施の形態では、エッチングチャンバー内に、エッチングガスとしてＣｌ２を３０ｓｃｃｍ導入して、エッチングチャンバー内の圧力を２Ｐａとし、ＲＦパワーを２０Ｗ印加し、ＲＩＥを行なうことによりゲートリセス２２を形成している。これにより、ゲートリセス２２の底面２３を凸状の形状となるように形成することができる。即ち、底面２３における周辺部分２３ｂよりも中央部分２３ａの高さが高くなる形状となるように形成することができる。尚、このように、ゲートリセス２２の底面２３の形状を凸状に形成するためには、相対的に基板温度が低い条件、具体的には、基板冷却等をすることにより、基板温度を常温以下となる条件であって、印加されるバイアスが相対的に高い条件が好ましい。印加されるバイアスが高い条件とは、例えば、印加されるＲＦパワーが高い条件である。ＲＦパワーが高いと生じる自己バイアスも高くなるからである。
次に、図１４（ｂ）に示すように、レジストパターン４５を有機溶剤等により除去する。これにより、レジストパターン４５は除去され、ゲートリセス２２が形成される。
次に、図１４（ｃ）に示すように、キャップ層１５の表面及びゲートリセス２２上に絶縁膜３１を形成する。本実施の形態では、絶縁膜３１は、酸化アルミニウム膜を厚さが２ｎｍ〜２００ｎｍとなるように成膜することにより形成する。具体的には、厚さ約１０ｎｍの酸化アルミニウム膜を成膜することにより絶縁膜３１を形成している。絶縁膜３１の成膜方法としては、ＣＶＤ、ＡＬＤ、スパッタリング等が挙げられる。
次に、図１５に示すように、ゲートリセス２２が形成されている領域上に、絶縁膜３１を介しゲート電極３２を形成する。具体的には、絶縁膜３１上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着により厚さが約３０ｎｍのＮｉ膜、厚さが約４００ｎｍのＡｕ膜を順次成膜することにより金属膜を形成する。更に、この後、有機溶剤等を用いたリフトオフを行なうことにより、レジストパターン上に形成された金属膜がレジストパターンとともに除去され、レジストパターンの形成されていない領域に成膜された金属膜によりゲート電極３２が形成される。
以上により、本実施の形態における半導体装置の製造方法において、半導体装置を製造することができる。尚、上記以外の内容については、第１の実施の形態と同様である。
〔第３の実施の形態〕
次に、第３の実施の形態について説明する。
（半導体装置）
図１６に基づき、本実施の形態における半導体装置について説明する。本実施の形態における半導体装置２１０は、半絶縁性のＳｉＣ等からなる基板１１上に、エピタキシャル成長させることにより形成された電子走行層１２、電子供給層１４からなる半導体層を有している。尚、第１の半導体層である電子走行層１２はｉ−ＧａＮにより形成されており、第２の半導体層である電子供給層１４はｎ−ＡｌＧａＮにより形成されている。
これにより、電子走行層１２と電子供給層１４との界面の近傍における電子走行層１２には２ＤＥＧ１２ａが形成される。ゲートリセス２２は、電子供給層１４の一部をエッチングすることにより形成されており、ゲートリセス２２の底面２３は、凸状の形状となるように形成されている。即ち、中央部分２３ａが周辺部分２３ｂよりも高くなるように形成されている。このように、ゲートリセス２２の底面２３を凸状に形成する方法については後述する。また、ゲートリセス２２の底面２３、側面及び電子供給層１４上には、ゲート絶縁膜となる絶縁膜３１が形成されており、ゲートリセス２２が形成されている領域上には、絶縁膜３１を介しゲート電極３２が形成されている。更に、電子供給層１４上には、ソース電極３３及びドレイン電極３４が形成されている。尚、ソース電極３３及びドレイン電極３４は、電子走行層１２上に形成されているものであってもよい。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置２１０の製造方法について、図１７〜図１９に基づき説明する。
最初に、図１７（ａ）に示すように、半絶縁性のＳｉＣ等からなる基板１１上に、ＭＯＶＰＥによるエピタキシャル成長により、電子走行層１２、電子供給層１４を順次形成することにより半導体層を形成する。基板１１は、ＳｉＣ以外にもＳｉ、サファイア、ＧａＮ等を用いることができる。第１の半導体層である電子走行層１２は厚さが約３μｍとなるｉ−ＧａＮにより形成されている。第２の半導体層である電子供給層１４は厚さが約３０ｎｍとなるｎ−ＡｌＧａＮにより形成されており、不純物元素としてＳｉが、５×１０１８ｃｍ−３ドープされている。これにより、電子走行層１２と電子供給層１４との界面の近傍における電子走行層１２には２ＤＥＧ１２ａが形成される。更に、この後、塩素成分を含むガスを用いたドライエッチングを行い、ドライエッチングされた領域に絶縁膜を形成することにより、または、所定の元素のイオン注入を行なうことにより素子分離領域を形成する。
次に、図１７（ｂ）に示すように、レジストパターン４１を形成する。具体的には、電子供給層１４の表面にフォトレジストを塗布し露光装置による露光、現像を行なうことによりソース電極３３及びドレイン電極３４が形成される領域に開口部を有するレジストパターン４１を形成する。
次に、図１７（ｃ）に示すように、必要に応じて電子供給層１４の一部をＲＩＥ等のドライエッチングにより除去した後、真空蒸着により厚さが約２０ｎｍのＴａ膜、厚さが約２００ｎｍのＡｌ膜を順次成膜することにより金属膜４４を形成する。
次に、図１８（ａ）に示すように、有機溶剤等を用いてリフトオフを行なうことにより、レジストパターン４１上に形成された金属膜４４をレジストパターン４１とともに除去する。これにより、レジストパターン４１の形成されていない領域に成膜されている金属膜４４によりソース電極３３及びドレイン電極３４が形成される。この後、４００℃〜１０００℃の温度、例えば、５５０℃で熱処理を行なうことにより、ソース電極３３及びドレイン電極３４をオーミックコンタクトさせる。
次に、図１８（ｂ）に示すように、ソース電極３３、ドレイン電極３４及び電子供給層１４の表面に、レジストパターン４５を形成する。レジストパターン４５は、電子供給層１４等の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより形成する。このようにして後述するゲートリセス２２が形成される領域に開口部を有するレジストパターン４５を形成する。
次に、図１８（ｃ）に示すように、ＲＩＥ等のドライエッチングを行なうことにより、レジストパターン４５が形成されていない領域における電子供給層１４の一部または全部を除去し、ゲートリセス２２を形成する。このＲＩＥ等のドライエッチングに用いられるエッチングガスは、塩素成分を含むガスを用いて行なう。本実施の形態では、エッチングチャンバー内に、エッチングガスとしてＣｌ２を３０ｓｃｃｍ導入して、エッチングチャンバー内の圧力を２Ｐａとし、ＲＦパワーを２０Ｗ印加し、ＲＩＥを行なうことによりゲートリセス２２を形成している。これにより、ゲートリセス２２の底面２３を凸状の形状となるように形成することができる。即ち、底面２３における周辺部分２３ｂよりも中央部分２３ａの高さが高くなる形状となるように形成することができる。尚、このように、ゲートリセス２２の底面２３の形状を凸状に形成するためには、相対的に基板温度が低い条件、具体的には、基板冷却等をすることにより、基板温度を常温以下となる条件であって、印加されるバイアスが相対的に高い条件が好ましい。印加されるバイアスが高い条件とは、例えば、印加されるＲＦパワーが高い条件である。ＲＦパワーが高いと生じる自己バイアスも高くなるからである。
次に、図１９（ａ）に示すように、レジストパターン４５を有機溶剤等により除去する。これにより、レジストパターン４５は除去され、ゲートリセス２２が形成される。
次に、図１９（ｂ）に示すように、電子供給層１４の表面及びゲートリセス２２上に絶縁膜３１を形成する。本実施の形態では、絶縁膜３１は、酸化アルミニウム膜を厚さが２ｎｍ〜２００ｎｍとなるように成膜することにより形成する。具体的には、厚さ約１０ｎｍの酸化アルミニウム膜を成膜することにより絶縁膜３１を形成している。絶縁膜３１の成膜方法としては、ＣＶＤ、ＡＬＤ、スパッタリング等が挙げられる。
次に、図１９（ｃ）に示すように、ゲートリセス２２が形成されている領域上に、絶縁膜３１を介しゲート電極３２を形成する。具体的には、絶縁膜３１上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着により厚さが約３０ｎｍのＮｉ膜、厚さが約４００ｎｍのＡｕ膜を順次成膜することにより金属膜を形成する。更に、この後、有機溶剤等を用いたリフトオフを行なうことにより、レジストパターン上に形成された金属膜がレジストパターンとともに除去され、レジストパターンの形成されていない領域に成膜されている金属膜によりゲート電極３２が形成される。
以上により、本実施の形態における半導体装置の製造方法において、半導体装置を製造することができる。尚、上記以外の内容については、第１の実施の形態と同様である。
〔第４の実施の形態〕
次に、第４の実施の形態について説明する。本実施の形態は、第１から第３の実施の形態における半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図２０に基づき説明する。尚、図２０は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１から第３の実施の形態に示されているものとは、異なっている。
最初に、第１から第３の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ３１０を形成する。この半導体チップ３１０をリードフレーム３２０上に、ハンダ等のダイアタッチ剤３２１により固定する。
次に、ゲート電極３２をゲートリード３２２にボンディングワイヤ３３２により接続し、ソース電極３３をソースリード３２３にボンディングワイヤ３３３により接続し、ドレイン電極３４をドレインリード３２４にボンディングワイヤ３３４により接続する。尚、ボンディングワイヤ３３２、３３３、３３４はＡｌ等の金属材料により形成されている。
次に、トランスファーモールド法によりモールド樹脂３４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。
次に、図２１に基づき第１から第３の実施の形態において製造された半導体装置であるＧａＮ系の半導体材料のＨＥＭＴ３５０を用いたＰＦＣ（Power Factor Correction）回路について説明する。このＰＦＣ回路は不図示の回路基板上に形成されるものであり、ＨＥＭＴ３５０の他、ダイオードブリッジ３６１、第１のコンデンサ３６２、チョークコイル３６３、ダイオード３６４、第２のコンデンサ３６５を有している。ダイオードブリッジ３６１の入力側は、入力端子３７１及び３７２を介し交流（ＡＣ）電源に接続されている。ダイオードブリッジ３６１の出力側の一方の端子は、第１のコンデンサ３６２の一方の端子、ＨＥＭＴ３５０のソース電極３３（Ｓ）、第２のコンデンサ３６５の一方の端子及び出力端子３７３に接続されている。また、ダイオードブリッジ３６１の出力側の他方の端子は、第１のコンデンサ３６２の他方の端子及びチョークコイル３６３の一方の端子に接続されている。チョークコイル３６３の他方の端子は、ＨＥＭＴ３５０のドレイン電極３４（Ｄ）、ダイオード３６４のアノード端子が接続されている。ダイオード３６４のカソード端子は、第２のコンデンサ３６５の他方の端子及び出力端子３７４に接続されている。尚、ＨＥＭＴ３５０のゲート電極３２（Ｇ）は、不図示のゲートドライバが接続されている。これにより、このＰＦＣ回路では、出力端子３７３及び３７４を介し直流（ＤＣ）電力を得ることができる。このようなＰＦＣ回路は、サーバ電源等に組み込まれて用いられるものであり、高調波成分を除去することができ、力率を高めることができる。
本実施の形態では、特性が均一で歩留まりの高い第１から第３の実施の形態における半導体装置が用いられているため、低コストで信頼性が高く安定した電力供給を行なうことができる。
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板上に形成された第１の半導体層と、
前記第１の半導体層上に形成された第２の半導体層と、
所定の領域の前記第２の半導体層の一部または全部を除去することにより形成されているゲートリセスと、
前記ゲートリセス及び第２の半導体層上に形成されている絶縁膜と、
前記ゲートリセス上に絶縁膜を介して形成されているゲート電極と、
前記第１の半導体層または前記第２の半導体層上に形成されているソース電極及びドレイン電極と、
を有し、前記ゲートリセスの底面は、中央部分が周辺部分に対し高い形状であることを特徴とする半導体装置。
（付記２）
基板上に形成された第１の半導体層と、
前記第１の半導体層上に形成された第２の半導体層と、
前記第２の半導体層上に形成された第３の半導体層と、
所定の領域の前記第３の半導体層の全部及び前記第２の半導体層の一部または全部を除去することにより形成されているゲートリセスと、
前記ゲートリセス及び第３の半導体層上に形成されている絶縁膜と、
前記ゲートリセス上に絶縁膜を介して形成されているゲート電極と、
前記第１の半導体層または前記第２の半導体層上に形成されているソース電極及びドレイン電極と、
を有し、前記ゲートリセスの底面は、中央部分が周辺部分に対し高い形状であることを特徴とする半導体装置。
（付記３）
前記第３の半導体層はｎ−ＧａＮを含むものであることを特徴とする付記１に記載の半導体装置。
（付記４）
前記ゲートリセスの底面は、前記周辺部分では前記第１の半導体層が露出していることを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記５）
前記第１の半導体層及び前記第２の半導体層は、窒化物半導体により形成されているものであることを特徴とする付記１から４のいずれかに記載の半導体装置。
（付記６）
前記第１の半導体層はｉ−ＧａＮを含むものであることを特徴とする付記１から５のいずれかに記載の半導体装置。
（付記７）
前記第２の半導体層は、ＡｌＧａＮまたはＩｎＡｌＮのいずれかを含むものであることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記８）
前記第１の半導体層と前記第２の半導体層の間には、第４の半導体層が形成されていることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
前記ゲートリセスの底面は、前記中央部分、前記周辺部分または、前記中央部分及び前記周辺部分のいずれかにおいて、前記第４の半導体層が露出しているものであることを特徴とする付記８に記載の半導体装置。
（付記１０）
前記第２の半導体層及び前記第４の半導体層は、ともにＡｌＧａＮを含むものであって、
前記第２の半導体層に対し前記第４の半導体層におけるＡｌの組成比は低いことを特徴とする付記８または９に記載の半導体装置。
（付記１１）
前記絶縁膜は、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｗの酸化物、窒化物、または、酸窒化物より選ばれる１または２以上の材料により形成されているものであることを特徴とする付記１から１０のいずれかに記載の半導体装置。
（付記１２）
前記半導体装置は、ＨＥＭＴであることを特徴とする付記１から１１のいずれかに記載の半導体装置。
（付記１３）
基板上に、第１の半導体層及び第２の半導体層が順次形成されている半導体層の表面に、レジストパターンを形成する工程と、
前記レジストパターンの開口領域における前記第２の半導体層の一部または全部を除去し、中央部分が周辺部分に対して高い形状の底面を有するゲートリセスを形成する工程と、
前記レジストパターンを除去し、前記ゲートリセス及び前記半導体層上に絶縁膜を形成する工程と、
前記ゲートリセスが形成されている領域に前記絶縁膜を介しゲート電極を形成する工程と、
前記半導体層上にソース電極及びドレイン電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１４）
基板上に、第１の半導体層、第２の半導体層及び第３の半導体層が順次形成されている半導体層の表面に、レジストパターンを形成する工程と、
前記レジストパターンの開口領域における前記第３の半導体層の全部前記第２の半導体層の一部または全部を除去し、中央部分が周辺部分に対して高い形状の底面を有するゲートリセスを形成する工程と、
前記レジストパターンを除去し、前記ゲートリセス及び前記半導体層上に絶縁膜を形成する工程と、
前記ゲートリセスが形成されている領域に前記絶縁膜を介しゲート電極を形成する工程と、
前記半導体層上にソース電極及びドレイン電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１５）
前記半導体層は、前記第１の半導体層と前記第２の半導体層の間に第４の半導体層を有するものであって、
前記ゲートリセスを形成する工程において、前記ゲートリセスの底面の一部または全部が、前記第４の半導体層となるように形成されていることを特徴とする付記１３または１４に記載の半導体装置の製造方法。
（付記１６）
前記ゲートリセスを形成する工程は、ドライエッチングにより行なわれるものであることを特徴とする付記１３から１５のいずれかに記載の半導体装置の製造方法。
（付記１７）
前記ゲートリセスを形成する工程は、前記基板を冷却した状態で、塩素成分を含むガスを用いたドライエッチングにより行なわれるものであることを特徴とする付記１６に記載の半導体装置の製造方法。
（付記１８）
前記基板は、室温以下の温度に冷却されていることを特徴とする付記１７に記載の半導体装置の製造方法。
（付記１９）
前記塩素成分を含むガスは、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４のうちから選ばれる１また２以上のガスであることを特徴とする付記１７または１８に記載の半導体装置の製造方法。
（付記２０）
前記半導体層は、エピタキシャル成長により形成されているものであることを特徴とする付記１３から１９のいずれかに記載の半導体装置の製造方法。
１１ 基板
１２ 電子走行層（第１の半導体層）
１２ａ ２ＤＥＧ
１２ｂ ゲートリセスの底面の中央部分に対応する領域
１２ｃ ゲートリセスの底面の周辺部分に対応する領域
１３ スペーサ層（第４の半導体層）
１４ 電子供給層（第２の半導体層）
１５ キャップ層（第３の半導体層）
２１ レジストパターン
２２ ゲートリセス
２３ ゲートリセスの底面
２３ａ ゲートリセスの底面の中央部分
２３ｂ ゲートリセスの底面の周辺部分
３１ 絶縁膜
３２ ゲート電極
３３ ソース電極
３４ ドレイン電極

Claims (10)

  1. 基板上に形成された第１の半導体層と、
    前記第１の半導体層上に形成された第２の半導体層と、
    所定の領域の前記第２の半導体層の一部または全部を除去することにより形成されているゲートリセスと、
    前記ゲートリセス及び第２の半導体層上に形成されている絶縁膜と、
    前記ゲートリセス上に絶縁膜を介して形成されているゲート電極と、
    前記第１の半導体層または前記第２の半導体層上に形成されているソース電極及びドレイン電極と、
    を有し、前記ゲートリセスの底面は、中央部分が周辺部分に対し高い形状であることを特徴とする半導体装置。
  2. 基板上に形成された第１の半導体層と、
    前記第１の半導体層上に形成された第２の半導体層と、
    前記第２の半導体層上に形成された第３の半導体層と、
    所定の領域の前記第３の半導体層の全部及び前記第２の半導体層の一部または全部を除去することにより形成されているゲートリセスと、
    前記ゲートリセス及び第３の半導体層上に形成されている絶縁膜と、
    前記ゲートリセス上に絶縁膜を介して形成されているゲート電極と、
    前記第１の半導体層または前記第２の半導体層上に形成されているソース電極及びドレイン電極と、
    を有し、前記ゲートリセスの底面は、中央部分が周辺部分に対し高い形状であることを特徴とする半導体装置。
  3. 前記ゲートリセスの底面は、前記周辺部分では前記第１の半導体層が露出していることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１の半導体層と前記第２の半導体層の間には、第４の半導体層が形成されていることを特徴とする請求項１から３のいずれかに記載の半導体装置。
  5. 前記第２の半導体層及び前記第４の半導体層は、ともにＡｌＧａＮを含むものであって、
    前記第２の半導体層に対し前記第４の半導体層におけるＡｌの組成比は低いことを特徴とする請求項４に記載の半導体装置。
  6. 基板上に、第１の半導体層及び第２の半導体層が順次形成されている半導体層の表面に、レジストパターンを形成する工程と、
    前記レジストパターンの開口領域における前記第２の半導体層の一部または全部を除去し、中央部分が周辺部分に対して高い形状の底面を有するゲートリセスを形成する工程と、
    前記レジストパターンを除去し、前記ゲートリセス及び前記半導体層上に絶縁膜を形成する工程と、
    前記ゲートリセスが形成されている領域に前記絶縁膜を介しゲート電極を形成する工程と、
    前記半導体層上にソース電極及びドレイン電極を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  7. 基板上に、第１の半導体層、第２の半導体層及び第３の半導体層が順次形成されている半導体層の表面に、レジストパターンを形成する工程と、
    前記レジストパターンの開口領域における前記第３の半導体層の全部前記第２の半導体層の一部または全部を除去し、中央部分が周辺部分に対して高い形状の底面を有するゲートリセスを形成する工程と、
    前記レジストパターンを除去し、前記ゲートリセス及び前記半導体層上に絶縁膜を形成する工程と、
    前記ゲートリセスが形成されている領域に前記絶縁膜を介しゲート電極を形成する工程と、
    前記半導体層上にソース電極及びドレイン電極を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  8. 前記ゲートリセスを形成する工程は、ドライエッチングにより行なわれるものであることを特徴とする請求項６または７に記載の半導体装置の製造方法。
  9. 前記ゲートリセスを形成する工程は、前記基板を冷却した状態で、塩素成分を含むガスを用いたドライエッチングにより行なわれるものであることを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記基板は、室温以下の温度に冷却されていることを特徴とする請求項９に記載の半導体装置の製造方法。
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