JP2008288289A - 電界効果トランジスタとその製造方法 - Google Patents
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Abstract
【課題】フィールドプレートと絶縁膜との密着性が高く、かつゲート電極と半導体層との間に酸化膜が存在しないGaN系FETの構造と製造方法を提供する。
【解決手段】絶縁膜21にゲート電極2形成用の開口部を設けるための第1のレジストパターンを形成し、これをマスクとして絶縁膜21に誘導結合プラズマによる反応性イオンエッチングを施し、GaN半導体層10〜13の表面を露出させ、NiAu等のゲート金属を蒸着させ、セルフアライン的にゲート電極2を形成する。これにより、半導体層の表面に酸化膜が生じない。ゲート電極2の形成後、第2のレジストパターンを形成し、これをマスクとしてゲート電極2と絶縁膜21の上にフィールドプレート6を形成する。これにより、フィールドプレート金属として、SiN等による絶縁膜との密着性が高いTiを使用することができる。
【選択図】図1
【解決手段】絶縁膜21にゲート電極2形成用の開口部を設けるための第1のレジストパターンを形成し、これをマスクとして絶縁膜21に誘導結合プラズマによる反応性イオンエッチングを施し、GaN半導体層10〜13の表面を露出させ、NiAu等のゲート金属を蒸着させ、セルフアライン的にゲート電極2を形成する。これにより、半導体層の表面に酸化膜が生じない。ゲート電極2の形成後、第2のレジストパターンを形成し、これをマスクとしてゲート電極2と絶縁膜21の上にフィールドプレート6を形成する。これにより、フィールドプレート金属として、SiN等による絶縁膜との密着性が高いTiを使用することができる。
【選択図】図1
Description
本発明は、電界効果トランジスタ(以下、「FET」という)、特にパワー増幅用のGaN系のFETにおけるゲート電極の製造方法に関するものである。
高耐圧を必要とするパワー増幅用のFETでは、ゲート電極のドレイン電極側端部に集中する電界を緩和して、ショットキー逆方向リークの低減とドレイン耐圧を向上させるために、ゲート電極にフィールドプレートがしばしば設けられる。
図2は、下記特許文献1に記載されたフィールドプレートを有する従来のFETの説明図である。
このFETは、図2(a)に断面構造を示すように、基板10の上に、バッファ層11、チャネル層12、及び電子供給/ショットキーバリア層13が順次形成されたノンドープのGaN半導体層の表面に、ソース電極1とゲート電極2とドレイン電極3を配置したものである。ソース電極1とゲート電極2の間、及びゲート電極2とドレイン電極3の間は、絶縁膜21で隔てられており、この絶縁膜21の上にゲート電極2からドレイン電極3側に向かって、フィールドプレート5がひさし状に張り出して設けられている。
このFETは、図2(b)に製造方法を示すように、次のような工程で製造される。
(1) 工程1
サファイア、SiCまたはSi等の基板10の表面に、バッファ層11、チャネル層12、及び電子供給/ショットキーバリア層13を順次形成する。バッファ層11は、基板10の材質によって異なるが、例えばSiC基板の場合、約0.1μmのAlN膜と約0.5μmのGaN膜で構成される。チャネル層12は、電子走行層となる膜厚2μm程度のGaN膜である。電子供給/ショットキーバリア層13は、Alを約20%含むAlGaN膜で、膜厚は20nm程度である。
(1) 工程1
サファイア、SiCまたはSi等の基板10の表面に、バッファ層11、チャネル層12、及び電子供給/ショットキーバリア層13を順次形成する。バッファ層11は、基板10の材質によって異なるが、例えばSiC基板の場合、約0.1μmのAlN膜と約0.5μmのGaN膜で構成される。チャネル層12は、電子走行層となる膜厚2μm程度のGaN膜である。電子供給/ショットキーバリア層13は、Alを約20%含むAlGaN膜で、膜厚は20nm程度である。
続いて、電子供給/ショットキーバリア層13の上に、Ti/Al等の金属を蒸着してソース電極1とドレイン電極3を形成し、650℃でアニールを行うことにより、オーム性接触を取る。
(2) 工程2
ソース電極1とドレイン電極3の間の電子供給/ショットキーバリア層13表面に、SiNによる絶縁膜21をプラズマCVD法等によって形成する。
ソース電極1とドレイン電極3の間の電子供給/ショットキーバリア層13表面に、SiNによる絶縁膜21をプラズマCVD法等によって形成する。
(3) 工程3
絶縁膜21の一部をエッチングで除去してゲート電極を形成するための開口部HAを設け、電子供給/ショットキーバリア層13を露出させる。
絶縁膜21の一部をエッチングで除去してゲート電極を形成するための開口部HAを設け、電子供給/ショットキーバリア層13を露出させる。
(4) 工程4
ソース電極1、ドレイン電極3及び開口部HAが設けられた基板の表面にレジスト材を塗布し、フォトリソグラフィ技術を用いて、ゲート電極とフィールドプレートの形成領域を露出する開口部HBを有するフォトレジストパターン30を形成する。更に、レジスト材の現像残渣を取り除くために、O2プラズマによるアッシングを行う。
ソース電極1、ドレイン電極3及び開口部HAが設けられた基板の表面にレジスト材を塗布し、フォトリソグラフィ技術を用いて、ゲート電極とフィールドプレートの形成領域を露出する開口部HBを有するフォトレジストパターン30を形成する。更に、レジスト材の現像残渣を取り除くために、O2プラズマによるアッシングを行う。
(5) 工程5
フォトレジストパターン30の開口部HBからNi/Auを蒸着し、ゲート電極2とフィールドプレート5を一体形成する。これにより、電子供給/ショットキーバリア層13に対してショットキー接合されたゲート電極2と、このゲート電極2からドレイン電極3側に向かって絶縁膜21上にひさし状に張り出したフィールドプレート5が形成される。その後、フォトレジストパターン30とその上に堆積したNi/Auを除去することにより、図2(a)の構造が得られる。
フォトレジストパターン30の開口部HBからNi/Auを蒸着し、ゲート電極2とフィールドプレート5を一体形成する。これにより、電子供給/ショットキーバリア層13に対してショットキー接合されたゲート電極2と、このゲート電極2からドレイン電極3側に向かって絶縁膜21上にひさし状に張り出したフィールドプレート5が形成される。その後、フォトレジストパターン30とその上に堆積したNi/Auを除去することにより、図2(a)の構造が得られる。
このFETは、GaNをはじめとするIII族窒化物半導体を用いているので、バンドギャップが大きく、絶縁破壊電界が高く、電子の飽和ドリフト速度が大きい上、ヘテロ接合による2次元キャリアガスの利用が可能である。このため、高温動作、高速スイッチング動作、大電力動作等の点で優れた性能を有するものとして期待を集めている。
しかしながら、前記FETは、次のような課題が有った。
第1の課題は、フィールドプレート5が、絶縁膜21から剥離しやすいということである。これは、フィールドプレート5とゲート電極2をNi/Auの金属を用いて一体形成しており、このNiと絶縁膜21で用いられているSiNとの密着性が低いことによるものである。その結果、僅かな刺激により、フィールドプレート5が絶縁膜21から剥離してしまうという問題があった。
第1の課題は、フィールドプレート5が、絶縁膜21から剥離しやすいということである。これは、フィールドプレート5とゲート電極2をNi/Auの金属を用いて一体形成しており、このNiと絶縁膜21で用いられているSiNとの密着性が低いことによるものである。その結果、僅かな刺激により、フィールドプレート5が絶縁膜21から剥離してしまうという問題があった。
従来からのGaAs系のFETでは、ゲート電極としてTi/Pt/Auが一般的に用いられており、TiとSiNは密着性が良いので、このような剥離の問題は生じない。なお、TiとGaNの接続は、ソース電極1とドレイン電極3でも用いているように、オーム性接触となるので、ショットキー接合を必要とするゲート電極に用いることはできない。
第2の課題は、工程4において、ゲート電極とフィールドプレートの形成領域を露出する開口部HBを有するフォトレジストパターン30を形成した際に、レジスト材の現像残渣を取り除くために、O2プラズマによるアッシングを行うことである。このO2プラズマによるアッシングで、ゲート電極形成予定領域のショットキーバリア層13の表面が酸化され、ゲート電極2とショットキーバリア層13の間に、酸化膜が形成される。このため、非特許文献2に記載されるように、ゲートリーク電流が増大するという問題があった。
本発明は、上記課題に鑑みてなされたもので、フィールドプレートと絶縁膜との密着性が高く、かつ、ゲート電極と半導体層との間に酸化膜が存在しない、GaN系FETの構造と製造方法を提供することを目的としている。
本発明のトランジスタの製造方法は、GaN半導体基板上に形成されたソース電極とドレイン電極の間の該GaN半導体基板表面に絶縁膜を形成する工程と、前記絶縁膜にゲート電極形成用の開口部を設けるための第1のレジストパターンを形成する工程と、前記第1のレジストパターンをマスクとして前記絶縁膜に誘導結合プラズマによる異方性のある反応性イオンエッチングを施し、該絶縁膜に前記GaN半導体基板の表面が露出する前記開口部を形成する工程と、前記第1のレジストパターンを用いたセルフアライン法により、前記開口部にNiとその他のゲート電極用金属を順次堆積してゲート電極を形成する工程と、前記第1のレジストパターンとその上に堆積した前記Niとその他のゲート電極用金属を除去する工程と、前記ゲート電極上から前記ドレイン電極側に向かって前記絶縁膜上にひさし状に張り出すフィールドプレートを形成するための第2のレジストパターンを形成する工程と、前記第2のレジストパターンをマスクとして、前記ゲート電極と絶縁膜の上にTiとその他のフィールドプレート用金属を順次堆積して前記フィールドプレートを形成する工程と、前記第2のレジストパターンとその上に堆積した前記Tiとその他のフィールドプレート用金属を除去する工程とを順次実行することを特徴としている。
本発明では、絶縁膜にゲート電極形成用の開口部を設けるための第1のレジストパターンを形成し、これをマスクとして絶縁膜に誘導結合プラズマによる反応性イオンエッチングを施し、GaN半導体基板の表面が露出する開口部を形成している。絶縁膜は酸化シリコン(SiO2)や酸窒化シリコン(SiON)、窒化シリコン(SiN)などで形成されるため、反応性イオンエッチングに用いるガスは6フッ化硫黄(SF6)や4フッ化炭素(CF4)である。そのため絶縁膜エッチングには酸素を用いない。これにより、GaN半導体基板の表面に酸化膜が形成されず、GaN半導体基板にゲート電極を直接形成することができる。
また、ゲート電極を形成した後、第2のレジストパターンを形成し、これをマスクとしてゲート電極と絶縁膜の上にフィールドプレートを形成している。これにより、フィールドプレート用金属として、SiN等による絶縁膜との密着性が高いTiを使用することが可能になる。
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
図1は、本発明の実施例を示すFETの構成図であり、図2中の要素と共通の要素には共通の符号が付されている。
このFETは、図1に断面構造を示すように、サファイア、SiCまたはSi等の基板10の上に、バッファ層11、チャネル層12、及び電子供給/ショットキーバリア層13が順次形成されたノンドープのGaN半導体層を有している。
バッファ層11は、基板10が例えばSiCの場合、約0.1μmのAlN膜と約0.5μmのGaN膜で構成されている。また、チャネル層12は、電子走行層となる膜厚2μm程度のGaN膜である。電子供給/ショットキーバリア層13は、Alを約20%含むAlGaN膜で、膜厚は20nm程度である。
GaN半導体層の電子供給/ショットキーバリア層13の表面には、ソース電極1とゲート電極2とドレイン電極3が配置されている。ソース電極1とドレイン電極3は、Ti/Al等の金属で構成され、ゲート電極2は、Ni/Au等の金属で構成されている。
ソース電極1とゲート電極2の間、及びゲート電極2とドレイン電極3の間は、SiNによる絶縁膜21で隔てられ、この絶縁膜21の上にゲート電極2からドレイン電極3側に向かって、フィールドプレート6がひさし状に張り出して設けられている。このフィールドプレート6は、Ti/Pt/Au等の金属膜で形成されている。
図3は、図1のFETの製造方法を示す工程図である。以下、この図3を参照しつつ、図1の製造方法を説明する。
(1) 工程a(図3−a)
基板10の表面に、バッファ層11、チャネル層12、及び電子供給/ショットキーバリア層13からなるGaN半導体層を形成する。続いて、このGaN半導体層の電子供給/ショットキーバリア層13の上に、Ti/Al等の金属を蒸着してソース電極1とドレイン電極3を形成し、650℃でアニールを行うことにより、オーム性接触を取る。
基板10の表面に、バッファ層11、チャネル層12、及び電子供給/ショットキーバリア層13からなるGaN半導体層を形成する。続いて、このGaN半導体層の電子供給/ショットキーバリア層13の上に、Ti/Al等の金属を蒸着してソース電極1とドレイン電極3を形成し、650℃でアニールを行うことにより、オーム性接触を取る。
(2) 工程b(図3−b)
ソース電極1とドレイン電極3の間の電子供給/ショットキーバリア層13表面に、SiNによる絶縁膜21をプラズマCVD法等によって形成する。
ソース電極1とドレイン電極3の間の電子供給/ショットキーバリア層13表面に、SiNによる絶縁膜21をプラズマCVD法等によって形成する。
(3) 工程c(図3−c)
ソース電極1、ドレイン電極3及び絶縁膜21が形成された基板の表面にレジスト材を塗布し、フォトリソグラフィ技術を用いて、ゲート電極の形成領域を露出する開口部H1を有するフォトレジストパターン32を形成する。なお、フォトレジストパターン32の開口部H1は、入り口が狭く奥に行くほど広くなるオーバーハング状に形成する。
ソース電極1、ドレイン電極3及び絶縁膜21が形成された基板の表面にレジスト材を塗布し、フォトリソグラフィ技術を用いて、ゲート電極の形成領域を露出する開口部H1を有するフォトレジストパターン32を形成する。なお、フォトレジストパターン32の開口部H1は、入り口が狭く奥に行くほど広くなるオーバーハング状に形成する。
(4) 工程d(図3−d)
フォトレジストパターン32の開口部H1で露出された絶縁膜21に、ICP(Inductively Coupled Plasma:誘導結合プラズマ)によるRIE(反応性イオンエッチング)を施し、この絶縁膜21に電子供給/ショットキーバリア層13の表面が露出する開口部H2を形成する。
フォトレジストパターン32の開口部H1で露出された絶縁膜21に、ICP(Inductively Coupled Plasma:誘導結合プラズマ)によるRIE(反応性イオンエッチング)を施し、この絶縁膜21に電子供給/ショットキーバリア層13の表面が露出する開口部H2を形成する。
このICP−RIEにおけるICPパワーは20〜100W、RIEパワーは5〜50Wとし、エッチング室の気圧は1〜100mTorrであり、導入ガスはSF6である。これにより、図3−dに示すように、絶縁膜21の一部にゲート電極の形成領域に達する穴と、その穴の表面の周囲が少し削られた箇所からなる開口部H2が形成される。
開口部H2を形成した後、エッチング時の残留付着物を水洗し、乾燥を行う。
開口部H2を形成した後、エッチング時の残留付着物を水洗し、乾燥を行う。
(5) 工程e(図3−e)
フォトレジストパターン32をマスクとして、開口部H1からNi/Auによるゲート金属33を電子ビーム蒸着法により真空蒸着する。これにより、絶縁膜21の開口部H2で露出されたゲート電極形成領域に、電子供給/ショットキーバリア層13に対してショットキー接合されたNi/Auによるゲート電極2が形成される。
フォトレジストパターン32をマスクとして、開口部H1からNi/Auによるゲート金属33を電子ビーム蒸着法により真空蒸着する。これにより、絶縁膜21の開口部H2で露出されたゲート電極形成領域に、電子供給/ショットキーバリア層13に対してショットキー接合されたNi/Auによるゲート電極2が形成される。
(6) 工程f(図3−f)
フォトレジストパターン32とその上に堆積したゲート金属33を除去する。
フォトレジストパターン32とその上に堆積したゲート金属33を除去する。
(7) 工程g(図3−g)
ソース電極1、ドレイン電極3、絶縁膜21及びゲート電極2が形成された基板の表面にレジスト材を塗布し、フォトリソグラフィ技術を用いて、フィールドプレートの形成領域を露出する開口部H3を有するフォトレジストパターン34を形成する。なお、フォトレジストパターン34の開口部H3は、入り口が狭く奥に行くほど広くなるオーバーハング状に形成する。
ソース電極1、ドレイン電極3、絶縁膜21及びゲート電極2が形成された基板の表面にレジスト材を塗布し、フォトリソグラフィ技術を用いて、フィールドプレートの形成領域を露出する開口部H3を有するフォトレジストパターン34を形成する。なお、フォトレジストパターン34の開口部H3は、入り口が狭く奥に行くほど広くなるオーバーハング状に形成する。
(8) 工程h(図3−h)
フォトレジストパターン34をマスクとして、その開口部H3から、Ti/Pt/Auによるフィールドプレート金属35を電子ビーム蒸着法により真空蒸着する。Ti,Pt,Auのそれぞれの膜厚は、例えば100,50,700nmである。これにより、開口部H3に対応するゲート電極2と絶縁膜21の表面に、フィールドプレート6が形成される。
フォトレジストパターン34をマスクとして、その開口部H3から、Ti/Pt/Auによるフィールドプレート金属35を電子ビーム蒸着法により真空蒸着する。Ti,Pt,Auのそれぞれの膜厚は、例えば100,50,700nmである。これにより、開口部H3に対応するゲート電極2と絶縁膜21の表面に、フィールドプレート6が形成される。
その後、フォトレジストパターン34とその上に堆積したフィールドプレート金属35を除去することにより、図1の構造が得られる。
以上のように、この実施例のFETの構造と製造方法は、次のような利点がある。
フィールドプレート6は、Ti膜によって絶縁膜21に接続されている。Tiは、絶縁膜21を構成するSiNとの密着性が非常に良いので、フィールドプレート6が絶縁膜21から剥離するおそれがない。
フィールドプレート6は、Ti膜によって絶縁膜21に接続されている。Tiは、絶縁膜21を構成するSiNとの密着性が非常に良いので、フィールドプレート6が絶縁膜21から剥離するおそれがない。
また、絶縁膜21にゲート電極用の開口部H2を形成する際に、ICP−RIE法を採用している。このIPC−RIE法では、プラズマ密度が高いので、パワーを下げてもエッチングが可能である。このため半導体へのダメージが少なく、またRIEによる残渣物の少ない開口部H2を形成することができ、O2プラズマによるアッシングを必要としない。従って、開口部H2の電子供給/ショットキーバリア層13の表面に酸化膜が形成されず、ゲートリーク電流を小さくすることができる。これにより、GaN系半導体の特徴である、高温動作、高速スイッチング動作、大電力動作等の優れた性能を、安定して発揮することができるFET構造を形成することができる。
更に、ゲート電極2は、開口部H2を形成するために使用したフォトレジストパターン32を用いて自己整合的に形成し、その後にフィールドプレート6を形成している。これにより、フィールドプレート6のソース電極1側へのはみ出し幅を小さくすることができる。即ち、従来の方法では、露光装置のアライメント精度分(例えば、ステッパ装置の場合は0.2μm程度)のはみ出しが発生するが、本方法の場合、セルフアラインで決まるゲートはみ出しは、0.03μm程度である。その差0.17μmが、ソース・ゲート電極間の空間的距離と関係の深いソース・ゲート寄生容量を小さくするため、FETの遮断周波数特性向上に寄与する。
更にまた、ゲート電極2を形成するために使用したフォトレジストパターン32とは別のフォトレジストパターン34を使用して、このゲート電極2上にフィールドプレート6を形成している。これにより、ゲート電極2とフィールドプレート6の各厚さを任意に制御することにより、これらを合わせたゲートメタルの厚さを厚くすることができ、ゲート抵抗を低減することができる。即ち、従来のように、1つのフォトレジストパターンを使用する場合、積層されるメタル厚がレジストの厚さに律則する関係でゲートメタル(Au)の厚さは700nmであるが、本方法の場合、2回のメタル積層によりゲートメタルの厚さを1400nm程度まで増加することができ、ゲート抵抗を従来の約5割に低減することができる。
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。例えば、例示した材料や寸法は一例であり、目的に合わせて任意に変更することができる。
1 ソース電極
2 ゲート電極
3 ドレイン電極
6 フィールドプレート
10 基板
11 バッファ層
12 チャネル層
13 電子供給/ショットキーバリア層
32,34 フォトレジスト
33 ゲート金属
35 フィールドプレート金属
H1,H2,H3 開口部
2 ゲート電極
3 ドレイン電極
6 フィールドプレート
10 基板
11 バッファ層
12 チャネル層
13 電子供給/ショットキーバリア層
32,34 フォトレジスト
33 ゲート金属
35 フィールドプレート金属
H1,H2,H3 開口部
Claims (5)
- GaN半導体基板上に形成されたソース電極とドレイン電極の間の該GaN半導体基板表面に絶縁膜を形成する工程と、
前記絶縁膜にゲート電極形成用の開口部を設けるための第1のレジストパターンを形成する工程と、
前記第1のレジストパターンをマスクとして前記絶縁膜に誘導結合プラズマによる異方性のある反応性イオンエッチングを施し、該絶縁膜に前記GaN半導体基板の表面が露出する前記開口部を形成する工程と、
前記第1のレジストパターンを用いたセルフアライン法により、前記開口部にNiとその他のゲート電極用金属を順次堆積してゲート電極を形成する工程と、
前記第1のレジストパターンとその上に堆積した前記Niとその他のゲート電極用金属を除去する工程と、
前記ゲート電極上から前記ドレイン電極側に向かって前記絶縁膜上にひさし状に張り出すフィールドプレートを形成するための第2のレジストパターンを形成する工程と、
前記第2のレジストパターンをマスクとして、前記ゲート電極と絶縁膜の上にTiとその他のフィールドプレート用金属を順次堆積して前記フィールドプレートを形成する工程と、
前記第2のレジストパターンとその上に堆積した前記Tiとその他のフィールドプレート用金属を除去する工程とを、
順次実行することを特徴とする電界効果トランジスタの製造方法。 - 前記絶縁膜は、窒化シリコンであることを特徴とする請求項1記載の電界効果トランジスタの製造方法。
- 前記第1及び第2のレジストパターンは、入り口が狭く奥になるに従って広くなる開口部を有する、いわゆるオーバーハング形状を特徴とする請求項1または2記載の電界効果トランジスタの製造方法。
- 前記フィールドプレートを、前記ゲート電極よりも厚い金属膜で形成したことを特徴とする請求項1〜3のいずれか1項に記載の電界効果トランジスタの製造方法。
- 請求項1〜4のいずれかの製造方法で製造されたことを特徴とする電界効果トランジスタ。
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