JP5625336B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、フィールドプレート構造を備えた半導体装置に関するものである。
窒化ガリウム（ＧａＮ）系化合物半導体を用いた電子デバイスにおいて、高い電子移動度を用いることができる高電子移動度トランジスタ（ＨＥＭＴ）構造が一般的に用いられている。
ＨＥＭＴ構造をパワーデバイスとして使用するとき、電界強度分布を均一化し、高耐圧化を実現する目的でフィールドプレート構造を電極端部に用いる。このとき最も理想的なフィールドプレート構造は、図１９で示すような傾斜フィールドプレートの形状であると言われている（例えば、特許文献１参照）。
図１９は、ＨＥＭＴ構造のゲート電極部の一部を示している。符号１００は、ＨＥＭＴ構造のＡｌＧａＮ表面層を示し、符号１０１は、窒化けい素（ＳｉＮ）や酸化けい素（ＳｉＯ）からなるパシベーション層を示し、符号１０２は、ゲート電極を示している。また、ゲート電極１０２のうち、矢印Ｆ１０３で示す範囲は、フィールドプレート１０３を示している。この構造では、パシベーション層１０１にテーパ１０４を設けることにより、フィールドプレート１０３のパシベーション層１０１との接触部は、傾斜１０５を有している。
通常、電極に角がある場合、角のまわりに、高い電界集中が発生してしまう。図１９では、傾斜１０５をフィールドプレート１０３に設けることにより、ゲート電極１０２の角１０６が緩やかになり高い電界集中を抑えることができるので、高耐圧化を実現するために、より効果的であると考えられている。
特表２００７−５０５５０１号公報
フィールドプレートに傾斜を設けるためにＳｉＮやＳｉＯからなるパシベーション層にテーパを形成する場合には、通常、ウェットエッチングを用いることが考えられる。しかしながら、ウェットエッチングは制御性が悪く、微細加工に向かないため、従来の半導体プロセスでは、生産性の高いドライエッチングを用いることが多い。ところが、ＳｉＮやＳｉＯのドライエッチングでは、異方性エッチングになりやすく、図２０に示されるようにパシベーション層１０７のテーパ１０８の角度φ０が大きくなり、ゲート電極１０２の端部１０９に高い電界集中が発生してしまい、電界緩和効果が得られにくいという問題がある。そのような問題を緩和させるため、図２１で示されるように、パシベーション層１１０の端部１１１を多段にしたゲート電極１１２の範囲Ｆ１１３で示すような多段フィールドプレート構造も検討されているが、工程が複雑になる。また、図２１のような多段の構造にした場合でも、最も電界のかかる１段目の角１１５では、テーパ１１４の角度φ０’が大きいため、図１９に示した傾斜１０５に比べると電界緩和効果が小さいなどの問題がある。
本発明の目的は、上記の課題に鑑み、電界緩和効果が大きいフィールドプレート構造を有する半導体装置を提供することにある。
本発明に係る半導体装置は、上記の目的を達成するため、次のように構成される。
第１の半導体装置（請求項１に対応）は、基板上に形成された窒化物半導体層と、窒化物半導体層の一部と電気的接触をして形成されたソース電極と、窒化物半導体層の一部と電気的接触をして形成されたドレイン電極と、ソース電極とドレイン電極との間の窒化物半導体層上に形成されたゲート電極と、ゲート電極とドレイン電極との間の窒化物半導体層の表面に形成されたキャップ層と、キャップ層を覆うパシベーション層と、を備え、平面視におけるソース電極とドレイン電極との間に、パシベーション層及びキャップ層を貫通し、窒化物半導体層中にその底部を具備し、内径が底部から上方に向かって広がるテーパ形状をもつ凹部が形成され、かつ当該凹部を埋め込んでゲート電極が形成され、前記キャップ層は、窒化物半導体層の材料の組成の一部の組成を含む組成から成る材料から成り、２〜５０ｎｍの厚さを有し、凹部の内面を構成するキャップ層の側面のテーパ角は、凹部の内面を構成するパシベーション層の側面のテーパ角よりも小さく、かつ６０°以下となるように凹部はドライエッチングによって形成されたことを特徴とする。
第２の半導体装置（請求項２に対応）は、上記の構成において、好ましくは、キャップ層の側面の上端部の位置と、パシベーション層の側面の下端部の位置は、一致していることを特徴とする。
第３の半導体装置（請求項３に対応）は、上記の構成において、好ましくは、キャップ層の側面の上端部の位置と、パシベーション層の側面の下端部の位置は、異なっていることを特徴とする。
第４の半導体装置（請求項４に対応）は、上記の構成において、好ましくは、キャップ層は、ノンドープの窒化物半導体からなることを特徴とする。
第５の半導体装置（請求項５に対応）は、上記の構成において、好ましくは、キャップ層は、ｎ型半導体からなることを特徴とする。
第６の半導体装置（請求項６に対応）は、上記の構成において、好ましくは、キャップ層は、アモルファス材料からなることを特徴とする。
第７の半導体装置（請求項７に対応）は、上記の構成において、好ましくは、高電子移動度トランジスタ（ＨＥＭＴ）構造を備える上記第１〜６のいずれかの半導体装置であって、窒化物半導体層は、少なくとも、基板の上のバッファ層とバッファ層の上に形成されたチャネル層およびバリア層を備え、二次元電子ガスはチャネル層とバリア層との間にあることを特徴とする
第８の半導体装置（請求項８に対応）は、上記の構成において、好ましくは、チャネル層とバリア層は、ＡｌｘＧａｙＩｎ（１−ｘ−ｙ）Ｎ（０≦ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）などのＩＩＩ族窒化物材料からなることを特徴とする。
本発明によれば、電界緩和効果が大きいフィールドプレート構造を有する半導体装置を提供することができる。
本発明の第１実施形態に係る半導体装置の平面図である。 本発明の第１実施形態に係る半導体装置の断面図である。 本発明の第１実施形態に係る半導体装置の断面の一部分の拡大図である。 本発明の第１実施形態に係る半導体装置のフィールドプレートを形成するまでの工程を示す断面図である。 本発明の第１実施形態に係る半導体装置のフィールドプレートを形成するまでの工程を示す断面図である。 本発明の第１実施形態の変形例に係る半導体装置のフィールドプレートを形成するまでの工程を示す断面図である。 本発明の第１実施形態の変形例に係る半導体装置のフィールドプレートを形成するまでの工程を示す断面図である。 本発明の第２実施形態に係る半導体装置の断面の一部分の拡大図である。 本発明の第２実施形態に係る半導体装置のフィールドプレートを形成するまでの工程を示す断面図である。 本発明の第２実施形態に係る半導体装置のフィールドプレートを形成するまでの工程を示す断面図である。 本発明の第２実施形態の変形例に係る半導体装置のフィールドプレートを形成するまでの工程を示す断面図である。 本発明の第３実施形態に係る半導体装置の断面の一部分の拡大図である。 本発明の第３実施形態に係る半導体装置のフィールドプレートを形成するまでの工程を示す断面図である。 本発明の第３実施形態に係る半導体装置のフィールドプレートを形成するまでの工程を示す断面図である。 本発明の第３実施形態の変形例に係る半導体装置のフィールドプレートを形成するまでの工程を示す断面図である。 本発明の第４実施形態に係る半導体装置の断面の一部分の拡大図である。 本発明の第４実施形態に係る半導体装置のフィールドプレートを形成するまでの工程を示す断面図である。 本発明の第４実施形態に係る半導体装置のフィールドプレートを形成するまでの工程を示す断面図である。 従来の半導体装置の断面の一部分の拡大図である。 従来の半導体装置の断面の一部分の拡大図である。 従来の半導体装置の断面の一部分の拡大図である。
以下に、本発明の好適な実施形態（実施例）を添付図面に基づいて説明する。
図１および図２は、それぞれ本発明の第１実施形態に係る半導体装置の平面図とＡ−Ａ断面図である。また、図３は、図２の部分Ｂの拡大図である。この実施形態では、半導体装置として、高電子移動度トランジスタ（ＨＥＭＴ）を例として説明する。ＨＥＭＴ１０は、基板１１上に形成された高抵抗バッファ層１２とチャネル層（キャリア走行層）１３とバリア層（キャリア供給層）１４からなる半導体層と、後述する二次元電子ガス層に電気的接触をするように形成されたソース電極１５及びドレイン電極１６と、ソース電極１５とドレイン電極１６との間のバリア層１４上に形成されたゲート電極１７と、ゲート電極１７とドレイン電極１６との間とゲート電極１７とソース電極１５の間のバリア層１４の表面に形成されたキャップ層１８と、キャップ層１８を覆うパシベーション層１９と、キャップ層１８の端部とパシベーション層１９の一部を覆うようにゲート電極１７の一部として形成されたフィールドプレート２０と、を備えている。キャップ層１８は、バリア層１４の材料の組成の一部の組成を含む組成から成る材料から成り、２〜５０ｎｍの厚さを有する。そして、二次元電子ガス（２ＤＥＧ）層／チャネル２３がバッファ層１３とバリア層１４との間に形成されている。フィールドプレート２０は、ゲート電極１７のうち、図３に矢印Ｆ２０で示した範囲である。
ＨＥＭＴ１０は、上記の構成において、好ましくは、キャップ層１８のゲート電極側の端部２１には、６０°以下のテーパ角θ１が設けられて、斜面１８ａが形成されている。また、パシベーション層１９のゲート電極側の端部１９ａには、テーパ角φ１が設けられて、斜面１９ｂが形成されている。キャップ層１８の端部２１に設けられたテーパ角θ１は、パシベーション層１９の端部１９ａに設けられたテーパ角φ１よりも小さい。さらに、上記の構成において、好ましくは、キャップ層１８の斜面１８ａの上端部の位置と、パシベーション層１９の斜面１９ｂの下端部の位置は、一致している（図３中、符号２２で示した箇所で一致している）。
基板１１は、シリコンカーバイド、サファイア、スピネル、ＺｎＯ、シリコン、ガリウム窒化物、アルミニウム窒化物、またはIII族窒化物材料の成長が可能な任意の他の材料とすることができる。
バッファ層１２は、基板１１上に生成され、基板１１とチャネル層１３との間の格子不整合を低減するためのものである。バッファ層１２は、膜厚が約１０００Åとすることが好ましいが、他の膜厚を用いることができる。バッファ層１２は、多くの異なる材料からなることができ、適切な材料は、ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）である。本実施形態でのバッファ層は、ＧａＮ（ＡｌｘＧａ１−ｘＮ，ｘ＝０）からなる。
バッファ層１２は、有機金属気相成長法（ＭＯＶＰＥ）、または分子線エピタキシー（ＭＢＥ）などの既知の半導体成長法を用いて基板１１上に形成することができる。
ＨＥＭＴ１０は、バッファ層１２上に形成されたチャネル層１３をさらに備えている。適切なチャネル層１３は、ＡｌｘＧａｙＩｎ（１−ｘ−ｙ）Ｎ（０≦ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）などのIII族窒化物材料からなる。本実施形態では、チャネル層１３は、膜厚約２μｍでノンドープのＧａＮ層からなる。チャネル層１３は、有機金属気相成長法（ＭＯＶＰＥ）、または分子線エピタキシー（ＭＢＥ）などの既知の半導体成長法を用いてバッファ層１２上に形成することができる。
また、ＨＥＭＴ１０では、チャネル層１３上にバリア層１４が形成されている。チャネル層１３およびバリア層１４のそれぞれは、ドープされたまたはアンドープのIII族窒化物材料からなる。バリア層１４は、ＩｎＧａＮ，ＡｌＧａＮ，ＡｌＮまたはそれらの組み合わせなどの異なる材料の１つまたは複数の層からなる。本実施形態で、バリア層１４は、０．８ｎｍのＡｌＮおよび２２．５ｎｍのＡｌｘＧａ１−ｘＮからなる。二次元電子ガス（２ＤＥＧ）層／チャネル２３が、チャネル層１３におけるチャネル層１３とバリア層１４とのヘテロ界面近傍に形成されている。デバイス間の電気的分離は、ＨＥＭＴ１０の外部でメサエッチまたはイオン注入によりなされている。バリア層１４は、有機金属気相成長法（ＭＯＶＰＥ）、または分子線エピタキシー（ＭＢＥ）などの既知の半導体成長法を用いてチャネル層１３上に形成することができる。
さらに、ＨＥＭＴ１０では、金属のソース電極１５およびドレイン電極１６が形成されている。用いる金属として、例えば、チタン、アルミニウム、金、またはニッケルの合金を含むがこれらの制限されない異なる材料を用いることができる。そして、これらの電極１５，１６は、二次元電子ガス（２ＤＥＧ）層／チャネル２３とオーム接触している。また、キャップ層１８とパシベーション層１９からなる層は、ソース電極１５とドレイン電極１６との間のバリア層１４の表面に形成される。キャップ層１８は、半導体層の材料の組成の一部の組成を含む組成から成る材料から成り、２〜５０ｎｍの厚さを有する。すなわち、ＡｌＧａＮ，ＩｎＧａＮ，ＧａＮ，ＡｌＮ等からなる。キャップ層１８は、有機金属気相成長法（ＭＯＶＰＥ）、または分子線エピタキシー（ＭＢＥ）などの既知の半導体成長法を用いてバリア層１４上に連続的に形成することができる。
ゲート電極１７を形成するには、キャップ層１８及びパシベーション層１９をバリア層１４までドライエッチングし、ゲート電極１７の底面がバリア層１４の表面上にあるようにゲート電極１７用の金属を堆積する。ゲート電極１７に用いる金属は、金、ニッケル、パラジウム、イリジウム、チタン、クロム、チタンとタングステンの合金、または白金シリサイドを含むがこれらに制限されない異なる材料から作ることができる。
以下にキャップ層１８の形成からフィールドプレート２０の形成までの工程を、図４と図５を参照して説明する。
まず、基板上にバッファ層１２、チャネル層（キャリア走行層）１３、バリア層（キャリア供給層）１４、キャップ層１８を順次エピタキシャル成長させる（図４（ａ））。図４では、バリア層１４より上部を描いている。次に、パシベーション層１９を形成する（図４（ｂ））。パシベーション層１９は、誘電体（ＳｉＮまたはＳｉＯ）などの非導電性材料の層からなる。パシベーション層１９は、多くの異なる厚さとすることができ、適切な厚さの範囲は、約０．０５〜０．５ミクロンである。
次に、パシベーション膜上にマスクＭ１を形成する（図４（ｃ））。マスクＭ１は、ハードマスクまたはレジストマスクを用いる。マスクＭ１を共通に用いて、パシベーション層１９、キャップ層１８をドライエッチングする。このドライエッチングには、反応性イオンエッチング等を用いてエッチングする。エッチングガス種には、パシベーション膜には、開口部側面のテーパ角度φ１が大きくなるように異方性が強く、キャップ層には、テーパ角度θ１が小さくなるように等方性が強くなるものが用いられる。また、そのときの他のエッチング条件も適宜選択する。それにより、キャップ層１８のエッチング側壁面の水平面に対する角度θ１は９０度よりも小さく、好ましくは、６０°より小さく、側壁面はテーパ状に傾斜した面となる（図４（ｄ））。そして、キャップ層１８には、開口部１８ａが形成される。
フィールドプレート２０を形成するには、パシベーション層１９の開口幅よりもマスクの開口幅が大きくなるようにマスクＭ２を設ける（図５（ａ））。次に、全面に電極材料をスパッタリングで堆積させた後、リフトオフによりマスク上の電極材料をマスクと同時に除去し、フィールドプレート構造を有するゲート電極１７が形成される（図５（ｂ））。
このようにして、形成されたＨＥＭＴ１０は、ゲート電極１７が適切なレベルにバイアスされているとき、ソース電極とドレイン電極との間を二次元電子ガス（２ＤＥＧ）層／チャネル２３を介して電流が流れることができる。
以上のように、パシベーション層１９のドライエッチングでは、ＳｉＮやＳｉＯが、異方性エッチングを生じやすいため、テーパ角度φ１は大きいが、キャップ層１８は、窒化ガリウム等のため、パシベーション層１９のテーパ角度φ１よりはテーパ角度θ１を小さくすることができる。それゆえ、最も電界のかかるゲート電極の角部１８ｃでは、キャップ層１８のテーパ角θ１が小さいため、電界緩和効果を大きくすることができる。
ゲート電極１７を形成するには、上記の方法では、キャップ層１８とパシベーション層１９を形成した後にドライエッチングするようにしている。それ以外に、キャップ層１８を形成した後にドライエッチングし、金属を開口部に堆積し、その後、パシベーション層１９を形成して、ドライエッチングするようにしてもよい。この方法を第１実施形態の変形例として説明する。
以下に第１実施形態の変形例として、キャップ層１８のドライエッチングからフィールドプレート２０の形成までの工程を、図６と図７を参照して説明する。
キャップ層１８のドライエッチングは、マスク材料やエッチングガスなどの制御により端部のテーパの角度を再現性よく形成することができる。例えば、ＧａＮ層からなるキャップ層１８の上に一様に厚さにフォトレジスト２４を塗布する（図６（ａ））。次に、マスク（マスクパターンフィルム）とフォトレジスト２４との間隔を１０〜２０μｍにした近接露光を行う。これにより、フォトレジスト２４は、完全に露光された部分と、全く露光されない部分と、それらの間の光の回折現象のために、露光量が徐々に減少する部分が生じる。この結果、フォトレジスト２４の露光部は、感光したフォトレジスト２４を現像すると、完全に露光された部分のフォトレジスト２４は完全に除去され（図６中、矢印２４ａで示す部分）、光の回折現象のために露光量が徐々に減少する部分のフォトレジスト２４（図６中、矢印２４ｂ、２４ｃで示す部分）では、フォトレジスト２４をテーパ状に傾斜させて一部を除去することができる（図６（ｂ））。このような感光したフォトレジスト２４は現像後、所定時間だけリンスされ、さらに、所定時間だけポストベーク処理が行われる。
次に、テーパ形状に整形されたフォトレジスト２４によるマスクを用いて、キャップ層１８をドライエッチングする。このドライエッチングには、反応性イオンエッチング等を用いてエッチングする。それにより、キャップ層１８のエッチング側壁面の水平面に対する角度θ１は９０度よりも小さく、好ましくは、６０°より小さく、側壁面はテーパ状に傾斜した面となる（図６（ｃ））。そして、キャップ層１８には、開口部２５が形成される。
パシベーション層１９は、誘電体（ＳｉＮまたはＳｉＯ）などの非導電性材料の層からなる。パシベーション層１９は、多くの異なる厚さとすることができ、適切な厚さの範囲は、約０．０５〜０．５ミクロンである。このパシベーション層１９は、キャップ層１８をドライエッチングした開口部２５にゲート電極用金属１７ａを堆積した後に（図７（ａ））、誘電体（ＳｉＮまたはＳｉＯ）などの非導電性材料（パシベーション層１９の元になる材料）１９ｃを堆積する（図７（ｂ））。そして、ドライエッチングにより、ゲート電極用金属１７ａが露出するように非導電性材料１９ｃに開口部２７を設け、パシベーション層１９を形成する（図７（ｃ））。
フィールドプレート２０は、開口部２７からゲート電極用金属１７ａに接合するようにパシベーション層１９上に形成する（図７（ｄ））。フィールドプレート２０は、ゲート電極用金属１７ａに用いられているものと同じ金属である。ゲート電極用金属１７ａとフィールドプレート２０によってゲート電極１７が形成される。
このようにして、形成されたＨＥＭＴ１０は、ゲート電極１７が適切なレベルにバイアスされているとき、ソース電極とドレイン電極との間を二次元電子ガス（２ＤＥＧ）層／チャネル２３を介して電流が流れることができる。
以上のように、この第１実施形態の変形例でも、パシベーション層１９のドライエッチングでは、ＳｉＮやＳｉＯが、異方性エッチングを生じやすいため、テーパ角度φ１は大きいが、キャップ層１８は、窒化ガリウム等のため、パシベーション層１９のテーパ角度φ１よりはテーパ角度θ１を小さくすることができる。それゆえ、最も電界のかかるゲート電極の角部１８ｃでは、キャップ層１８のテーパ角θ１が小さいため、電界緩和効果を大きくすることができる。
次に、本発明の第２実施形態に係る半導体装置を説明する。第２実施形態では、第１実施形態と同様、キャップ層のゲート電極側の端部には、６０°以下のテーパ角θ２が設けられて、斜面が形成されている。また、パシベーション層のゲート電極側の端部には、テーパ角φ２が設けられて、斜面が形成されている。キャップ層の端部に設けられたテーパ角θ２は、パシベーション層の端部に設けられたテーパ角φ２よりも小さい。しかしながら、第２実施形態では、キャップ層の斜面の上端部の位置と、パシベーション層の斜面の下端部の位置が、異なっていることが、第１実施形態で説明した半導体装置と異なる点である。それゆえ、ここでは、第１実施形態での図３に対応する図８で示す拡大図によって説明する。
図８に示すように、ゲート電極部３０は、バリア層１４と、キャップ層３１と、パシベーション層３２と、フィールドプレート３４を有するゲート電極３３が形成されている。フィールドプレート３４は、ゲート電極３３のうち矢印Ｆ３４で示した範囲である。このとき、キャップ層３１の端部斜面３１ｂの上端部３６の位置と、パシベーション層３２の端部斜面３２ｂの下端部３７の位置は、異なっている。そのため、ゲート電極３３と接触する平坦部３８が生じている。
ゲート電極１７を形成するには、キャップ層１８及びパシベーション層１９をバリア層１４までドライエッチングし、ゲート電極１７の底面がバリア層１４の表面上にあるようにゲート電極１７用の金属を堆積する。ゲート電極１７に用いる金属は、金、ニッケル、パラジウム、イリジウム、チタン、クロム、チタンとタングステンの合金、または白金シリサイドを含むがこれらに制限されない異なる材料から作ることができる。
以下にキャップ層１８の形成からフィールドプレート２０の形成までの工程を、図９と図１０を参照して説明する。
まず、基板上にバッファ層１２、チャネル層（キャリア走行層）１３、バリア層（キャリア供給層）１４、キャップ層３１を順次エピタキシャル成長させる（図９（ａ））。図９では、バリア層１４より上部を描いている。次に、パシベーション層３２を形成する（図９（ｂ））。パシベーション層３２は、誘電体（ＳｉＮまたはＳｉＯ）などの非導電性材料の層からなる。パシベーション層３２は、多くの異なる厚さとすることができ、適切な厚さの範囲は、約０．０５〜０．５ミクロンである。
次に、パシベーション層３２上にマスクＭ３を形成する（図９（ｃ））。マスクＭ３は、ハードマスクまたはレジストマスクを用いる。マスクＭ３を用いて、パシベーション層３２をドライエッチングする。このドライエッチングには、反応性イオンエッチング等を用いてエッチングする（図９（ｄ））。エッチングガス種には、パシベーション膜には、テーパ角度φ２が大きくなるように異方性が強く、キャップ層には、テーパ角度θ２が小さくなるように等方性が強くなるものが用いられる。また、そのときの他のエッチング条件も適宜選択する。その後、マスクを後退させ（図１０（ａ））、開口幅を大きくし、パシベーション層３２とキャップ層３１をエッチングする。それにより、キャップ層３１のエッチング側壁面の水平面に対する角度θ２は９０度よりも小さく、好ましくは、６０°より小さく、側壁面はテーパ状に傾斜した面となる（図１０（ｂ））。そして、キャップ層３１には、開口部が形成される。
フィールドプレート２０を形成するには、パシベーション膜の開口幅よりもマスクの開口幅が大きくなるようにマスクを設ける（図１０（ｃ））。次に、全面に電極材料をスパッタリングで堆積させた後、リフトオフによりマスク上の電極材料をマスクと同時に除去し、フィールドプレート構造を有するゲート電極１７が形成される（図１０（ｃ））。
このようにして、形成されたＨＥＭＴ１０は、ゲート電極３３が適切なレベルにバイアスされているとき、ソース電極とドレイン電極との間を二次元電子ガス（２ＤＥＧ）層／チャネル２３を介して電流が流れることができる。
以上のように、このドライエッチングでは、ＳｉＮやＳｉＯでは、異方性エッチングを生じやすいため、テーパ角度φ２は大きいが、キャップ層は、窒化ガリウム等のため、テーパー角度θ２を小さくすることができる。それゆえ、最も電界のかかるゲート電極３３の角部３３ｃでは、キャップ層３１のテーパ角θ２が小さいため電界緩和効果を大きくすることができる。また、キャップ層３１にゲート電極と接触する平坦部３８を設けるようにしたので、より、電界緩和効果を大きくすることができる。
ゲート電極１７を形成するには、上記の方法では、キャップ層とパシベーション層を形成した後にドライエッチングするようにしている。それ以外に、キャップ層を形成した後にドライエッチングし、金属を開口部に堆積し、その後、パシベーション層を形成して、ドライエッチングするようにしてもよい。この方法を第２実施形態の変形例として説明する。。
以下に第２実施形態の変形例として、キャップ層３１のドライエッチングからフィールドプレート３４の形成までの工程を、図１１を参照して説明する。
キャップ層３１のドライエッチングは、第１実施形態の変形例で説明した方法と同様の方法でテーパを設けるようにエッチングする。
ゲート電極用金属３３ａは、キャップ層３１をバリア層１４までドライエッチングし、ゲート電極用金属３３ａの底面がバリア層１４の表面上にあるようにゲート電極用金属３３ａを堆積する（図１１（ａ））。
パシベーション層３２は、誘電体（ＳｉＮまたはＳｉＯ）などの非導電性材料の層からなる。パシベーション層３２は、多くの異なる厚さとすることができ、適切な厚さの範囲は、約０．０５〜０．５ミクロンである。このパシベーション層３２は、キャップ層３１の開口部３１ａにゲート電極用金属３３ａを堆積した後に（図１１（ａ））、誘電体（ＳｉＮまたはＳｉＯ）などの非導電性材料（パシベーション層３２の元になる材料）３２ｃを堆積する（図１１（ｂ））。そして、ゲート電極用金属３３ａの上面より広い範囲でドライエッチングすることにより、ゲート電極用金属３３ａの上面より広く開口部３２ａを設け、パシベーション層３２を形成する（図１１（ｃ））。これにより、キャップ層３１の表面部の開口幅とパシベーション層３２底部の開口幅は、異なって、キャップ層３１の端部斜面の上端部３６の位置と、パシベーション層３２の端部斜面の下端部３７の位置は、異なり、ゲート電極３３と接触する平坦部３８が生じるように形成することができる。
フィールドプレート３４は、開口部３２ａからゲート電極用金属３３ａに接合するようにパシベーション層３２上にゲート電極用金属と同じ金属で形成する（図１１（ｄ））。
このようにして、形成されたＨＥＭＴ１０は、ゲート電極３３が適切なレベルにバイアスされているとき、ソース電極とドレイン電極との間を二次元電子ガス（２ＤＥＧ）層／チャネル２３を介して電流が流れることができる。
以上のように、このドライエッチングでは、ＳｉＮやＳｉＯでは、異方性エッチングを生じやすいため、テーパ角度φ２は大きいが、キャップ層は、窒化ガリウム等のため、テーパー角度θ２を小さくすることができる。それゆえ、最も電界のかかるゲート電極３３の角部３３ｃでは、キャップ層３１のテーパ角θ２が小さいため電界緩和効果を大きくすることができる。また、キャップ層３１にゲート電極と接触する平坦部３８を設けるようにしたので、より、電界緩和効果を大きくすることができる。
次に、本発明の第３実施形態に係る半導体装置を説明する。第３実施形態では、ゲート電極は、半導体層に少なくとも部分的にリセス化されている以外は、第１または第２実施形態で説明した半導体装置と同様である。それゆえ、ここでは、第１実施形態での図３に対応する図１２で示す拡大図によって説明する。
図１２に示すように、ゲート電極部４０には、バリア層４１と、キャップ層４２と、パシベーション層４３と、フィールドプレート４５を有するゲート電極４４とが形成されている。フィールドプレート４５は、ゲート電極４４のうち、矢印Ｆ４５で示した範囲である。このとき、ゲート電極４４は、バリア層４１に形成したリセスの内部に設けられる。
ゲート電極４４を形成するには、キャップ層４２及びパシベーション層４３をバリア層４１の内部までドライエッチングし、ゲート電極４４の底面がバリア層４１の内部にあるようにゲート電極４４用の金属を堆積する。ゲート電極４４に用いる金属は、金、ニッケル、パラジウム、イリジウム、チタン、クロム、チタンとタングステンの合金、または白金シリサイドを含むがこれらに制限されない異なる材料から作ることができる。
以下にキャップ層４２の形成からフィールドプレート４５の形成までの工程を、図１３と図１４を参照して説明する。
まず、基板上にバッファ層、チャネル層（キャリア走行層）、バリア層（キャリア供給層）、キャップ層を順次エピタキシャル成長させる（図１３（ａ））。図１３ではバリア層より上部を描いている。次に、パシベーション層４３を形成する（図１３（ｂ））。パシベーション層４３は、誘電体（ＳｉＮまたはＳｉＯ）などの非導電性材料の層からなる。パシベーション層４３は、多くの異なる厚さとすることができ、適切な厚さの範囲は、約０．０５〜０．５ミクロンである。
次に、パシベーション膜上にマスクＭ４を形成する（図１３（ｃ））。マスクＭ４は、ハードマスクまたはレジストマスクを用いる。マスクＭ４を共通に用いて、パシベーション膜、キャップ層４２と、バリア層の内部までドライエッチングする。このドライエッチングには、反応性イオンエッチング等を用いてエッチングする。エッチングガス種には、パシベーション膜には、テーパ角度φ３が大きくなるように異方性が強く、キャップ層には、テーパ角度θ３が小さくなるように等方性が強くなるものが用いられる。また、そのときの他のエッチング条件も適宜選択する。それにより、キャップ層１８のエッチング側壁面の水平面に対する角度θ３は９０度よりも小さく、好ましくは、６０°より小さく、側壁面はテーパ状に傾斜した面となる（図１３（ｄ））。そして、キャップ層１８には、開口部２５が形成される。
フィールドプレート２０を形成するには、パシベーション膜の開口幅よりもマスクの開口幅が大きくなるようにマスクを設ける（図１４（ａ））。次に、全面に電極材料をスパッタリングで堆積させた後、リフトオフによりマスク上の電極材料をマスクと同時に除去し、フィールドプレート構造を有するゲート電極１７が形成される（図１４（ｂ））。
このようにして、形成されたＨＥＭＴ１０は、ゲート電極４４が適切なレベルにバイアスされているとき、ソース電極とドレイン電極との間を二次元電子ガス（２ＤＥＧ）層／チャネル２３を介して電流が流れることができる。
以上のように、このドライエッチングでは、ＳｉＮやＳｉＯでは、異方性エッチングを生じやすいためテーパ角度φ３は大きいが、キャップ層は、窒化ガリウム等のためテーパ角度θ３を小さくすることができる。それゆえ、最も電界のかかるゲート電極４４の角部４４ｃでは、キャップ層４２のテーパ角が小さいため緩和効果を大きくすることができる。また、リセスゲート構造を形成したことで、高ゲインと良好な高周波特性を得ることができる。
ゲート電極１７を形成するには、上記の方法では、キャップ層とパシベーション層を形成した後にドライエッチングするようにしている。それ以外に、キャップ層を形成した後にドライエッチングし、金属を開口部に堆積し、その後、パシベーション層を形成して、ドライエッチングするようにしてもよい。この方法を第３実施形態の変形例として説明する。。
以下に第３実施形態の変形例として、キャップ層４２のドライエッチングからフィールドプレート４５の形成までの工程を、図１５を参照して説明する。
まず、キャップ層４２をドライエッチングし、さらに、バリア層４１の一部をドライエッチングしバリア層４１に窪み４１ａを形成し（図１５（ａ））、ゲート電極用金属４４ａの底面がバリア層４１の窪み４１ａにあるようにゲート電極用金属４４ａを堆積する（図１５（ｂ））。
キャップ層４２のドライエッチングは、第１実施形態で説明した方法と同様の方法でテーパを設けるようにエッチングする。そして、このとき、バリア層４１までエッチングする。
パシベーション層４３は、誘電体（ＳｉＮまたはＳｉＯ）などの非導電性材料の層からなる。パシベーション層４３は、多くの異なる厚さとすることができ、適切な厚さの範囲は、約０．０５〜０．５ミクロンである。このパシベーション層４３は、キャップ層４２の開口部４２ａにゲート電極用金属４４ａを堆積した後に（図１５（ｂ））、誘電体（ＳｉＮまたはＳｉＯ）などの非導電性材料（パシベーション層４３の元になる材料）４３ｃを堆積する（図１５（ｃ））。そして、ドライエッチングにより、ゲート電極用金属４４ａが露出するように開口部４３ａを設け、パシベーション層４３を形成する（図１５（ｄ））。
フィールドプレート４５は、開口部４３ａからゲート電極用金属４４ａに接合するようにパシベーション層４３上に同じ金属で形成する（図１５（ｅ））。
このようにして、形成されたＨＥＭＴ１０は、ゲート電極４４が適切なレベルにバイアスされているとき、ソース電極とドレイン電極との間を二次元電子ガス（２ＤＥＧ）層／チャネル２３を介して電流が流れることができる。
以上のように、このドライエッチングでは、ＳｉＮやＳｉＯでは、異方性エッチングを生じやすいためテーパ角度φ３は大きいが、キャップ層は、窒化ガリウム等のためテーパ角度θ３を小さくすることができる。それゆえ、最も電界のかかるゲート電極４４の角部４４ｃでは、キャップ層４２のテーパ角が小さいため緩和効果を大きくすることができる。また、リセスゲート構造を形成したことで、高ゲインと良好な高周波特性を得ることができる。
次に、本発明の第４実施形態に係る半導体装置を説明する。第４実施形態では、パシベーション層は、多段構造を有すること以外は、第１実施形態〜第３実施形態で説明した半導体装置と同様である。それゆえ、ここでは、第１実施形態での図３に対応する図１６で示す拡大図によって説明する。
図１６に示すように、ゲート電極部５０には、バリア層５１とキャップ層５２とパシベーション層５３とフィールドプレート５５を有するゲート電極５４とが形成されている。フィールドプレート５５は、ゲート電極５４のうち矢印Ｆ５５で示した範囲である。このとき、パシベーション層５３は、多段構造を有する。そのため、ゲート電極と接触する複数の平坦部５６，５７が生じている。
以下にキャップ層５２のドライエッチングからフィールドプレート５５の形成までの工程を、図１７と図１８を参照して説明する。
まず、キャップ層５２をバリア層５１までドライエッチングし、ゲート電極用金属５４ａの底面がバリア層５１の表面上にあるようにゲート電極用金属５４ａを堆積する（図１７（ａ））。
キャップ層５２のドライエッチングは、第１実施形態で説明した方法と同様の方法でテーパを設けるようにエッチングする。
パシベーション層５３は、誘電体（ＳｉＮまたはＳｉＯ）などの非導電性材料の層からなる。パシベーション層は、多くの異なる厚さとすることができ、適切な厚さの範囲は、約０．０５〜０．５ミクロンである。まず、第１層のパシベーション層５３ａは、キャップ層５２の開口部５２ａにゲート電極用金属５４ａを堆積した後に（図１７（ａ））、誘電体（ＳｉＮまたはＳｉＯ）などの非導電性材料（パシベーション層５３の元になる材料）５３ａを堆積する（図１７（ｂ））。そして、ゲート電極用金属５４ａの上面より広い範囲でドライエッチングにより、ゲート電極用金属５４ａの上面より広く開口部５３ｂを設ける（図１７（ｃ））。
ゲート電極用金属５４ａと同様の金属５４ｂを、開口部５３ｂに形成する（図１７（ｄ））。そして、再び、非導電性材料（パシベーション層５３の元になる材料）５３ｃを薄く形成する（図１８（ａ））。さらに、広い開口部５３ｄを形成し、パシベーション層５３を形成する（図１８（ｂ））、そして、更にゲート電極用金属５４ａと同様の金属をその開口部５３ｄに堆積させ、最終的に、フィールドプレート５５を形成する（図１８（ｃ））。フィールドプレート５５は、ゲート電極用金属５４ａに用いられているものと同じ金属である。これにより、ゲート電極と接触する平坦部５６，５７が複数設けられた多段のパシベーション層を形成することができる。
このようにして、形成されたＨＥＭＴ１０は、ゲート電極５４が適切なレベルにバイアスされているとき、ソース電極とドレイン電極との間を二次元電子ガス（２ＤＥＧ）層／チャネル２３を介して電流が流れることができる。
以上のように、このドライエッチングでは、ＳｉＮやＳｉＯでは、異方性エッチングを生じやすいため、テーパ角度φ４は大きいが、キャップ層５２は、窒化ガリウム等のため、テーパー角度θ４が小さくすることができる。それゆえ、最も電界のかかるゲート電極５４の角部５４ｃでは、キャップ層５２のテーパ角が小さいため電界緩和効果を大きくすることができる。また、キャップ層５２にゲート電極５４と接触する平坦部５６、パシベーション層５３にゲート電極５４と接触する平坦部５７を複数設けるようにしたので、より、電界緩和効果を大きくすることができる。
。
なお、本実施形態では、キャップ層１８，３１，４２，５２をノンドープの絶縁性結晶のＧａＮを用いて説明したが、それに限らず、不純物を添加することによりｎ型の半導体性の窒化物やアモルファスの窒化物を用いるようにすることもできる。また、本実施形態では、半導体装置として、ＨＥＭＴを例にして説明したが、それに限らず、電界効果トランジスタ（ＦＥＴ）を用いることができる。
以上の実施形態で説明された構成、形状、大きさおよび配置関係については本発明が理解・実施できる程度に概略的に示したものにすぎず、また数値および各構成の組成（材質）等については例示にすぎない。従って本発明は、説明された実施形態に限定されるものではなく、特許請求の範囲に示される技術的思想の範囲を逸脱しない限り様々な形態に変更することができる。
本発明に係る半導体装置は、高周波・高耐圧動作の電力素子としての半導体装置等に利用される。
１０ 高電子移動度トランジスタ（ＨＥＭＴ）
１１ 基板
１２ バッファ層
１３ チャネル層
１４ バリア層
１５ ソース電極
１６ ドレイン電極
１７ ゲート電極
１８ キャップ層
１９ パシベーション層
２０ フィールドプレート
２２ キャップ層の表面部の開口部とパシベーション層底部の開口部の一致箇所
２３ 二次元電子ガス（２ＤＥＧ）層／チャネル

Claims (8)

  1. 基板上に形成された窒化物半導体層と、
    前記窒化物半導体層の一部と電気的接触をして形成されたソース電極と、
    前記窒化物半導体層の一部と電気的接触をして形成されたドレイン電極と、
    前記ソース電極と前記ドレイン電極との間の前記窒化物半導体層上に形成されたゲート電極と、
    前記ゲート電極と前記ドレイン電極との間の前記窒化物半導体層の表面に形成されたキャップ層と、
    前記キャップ層を覆うパシベーション層と、
    を備え、
    平面視における前記ソース電極と前記ドレイン電極との間に、前記パシベーション層及び前記キャップ層を貫通し、前記窒化物半導体層中にその底部を具備し、内径が底部から上方に向かって広がるテーパ形状をもつ凹部が形成され、かつ当該凹部を埋め込んで前記ゲート電極が形成され、
    前記キャップ層は、前記窒化物半導体層の材料の組成の一部の組成を含む組成から成る材料から成り、２〜５０ｎｍの厚さを有し、
    前記凹部の内面を構成する前記キャップ層の側面のテーパ角は、前記凹部の内面を構成する前記パシベーション層の側面のテーパ角よりも小さく、かつ６０°以下となるように前記凹部はドライエッチングによって形成されたことを特徴とする半導体装置。
  2. 前記キャップ層の前記側面の上端部の位置と、前記パシベーション層の前記側面の下端部の位置は、一致していることを特徴とする請求項１に記載の半導体装置。
  3. 前記キャップ層の前記側面の上端部の位置と、前記パシベーション層の前記側面の下端部の位置は、異なっていることを特徴とする請求項１に記載の半導体装置。
  4. 前記キャップ層は、ノンドープの窒化物半導体からなることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記キャップ層は、ｎ型半導体からなることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
  6. 前記キャップ層は、アモルファス材料からなることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
  7. 高電子移動度トランジスタ（ＨＥＭＴ）構造を備える請求項１〜６のいずれか１項に記載の半導体装置であって、前記窒化物半導体層は、少なくとも、前記基板の上のバッファ層と前記バッファ層の上に形成されたチャネル層およびバリア層を備え、二次元電子ガスは前記チャネル層と前記バリア層との間にあることを特徴とする半導体装置。
  8. 前記チャネル層と前記バリア層は、ＡｌｘＧａｙＩｎ（１−ｘ−ｙ）Ｎ（０≦ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）などのＩＩＩ族窒化物材料からなることを特徴とする請求項７に記載の半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010118556A (ja) * 2008-11-13 2010-05-27 Furukawa Electric Co Ltd:The 半導体装置および半導体装置の製造方法
JP5694020B2 (ja) 2011-03-18 2015-04-01 トランスフォーム・ジャパン株式会社 トランジスタ回路
JP5872810B2 (ja) * 2011-07-21 2016-03-01 サンケン電気株式会社 窒化物半導体装置及びその製造方法
US8866147B2 (en) 2011-12-22 2014-10-21 Avogy, Inc. Method and system for a GaN self-aligned vertical MESFET
JP2013089673A (ja) 2011-10-14 2013-05-13 Toshiba Corp 半導体装置および半導体装置の製造方法
US8530978B1 (en) * 2011-12-06 2013-09-10 Hrl Laboratories, Llc High current high voltage GaN field effect transistors and method of fabricating same
JP2013258251A (ja) * 2012-06-12 2013-12-26 Sumitomo Electric Ind Ltd ショットキーバリアダイオードおよびその製造方法
CN105164811B (zh) * 2013-02-15 2018-08-31 创世舫电子有限公司 半导体器件的电极及其形成方法
US10014382B2 (en) 2014-03-13 2018-07-03 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with sidewall passivation and method of making
US10276712B2 (en) 2014-05-29 2019-04-30 Hrl Laboratories, Llc III-nitride field-effect transistor with dual gates
US9318593B2 (en) 2014-07-21 2016-04-19 Transphorm Inc. Forming enhancement mode III-nitride devices
JP6261523B2 (ja) * 2015-01-08 2018-01-17 信越半導体株式会社 電子デバイス用エピタキシャル基板の製造方法、並びに電子デバイスの製造方法
US9812532B1 (en) 2015-08-28 2017-11-07 Hrl Laboratories, Llc III-nitride P-channel transistor
EP3378097A4 (en) 2015-11-19 2019-09-11 HRL Laboratories, LLC NITRIDE-III FIELD EFFECT TRANSISTOR WITH DOUBLE TRIGGER
JP2018157141A (ja) * 2017-03-21 2018-10-04 株式会社東芝 半導体装置及び半導体装置の製造方法
JP2021120966A (ja) * 2018-04-27 2021-08-19 ソニーセミコンダクタソリューションズ株式会社 スイッチングトランジスタ及び半導体モジュール
JP7294570B2 (ja) * 2019-09-10 2023-06-20 住友電工デバイス・イノベーション株式会社 高電子移動度トランジスタの製造方法
CN111312816B (zh) * 2020-03-03 2023-02-28 厦门市三安集成电路有限公司 半导体器件及其制作方法
US20240072130A1 (en) * 2022-08-29 2024-02-29 Raytheon Company T-gate transistor with mini field plate and angled gate stem
WO2024047995A1 (ja) * 2022-09-01 2024-03-07 株式会社ジャパンディスプレイ 半導体デバイス及びその製造方法

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5200022A (en) * 1990-10-03 1993-04-06 Cree Research, Inc. Method of improving mechanically prepared substrate surfaces of alpha silicon carbide for deposition of beta silicon carbide thereon and resulting product
US6262444B1 (en) * 1997-04-23 2001-07-17 Nec Corporation Field-effect semiconductor device with a recess profile
JP2001524756A (ja) * 1997-11-24 2001-12-04 フラウンホーファー−ゲゼルシャフト ツル フェルデング デル アンゲヴァンテン フォルシュング エー．ファー． 半導体素子の最適化されたエッジ終端部
JP3534624B2 (ja) * 1998-05-01 2004-06-07 沖電気工業株式会社 半導体装置の製造方法
TW466768B (en) * 2000-12-30 2001-12-01 Nat Science Council An In0.34Al0.66As0.85Sb0.15/InP HFET utilizing InP channels
JP4077731B2 (ja) * 2003-01-27 2008-04-23 富士通株式会社 化合物半導体装置およびその製造方法
JP2004253620A (ja) * 2003-02-20 2004-09-09 Nec Compound Semiconductor Devices Ltd 電界効果型トランジスタおよびその製造方法
US7501669B2 (en) * 2003-09-09 2009-03-10 Cree, Inc. Wide bandgap transistor devices with field plates
US20050139838A1 (en) * 2003-12-26 2005-06-30 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US20070164326A1 (en) * 2004-02-20 2007-07-19 Yasuhiro Okamoto Field effect transistor
US7238560B2 (en) * 2004-07-23 2007-07-03 Cree, Inc. Methods of fabricating nitride-based transistors with a cap layer and a recessed gate
US7709859B2 (en) * 2004-11-23 2010-05-04 Cree, Inc. Cap layers including aluminum nitride for nitride-based transistors
JP4845872B2 (ja) * 2005-01-25 2011-12-28 富士通株式会社 Ｍｉｓ構造を有する半導体装置及びその製造方法
US20060226442A1 (en) * 2005-04-07 2006-10-12 An-Ping Zhang GaN-based high electron mobility transistor and method for making the same
US7855401B2 (en) * 2005-06-29 2010-12-21 Cree, Inc. Passivation of wide band-gap based semiconductor devices with hydrogen-free sputtered nitrides
US20070018199A1 (en) * 2005-07-20 2007-01-25 Cree, Inc. Nitride-based transistors and fabrication methods with an etch stop layer
US7548112B2 (en) * 2005-07-21 2009-06-16 Cree, Inc. Switch mode power amplifier using MIS-HEMT with field plate extension
JP4333652B2 (ja) * 2005-08-17 2009-09-16 沖電気工業株式会社 オーミック電極、オーミック電極の製造方法、電界効果型トランジスタ、電界効果型トランジスタの製造方法、および、半導体装置
WO2007136401A2 (en) * 2005-09-16 2007-11-29 The Regents Of The University Of California N-polar aluminum gallium nitride/gallium nitride enhancement-mode field effect transistor
US7709269B2 (en) * 2006-01-17 2010-05-04 Cree, Inc. Methods of fabricating transistors including dielectrically-supported gate electrodes
JP5114947B2 (ja) * 2006-12-28 2013-01-09 富士通株式会社 窒化物半導体装置とその製造方法
JP2008211172A (ja) * 2007-01-31 2008-09-11 Matsushita Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
JP5332113B2 (ja) * 2007-02-15 2013-11-06 富士通株式会社 半導体装置及びその製造方法
JP2008243848A (ja) * 2007-03-23 2008-10-09 Sanken Electric Co Ltd 半導体装置
JP2008288289A (ja) * 2007-05-16 2008-11-27 Oki Electric Ind Co Ltd 電界効果トランジスタとその製造方法
JP2008306083A (ja) * 2007-06-11 2008-12-18 Nec Corp Ｉｉｉ−ｖ族窒化物半導体電界効果型トランジスタおよびその製造方法
JP5487550B2 (ja) * 2007-08-29 2014-05-07 サンケン電気株式会社 電界効果半導体装置及びその製造方法
US7795642B2 (en) * 2007-09-14 2010-09-14 Transphorm, Inc. III-nitride devices with recessed gates
US7915643B2 (en) * 2007-09-17 2011-03-29 Transphorm Inc. Enhancement mode gallium nitride power devices
CN101897029B (zh) * 2007-12-10 2015-08-12 特兰斯夫公司 绝缘栅e模式晶体管
JP5276849B2 (ja) * 2008-01-09 2013-08-28 新日本無線株式会社 窒化物半導体装置の製造方法
JP2010103425A (ja) * 2008-10-27 2010-05-06 Sanken Electric Co Ltd 窒化物半導体装置
JP5653607B2 (ja) * 2008-11-26 2015-01-14 古河電気工業株式会社 ＧａＮ系電界効果トランジスタおよびその製造方法
JP5566670B2 (ja) * 2008-12-16 2014-08-06 古河電気工業株式会社 ＧａＮ系電界効果トランジスタ
JP5564815B2 (ja) * 2009-03-31 2014-08-06 サンケン電気株式会社 半導体装置及び半導体装置の製造方法
US8105889B2 (en) * 2009-07-27 2012-01-31 Cree, Inc. Methods of fabricating transistors including self-aligned gate electrodes and source/drain regions

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