JP2010238838A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】容易にノーマリオフ特性を向上させることができる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置１は、一方の主面５ａの一部に凹部１６が形成された窒化物系半導体層３〜５と、一方の主面５ａに設けられたソース電極７と、凹部１６を挟みソース電極７とは反対側であって、一方の主面５ａに設けられたドレイン電極８と、一方の主面５ａの凹部１６を挟み両側に形成され、凹部１６側の壁面１７が傾斜した絶縁層６と、凹部１６の底面１６ａ上及び側面１６ｂ上並びに絶縁層６の凹部１６側の壁面１７上に設けられたゲート電極１０とを備えている。絶縁層６の壁面１７の傾斜角βは、凹部１６の側面１６ｂの傾斜角αよりも大きい。
【選択図】図１

Description

本発明は、窒化物系半導体層を有する半導体装置及び半導体装置の製造方法に関する。
従来、窒化物系半導体層を有する半導体装置及びその製造方法が知られている。
特許文献１には、ＳｉＣからなる基板と、基板上に形成されたバッファ層と、バッファ層上に形成されたＧａＮからなるチャネル層と、チャネル層上に形成されたＡｌＧａＮからなるバリア層と、バリア層上の異なる位置に形成されたソース電極、ドレイン電極及びゲート電極とを備えた半導体装置（ＨＪＦＥＴ：ヘテロ接合電界効果型トランジスタ）が開示されている。更に、特許文献１の半導体装置は、チャネル層とゲート電極との間のバリア層には凹部が設けられている。
特許文献１の半導体装置では、ゲート電極として一般的に使用されるＮｉ等に比べて仕事関数の大きい導電性酸化物（例えば、ＺｎＩｎＳｎＯ）を使用してゲート電極の下方の２次元電子ガス層を消失させて、ノーマリオフ特性を得ることができる。
特開２００７−１４９７９４号公報
特許文献１の技術では、ドレイン電極及びソース電極を形成するためのマスクとして使用した酸化膜にフッ化水素酸を用いたウエットエッチングにより開口を形成する。次に、開口によって露出したバリア層の露出部をエッチングして凹部を形成する。その後、凹部の底面に接するようにゲート電極を形成する。しかしながら、ウエットエッチングを用いた場合、凹部の開口部側の側面は急峻となり、凹部の側面の下方で電界集中が生じるといった課題がある。
本発明は、上述した課題を解決するために創案されたものであり、ノーマリオフ特性を有し、容易に凹部の側面の下方の電界集中を抑制できる半導体装置及び半導体装置の製造方法を提供することを目的としている。
上記目的を達成するために、請求項１に記載の発明は、一方の主面の一部に側面が傾斜した凹部が形成された窒化物系半導体層と、前記一方の主面に設けられた第１の電極と、前記凹部を挟み前記第１の電極とは反対側であって、前記一方の主面に設けられた第２の電極と、前記一方の主面の前記凹部を挟み両側に形成され、前記凹部側の壁面が傾斜した絶縁層と、前記凹部の底面上及び側面上並びに前記絶縁層の前記凹部側の壁面の少なくとも一部上に設けられた制御電極とを備え、前記絶縁層の壁面の傾斜角は、前記凹部の側面の傾斜角よりも大きいことを特徴とするものである。
また、請求項２に記載の発明は、前記窒化物系半導体層は、第１の窒化物系半導体層と、前記第１の窒化物系半導体層とは少なくとも組成が一部異なり、前記第１の窒化物系半導体層上に形成され、前記凹部が形成される第２の窒化物系半導体層とを有し、前記第１の窒化物系半導体層と前記第２の窒化物系半導体層との界面近傍に２次元電子ガス層が形成され、前記凹部の底面は、前記界面に達していないことを特徴とするものである。
また、請求項３に記載の発明は、前記絶縁層の壁面と前記凹部との間に間隔が形成され、前記窒化物系半導体層の上面が露出していることを特徴とするものである。
また、請求項４に記載の発明は、前記凹部の底面及び側面、並びに、前記絶縁層の前記凹部側の壁面と前記制御電極との間に金属酸化物半導体層を有することを特徴とするものである。
また、請求項５に記載の発明は、窒化物系半導体層の一方の主面上に絶縁層を形成する工程と、前記絶縁層上に一部が開口されたレジスト膜を形成する工程と、前記レジスト膜をマスクとして、前記絶縁層をドライエッチングする工程と、前記レジスト膜をマスクとして、前記絶縁層をウエットエッチングして傾斜した壁面を形成する工程と、前記レジスト膜をマスクとして前記窒化物系半導体層をドライエッチングして前記窒化物系半導体層の一方の主面に凹部を形成する工程と、前記凹部底面上及び側面上並びに前記絶縁層の前記凹部側の傾斜した壁面の少なくとも一部上に制御電極を形成する工程とを備えていることを特徴とするものである。
また、請求項６に記載の発明は、前記制御電極と前記凹部の底面及び側面、並びに前記絶縁層の傾斜した壁面との間に金属酸化物半導体層を形成する工程を有することを特徴とするものである。
本発明によれば、凹部の側面の傾斜を緩やかにすることによって、ノーマリオフ特性を有しつつ、容易に凹部の側面の下方の電界集中を抑制できる。
第１実施形態による半導体装置の断面図である。 製造工程における半導体装置の断面図である。 製造工程における半導体装置の断面図である。 製造工程における半導体装置の断面図である。 製造工程における半導体装置の断面図である。 製造工程における半導体装置の断面図である。 製造工程における半導体装置の断面図である。 製造工程における半導体装置の断面図である。 製造工程における半導体装置の断面図である。 製造工程における半導体装置の断面図である。 第２実施形態による半導体装置の断面図である。 第３実施形態による半導体装置の断面図である。
（第１実施形態）
以下、図面を参照して、本発明をＨＥＭＴに適用した第１実施形態について説明する。図１は、第１実施形態による半導体装置の断面図である。
第１実施形態による半導体装置１は、基板２と、バッファ層３と、第１の窒化物系半導体層である電子走行層４と、第２の窒化物系半導体層である電子供給層５と、絶縁層６と、ソース電極７と、ドレイン電極８と、金属酸化物半導体層９と、ゲート電極１０と、ゲートフィールドプレート１１とを備えている。
基板２は、各層３〜５を成長主面２ａにエピタキシャル成長させるための成長基板として機能する。また、基板２は、各構成３〜１１を機械的に支持する支持基板としても機能する。基板２は、シリコンからなる。
バッファ層３は、基板２と各層３〜５との格子定数の差を緩やかにして、応力を緩和するものである。バッファ層３は、ＡｌＮ（窒化アルミニウム）からなる第１副層と、ＧａＮ（窒化ガリウム）からなる第２副層とが交互に周期的に積層された構造を有する。バッファ層３は、基板２の成長主面２ａ上に形成されている。
電子走行層４は、電子供給層５とのヘテロ接合面の近傍にチャネルとして機能する２次元電子ガス層１５を形成するものである。電子走行層４は、導電性の不純物を含まないノンドープのＧａＮからなる。電子走行層４は、約０．３μｍ〜約１０μｍの厚みを有する。電子走行層４は、バッファ層３上に形成されている。
電子供給層５は、電子走行層４に電子を供給するものである。電子供給層５は、導電性の不純物を含まないノンドープのＡｌ0.3Ｇａ0.7Ｎからなる。電子供給層５は、約１０ｎｍ〜約５０ｎｍの厚みを有する。このように、電子供給層５が薄く形成されているので、電子走行層４は、厚み方向にトンネル効果を有する。電子供給層５は、電子走行層４上に形成されている。電子供給層５の一方の主面５ａの中央部には、凹部１６が形成されている。凹部１６の底面１６ａと電子走行層４との間に電子供給層５の一部が残るように、凹部１６は形成されている。凹部１６の側面１６ｂと水平面（基板２の成長主面２ａ）との間の傾斜角αは、約４５°に構成されている。尚、傾斜角αは、４５°に限定されるものではなく、３０°〜６０°程度に形成してもよい。また、凹部１６の開口部の幅は、２．１μｍ〜３．１μｍ、凹部１６の底面１６ａの幅は２μｍ〜３μｍに形成される。
絶縁層６は、それ自身に圧縮応力を生じさせて、２次元電子ガス層のキャリア濃度を高める機能を有する。また、絶縁層６は、一般的保護膜としての機能、傾斜フィールドプレートとして機能するゲートフィールドプレート１１を上面及び壁面１７に形成するための機能を有する。絶縁層６は、ＳｉＯ２からなる。絶縁層６は、約３００ｎｍ〜約７００ｎｍ、好ましくは、約５００ｎｍの厚みを有する。絶縁層６は、電子供給層５の主面５ａ上に形成されている。ここで、絶縁層６は、図１の断面で見たとき、凹部１６を挟み両側に形成されている。また、絶縁層６は、凹部１６と、凹部１６の開口部からドレイン電極８側、ソース電極７側へと延びる電子供給層５の一部（段部１８）と、ソース電極７と、ドレイン電極８とが形成される領域には形成されていない。凹部１６側の絶縁層６の壁面１７と水平面（電子供給層５の主面５ａ）との間の傾斜角βは、約６０°に構成されている。尚、傾斜角βは、傾斜角αよりも大きければよく、６０°に限定されるものではなく、４５°〜７５°程度に形成してもよい。絶縁層６の壁面１７は、凹部１６から所定の間隔（０．０５μｍ〜２．０μｍ）を開けて、凹部１６の開口部よりも外側（ドレイン電極８側、ソース電極７側）に形成されている。これにより、絶縁層６の壁面１７と凹部１６との間には、電子供給層５の主面５ａが露出して、段部１８が形成される。
ソース電極７及びドレイン電極８は、約２５ｎｍの厚みを有するチタン（Ｔｉ）層と約３００ｎｍの厚みを有するアルミニウム（Ａｌ）層とが積層された構造を有する。ソース電極７及びドレイン電極８は、絶縁層６から露出した電子供給層５の主面５ａ上に形成されている。ドレイン電極８は、凹部１６を挟みソース電極７とは反対側に配置されている。尚、上述したように、電子供給層５は極めて薄く、トンネル効果によって、ソース電極７及びドレイン電極８は、２次元電子ガス層１５と電気的に接続される。
金属酸化物半導体層９は、ノーマリオフ特性及びターンオン特性を向上させるものである。金属酸化物半導体層９は、ｐ型の酸化ニッケル（ＮｉＯ）からなる。金属酸化物半導体層９は、約２００ｎｍの厚みを有する。ここで、金属酸化物半導体層９の厚みは、２００ｎｍに限定されるものではなく、約３ｎｍ〜約１０００ｎｍ、好ましくは、約１０ｎｍ〜約５００ｎｍでもよい。ここで、金属酸化物半導体層９が３ｎｍよりも薄くなると、ノーマリオフ特性が低下する。金属酸化物半導体層９は、凹部１６の底面１６ａ及び側面１６ｂと、凹部１６の開口の周りで絶縁層６から露出している電子供給層５の段部１８の上面と、絶縁層６の壁面１７及び上面の一部を覆うように形成されている。金属酸化物半導体層９は、ソース電極７及びドレイン電極８とは一定の間隔を開けて形成されている。
ゲート電極１０は、ソース電極７とドレイン電極８との間に流れる電流を制御するものである。ゲート電極１０は、約２５ｎｍの厚みを有するニッケル（Ｎｉ）層と、約３００ｎｍの厚みを有する金（Ａｕ）層とが積層された構造を有する。ゲート電極１０は、凹部１６の底面１６ａ、側面１６ｂ、段部１８と対向する領域の金属酸化物半導体層９上に形成されている。
ゲートフィールドプレート１１は、ゲート電極１０の端部における電界集中を緩和するものである。ゲートフィールドプレート１１は、ゲート電極１０と同じ材料及び同じ積層構造からなる。ゲートフィールドプレート１１は、ゲート電極１０と連続して、一体的に形成されている。即ち、ゲートフィールドプレート１１は、ゲート電極１０と電気的に接続されている。ゲートフィールドプレート１１は、絶縁層６の壁面１７及び絶縁膜６の上面に設けられた金属酸化物半導体層９の領域上に形成されたゲート電極１０からゲート電極１０が形成されていないソース電極７及びドレイン電極８へと延びる領域の金属酸化物半導体層９上に形成されている。上述したように、絶縁層６の壁面１７は傾斜している。これにより、壁面１７に形成されたゲートフィールドプレート１１は、凹部１６から離れるに連れて、電子供給層５との距離が徐々に大きくなる。この結果、ゲート電極１０の端部における電界集中の緩和効果を向上させる。
次に、図面を参照して、上述した第１実施形態による半導体装置１の製造方法について説明する。図２〜図１０は、各製造工程における半導体装置の断面図である。
まず、シリコンからなる基板２の成長主面２ａをＨＦ系エッチャントにより前処理する。次に、基板２をＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition:有機金属化学気相成長法）装置の反応室内に導入する。その後、基板２を、約１１００℃の温度で、約１０分間サーマルアニーリングを行って表面の酸化膜を除去する。
次に、反応室内にＴＭＡ（トリメチルアンモニウム）ガス及びＮＨ３（アンモニア）ガスを供給して、基板２の成長主面２ａにＡｌＮ層をエピタキシャル成長させる。その後、ＴＭＧ（トリメチルガリウム）ガス及びＮＨ３ガスを供給して、ＡｌＮ層上にＧａＮ層をエピタキシャル成長させる。そして、これらを所望の回数繰り返すことによって、図２に示すバッファ層３を形成する。
次に、反応室内にＴＭＧガス及びＮＨ３ガスを供給して、バッファ層３上に約０．３μｍ〜約１０μｍの厚みのノンドープのＧａＮからなる電子走行層４を形成する。
次に、反応室内にＴＭＡガスと、ＴＭＧガスと、ＮＨ３ガスとを供給して電子走行層４上に約２５ｎｍの厚みを有するＡｌ０．３Ｇａ０．７Ｎからなる電子供給層５を形成する。
次に、ＭＯＣＶＤ装置から上述の工程が終了して、バッファ層３、電子走行層４及び電子供給層５が形成された基板２を取り出す。
次に、図２に示すように、プラズマＣＶＤ（Chemical Vapor Deposition）法によって、電子供給層５の主面５ａ上に約５００ｎｍの厚みのＳｉＯ２からなる絶縁層６を形成する。その後、フォトリソグラフィー技術により、ソース電極７及びドレイン電極８を形成する領域が開口されたレジスト膜３１を絶縁層６上に形成する。
次に、図３に示すように、レジスト膜３１をマスクとして、フッ酸系エッチャントを用いたウエットエッチングにより、絶縁層６にソース電極７及びドレイン電極８を形成するための開口を形成する。その後、電子ビーム蒸着法を用いて、ＴｉとＡｌとを順次積層する。次に、レジスト膜３１とともに、その上の金属膜３２を除去する（リフトオフ法）。次に、Ｎ２（窒素）雰囲気中で、約５００℃、３０分間のアニールを行って、ソース電極７及びドレイン電極８と電子供給層５との間にオーミック接続を形成する。これにより、ソース電極７及びドレイン電極８が完成する。
次に、図４に示すように、フォトリソグラフィー技術により、ゲート電極１０を形成する領域が開口されたレジスト膜３３を絶縁層６上に形成する。ゲート電極１０を形成する領域の開口幅を０．５μｍ〜４μｍ（例えば、２μｍ）とする。
次に、図５に示すように、レジスト膜３３をマスクとし、ＣＦ４やＣＨＦ３等を用いて、絶縁層６をプラズマエッチング（ドライエッチング）する。ここで、プラズマエッチング法を用いているので、絶縁層６の壁面１７ａは、略鉛直となる。これにより、壁面１７ａの開口部は従来のウエットエッチングで形成した場合と比較して狭くなる。尚、絶縁層６は、エッチング領域においても、５０ｎｍ〜２００ｎｍ程度（例えば、１００ｎｍ）の厚み方向の一部が残るようにエッチングされる。
次に、図６に示すように、同じレジスト膜３３をマスクとし、フッ酸系エッチャントを用いて、図５で示す厚み方向の一部が残る絶縁膜６の部分が除去され、電子供給層５の一方の主面５ａが、幅約２．６μｍ程度露出するまで、絶縁層６をウエットエッチングして、絶縁層６の壁面１７を形成する。この工程では、ウエットエッチング法を用いたが、先にドライエッチングを行っているので、絶縁層６の壁面１７の傾斜は急になる。即ち、従来のウエットエッチングで絶縁層の壁面を形成した場合と比べて、傾斜角βが大きくなる。また、エッチャントがレジスト膜３３の下側に回り込むので、絶縁層６の上側の開口のみならず下側の開口もレジスト膜３３の開口よりも大きくなるように、レジスト膜３３が絶縁層６の上側の開口からはみ出している。
次に、図７に示すように、図６の工程で使用したレジスト膜３３をそのままマスクとして利用し、塩素ガスを用いて、電子供給層５の一方の主面５ａをプラズマエッチングすることにより凹部１６を形成する。尚、凹部１６の深さは約５ｎｍであり、凹部１６の底面１６ａの下には、電子供給層５の一部が残るようにエッチングされる。ここで、この工程では、ドライエッチングを用いているので、凹部１６の底面１６ａは、レジスト膜３３の開口幅に対応した幅になる。一方、凹部１６の開口は、プラズマガスが回り込むことにより、凹部１６の側面１６ｂの傾斜は緩やかになり、レジスト膜３３の開口よりも大きくエッチングされる。ここで、レジスト膜３３と電子供給層５との間には、絶縁層６の厚みと同じ大きい空間が形成されるので、レジスト膜３３の開口側の下面には、絶縁層６をマスクにしているのではないので、多くのプラズマガスが回り込む。これにより、凹部１６の側面１６ｂの傾斜は、絶縁層６の壁面１７の傾斜よりも緩やかになる。また、図７で示すように、上側に絶縁層６が形成されていない露出した電子供給層５の一方の主面５ａの一部（段部１８）が残るようにドライエッチングされる。
次に、図８に示すように、レジスト膜３３を除去する。
この後、図９に示すように、フォトリソグラフィー技術により、金属酸化物半導体層９を形成する領域が開口されたレジスト膜３４を形成する。レジスト膜３４の開口は、絶縁層６の下側の開口よりも大きい。
次に、図１０に示すように、酸素を含む雰囲気中、例えば、アルゴンと酸素を含む混合ガス中で、ＮｉＯをマグネトロンスパッタリングすることにより、ＮｉＯからなる金属酸化物半導体層９を形成する。その後、金属酸化物半導体層９のｐ型特性を向上させるために、熱処理、オゾンアッシング処理、酸素アッシング処理等を行ってもよい。次に、マグネトロンスパッタリングにより、Ｎｉ（ニッケル）とＡｕ（金）とを順次積層して、ゲート電極１０及びゲートフィールドプレート１１を形成する。
次に、図１０に示すレジスト膜３４とともに、その上の金属酸化物半導体層３５及び金属膜３６を除去する（リフトオフ法）。これにより、図１に示すように、金属酸化物半導体層９と、ゲート電極１０と、ゲートフィールドプレート１１とが完成する。
最後に、周知のダイシング工程により、基板２を素子単位で分離して、第１実施形態による半導体装置１が完成する。
次に、上述した第１実施形態による半導体装置１の動作を説明する。
まず、ドレイン電極７が高電位になるように、ドレイン電極７とソース電極７との間に電圧が印加される。この状態で、ゲート電極１０に閾値電圧よりも高い所望の制御電圧が印加されると、金属酸化物半導体層９に分極が生じる。これにより、金属酸化物半導体層９の電子供給層５側に正孔が集まり、電子走行層４の電子供給層５に接する側に電子が誘起される。そして、電子走行層４のゲート電極１０の対向する領域にチャネルが形成される。この結果、ソース電極７とドレイン電極８との間がオン状態になり、電子がソース電極７、電子供給層５、電子走行層４の２次元電子ガス層１５、電子供給層５、ドレイン電極８の経路で流れる。尚、電子供給層５は、非常に薄いので、厚み方向にはトンネル効果により電子が通過する。そして、この電子の経路と逆方向に電流が流れる。ここで、電流の大きさは、ゲート電極１０に印加される制御電圧によって制御される。
上述したように第１実施形態による半導体装置１では、金属酸化物半導体層９を形成している。ここで、金属酸化物半導体層９は、酸素を含む雰囲気中でスパッタリング（マグネトロンスパッタリング）によって形成することにより、容易に形成でき且つ正孔濃度を高めることができる。これにより、金属酸化物半導体層９は、ゲート電極１０の下方のポテンシャルを下げ、ノーマリ時にゲート電極１０の下方の電子走行層４に２次元電子ガス層１５が形成されることを抑制できる。この結果、半導体装置１は、ノーマリオフ特性を容易に向上させることができる。
また、半導体装置１では、絶縁層６の壁面１７の傾斜角βを凹部１６の側面１６ｂの傾斜角αよりも大きくしている。これにより、絶縁層６の壁面１７の薄い領域を低減することができるので、製造工程におけるドライエッチング等に起因する絶縁層６の壁面１７の破損を抑制することができる。また、絶縁層６ではなくレジスト膜３３をマスクとして、凹部１６を形成しているので、絶縁層６の破損をより抑制することができる。従って、絶縁層６の破損によりゲート電極１０に流れるリーク電流を抑制することができるので、耐圧を向上させることができる。
また、半導体装置１では、凹部１６の側面１６ｂの傾斜角αを絶縁層６の壁面１７の傾斜角βよりも小さくしている。これにより、凹部１６の側面１６ｂの下方の電界集中を緩和することができる。
また、半導体装置１では、凹部１６、段部１８、絶縁層６の壁面１７にわたって金属酸化物半導体層９及びゲート電極１０が形成されているので、ゲート電極１０近傍の電界集中を緩和することができる。
更に、半導体装置１の製造方法では、絶縁層６と凹部１６を同じレジスト膜３３によってエッチングすることにより、凹部１６の幅を小さくすることができる。この結果、半導体装置１のオン抵抗を、より小さくすることができる。
また、半導体装置１の製造方法では、レジスト膜３３をマスクとして、凹部１６をエッチングにて形成することにより、絶縁層６をマスクとしてエッチングにて凹部１６を形成する場合に比べて、絶縁層６の破損をより抑制できる。
（第２実施形態）
次に、図面を参照して、上述した第１実施形態の一部を変更した第２実施形態について説明する。図１１は、第２実施形態による半導体装置の断面図である。尚、上述した実施形態と同様の構成には、同じ符号を付けて説明を省略する。
図１１に示すように第２実施形態による半導体装置１Ａでは、金属酸化物半導体層９Ａと、ゲートフィールドプレート１１Ａとが第１実施形態とは異なる。
具体的には、金属酸化物半導体層９Ａとゲートフィールドプレート１１Ａが、絶縁層６の上面に形成されていない。即ち、金属酸化物半導体層９Ａとゲートフィールドプレート１１Ａが、絶縁層６の壁面１７の途中部まで形成されている。
（第３実施形態）
次に、図面を参照して、上述した実施形態の一部を変更した第３実施形態について説明する。図１２は、第３実施形態による半導体装置の断面図である。尚、上述した実施形態と同様の構成には、同じ符号を付けて説明を省略する。
図１２に示す第３実施形態による半導体装置１Ｂのように、絶縁層６の開口部の幅を更に広げるために、絶縁層６の壁面を下側の壁面１７ａと上側の壁面１７ｂとによって形成してもよい。
以上、実施形態を用いて本発明を詳細に説明したが、本発明は本明細書中に説明した実施形態に限定されるものではない。本発明の範囲は、特許請求の範囲の記載及び特許請求の範囲の記載と均等の範囲により決定されるものである。以下、上記実施形態を一部変更した変更形態について説明する。
例えば、上述した各実施形態に記載の材料、数値、形状等は適宜変更可能である。
上述の実施形態では、基板２をシリコンにより構成したが、シリコンカーバイド（ＳｉＣ）等の半導体材料、サファイア、セラミック等の絶縁体で構成してもよい。
また、上述の実施形態では、バッファ層３をＡｌＮとＧａＮとの積層構造により構成したが、他の窒化物系半導体、ＩＩＩ−Ｖ族化合物半導体、または、単層構造の半導体により構成してもよい。
また、上述の実施形態では、電子走行層４をＧａＮにより構成したが、他の窒化物系半導体材料または化合物半導体材料により電子走行層を構成してもよい。一例として、
ＡｌaＩｎbＧａ1-a-bＮ
０≦ａ＜１
０≦ｂ＜１
を上げることできる。
また、上述の実施形態では、電子供給層５をＡｌ0.3Ｇａ0.7Ｎにより構成したが、他の窒化物系半導体材料または化合物半導体材料により電子供給層を構成してもよい。一例として、
ＡｌxＩｎyＧａ1-x-yＮ
０＜ｘ＜１ （好ましくは、０．１＜ｘ＜０．４）
０≦ｙ＜１
を上げることできる。更に、ｎ型の不純物をドープしたＡｌxＩｎyＧａ1-x-yＮで形成してもよい。尚、電子供給層５は、電子走行層４よりも大きいバンドギャップを有し、且つ、電子走行層４よりも小さい格子定数を有する半導体材料で構成することが好ましい。
また、上述の実施形態では、電子走行層と電子供給層とを窒化物系半導体材料により構成したが、ＡｌＧａＡｓ／ＧａＡｓ等の窒化物系半導体材料以外の材料からなるヘテロ構造により構成してもよい。
また、上述の実施形態では、絶縁層をＳｉＯ２により構成したが、他のシリコン酸化物（例えば、ＳｉＯｘ）やシリコン窒化物（ＳｉＮｘ）等の絶縁材料によって構成してもよい。
また、上述の実施形態では、ソース電極７及びドレイン電極８をチタン及びアルミニウムの積層構造としたが、他のオーミック接触可能な金属で形成してもよい。
また、上述の実施形態では、金属酸化物半導体層９、９ＡをＮｉＯにより構成したが、他の金属酸化物半導体により構成してもよい。適用できる金属酸化物半導体は、酸化鉄（ＦｅＯｘ、ｘは任意の整数）、酸化コバルト（ＣｏＯｘ、ｘは任意の整数）、酸化マンガン（ＭｎＯｘ、ｘは任意の整数）、酸化銅（ＣｕＯｘ、ｘは任意の整数）等である。更に、金属酸化物半導体層９、９Ａを上述の材料を複数積層した多層構造にしてもよい。この場合、ｐ型（またはｎ型）の不純物の濃度を厚み方向に徐々に変えた多層構造にしてもよい。尚、また、金属酸化物半導体層を配設せず、ゲート電極１０をショットキー電極材料で構成してもよい。また、金属酸化物半導体層の代わりにｐ−ＧａＮ等のｐ型半導体層に置き換えてもよい。電子供給層等の窒化物系半導体層をｐ型で構成する場合、金属酸化物半導体層をｎ型で構成してもよい。
また、上述の実施形態では、ゲート電極１０をＮｉとＡｕにより構成したが、Ｎｉ、Ａｕ及びＴｉの三層構造、アルミニウム層、導電性を有するポリシリコン層等により構成してもよい。
また、上述の実施形態では、絶縁層６と凹部１６、１６Ｂとの間に段部１８が形成されている例を示したが、段部１８はなくてもよい。
また、金属酸化物半導体層９、９Ａとゲート電極１０との間や電子供給層５と金属酸化物半導体層９、９Ａとの間に金属酸化物半導体層９、９Ａよりも厚みの薄いＨｆＯやＳｉＯｘ等の絶縁膜を形成してもよい。
また、上述の実施形態では、金属酸化物半導体層９、９Ａと、ゲート電極１０及びゲートフィールドプレート１１、１１Ａとを同じ形状に形成したが、これらを異なる形状に形成してもよい。金属酸化物半導体層９、９Ａと、ゲート電極１０及びゲートフィールドプレート１１、１１Ａとを異なる形状に形成する場合、異なるレジスト膜により形成することができる。
また、上述の実施形態では、凹部１６、１６Ｂを形成する際に、絶縁層６を形成するためのレジスト膜３３をマスクとして用いたが、当該レジスト膜３３を除去した後、絶縁層６をマスクとして凹部１６、１６Ｂをエッチングしてもよい。
また、上述の実施形態では、本発明をＨＥＭＴに適用する例を示したが、ＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor：ショットキーゲート電界効果トランジスタ）、絶縁ゲート型電界効果トランジスタ、ダイオード等に本発明を適用してもよい。
１、１Ａ、１Ｂ半導体装置
２ 基板
２ａ 成長主面
３ バッファ層
４ 電子走行層
５ 電子供給層
５ａ 主面
６ 絶縁層
７ ソース電極
７ ドレイン電極
８ ドレイン電極
９、９Ａ 金属酸化物半導体層
１０ ゲート電極
１１、１１Ａ ゲートフィールドプレート
１５ ２次元電子ガス層
１６、１６Ｂ 凹部
１６ａ 底面
１６ｂ 側面
１７ 壁面
１７ａ 壁面
１８ 段部
３１、３３、３４ レジスト膜
３２ 金属膜
３５ 金属酸化物半導体層
３６ 金属膜
α 傾斜角
β 傾斜角

Claims (6)

  1. 一方の主面の一部に側面が傾斜した凹部が形成された窒化物系半導体層と、
    前記一方の主面に設けられた第１の電極と、
    前記凹部を挟み前記第１の電極とは反対側であって、前記一方の主面に設けられた第２の電極と、
    前記一方の主面の前記凹部を挟み両側に形成され、前記凹部側の壁面が傾斜した絶縁層と、
    前記凹部の底面上及び側面上並びに前記絶縁層の前記凹部側の壁面の少なくとも一部上に設けられた制御電極と
    を備え、
    前記絶縁層の壁面の傾斜角は、前記凹部の側面の傾斜角よりも大きいことを特徴とする半導体装置。
  2. 前記窒化物系半導体層は、
    第１の窒化物系半導体層と、
    前記第１の窒化物系半導体層とは少なくとも組成が一部異なり、前記第１の窒化物系半導体層上に形成され、前記凹部が形成される第２の窒化物系半導体層とを有し、
    前記第１の窒化物系半導体層と前記第２の窒化物系半導体層との界面近傍に２次元電子ガス層が形成され、
    前記凹部の底面は、前記第１の窒化物系半導体層の界面に達していないことを特徴とする請求項１に記載の半導体装置。
  3. 前記絶縁層の壁面と前記凹部との間に間隔が形成され、前記窒化物系半導体層の上面が露出していることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記凹部の底面及び側面、並びに、前記絶縁層の前記凹部側の壁面と前記制御電極との間に金属酸化物半導体層を有することを特徴とする請求項１〜請求項３のいずれか１項に記載の半導体装置。
  5. 窒化物系半導体層の一方の主面上に絶縁層を形成する工程と、
    前記絶縁層上に一部が開口されたレジスト膜を形成する工程と、
    前記レジスト膜をマスクとして、前記絶縁層をドライエッチングする工程と、
    前記レジスト膜をマスクとして、前記絶縁層をウエットエッチングして傾斜した壁面を形成する工程と、
    前記レジスト膜をマスクとして前記窒化物系半導体層をドライエッチングして前記窒化物系半導体層の一方の主面に凹部を形成する工程と、
    前記凹部底面上及び側面上並びに前記絶縁層の前記凹部側の傾斜した壁面少なくとも一部上に制御電極を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
  6. 前記制御電極と前記凹部の底面及び側面、並びに前記絶縁層の傾斜した壁面との間に金属酸化物半導体層を形成する工程を有することを特徴とする請求項５に記載の半導体装置の製造方法。
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