JP2016149404A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

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Abstract

【課題】窒化物半導体を用いた半導体装置の特性を向上させる。【解決手段】基板Ｓの上方に形成されたチャネル層ＣＨ、障壁層ＢＡおよび絶縁膜ＩＦをエッチングし、絶縁膜ＩＦおよび障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝Ｔを形成する。そして、この溝Ｔの側面および底面上に、エピタキシャル成長法を用いてエピタキシャル再成長層ＥＰを形成する。このように、エピタキシャル再成長層ＥＰを形成することにより、溝Ｔの底面および側面のエッチングなどによる結晶面の荒れ（凹凸）を低減することができる。このエピタキシャル再成長層ＥＰとゲート絶縁膜ＧＩとの界面には、チャネルが形成されるため、キャリアの移動度が向上し、素子のオン抵抗が小さくなる。【選択図】図１

Description

本発明は、半導体装置の製造方法および半導体装置に関し、例えば、窒化物半導体を用いた半導体装置に好適に利用できるものである。
近年、Ｓｉよりも大きなバンドギャップを有するIII−Ｖ族の化合物を用いた半導体装置が注目されている。その中でも、窒化ガリウムを用いたパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）であって、ノーマリーオフ動作が可能である半導体装置の開発が進められている。
例えば、特許文献１（特開２０１１−８２４１５号公報）には、リセス領域上に形成された窒化物半導体膜と、リセス領域の内壁面等に形成された絶縁膜と、絶縁膜上に形成されたゲート電極と、を有するＩＩＩ族窒化物系電界効果トランジスタが開示されている。
また、特許文献２（特開２００８−１５３３３０号公報）には、リセス部の内壁面に被着されたｉ−ＧａＮ選択再成長層と、ｉ−ＧａＮ選択再成長層を介してリセス部を埋め込むゲート電極と、を有する窒化物半導体高電子移動度トランジスタが開示されている。
また、非特許文献１には、リセス上に、Ａｌ２Ｏ３層を成長する前に２ｎｍのＡｌＮ層を形成したＭＩＳ−ＨＥＭＴが開示されている。
特開２０１１−８２４１５号公報 特開２００８−１５３３３０号公報
IEEE ELECTRON DEVICE LETTERS, VOL.35, NO.7, JULY 2014
本発明者は、上記のような窒化物半導体を用いた半導体装置の研究開発に従事しており、ノーマリーオフ型の半導体装置の特性向上について、鋭意検討している。その過程において、窒化物半導体を用いた半導体装置の特性について更なる改善の余地があることが判明した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置の製造方法は、絶縁膜および第２窒化物半導体層を貫通し、第１窒化物半導体層の途中まで到達する溝の側面および底面上に、エピタキシャル成長法を用いて第３窒化物半導体層を形成する工程を有する。
本願において開示される一実施の形態に示される半導体装置は、絶縁膜および第２窒化物半導体層を貫通し、第１窒化物半導体層の途中まで到達する溝の側面および底面上に形成された第３窒化物半導体層を有する。そして、第３窒化物半導体層は、エピタキシャル成長層である。
本願において開示される以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の溝部の近傍の構成を示す断面図である。 実施の形態１の半導体装置の構成を示す平面図である。 実施の形態１の半導体装置の構成を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図５に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１１に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１２に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１３に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１４に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１５に続く製造工程を示す断面図である。 実施の形態１の半導体装置および比較例の半導体装置の溝部の近傍の構成を示す断面図である。 実施の形態１の応用例の半導体装置の構成を示す断面図である。 実施の形態２の半導体装置の構成を示す断面図である。 実施の形態２の半導体装置の溝部の近傍の構成を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の構成を示す断面図である。 実施の形態３の半導体装置の溝部の近傍の構成を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図２４に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図２５に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図２６に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図２７に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図２８に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図２９に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図３０に続く製造工程を示す断面図である。 実施の形態４の半導体装置の構成の第１例を示す断面図である。 実施の形態４の半導体装置の構成の第２例を示す断面図である。 実施の形態４の半導体装置の構成の第３例を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
［構造説明］
図１は、本実施の形態の半導体装置の構成を示す断面図である。図２は、本実施の形態の半導体装置の溝部の近傍の構成を示す断面図である。図３および図４は、本実施の形態の半導体装置の構成を示す平面図である。図１の断面図は、例えば、図３のＸ方向の断面に対応する。
本実施の形態の半導体装置（半導体素子、素子）は、窒化物半導体を用いたＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタ（FET；Field Effect Transistor）である。この半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）やパワートランジスタとも呼ばれる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。
本実施の形態の半導体装置においては、図１に示すように、基板Ｓ上に、チャネル層ＣＨおよび障壁層ＢＡが順に形成されている。また、障壁層ＢＡ上には、絶縁膜ＩＦが形成されている。なお、トランジスタが形成される活性領域ＡＣは、素子分離領域ＩＳＯにより区画されている（図４参照）。
ゲート電極ＧＥは、絶縁膜ＩＦおよび障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。チャネル層ＣＨや障壁層ＢＡは窒化物半導体よりなり、障壁層ＢＡは、チャネル層ＣＨより電子親和力が小さい窒化物半導体である。また、別の言い方をすれば、障壁層ＢＡは、チャネル層ＣＨよりよりバンドギャップが広い窒化物半導体である。
チャネル層ＣＨと障壁層ＢＡとの界面近傍のチャネル層ＣＨ側に、２次元電子ガス２ＤＥＧが生成される。
上記２次元電子ガス２ＤＥＧは次のメカニズムで形成される。チャネル層ＣＨや障壁層ＢＡを構成する窒化物半導体（ここでは、窒化ガリウム系の半導体）は、それぞれ、バンドギャップ（禁制帯幅）や電子親和力が異なる。このため、これらの半導体の接合面に、井戸型ポテンシャルが生成される。この井戸型ポテンシャル内に電子が蓄積されることにより、チャネル層ＣＨと障壁層ＢＡとの界面近傍に、２次元電子ガス２ＤＥＧが生成される。
ここで、チャネル層ＣＨと障壁層ＢＡとの界面近傍に形成される、２次元電子ガス２ＤＥＧは、ゲート電極ＧＥが形成されている溝Ｔにより分断されている。このため、本実施の形態の半導体装置においては、ゲート電極ＧＥに閾値電位が印加されていない状態においてオフ状態を維持でき、ゲート電極ＧＥに閾値電位を印加した状態においては、溝Ｔの底面の近傍にチャネルが形成され、オン状態を維持できる。このように、ノーマリーオフ動作を行うことができる。
ここで、本実施の形態においては、溝Ｔの底面（底部）および側面（側部）に、エピタキシャル再成長層ＥＰが形成されている。このエピタキシャル再成長層ＥＰは、エピタキシャル成長法により形成された窒化物半導体よりなる。
このように、溝Ｔの底面および側面に、エピタキシャル再成長層ＥＰを設けることで、溝Ｔの底面および側面における結晶面の荒れ（凹凸）が緩和され、ゲート絶縁膜ＧＩとエピタキシャル再成長層ＥＰとの界面の平坦性を向上させることができる。このため、溝Ｔの底面や側面に形成されるチャネルを介して移動するキャリア（ここでは、電子）の移動度の低下を抑制することができる。
また、チャネル層ＣＨとは別にエピタキシャル再成長層ＥＰを形成するため、後述するように、トラップの影響を低減し、半導体装置の特性を向上させることができる。
本実施の形態の半導体装置の構成について、さらに、詳細に説明する。図１に示すように、本実施の形態の半導体装置は、基板Ｓ上に、窒化物半導体からなるチャネル層ＣＨが形成され、チャネル層ＣＨ上に、窒化物半導体からなる障壁層ＢＡが形成されている。なお、基板Ｓとチャネル層ＣＨとの間に、基板Ｓ側から核生成層、歪緩和層やバッファ層などを設けてもよい。これらの層は、窒化物半導体からなる。核生成層は、歪緩和層などの上部に形成される層が成長する際の結晶核を生成させるために形成する。また、上方に形成される層から基板Ｓに、上部に形成される層の構成元素（例えば、Ｇａなど）が拡散して、基板Ｓが変質することを防ぐために形成する。また、歪緩和層は、基板Ｓに対する応力を緩和して、基板Ｓに反りやクラックが発生することを抑制するために形成する。バッファ層は、閾値電位を上昇させるために形成する。即ち、チャネル層ＣＨの下に、バッファ層を設けることで、チャネル層ＣＨとバッファ層との界面近傍のバッファ層側に、分極電荷（負の固定電荷）が生じ、この分極電荷により、コンダクションバンドが持ち上がる。これにより、閾値電位を正側に上昇させ、ノーマリーオフ動作性の向上を図ることができる。
ゲート電極ＧＥは、絶縁膜ＩＦおよび障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで掘り込まれた溝（トレンチ、リセスともいう）Ｔの内部にエピタキシャル再成長層ＥＰおよびゲート絶縁膜ＧＩを介して形成されている。
具体的には、絶縁膜ＩＦは、開口領域（ＯＡ）に開口部を有する（図７参照）。この開口部に対応して、溝Ｔが形成されている。溝Ｔの底面からは、チャネル層ＣＨが露出している。また、溝Ｔの側面の下部からはチャネル層ＣＨが露出し、溝Ｔの側面の上部からは、障壁層ＢＡが露出している。
そして、この溝Ｔの底面および側面に、エピタキシャル再成長層ＥＰ（単に、エピタキシャル成長層ともいう）が形成されている。
また、この溝Ｔ内および絶縁膜ＩＦ上に、ゲート絶縁膜ＧＩが形成されている。別の言い方をすれば、溝Ｔの形成領域においては、エピタキシャル再成長層ＥＰ上にゲート絶縁膜ＧＩが形成され、溝Ｔの形成領域以外の領域においては、絶縁膜ＩＦ上にゲート絶縁膜ＧＩが形成されている。
このゲート絶縁膜ＧＩ上に、ゲート電極ＧＥが形成されている。ゲート電極ＧＥの上面から見た形状（以下、平面形状という）は、例えば、矩形状である（図３参照）。ここでは、ゲート絶縁膜ＧＩとゲート電極ＧＥとは、同じ平面形状である。
このゲート電極ＧＥは、一の方向（図１中では右側、ドレイン電極ＤＥ側）に張り出した形状である。この張り出し部は、フィールドプレート電極と呼ばれる。このフィールドプレート電極は、ドレイン電極ＤＥ側の溝Ｔの端部からドレイン電極ＤＥ側へ延在するゲート電極ＧＥの一部の領域である。
また、ゲート電極ＧＥは、ソース電極ＳＥ側の溝Ｔの端部からソース電極ＳＥ側へも延在している。そして、ドレイン電極ＤＥ側またはソース電極ＳＥ側へ張り出だしている（延在している）ゲート電極部の下には絶縁膜ＩＦが配置されている。
また、ゲート電極ＧＥの両側の障壁層ＢＡ上には、ソース電極ＳＥおよびドレイン電極ＤＥが形成されている。障壁層ＢＡとソース電極ＳＥは、オーミック層を介してオーミック接続されている。また、障壁層ＢＡとドレイン電極ＤＥは、オーミック層を介してオーミック接続されている。ソース電極ＳＥは、層間絶縁膜ＩＬ１中に形成されたコンタクトホールＣ１Ｓ中に位置する接続部と、この接続部上の配線部とからなる。また、ドレイン電極ＤＥは、層間絶縁膜ＩＬ１中に形成されたコンタクトホールＣ１Ｄ中に位置する接続部と、この接続部上の配線部とからなる。ソース電極ＳＥおよびドレイン電極ＤＥは、保護絶縁膜ＰＲＯにより覆われている。ソース電極ＳＥおよびドレイン電極ＤＥの平面形状は、例えば、矩形状である（図３、図４参照）。
上記ゲート電極ＧＥ、ソース電極ＳＥおよびドレイン電極ＤＥのレイアウトに制限はないが、これらの電極は、例えば、図４のように配置される。ゲート電極ＧＥ、ソース電極ＳＥおよびドレイン電極ＤＥは、Ｘ方向に長辺を有する矩形状の活性領域ＡＣ上に配置されている。この活性領域ＡＣは、素子分離領域ＩＳＯで囲まれ、区画されている。
前述したように、ソース電極ＳＥとドレイン電極ＤＥは、例えば、Ｙ方向に長辺を有する矩形状である。ソース電極ＳＥとドレイン電極ＤＥは、交互にＸ方向に並んで配置される。そして、ソース電極ＳＥとドレイン電極ＤＥとの間にゲート電極ＧＥが配置される。例えば、複数のゲート電極ＧＥの一方の端部（図中上側）は、Ｘ方向に延在するゲート線ＧＬに接続される。また、複数のゲート電極ＧＥの一方の端部（図中下側）は、Ｘ方向に延在するゲート線ＧＬに接続される。なお、２本のゲート線ＧＬのうち、いずれかを省略し、ゲート電極ＧＥおよびゲート線ＧＬの総形状を櫛歯状としてもよい。また、複数のソース電極ＳＥは、プラグＰＧを介してＸ方向に延在するソース線ＳＬと接続されている。また、複数のドレイン電極ＤＥは、プラグ（接続部）ＰＧを介してＸ方向に延在するドレイン線ＤＬと接続されている。なお、図１においては、層間絶縁膜ＩＬ１より上の層、例えば、プラグＰＧ、ソース線ＳＬおよびドレイン線ＤＬ等の図示を省略してある。
［製法説明］
次いで、図５〜図１７を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図５〜図１７は、本実施の形態の半導体装置の製造工程を示す断面図である。
図５に示すように、基板Ｓ上に、チャネル層ＣＨを形成する。基板Ｓとして、例えば、低効率１Ω・ｃｍで、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用い、その上部に、チャネル層ＣＨとして、窒化ガリウム（ＧａＮ）層を、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法などを用いてヘテロエピタキシャル成長させる。有機金属気相成長法は、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）法ともいう。このチャネル層ＣＨの膜厚は、例えば、５０ｎｍ程度である。
なお、基板Ｓとしては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。また、窒化物半導体のバルク基板（例えば、ＧａＮのバルク基板）を用いてもよい。また、基板Ｓとチャネル層ＣＨとの間に、基板Ｓ側から核生成層、歪緩和層やバッファ層を設けてもよい。例えば、核生成層として、窒化アルミニウム（ＡｌＮ）層、歪緩和層として、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体、バッファ層として、ＡｌＧａＮ層などを用いる。これらの層は、有機金属気相成長法などを用いて形成することができる。
次いで、チャネル層ＣＨ上に、障壁層ＢＡとして、例えば、ＡｌＧａＮ（ＡｌＸＧａ（１−Ｘ）Ｎ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。ＡｌＧａＮ層の膜厚は、例えば、１５ｎｍ程度である。また、Ａｌの組成は、例えば、２０％程度である。
このようにして、チャネル層ＣＨおよび障壁層ＢＡの積層体が形成される。この積層体は、上記ヘテロエピタキシャル成長、即ち、［０００１］結晶軸（Ｃ軸）方向に積層するＩＩＩ族面成長により形成される。言い換えれば、（０００１）Ｇａ面成長により上記積層体が形成される。この積層体のうち、チャネル層ＣＨと障壁層ＢＡとの界面近傍には、２次元電子ガス２ＤＥＧが生成される。
次いで、障壁層ＢＡ上に、カバー膜として絶縁膜ＩＦを形成する。例えば、絶縁膜ＩＦとして、窒化シリコン膜（ＳｉＮ膜）を、ＣＶＤ（Chemical Vapor Deposition）法などを用いて、障壁層ＢＡ上に堆積する。絶縁膜ＩＦの膜厚は、例えば、１００ｎｍ程度である。
次いで、図６に示すように、絶縁膜ＩＦ上に、フォトリソグラフィ技術を用いて、素子分離領域を開口するフォトレジスト膜ＰＲ１を形成する。次いで、このフォトレジスト膜ＰＲ１をマスクとして、ボロン（Ｂ）または窒素（Ｎ）を打ち込む。このボロン（Ｂ）または窒素（Ｎ）は、絶縁膜ＩＦを介して、チャネル層ＣＨおよび障壁層ＢＡ中に注入される。このように、ボロン（Ｂ）や窒素（Ｎ）などのイオン種が、チャネル層ＣＨおよび障壁層ＢＡ中に打ち込まれることにより、結晶状態が変化し、高抵抗化する。このようにして、素子分離領域ＩＳＯを形成する。この後、フォトレジスト膜ＰＲ１を除去する。この素子分離領域ＩＳＯで囲まれた領域が活性領域ＡＣとなる（図４参照）。
次いで、図７に示すように、絶縁膜ＩＦ上に、フォトリソグラフィ技術を用いて、開口領域ＯＡに開口部を有するフォトレジスト膜ＰＲ２を形成する。開口領域ＯＡの幅は、例えば、１μｍ程度である。次いで、フォトレジスト膜ＰＲ２をマスクとして、絶縁膜ＩＦをエッチングする。なお、このように、フォトリソグラフィ（露光、現像）により所望の形状に加工したフォトレジスト膜、または、ハードマスク膜などをマスクとして、エッチングを行うことにより、下層の材料を所望の形状に加工することをパターニングという。これにより、障壁層ＢＡ上に、開口領域ＯＡに開口部を有する絶縁膜ＩＦが形成される。言い換えれば、開口領域ＯＡにおいて、障壁層ＢＡが露出する。
続けて、図８に示すように、フォトレジスト膜ＰＲ２をマスクとして、障壁層ＢＡおよびチャネル層ＣＨをドライエッチングすることにより、絶縁膜ＩＦおよび障壁層ＢＡを貫通してチャネル層ＣＨの途中まで達する溝Ｔを形成する。エッチングガスとしては、例えば、ハロゲン系のガス（Ｃ１２、ＨＢｒ、ＢＣｌ３など）を用い、プラズマ雰囲気下でドライエッチングを行う。プラズマ源としては、例えば、ＩＣＰ（誘導結合プラズマ）などを用いることができる。
開口領域ＯＡにおいて、２次元電子ガス２ＤＥＧを除去するため、障壁層ＢＡの表面から２５ｎｍの深さまでエッチングする。言い換えれば、障壁層ＢＡの底面と溝Ｔの底面との高低差は、１０ｎｍ程度である。溝Ｔの側面を、テーパー状としてもよい。言い換えれば、溝Ｔの側面を傾斜させてもよい。別の言い方をすれば、溝Ｔの傾斜角度を、９０度未満としてもよい（実施の形態４参照）。
次いで、フォトレジスト膜ＰＲ２を除去する。これにより、図９に示すように、開口領域ＯＡの障壁層（ＡｌＧａＮ）ＢＡおよびチャネル層（ＧａＮ）ＣＨの表面部が除去され、溝Ｔの底面からは、チャネル層ＣＨが露出し、溝Ｔの側面の下部からはチャネル層ＣＨが露出し、溝Ｔの側面の上部からは、障壁層ＢＡが露出する。次いで、フォトレジスト膜ＰＲ２を除去する。ここで、開口領域ＯＡの形成領域以外の領域の障壁層ＢＡ上には、絶縁膜ＩＦが残存している。言い換えれば、開口領域ＯＡの形成領域以外の領域の障壁層ＢＡは、絶縁膜ＩＦで覆われている。
次いで、図１０に示すように、溝Ｔの底面および側面上に、エピタキシャル再成長層ＥＰを形成する。この層はエピタキシャル法により形成する。例えば、エピタキシャル再成長層ＥＰとして、窒化ガリウム（ＧａＮ）層を、溝Ｔの底面および側面上に、有機金属気相成長法を用いてヘテロエピタキシャル成長させる。このエピタキシャル再成長層ＥＰの膜厚は、例えば、２ｎｍ程度である。例えば、原料ガスとして、窒化物半導体の構成元素を含む化合物ガスを用いる。例えば、Ｇａ原料としてトリメチルガリウム（ＴＭＧａ）を用い、Ｎ原料としてＮＨ３を用いる。例えば、III族原料であるＴＭＧａの分圧とＶ族原料であるＮＨ３の分圧との比（Ｖ／III比）を大きくして成長速度が遅い条件下で、ヘテロエピタキシャル成長させることにより、薄膜（例えば、１０ｎｍ以下の膜厚）のエピタキシャル再成長層（ＧａＮ層）ＥＰを、制御性よく形成することができる。
次いで、図１１に示すように、溝Ｔ内（エピタキシャル再成長層ＥＰ上）および絶縁膜ＩＦ上に、ゲート絶縁膜ＧＩを形成する。例えば、ゲート絶縁膜ＧＩとして、酸化アルミニウム膜（アルミナ、Ａｌ２Ｏ３）をＡＬＤ（Atomic Layer Deposition）法などを用いて、溝Ｔ内および絶縁膜ＩＦ上に１００ｎｍ程度の膜厚で堆積する。ゲート絶縁膜ＧＩとしては、例えば、上記酸化アルミニウム膜の他、酸化シリコン膜や、窒化シリコン膜を用いてもよい。また、酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。高誘電率膜として、酸化ハフニウム膜（ＨｆＯ２膜）、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のようなハフニウム系絶縁膜を用いてもよい。多くの場合、ゲート絶縁膜ＧＩの膜厚は、溝Ｔの深さより大きい。
次いで、ゲート絶縁膜ＧＩ上にゲート電極ＧＥとなる導電性膜を形成する。例えば、ゲート絶縁膜ＧＩ上に、導電性膜として、例えば、ＴｉＮ膜を、スパッタリング法などを用いて堆積する。なお、導電性膜として、ニッケル（Ｎｉ）膜と、その上部の金（Ａｕ）膜からなる積層膜（Ａｕ／Ｎｉ膜ともいう）を用いてもよい。
次いで、図１２に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、ゲート電極ＧＥおよびゲート絶縁膜ＧＩをパターニングすることによりゲート電極ＧＥを形成する。例えば、フォトリソグラフィ技術を用いて、ゲート電極ＧＥの形成領域を覆うフォトレジスト膜ＰＲ３を形成し、このフォトレジスト膜ＰＲ３をマスクとして、ゲート電極ＧＥおよびゲート絶縁膜ＧＩをエッチングする。この後、フォトレジスト膜ＰＲ３を除去する。なお、このエッチングの際、絶縁膜ＩＦがエッチングストッパーの役割を果たす。また、ゲート電極ＧＥのパターニングの際、ゲート電極ＧＥを、一の方向（図１２中では右側、ドレイン電極ＤＥ側）に張り出した形状にパターニングする。言い換えれば、ゲート電極ＧＥの一部として、フィールドプレート電極を設けるようにパターニングを行う。フィールドプレート電極は、ゲート電極ＧＥの一部の領域であり、ドレイン電極ＤＥ側の溝Ｔの端部からドレイン電極ＤＥ側へ延在する電極部分を指す。なお、ゲート電極ＧＥは、他の方向（図１２中では左側、ソース電極ＳＥ側）へも張り出している。但し、張り出し量は、ソース電極ＳＥ側よりドレイン電極ＤＥ側の方が大きい。
次いで、図１３に示すように、ゲート電極ＧＥ上に、層間絶縁膜ＩＬ１を形成する。ゲート電極ＧＥおよび絶縁膜ＩＦ上に、層間絶縁膜ＩＬ１として、例えば、酸化シリコン膜をＣＶＤ法などを用いて７００ｎｍ程度の膜厚で堆積する。
次いで、図１４に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜ＩＬ１中にコンタクトホールＣ１Ｓ、Ｃ１Ｄを形成する。例えば、図示しないフォトレジスト膜をマスクとして、ソース電極ＳＥの形成領域の層間絶縁膜ＩＬ１をエッチングすることにより、コンタクトホールＣ１Ｓを形成し、ドレイン電極ＤＥの形成領域の層間絶縁膜ＩＬ１をエッチングすることにより、コンタクトホールＣ１Ｄを形成する。このエッチングの際、層間絶縁膜ＩＬ１の下層の絶縁膜ＩＦも除去する。これにより、コンタクトホールＣ１ＳおよびコンタクトホールＣ１Ｄの底部から障壁層ＢＡが露出する。このように、コンタクトホールＣ１ＳおよびコンタクトホールＣ１Ｄは、ゲート電極ＧＥの両側の障壁層ＢＡ上にそれぞれ配置される。
次いで、図１５に示すように、コンタクトホールＣ１Ｓ、Ｃ１Ｄ等の内部を含む層間絶縁膜ＩＬ１上に、導電性膜ＣＬを形成する。まず、コンタクトホールＣ１Ｓ、Ｃ１Ｄの内部を含む層間絶縁膜ＩＬ１上に、オーミック層を形成する。例えば、チタン（Ｔｉ）膜を、スパッタリング法などを用いて、コンタクトホールＣ１Ｓ、Ｃ１Ｄ内を含む層間絶縁膜ＩＬ１上に５０ｎｍ程度堆積する。次いで、オーミック層上に、金属膜として、アルミニウム膜を、スパッタリング法などを用いて６００ｎｍ程度の膜厚で堆積する。次いで、障壁層ＢＡとオーミック層との接続抵抗を低減するため、熱処理を行う。例えば、窒素雰囲気中、６５０℃、３０秒程度の熱処理を行う。なお、金属膜としては、アルミニウムの他、アルミニウム合金を用いてもよい。アルミニウム合金としては、例えば、ＡｌとＳｉの合金（Ａｌ−Ｓｉ）、ＡｌとＣｕ（銅）との合金（Ａｌ−Ｃｕ）、ＡｌとＳｉとＣｕ（Ａｌ−Ｓｉ−Ｃｕ）などを用いることができる。
次いで、図１６に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、Ｔｉ／Ａｌ膜をパターニングすることにより、コンタクトホールＣ１Ｓ、Ｃ１Ｄ内およびその上に、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。例えば、フォトリソグラフィ技術を用いて、導電性膜ＣＬ上に、ソース電極ＳＥの形成領域およびドレイン電極ＤＥの形成領域を覆うフォトレジスト膜ＰＲ４を形成し、このフォトレジスト膜ＰＲ４をマスクとして、導電性膜ＣＬをエッチングする。これにより、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。この後、フォトレジスト膜ＰＲ４を除去する。
次いで、ソース電極ＳＥおよびドレイン電極ＤＥ上を含む層間絶縁膜ＩＬ１上に、保護絶縁膜（表面保護膜ともいう）ＰＲＯを形成する。ソース電極ＳＥおよびドレイン電極ＤＥ上を含む層間絶縁膜ＩＬ１上に、保護絶縁膜ＰＲＯとして、例えば、酸窒化シリコン（ＳｉＯＮ）膜を、ＣＶＤ法などを用いて堆積する（図１）。
以上の工程により、図１に示す半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
このように、本実施の形態によれば、溝Ｔの底面および側面に、エピタキシャル再成長層ＥＰを形成したので、チャネル形成領域の結晶面の荒れ（凹凸）を低減することができる。
図１７は、本実施の形態の半導体装置および比較例の半導体装置の溝部の近傍の構成を示す断面図である。（Ａ）は、本実施の形態の半導体装置の模式的な断面図であり、（Ｂ）は、比較例の半導体装置の模式的な断面図である。
図１７（Ｂ）に示すように、溝Ｔは、エッチングなどの加工により形成されるため、溝Ｔの底面および側面には、結晶面の荒れ（凹凸）が生じる。このような凹凸は、例えば、０．５ｎｍ程度である。この溝Ｔの底面および側面上に、ゲート絶縁膜ＧＩおよびゲート電極ＧＥを形成した場合、ゲート絶縁膜ＧＩとチャネル層ＣＨとの界面も凹凸となる。よって、チャネル形成領域も凹凸となり、このチャネルを介して移動するキャリア（ここでは、電子）の移動度が低下する。このため、素子のオン抵抗が大きくなる。
これに対し、図１７（Ａ）に示すように、溝Ｔの底面および側面に、エピタキシャル再成長層ＥＰを形成した場合には、エピタキシャル再成長層ＥＰの表面においては、結晶面の荒れ（凹凸）が緩和される。また、この場合、ゲート絶縁膜ＧＩとエピタキシャル再成長層ＥＰとの界面にチャネルが形成されることとなるため、キャリアの移動度が向上する。このため、素子のオン抵抗が小さくなる。
また、エピタキシャル再成長層ＥＰの膜厚は、１ｎｍ以上１０ｎｍ以下が好ましい。１ｎｍ未満の膜厚の場合は、０．５ｎｍの凹凸の平坦化効果が十分でない。また、１ｎｍ未満の膜厚の膜を成膜する場合、膜厚の制御が困難であり、膜厚のばらつきが生じやすい。また、１０ｎｍを超える膜厚の場合は、溝Ｔの形状の変化が大きくなる。具体的には、溝Ｔの幅や深さが大きく変化する。エッチングの制御性より、成膜膜厚の制御性が困難であることが多く、膜厚のばらつきにより、素子特性のばらつきが大きくなってしまう。また、溝Ｔの側面上のエピタキシャル再成長層ＥＰの膜厚が大きくなる場合、ソース電極ＳＥとドレイン電極ＤＥとの間の抵抗が大きくなる。即ち、溝Ｔの側面上のエピタキシャル再成長層ＥＰには、２次元電子ガス２ＤＥＧが形成されないため、図１７（Ａ）に示す距離Ｄが大きくなる場合、２次元電子ガス２ＤＥＧとチャネルＣとの距離が大きくなる。このように、ドレイン電極ＤＥからソース電極ＳＥへのキャリア（ここでは、電子）の経路は、溝Ｔの側面上のエピタキシャル再成長層ＥＰを横断する経路であるため、エピタキシャル再成長層ＥＰの膜厚は、小さい（１０ｎｍ以下である）ことが好ましい。
また、エピタキシャル再成長層ＥＰの膜厚が、小さい（１０ｎｍ以下である）場合には、絶縁膜ＩＦ上に成長するエピタキシャル再成長層ＥＰの影響が少なく、絶縁膜ＩＦの付け直し工程などを省略することができる。即ち、エピタキシャル再成長層ＥＰの膜厚が大きい場合には、エピタキシャル再成長の際、絶縁膜ＩＦ上にも堆積物が生じ得る。このような堆積物が厚い場合には、洗浄などの簡易な処理で除去し難いため、別途除去工程（エッチング工程）が必要となる。また、エッチング処理に晒された絶縁膜ＩＦの表面には、ダメージが生じ得るため、絶縁膜ＩＦの付け直し工程が必要となる。
本実施の形態においては、チャネル層ＣＨ、障壁層ＢＡおよびエピタキシャル再成長層ＥＰの組み合わせとして、ＧａＮ層、ＡｌＧａＮ層およびＧａＮ層の組み合わせを用いたが、他の組み合わせとしてもよい。
例えば、エピタキシャル再成長層ＥＰとして、ＡｌＧａＮ層を用いてもよい。このように、ＡｌＧａＮ層などチャネル層ＣＨと異なる窒化物半導体を用いてもよい。このエピタキシャル再成長層ＥＰは、薄い（例えば、１０ｎｍ以下）ため、ＡｌＧａＮ層などチャネル層ＣＨと異なる窒化物半導体を用いても、チャネル層ＣＨとの界面に２次元電子ガスが生じることはなく、また、窒化物半導体であれば、ゲート電極ＧＥへの電位の印加によりチャネルＣが形成される。但し、結晶成長性や閾値電位の制御性の観点から、チャネル層ＣＨと同じ窒化物半導体をエピタキシャル再成長層ＥＰとして用いることが好ましい。
また、図１７（Ｂ）においては、ゲート絶縁膜ＧＩが、溝Ｔの底面や側面の下部において、チャネル層ＣＨと接し、溝Ｔの側面の上部において、障壁層ＢＡと接することとなる。このように、ゲート絶縁膜ＧＩが、組成の異なる半導体層と接する場合、組成の境界が電子トラップとなる。このようなトラップが近接する場合、トラップへの電子の充放電により素子特性の変動が生じ得る。
これに対し、本実施の形態（図１７（Ａ））においては、ゲート絶縁膜ＧＩが、エピタキシャル再成長層ＥＰと接するため、トラップの影響を低減し、素子特性の変動を抑制することができる。
（応用例）
上記形態（図１）においては、障壁層ＢＡ上に絶縁膜ＩＦを配置したが、障壁層ＢＡと絶縁膜ＩＦとの間に、キャップ層Ｃａｐを設けてもよい。図１８は、本実施の形態の応用例の半導体装置の構成を示す断面図である。
本応用例においては、図１８に示すように、障壁層ＢＡと絶縁膜ＩＦとの間に、キャップ層Ｃａｐが設けられている。このキャップ層Ｃａｐは、障壁層ＢＡより電子親和力が大きい窒化物半導体である。キャップ層Ｃａｐとして、例えば、窒化ガリウム（ＧａＮ）層を用いることができる。ＧａＮ層は、例えば、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。
この場合、絶縁膜ＩＦ、キャップ層Ｃａｐおよび障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝Ｔを形成し、溝Ｔの底面および側面に、エピタキシャル再成長層ＥＰを形成する。具体的には、チャネル層ＣＨが露出している溝Ｔの底面、チャネル層ＣＨが露出している溝Ｔの側面の下部、障壁層ＢＡが露出している溝Ｔの側面の中央部、キャップ層Ｃａｐが露出している溝Ｔの側面の上部に、エピタキシャル再成長層ＥＰを形成する。
また、図１８に示す応用例の場合、ゲート電極ＧＥの両側のキャップ層Ｃａｐ上に、ソース電極ＳＥおよびドレイン電極ＤＥが形成される。
このような応用例の場合も、図１等の場合と同様に、溝Ｔの底面および側面のエピタキシャル再成長層ＥＰにより、キャリアの移動度の低下を抑制する等の効果を奏する。
また、キャップ層Ｃａｐを設けることにより、キャップ層Ｃａｐとソース電極ＳＥの接続抵抗（オーミック接続抵抗）を低減することができる。また、キャップ層Ｃａｐとドレイン電極ＤＥの接続抵抗（オーミック接続抵抗）を低減することができる。
（実施の形態２）
本実施の形態においては、溝Ｔの側面に形成されるエピタキシャル再成長層ＥＰの膜厚を、溝Ｔの底面に形成されるエピタキシャル再成長層ＥＰの膜厚より小さくする。
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。なお、本実施の形態において、エピタキシャル再成長層ＥＰ以外の構成は、実施の形態１の半導体装置と同様である。よって、実施の形態１の場合と同様の構造および製造工程については、その説明を省略する。
［構造説明］
図１９は、本実施の形態の半導体装置の構成を示す断面図である。図２０は、本実施の形態の半導体装置の溝部の近傍の構成を示す断面図である。
図１９および図２０に示すように、本実施の形態においても、溝Ｔの底面（底部）および側面（側部）に、エピタキシャル再成長層ＥＰが形成されている。このエピタキシャル再成長層ＥＰは、窒化物半導体よりなる。
そして、溝Ｔの側面に形成されるエピタキシャル再成長層ＥＰの膜厚は、溝Ｔの底面に形成されるエピタキシャル再成長層ＥＰの膜厚より小さい（図２０）。
このように、溝Ｔの底面および側面に、エピタキシャル再成長層ＥＰを設けることで、溝Ｔの底面および側面における結晶面の荒れ（凹凸）が緩和され、ゲート絶縁膜ＧＩとエピタキシャル再成長層ＥＰとの界面の平坦性を向上させることができる。このため、溝Ｔの底面や側面に形成されるチャネルを介して移動するキャリア（ここでは、電子）の移動度の低下を抑制することができる。
また、チャネル層ＣＨとは、別にエピタキシャル再成長層ＥＰを形成するため、実施の形態１で説明したように、トラップの影響を低減し、半導体装置の特性を向上させることができる。
さらに、本実施の形態によれば、溝Ｔの側面に形成されるエピタキシャル再成長層ＥＰの膜厚を、溝Ｔの底面に形成されるエピタキシャル再成長層ＥＰの膜厚より小さくすることで、ソース電極ＳＥとドレイン電極ＤＥとの間の抵抗を低減することができる。即ち、実施の形態１において、図１７を参照しながら説明したように、２次元電子ガス２ＤＥＧとチャネルＣとの距離を小さくすることで、ソース電極ＳＥとドレイン電極ＤＥとの間の抵抗を低減することができる。
［製法説明］
本実施の形態の半導体装置は、実施の形態１の場合と同様の工程で形成することができる。図２１は、本実施の形態の半導体装置の製造工程を示す断面図である。
例えば、実施の形態１の場合と同様にして、溝Ｔを形成する（図５〜図９参照）。この溝Ｔの底面からは、チャネル層ＣＨが露出し、溝Ｔの側面の下部からはチャネル層ＣＨが露出し、溝Ｔの側面の上部からは、障壁層ＢＡが露出している。
次いで、図２１に示すように、溝Ｔの底面および側面上に、エピタキシャル再成長層ＥＰを形成する。この層はエピタキシャル法により形成する。例えば、エピタキシャル再成長層ＥＰとして、窒化ガリウム（ＧａＮ）層を、溝Ｔの底面および側面上に、有機金属気相成長法を用いてヘテロエピタキシャル成長させる。このエピタキシャル再成長層ＥＰのうち底面の膜厚は、例えば、３ｎｍ程度であり、側面の膜厚は、例えば、１．５ｎｍ程度である。ただし、底面と側面の膜厚および膜厚の比率は、上記数値に限定されるものではない。
例えば、原料ガスとして、窒化物半導体の構成元素を含む化合物ガスを用いる。例えば、Ｇａ原料としてトリメチルガリウム（ＴＭＧａ）を用い、Ｎ原料としてＮＨ３を用いる。例えば、III族原料であるＴＭＧａの分圧とＶ族原料であるＮＨ３の分圧との比（Ｖ／III比）を大きくして成長速度が遅い条件下で、ヘテロエピタキシャル成長させることにより、薄膜（例えば、１０ｎｍ以下の膜厚）のエピタキシャル再成長層（ＧａＮ層）ＥＰを、制御性よく形成することができる。
また、溝Ｔの底面の結晶面は、（０００１）Ｇａ面であり、［０００１］結晶軸（Ｃ軸）方向に膜が成長する。一方、溝Ｔの側面の結晶面は、（０００１）Ｇａ面とは異なる面となるため膜の成長性を容易に異ならせることができる。例えば、成長温度や原料ガス（Ｖ族、ＩＩＩ族）の流量比などの成膜条件を調整することで、底面上の層と側面上の層の成長速度を調整することができる。例えば、側面上の層の成長速度を底面上の層の成長速度の半分とすれば、底面の膜厚を３ｎｍ程度、側面の膜厚を１．５ｎｍ程度とすることができる。
なお、エピタキシャル再成長層ＥＰの成膜条件に制限はないが、例えば、III族原料ガスとＶ族原料ガスの分圧比（Ｖ／III比）を小さくすることで、溝Ｔの側面上の層の成長速度を相対的に低下させることができる。逆に、大きくすることで、溝Ｔの側面上の層の成長速度と溝Ｔの底面上の層の成長速度との差を小さくすることができる。
このように、本実施の形態によれば、溝Ｔの側面に形成されるエピタキシャル再成長層ＥＰの膜厚を、溝Ｔの底面に形成されるエピタキシャル再成長層ＥＰの膜厚より小さくすることで、ソース電極ＳＥとドレイン電極ＤＥとの間の抵抗を低減することができる。
また、溝Ｔの底面においては、ある程度の膜厚を確保することができるため、ゲート絶縁膜ＧＩとエピタキシャル再成長層ＥＰとの界面の平坦性を向上させることができる。
（実施の形態３）
本実施の形態においては、絶縁膜ＩＦの端部を、溝Ｔの端部から所定の距離だけ後退させている。
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。なお、本実施の形態において、実施の形態１の半導体装置と同様の構造および製造工程については、その説明を省略する。
［構造説明］
図２２は、本実施の形態の半導体装置の構成を示す断面図である。図２３は、本実施の形態の半導体装置の溝部の近傍の構成を示す断面図である。
図２２および図２３に示すように、本実施の形態においても、溝Ｔの底面（底部）および側面（側部）に、エピタキシャル再成長層ＥＰが形成されている。このエピタキシャル再成長層ＥＰは、窒化物半導体よりなる。
ここで、絶縁膜ＩＦは、開口領域ＯＡ１に開口部を有する。この開口部は、溝Ｔの形成領域（開口領域ＯＡ２）よりドレイン電極ＤＥ側に、距離Ｌｄだけ広い領域に設けられる。言い換えれば、絶縁膜ＩＦは、溝Ｔのドレイン電極ＤＥ側の端部から距離Ｌｄだけ後退している。また、この開口部は、溝Ｔの形成領域（開口領域ＯＡ１）よりソース電極ＳＥ側に、距離Ｌｓだけ広い領域に設けられる。言い換えれば、絶縁膜ＩＦは、溝Ｔのソース電極ＳＥ側の端部から距離Ｌｓだけ後退している。また、別の言い方をすれば、絶縁膜ＩＦの端部は、溝Ｔの端部から溝Ｔの外側の方向に後退している。また、別の言い方をすれば、障壁層ＢＡの表面の露出領域（開口領域ＯＡ２と開口領域ＯＡ１とが重ならない領域）、即ち、絶縁膜ＩＦの後退部（Ｌｄ、Ｌｓ）は、障壁層ＢＡの表面の露出領域と対応する。
このため、絶縁膜ＩＦ端部から露出している障壁層ＢＡ上、言い換えれば、障壁層ＢＡ上であって、溝Ｔの端部から距離Ｌｄの領域および溝Ｔの端部から距離Ｌｓの領域にもエピタキシャル再成長層ＥＰが形成されている。また、別の言い方をすれば、エピタキシャル再成長層ＥＰは、絶縁膜ＩＦの後退部（Ｌｄ、Ｌｓ）から露出した障壁層ＢＡ上にも形成されている。
このように、溝Ｔの底面、側面および溝Ｔの両端部の障壁層ＢＡ上に、エピタキシャル再成長層ＥＰを設けた場合も、実施の形態１の場合と同様に、溝Ｔの底面および側面における結晶面の荒れ（凹凸）が緩和され、ゲート絶縁膜ＧＩとエピタキシャル再成長層ＥＰとの界面の平坦性を向上させることができる。このため、溝Ｔの底面や側面に形成されるチャネルを介して移動するキャリア（ここでは、電子）の移動度の低下を抑制することができる。
また、チャネル層ＣＨとは、別にエピタキシャル再成長層ＥＰを形成するため、実施の形態１で説明したように、トラップの影響を低減し、半導体装置の特性を向上させることができる。
また、絶縁膜ＩＦの端部をソース電極ＳＥまたはドレイン電極ＤＥ側に後退させることにより、ゲート変調が効きやすくなる。言い換えれば、よりチャネルが形成され易くなる。これは、絶縁膜ＩＦの端部を後退させない場合、言い換えれば、絶縁膜ＩＦの端部を溝Ｔの端部まで延在させた場合には、溝Ｔの両側において、ゲート絶縁膜ＧＩと絶縁膜ＩＦの積層膜が配置されるのに対し、本実施の形態の場合には、溝Ｔの両側（後退部）において、ゲート絶縁膜ＧＩが単層で配置される。このため、ゲート電極ＧＥの下の絶縁膜の膜厚が、溝Ｔの両側（後退部）において小さくなり、チャネルが形成され易くなる。これにより、溝Ｔの側面（特に、ドレイン電極ＤＥ側）に沿って生じるチャネル抵抗を低減することができる。
また、絶縁膜ＩＦの端部をソース電極ＳＥまたはドレイン電極ＤＥ側に後退させることで、電界集中箇所が分散する。このため、電界集中が緩和され、ゲート耐圧が向上する。
また、溝Ｔの両側（後退部）において、ゲート絶縁膜ＧＩがエピタキシャル再成長層ＥＰと接するため、電流コラプスの低減を図ることができる。即ち、エピタキシャル再成長層ＥＰが形成されない場合は、エッチングに晒された障壁層ＢＡがゲート絶縁膜ＧＩと接することとなり、界面トラップの影響を受けやすい。これに対し、ゲート絶縁膜ＧＩがトラップの少ないエピタキシャル再成長層ＥＰと接することにより、電流コラプスの低減を図ることができる。
［製法説明］
図２４〜図３１は、本実施の形態の半導体装置の製造工程を示す断面図である。
図２４に示すように、基板Ｓ、チャネル層ＣＨ、障壁層ＢＡおよび絶縁膜ＩＦを順次形成する。基板Ｓ、チャネル層ＣＨ、障壁層ＢＡおよび絶縁膜ＩＦは、実施の形態１の場合と同様の材料を用い、同様にして形成することができる。次いで、絶縁膜ＩＦ上に、マスク用の絶縁膜ＩＦＭとして、例えば、酸化シリコン膜などをＣＶＤ法を用いて形成する。
次いで、図２５に示すように、フォトリソグラフィ技術を用いて、開口領域ＯＡ１に開口部を有するフォトレジスト膜（図示せず）をマスク用の絶縁膜ＩＦＭ上に形成する。次いで、このフォトレジスト膜をマスクとして、マスク用の絶縁膜ＩＦＭをエッチングする。これにより、絶縁膜ＩＦ上に、開口領域ＯＡ１に開口部を有するマスク用の絶縁膜ＩＦＭが形成される。次いで、上記フォトレジスト膜を除去する。
次いで、図２６に示すように、フォトリソグラフィ技術を用いて、開口領域ＯＡ１の内側に位置する開口領域ＯＡ２に開口部を有するフォトレジスト膜ＰＲ３１を形成する。次いで、フォトレジスト膜ＰＲ３１をマスクとして、絶縁膜ＩＦをエッチングする。次いで、フォトレジスト膜ＰＲ３１を除去する。これにより、障壁層ＢＡ上に、開口領域ＯＡ２に開口部を有する絶縁膜ＩＦが形成される。さらに、この絶縁膜ＩＦ上には、開口領域ＯＡ２の一端から後退した絶縁膜ＩＦＭであって、開口領域ＯＡ１に開口部を有するマスク用の絶縁膜ＩＦＭが配置される。
次いで、図２７に示すように、絶縁膜ＩＦおよび絶縁膜ＩＦＭの積層膜をマスクとして、障壁層ＢＡおよびチャネル層ＣＨ（積層体ともいう）をエッチングすることにより、絶縁膜ＩＦおよび障壁層ＢＡを貫通してチャネル層ＣＨの途中まで達する溝Ｔを形成する。
次いで、図２８に示すように、マスク用の絶縁膜ＩＦＭをマスクとして、絶縁膜ＩＦをエッチングする。言い換えれば、溝Ｔの外周部の絶縁膜ＩＦをエッチングする。これにより、絶縁膜ＩＦの溝Ｔ側の端部が、一の方向（図２８では右側）に距離Ｌｄだけ後退し、他の方向（図２８では左側）に距離Ｌｓだけ後退する。次いで、図２９に示すように、マスク用の絶縁膜ＩＦＭをエッチングにより除去する。これにより、開口領域ＯＡ２において、溝Ｔの底面からは、チャネル層ＣＨが露出し、溝Ｔの側面の下部からはチャネル層ＣＨが露出し、溝Ｔの側面の上部からは、障壁層ＢＡが露出する。また、開口領域ＯＡ１であって、開口領域ＯＡ２の外周の領域（後退部）において、障壁層ＢＡの表面が露出する。
次いで、図３０に示すように、溝Ｔの底面、側面および障壁層ＢＡの露出面（後退部）上に、エピタキシャル再成長層ＥＰを形成する。この層は実施の形態１と同様に形成することができる。このエピタキシャル再成長層ＥＰの膜厚は、例えば、２ｎｍ程度である。
次いで、図３１に示すように、エピタキシャル再成長層ＥＰおよび絶縁膜ＩＦ上に、ゲート絶縁膜ＧＩおよびゲート電極ＧＥを形成する。ゲート絶縁膜ＧＩおよびゲート電極ＧＥは、実施の形態１の場合と同様の材料を用い、同様にして形成することができる。
この後、実施の形態１の場合と同様にして、層間絶縁膜ＩＬ１ソース電極ＳＥ、ドレイン電極ＤＥおよび保護絶縁膜ＰＲＯを形成する（図２２参照）。
以上の工程により、図２２に示す半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
なお、本実施の形態において、実施の形態２で説明したように、溝Ｔの側面に形成されるエピタキシャル再成長層ＥＰの膜厚を、溝Ｔの底面に形成されるエピタキシャル再成長層ＥＰの膜厚より小さくしてもよい。この場合、障壁層ＢＡの露出面上に形成されるエピタキシャル再成長層ＥＰの膜厚は、溝Ｔの底面に形成されるエピタキシャル再成長層ＥＰの膜厚と同程度としてもよい。
（実施の形態４）
本実施の形態においては、溝Ｔの形状例について説明する。
図３２は、本実施の形態の半導体装置の構成の第１例を示す断面図である。図３２に示すように、溝Ｔの側面の傾斜角度を９０度程度としてもよい。ここでの溝Ｔの傾斜角度は、溝Ｔの側面と、溝Ｔの底面の延長線のなす角θである。図３２の場合、θは、９０度程度である。なお、実施の形態１（図２）の場合、このθは、９０度未満である。
図３３は、本実施の形態の半導体装置の構成の第２例を示す断面図である。図３３に示すように、溝Ｔの傾斜角度を、障壁層ＢＡの側面とチャネル層ＣＨの側面とで変えてもよい。ここでの溝Ｔの傾斜角度のうち、障壁層ＢＡの側面の傾斜角度は、障壁層ＢＡの側面と、障壁層ＢＡの底面のなす角θａである。また、溝Ｔの傾斜角度のうち、チャネル層ＣＨの側面の傾斜角度は、チャネル層ＣＨの側面と、溝Ｔの底面の延長線のなす角θｂである。
図３４は、本実施の形態の半導体装置の構成の第３例を示す断面図である。図３４に示すように、溝Ｔの傾斜角度を、障壁層ＢＡの側面とチャネル層ＣＨの側面とで変え、さらに、障壁層ＢＡの側面におけるエピタキシャル再成長層ＥＰの膜厚と、チャネル層ＣＨの側面におけるエピタキシャル再成長層ＥＰの膜厚とを変えてもよい。この場合、障壁層ＢＡの側面と、障壁層ＢＡの底面のなす角θａは９０度程度であり、チャネル層ＣＨの側面と溝Ｔの底面の延長線のなす角θｂは９０度未満である。そして、障壁層ＢＡの側面におけるエピタキシャル再成長層ＥＰの膜厚Ｔａは、チャネル層ＣＨの側面におけるエピタキシャル再成長層ＥＰの膜厚（平均膜厚）Ｔｂより小さい。
上記第１例〜第３例の溝Ｔの形状は一例であり、これらの形状に限定されるものではない。また、上記第１例〜第３例に示す形状の溝Ｔは、ドライエッチング条件を調整することにより形成することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、実施の形態１の応用例で説明したキャップ層Ｃａｐを他の実施の形態に適用してもよい。
また、例えば、上記実施の形態においては、チャネル層ＣＨとして、ＧａＮ、障壁層ＢＡとして、ＡｌＧａＮ、キャップ層Ｃａｐとして、ＧａＮを用いたが、これらの材料に限定されるものではなく、例えば、チャネル層ＣＨとして、ＩｎＧａＮ、障壁層ＢＡとして、ＡｌＩｎＮを用い、さらに、キャップ層Ｃａｐを用いる場合には、キャップ層ＣａｐとしてＩｎＧａＮを用いてもよい。このように、チャネル層ＣＨ、障壁層ＢＡおよびキャップ層Ｃａｐに用いる材料の組合せは、各層の機能を奏する範囲で適宜調整可能である。
２ＤＥＧ ２次元電子ガス
ＡＣ 活性領域
ＢＡ 障壁層
Ｃ チャネル
Ｃ１Ｄ コンタクトホール
Ｃ１Ｓ コンタクトホール
Ｃａｐ キャップ層
ＣＨ チャネル層
ＣＬ 導電性膜
Ｄ 距離
ＤＥ ドレイン電極
ＤＬ ドレイン線
ＥＰ エピタキシャル再成長層
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＬ ゲート線
ＩＦ 絶縁膜
ＩＦＭ 絶縁膜
ＩＬ１ 層間絶縁膜
ＩＳＯ 素子分離領域
Ｌｄ 距離
Ｌｓ 距離
ＯＡ 開口領域
ＯＡ１ 開口領域
ＯＡ２ 開口領域
ＰＧ プラグ
ＰＲ１ フォトレジスト膜
ＰＲ２ フォトレジスト膜
ＰＲ３ フォトレジスト膜
ＰＲ３１ フォトレジスト膜
ＰＲ４ フォトレジスト膜
ＰＲＯ 保護絶縁膜
Ｓ 基板
ＳＥ ソース電極
ＳＬ ソース線
Ｔ 溝

Claims (15)

  1. （ａ）基板の上方に、第１窒化物半導体層を形成する工程、
    （ｂ）前記第１窒化物半導体層上に、前記第１窒化物半導体層より電子親和力が小さい第２窒化物半導体層を形成する工程、
    （ｃ）前記第２窒化物半導体層の上方に、絶縁膜を形成する工程、
    （ｄ）前記絶縁膜、第２窒化物半導体層および第１窒化物半導体層をエッチングすることにより、前記絶縁膜および前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層の途中まで到達する溝を形成する工程、
    （ｅ）前記溝の側面および底面上に、エピタキシャル成長法を用いて第３窒化物半導体層を形成する工程、
    （ｆ）前記第３窒化物半導体層上にゲート絶縁膜を形成する工程、
    （ｇ）前記ゲート絶縁膜上にゲート電極を形成する工程、
    を有する、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ｅ）工程で形成される前記第３窒化物半導体層の、前記溝の側面上の膜厚は、前記溝の底面上の膜厚より小さい、半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程と前記（ｃ）工程の間に、
    （ｈ）前記第２窒化物半導体層上に、前記第２窒化物半導体層より電子親和力が大きい第４窒化物半導体層を形成する工程、を有し、
    前記（ｄ）工程は、前記絶縁膜、前記第４窒化物半導体層、第２窒化物半導体層および第１窒化物半導体層をエッチングすることにより、前記絶縁膜、前記第４窒化物半導体層および前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層の途中まで到達する前記溝を形成する工程、である、半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、
    前記（ｄ）工程と前記（ｅ）工程の間に、
    （ｉ）前記絶縁膜のうち、前記溝の外周部の前記絶縁膜をエッチングすることにより、前記絶縁膜の端部を前記溝の端部から前記溝の外側の方向に後退させる工程、を有し、
    前記（ｅ）工程の前記第３窒化物半導体層は、前記絶縁膜の後退部から露出した前記第２窒化物半導体層上にも形成される、半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、
    前記（ｄ）工程の前記溝の側面の少なくとも一部は、傾斜している、半導体装置の製造方法。
  6. 請求項５記載の半導体装置の製造方法において、
    前記溝の側面のうち、前記第２窒化物半導体層の側面の傾斜角度と、前記第１窒化物半導体層の側面の傾斜角度とが、異なる、半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記第２窒化物半導体層の側面の傾斜角度は、前記第１窒化物半導体層の側面の傾斜角度より大きい、半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、
    前記第３窒化物半導体層の膜厚は、１０ｎｍ以下である、半導体装置の製造方法。
  9. 基板の上方に形成された第１窒化物半導体層と、
    前記第１窒化物半導体層上に形成され、前記第１窒化物半導体層より電子親和力が小さい第２窒化物半導体層と、
    前記第２窒化物半導体層の上方に形成された絶縁膜と、
    前記絶縁膜および前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層の途中まで到達する溝と、
    前記溝の側面および底面上に形成された第３窒化物半導体層と、
    前記第３窒化物半導体層上に、ゲート絶縁膜を介して形成されたゲート電極と、
    を有し、
    前記第３窒化物半導体層は、エピタキシャル成長層である、半導体装置。
  10. 請求項９記載の半導体装置において、
    前記溝の側面上に形成された前記第３窒化物半導体層の膜厚は、前記溝の底面上に形成された前記第３窒化物半導体層の膜厚より小さい、半導体装置。
  11. 請求項９記載の半導体装置において、
    前記第２窒化物半導体層上に形成され、前記第２窒化物半導体層より電子親和力が大きい第４窒化物半導体層を有し、
    前記溝は、絶縁膜、前記第４窒化物半導体層および前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層の途中まで到達する、半導体装置。
  12. 請求項９記載の半導体装置において、
    前記絶縁膜の端部は、前記溝の端部から前記溝の外側の方向に後退しており、
    前記第３窒化物半導体層は、前記絶縁膜の後退部から露出した前記第２窒化物半導体層上にも形成されている、半導体装置。
  13. 請求項９記載の半導体装置において、
    前記溝の側面の少なくとも一部は、傾斜している、半導体装置。
  14. 請求項１３記載の半導体装置において、
    前記溝の側面のうち、前記第２窒化物半導体層の側面の傾斜角度と、前記第１窒化物半導体層の側面の傾斜角度とが、異なる、半導体装置。
  15. 請求項１４記載の半導体装置において、
    前記第２窒化物半導体層の側面の傾斜角度は、前記第１窒化物半導体層の側面の傾斜角度より大きい、半導体装置。
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