KR20150020105A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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gate insulating
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semiconductor layer
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야스히로 오까모또
다쯔오 나까야마
다까시 이노우에
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

반도체 장치의 특성을 향상시킨다. 기판(S)의 상방에 형성된 채널층(CH)과, 채널층(CH) 상에 형성되고, 채널층(CH)보다 밴드 갭이 넓은 장벽층(BA)과, 장벽층(BA)을 관통하고, 채널층(CH)의 도중까지 도달하는 홈(T)과, 홈(T) 내에 게이트 절연막(GI)을 개재하여 배치된 게이트 전극(GE)을 갖도록 반도체 장치를 구성한다. 그리고, 홈(T)의 저면의 단부가 둥그스름한 모양을 띤 형상이며, 홈(T)의 저면의 단부에 접하는 게이트 절연막(GI)이 둥그스름한 모양을 띤다. 이와 같이, 홈(T)의 저면의 단부에, 둥그스름한 모양을 띠게 함으로써, 게이트 전극(GE)의 저면의 단부와 홈(T)의 저면의 단부 사이에 위치하는 게이트 절연막(GI)의 막 두께를 저감할 수 있다. 이에 의해, 홈(T)의 저면의 단부에서도 채널(C)이 형성되어, 채널(C)의 저항을 작게 할 수 있다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 예를 들어 질화물 반도체를 사용한 반도체 장치에 적절하게 이용할 수 있는 것이다.
최근, Si보다도 큰 밴드 갭을 갖는 Ⅲ-V족의 화합물을 사용한 반도체 장치가 주목받고 있다. 그 중에서도, 고내압 및 고속 스위치 특성으로부터, 질화갈륨을 사용한 파워 MISFET(Metal Insulator Semiconductor Field Effect Transistor)이며, 노멀리 오프 동작이 가능한 반도체 장치의 개발이 진행되고 있다.
예를 들어, 이하의 특허문헌 1(일본 특허 공개 제2008-306083호 공보)에는, 게이트 전극의 저면부에, 경사 변화부를 갖는 Ⅲ-V족 질화물 반도체 전계 효과형 트랜지스터가 개시되어 있다.
또한, 이하의 특허문헌 2(일본 특허 공개 제2012-248636호 공보)에는, 채널층과, 이 채널층과 전자 공급층의 헤테로 접합 계면에 2DEG를 갖는 전계 효과형 트랜지스터가 개시되어 있다.
일본 특허 공개 제2008-306083호 공보 일본 특허 공개 제2012-248636호 공보
본 발명자는, 상기와 같은 질화물 반도체를 사용한 반도체 장치의 연구 개발에 종사하고 있고, 노멀리 오프형의 반도체 장치의 특성 향상에 대해, 예의 검토하고 있다. 그 과정에 있어서, 질화물 반도체를 사용한 반도체 장치의 특성에 대해 가일층의 개선의 여지가 있는 것이 판명되었다.
그 밖의 과제와 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
본원에 있어서 개시되는 실시 형태 중, 대표적이지만 개요를 간단하게 설명하면, 다음과 같다.
본원에 있어서 개시되는 일 실시 형태에 나타나는 반도체 장치는, 제2 질화물 반도체층을 관통하고, 제1 질화물 반도체층의 도중까지 도달하는 홈 내에 게이트 절연막을 개재해서 배치된 게이트 전극을 갖는다. 그리고, 이 홈의 저면의 단부가 둥그스름한 모양을 띤 형상 또는 모따기된 형상이다.
본원에 있어서 개시되는 일 실시 형태에 나타나는 반도체 장치의 제조 방법은, 제1 질화물 반도체층과 그 상부의 제2 질화물 반도체층의 적층체를 에칭함으로써, 홈을 형성하는 공정을 갖는다. 그리고, 이 공정은, 제2 질화물 반도체층을 관통하고, 제1 질화물 반도체층의 도중까지 도달하고, 그 저면의 단부가 둥그스름한 모양을 띤 형상 또는 모따기된 형상인 홈을 형성하는 공정이다.
본원에 있어서 개시되는 이하에 나타낸 대표적인 실시 형태에 나타나는 반도체 장치에 의하면, 반도체 장치의 특성을 향상시킬 수 있다.
본원에 있어서 개시되는 이하에 나타낸 대표적인 실시 형태에 나타나는 반도체 장치의 제조 방법에 의하면, 특성이 양호한 반도체 장치를 제조할 수 있다.
도 1은 실시 형태 1의 반도체 장치의 구성을 도시하는 단면도이다.
도 2는 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 3은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도이며, 도 2에 후속되는 제조 공정을 도시하는 단면도이다.
도 4는 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도이며, 도 3에 후속되는 제조 공정을 도시하는 단면도이다.
도 5는 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도이며, 도 4에 후속되는 제조 공정을 도시하는 단면도이다.
도 6은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도이며, 도 5에 후속되는 제조 공정을 도시하는 단면도이다.
도 7은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도이며, 도 6에 후속되는 제조 공정을 도시하는 단면도이다.
도 8은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도이며, 도 7에 후속되는 제조 공정을 도시하는 단면도이다.
도 9는 실시 형태 1의 반도체 장치의 구성예를 도시하는 평면도이다.
도 10은 실시 형태 1의 반도체 장치의 홈부 근방의 구성을 도시하는 단면도이다.
도 11은 제1 비교예의 반도체 장치의 홈부 근방의 구성을 도시하는 단면도이다.
도 12는 제2 비교예의 반도체 장치의 홈부 근방의 구성을 도시하는 단면도이다.
도 13은 제3 비교예의 반도체 장치의 홈부 근방의 구성을 도시하는 단면도이다.
도 14는 실시 형태 1의 반도체 장치의 변형예의 구성을 모식적으로 도시하는 단면도이다.
도 15는 실시 형태 2의 반도체 장치의 구성을 모식적으로 도시하는 단면도이다.
도 16은 실시 형태 2의 반도체 장치의 홈 저면의 단부의 다른 구성을 도시하는 단면도이다.
도 17은 실시 형태 3의 반도체 장치의 제1 예의 구성을 모식적으로 도시하는 단면도이다.
도 18은 실시 형태 3의 반도체 장치의 제2 예의 구성을 모식적으로 도시하는 단면도이다.
도 19는 실시 형태 4의 반도체 장치의 제1 예의 구성을 모식적으로 도시하는 단면도이다.
도 20은 실시 형태 4의 반도체 장치의 제2 예의 구성을 모식적으로 도시하는 단면도이다.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할해서 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계인 것이 아니라, 한쪽은 다른 쪽의 일부 또는 모든 변형예, 응용예, 상세 설명, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니라, 특정한 수 이상이라도 이하라도 좋다.
또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아니다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수 등(개수, 수치, 양, 범위 등을 포함함)에 대해서도 마찬가지이다.
이하, 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일 또는 관련된 부호를 부여하고, 그 반복된 설명은 생략한다. 또한, 복수의 유사한 부재(부위)가 존재하는 경우에는, 총칭의 부호에 기호를 추가하여 개별 또는 특정한 부위를 나타내는 경우가 있다. 또한, 이하의 실시 형태에서는, 특별히 필요할 때 이외에는 동일 또는 마찬가지의 부분의 설명을 원칙으로서 반복하지 않는다.
또한, 실시 형태에서 사용하는 도면에 있어서는, 단면도일지라도 도면을 보기 쉽게 하기 위해 해칭을 생략하는 경우도 있다. 또한, 평면도일지라도 도면을 보기 쉽게 하기 위해 해칭을 부여하는 경우도 있다.
또한, 단면도 및 평면도에 있어서, 각 부위의 크기는 실제로 디바이스와 대응하는 것이 아니라, 도면을 이해하기 쉽게 하기 위해, 특정한 부위를 상대적으로 크게 표시하는 경우가 있다. 또한, 단면도와 평면도가 대응하는 경우에 있어서도, 도면을 이해하기 쉽게 하기 위해, 특정한 부위를 상대적으로 크게 표시하는 경우가 있다.
(실시 형태 1)
이하, 도면을 참조하면서 본 실시 형태의 반도체 장치에 대해 상세하게 설명한다. 도 1은, 본 실시 형태의 반도체 장치의 구성을 도시하는 단면도이다. 도 2 내지 도 8은, 본 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도이다.
[구조 설명]
도 1은, 본 실시 형태의 반도체 장치의 구성을 도시하는 단면도이다. 도 1에 도시하는 반도체 장치는, 질화물 반도체를 사용한 MIS(Metal Insulator Semiconductor)형의 전계 효과 트랜지스터(FET;Field Effect Transistor)이다. 이 반도체 장치는, 고전자 이동도 트랜지스터(HEMT:High Electron Mobility Transistor)나 파워 트랜지스터라고도 불린다. 본 실시 형태의 반도체 장치는, 소위 리세스 게이트형의 반도체 장치이다.
본 실시 형태의 반도체 장치는, 기판(S) 상에, 핵 생성층(NUC), 왜곡 완화층(STR), 버퍼층(BU), 채널층(전자 주행층이라고도 함)(CH) 및 장벽층(BA)이 순서대로 형성된 적층체(질화물 반도체 영역)를 갖는다.
또한, 본 실시 형태의 반도체 장치의 게이트 전극(GE)은 절연막(IF) 및 장벽층(BA)을 관통하고, 채널층(CH)의 도중까지 도달하도록 파 넣어진 홈(T)의 내부에, 게이트 절연막(GI)을 개재해서 형성되어 있다.
또한, 본 실시 형태의 반도체 장치의 소스 전극(SE) 및 드레인 전극(DE)은 게이트 전극(GE)의 양측의 장벽층(BA) 상에 형성되어 있다.
이하에, 상세하게 설명한다. 도 1에 도시하는 바와 같이, 본 실시 형태의 반도체 장치는, 기판(S) 상에, 핵 생성층(NUC)이 형성되고, 핵 생성층(NUC) 상에, 왜곡 완화층(STR)이 형성되어 있다. 핵 생성층(NUC)은 왜곡 완화층(STR) 등의 상부에 형성되는 층이 성장할 때의 결정 핵을 생성시키기 위해 형성한다. 또한, 상부에 형성되는 층으로부터 기판(S)에, 상부에 형성되는 층의 구성 원소(예를 들어, Ga 등)가 확산되어, 기판(S)이 변질되는 것을 방지하기 위해 형성한다. 또한, 왜곡 완화층(STR)은 기판(S)에 대한 응력을 완화시켜, 기판(S)에 휨이나 크랙이 발생하는 것을 억제하기 위해 형성한다.
이 왜곡 완화층(STR) 상에는, 버퍼층(BU)이 형성되고, 버퍼층(BU) 상에, 질화물 반도체로 이루어지는 채널층(전자 주행층이라고도 함)(CH)이 형성되고, 채널층(CH) 상에, 질화물 반도체로 이루어지는 장벽층(BA)이 형성되어 있다. 즉, 왜곡 완화층(STR)의 주면(상면) 상에, 버퍼층(BU)과 채널층(CH)과 장벽층(BA)이, 아래로부터 순서대로 형성(적층)되어 있다. 장벽층(BA) 상에는, 소스 전극(SE) 및 드레인 전극(DE)이 각각 오믹층(OL)을 개재해서 형성되어 있다. 버퍼층(BU)은 채널층(CH)과 왜곡 완화층(STR) 사이에 위치하는 중간층이다.
게이트 전극(GE)은 절연막(IF) 및 장벽층(BA)을 관통하고, 채널층(CH)의 도중까지 파 넣어진 홈(트렌치, 리세스, 오목부라고도 함)(T)의 내부에 게이트 절연막(GI)을 개재해서 형성되어 있다. 소스 전극(SE) 및 드레인 전극(DE)은 게이트 전극(GE)의 양측의 장벽층(BA) 상에 형성되어 있다. 이 소스 전극(SE) 및 드레인 전극(DE)은, 각각 장벽층(BA)과 접속하도록 형성되어 있다. 이 접속은 오믹층(OL)을 개재해서 접속되어, 오믹 접속이 된다.
게이트 전극(GE) 상에는, 절연층(IL1)이 형성되어 있다. 또한, 상기 소스 전극(SE) 및 드레인 전극(DE)은 절연층(IL1) 중에 형성된 콘택트 홀(C1) 내 및 그 상부에 형성되어 있다. 이 절연층(IL1) 소스 전극(SE) 및 드레인 전극(DE) 상에는, 절연층(IL2)이 형성되어 있다.
본 실시 형태에 있어서는, 채널층(CH)과 장벽층(BA)의 계면 근방의 채널층측에, 2차원 전자 가스(2DEG)가 생성된다. 또한, 게이트 전극(GE)에 플러스의 전위(임계값 전위)가 인가된 경우에는, 게이트 절연막(GI)과 채널층(CH)의 계면 근방에, 채널(C)이 형성된다.
상기 2차원 전자 가스(2DEG)는 다음의 메커니즘으로 형성된다. 채널층(CH)이나 장벽층(BA)을 구성하는 질화물 반도체(여기서는, 질화갈륨계의 반도체)는, 각각, 금제대 폭(밴드 갭)이나 전자 친화력이 다르다. 이로 인해, 이 반도체의 접합면에, 우물형 퍼텐셜이 생성된다. 이 우물형 퍼텐셜 내에 전자가 축적됨으로써, 채널층(CH)과 장벽층(BA)의 계면 근방에, 2차원 전자 가스(2DEG)가 생성된다.
채널층(CH)과 장벽층(BA)의 계면 근방에 형성되는 2차원 전자 가스(2DEG)는, 게이트 전극(GE)이 형성되어 있는 홈(T)에 의해 분단되어 있다. 이로 인해, 본 실시 형태의 반도체 장치에 있어서는, 게이트 전극(GE)에 플러스의 전위(임계값 전위)가 인가되어 있지 않은 상태에 있어서 오프 상태를 유지할 수 있고, 게이트 전극(GE)에 플러스의 전위(임계값 전위)를 인가한 상태에 있어서 온 상태를 유지할 수 있다. 이와 같이, 노멀리 오프 동작을 행할 수 있다.
여기서, 본 실시 형태에 있어서는, 홈(T)의 저면의 단부가 라운드화되어 있다. 바꿔 말하면, 홈(T)의 저면의 단부가 둥그스름한 모양을 띤 형상으로 되어 있다. 이와 같이, 홈(T)의 저면의 단부에, 둥그스름한 모양을 띠게 함으로써, 게이트 전극(GE)의 저면의 단부와 홈(T)의 저면의 단부 사이에 위치하는 게이트 절연막(GI)의 막 두께를 저감할 수 있다. 다르게 말하면, 홈(T)의 저면의 단부에 접하는 게이트 절연막(GI)의 막 두께를 저감할 수 있다. 이에 의해, 홈(T)의 저면의 단부에서도 채널(C)이 형성되어, 채널(C)의 저항을 작게 할 수 있다. 또한, 홈(T)의 저면의 단부에서도 채널(C)이 형성됨으로써, 채널(C)과 2차원 전자 가스(2DEG)의 거리를 작게 할 수 있으므로, 이들 사이의 기생 저항을 저감할 수 있다.
[제법 설명]
계속해서, 도 2 내지 도 8을 참조하면서, 본 실시 형태의 반도체 장치의 제조 방법을 설명함과 함께, 그 반도체 장치의 구성을 보다 명확하게 한다. 도 2 내지 도 8은, 본 실시 형태의 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 2에 도시하는 바와 같이, 기판(S) 상에, 핵 생성층(NUC), 왜곡 완화층(STR) 및 버퍼층(BU)을 순차 형성한다. 기판(S)으로서, 예를 들어, (111)면이 노출되어 있는 실리콘(Si)으로 이루어지는 반도체 기판을 사용하고, 그 상부에, 핵 생성층(NUC)으로서, 예를 들어 질화알루미늄(AlN)층을 유기 금속 화학 기상 성장(MOCVD:Metal Organic Chemical Vapor Deposition)법 등을 사용해서 헤테로 에피택셜 성장시킨다. 계속해서, 핵 생성층(NUC) 상에, 왜곡 완화층(STR)으로서, 질화갈륨(GaN)층과 질화알루미늄(AlN)층의 적층막(AlN/GaN막)을, 반복 적층한 초격자 구조체를 형성한다. 예를 들어, 질화갈륨(GaN)층 및 질화알루미늄(AlN)층을, 유기 금속 화학 기상 성장법 등을 사용해서, 각각 2 내지 3㎚ 정도의 막 두께로, 각각 100층(합계 200층) 정도, 반복 헤테로 에피택셜 성장시킨다. 또한, 기판(S)으로서는, 상기 실리콘 외에, SiC나 사파이어 등으로 이루어지는 기판을 사용해도 좋다.
계속해서, 왜곡 완화층(STR) 상에, 버퍼층(BU)을 형성한다. 왜곡 완화층(STR) 상에, 버퍼층(BU)으로서, 예를 들어, AlGaN층을, 유기 금속 화학 기상 성장법 등을 사용해서 헤테로 에피택셜 성장시킨다.
계속해서, 도 3에 도시하는 바와 같이, 버퍼층(BU) 상에, 채널층(CH)을 형성한다. 예를 들어, 버퍼층(BU) 상에, 질화갈륨(GaN)층을, 유기 금속 화학 기상 성장법 등을 사용해서 헤테로 에피택셜 성장시킨다.
계속해서, 채널층(CH) 상에, 장벽층(BA)으로서, 예를 들어, AlGaN층을, 유기 금속 화학 기상 성장법 등을 사용해서 헤테로 에피택셜 성장시킨다. 이 장벽층(BA)은 채널층(CH)보다 밴드 갭이 넓은 질화물 반도체이다.
이와 같이 하여, 버퍼층(BU), 채널층(CH) 및 장벽층(BA)의 적층체가 형성된다. 이 적층체는, 상기 헤테로 에피택셜 성장, 즉, [0001] 결정축(C축) 방향으로 적층하는 Ⅲ족면 성장에 의해 형성된다. 바꿔 말하면, (0001) Ga면 성장에 의해 상기 적층체가 형성된다. 이 적층체 중, 채널층(CH)과 장벽층(BA)의 계면 근방에는, 2차원 전자 가스(2DEG)가 생성된다.
계속해서, 도 4에 도시하는 바와 같이, 장벽층(BA) 상에, 개구부를 갖는 절연막(IF)을 형성한다. 예를 들어, 절연막(IF)으로서, 질화실리콘막을 열CVD(Chemical Vapor Deposition, 화학 기상 성장)법 등을 사용해서, 장벽층(BA) 상에 퇴적한다. 계속해서, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, 절연막(IF)에 개구부를 형성한다.
계속해서, 도 5에 도시하는 바와 같이, 절연막(IF)을 마스크로 하여, 장벽층(BA) 및 채널층(CH)을 에칭함으로써, 절연막(IF) 및 장벽층(BA)을 관통해서 채널층(CH)의 도중까지 도달하는 홈(T)을 형성한다.
이때, 에칭 조건을 조정함으로써, 홈(T)의 저면의 단부를 라운드화시킨다. 바꿔 말하면, 홈(T)의 저면의 단부에 둥그스름한 모양을 띠게 한다. 에칭 가스로서는, 예를 들어 염소계의 가스(예를 들어, BCl3 등)를 사용한다.
예를 들어, 장벽층(BA) 및 채널층(CH)을, 절연막(IF)을 마스크로 하여, 이방적인 에칭 성분이 큰 상태에서 에칭한 후, 이방적인 에칭 성분보다 등방적인 에칭 성분이 큰 상태로 변경하여 에칭한다. 이에 의해, 홈(T)의 저면의 단부를 라운드화할 수 있다. 등방적인 에칭 성분을 크게 하기 위해서는, 예를 들어 기판(S)에 첨가하는 바이어스 전위를 작게 하여 에칭한다. 이 밖에, 에칭 가스종을 바꾸는 것 외에, 플라즈마 밀도를 높게 하는, 가스압을 높게 하는, 프로세스 가스 유속을 빠르게 하는 등, 다양한 에칭 조건을 조정함으로써, 홈(T)의 저면의 단부를 라운드화할 수 있다.
본 발명자들의 검토에 의하면, 에칭 조건을 조정하면서, BCl3을 사용해서 에칭을 행한 부분, 원하는 홈 깊이에 있어서 저면의 단부가 라운드화된 홈(T)을 형성할 수 있었다.
이 에칭의 후, 에칭 데미지의 회복을 위해, 열처리(어닐)를 행해도 좋다.
계속해서, 도 6에 도시하는 바와 같이, 홈(T) 내를 포함하는 절연막(IF) 상에, 게이트 절연막(GI)을 형성한다. 예를 들어, 게이트 절연막(GI)으로서, 알루미나(산화 알루미늄막, Al2O3)를 CVD법 등을 사용해서, 홈(T) 내를 포함하는 절연막(IF) 상에 퇴적한다. CVD법 등의 퇴적법을 사용한 경우, 막 재료는 등방적으로 퇴적한다. 게이트 절연막(GI)으로서, 알루미나 외에, 산화실리콘막이나, 산화실리콘막보다도 유전율이 높은 고유전율막을 사용해도 좋다. 고유전율막으로서, 산화하프늄막(HfO2막)을 사용해도 좋다. 또한, 고유전율막으로서, 하프늄알루미네이트막, HfON막(하프늄옥시나이트라이드막), HfSiO막(하프늄실리케이트막), HfSiON막(하프늄실리콘옥시나이트라이드막), HfAlO막과 같은 다른 하프늄계 절연막을 사용해도 좋다.
계속해서, 홈(T)의 내부의 게이트 절연막(GI) 상에 게이트 전극(GE)을 형성한다. 예를 들어, 게이트 절연막(GI) 상에, 도전성막으로서, 예를 들어 니켈(Ni)막과, 그 상부의 금(Au)막으로 이루어지는 적층막(Au/Ni막이라고도 함)을, 스퍼터링법 등을 사용해서, 홈(T)의 내부를 매립하는 정도의 막 두께로 퇴적한다. 계속해서, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, Au/Ni막을 패터닝함으로써 게이트 전극(GE)을 형성한다. 또한, 이 Au/Ni막의 에칭 시, 하층의 게이트 절연막(GI) 및 절연막(IF)을 에칭해도 좋다. 또한, 게이트 전극(GE)의 형성 재료로서는, Au/Ni막 이외의 금속막을 사용해도 좋고, 또한, 불순물을 함유한 다결정 실리콘막 등을 사용해도 좋다.
계속해서, 도 7에 도시하는 바와 같이, 게이트 전극(GE) 상에, 절연층(IL1)을 형성한다. 게이트 전극(GE) 및 장벽층(BA) 상에, 절연층(IL1)으로서, 예를 들어 산화실리콘막을 CVD법 등을 사용해서 형성한다. 이 후, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, 절연층(IL1) 중에 콘택트 홀(C1)을 형성한다. 이 콘택트 홀(C1)은 게이트 전극(GE)의 양측의 장벽층(BA) 상에 배치된다.
계속해서, 도 8에 도시하는 바와 같이, 콘택트 홀(C1)의 내부를 포함하는 절연층(IL1) 상에, 오믹층(OL)을 형성한다. 예를 들어, 티타늄(Ti)막과, 그 상부의 알루미늄(Al) 막으로 이루어지는 적층막(Al/Ti막이라고도 함)을, 증착법 등을 사용해서, 콘택트 홀(C1) 내를 포함하는 절연층(IL1) 상에 퇴적한다. 또한, 예를 들어 티타늄(Ti)막과, 그 상부의 질화티타늄(TiN)막으로 이루어지는 적층막(TiN/Ti막이라고도 함)을, 스퍼터링법 등을 사용해서, Al/Ti막 상에 퇴적한다. 이에 의해, 티타늄(Ti)막, 알루미늄(Al)막, 티타늄(Ti)막 및 질화티타늄(TiN)막의 적층막(TiN/Ti/Al/Ti막이라고도 함)을 형성하고, 예를 들어 550℃에서 30분 정도의 열처리를 행한다. 이 열처리에 의해, TiN/Ti/Al/Ti막과 GaN계 반도체 계면의 접촉이 오믹 접촉이 된다. 계속해서, TiN/Ti/Al/Ti막[오믹층(OL)] 상에, 알루미늄 합금 막을, 스퍼터링법 등을 사용해서 퇴적한다. 알루미늄 합금으로서는, 예를 들어 Al과 Si의 합금(Al-Si), Al과 Cu(구리)의 합금(Al-Cu), Al과 Si와 Cu(Al-Si-Cu) 등을 사용할 수 있다. 계속해서, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, TiN/Ti/Al/Ti막 및 알루미늄 합금막을 패터닝함으로써, 콘택트 홀(C1) 내에, 오믹층(OL)을 개재해서 소스 전극(SE) 및 드레인 전극(DE)이 형성된다.
계속해서, 소스 전극(SE) 및 드레인 전극(DE) 상을 포함하는 절연층(IL1) 상에, 절연층(커버막, 표면 보호막이라고도 함)(IL2)을 형성한다. 소스 전극(SE) 및 드레인 전극(DE) 상을 포함하는 절연층(IL1) 상에, 절연층(IL2)으로서, 예를 들어, 산질화실리콘(SiON)막을, CVD법 등을 사용해서 퇴적한다(도 1 참조).
이상의 공정에 의해, 도 1에 도시하는 반도체 장치를 형성할 수 있다. 또한, 상기 반도체 장치를 구성하는 소스 전극(SE), 드레인 전극(DE) 및 게이트 전극(GE)의 평면 형상(레이아웃)에 대해 제한은 없지만, 예를 들어 도 9에 도시하는 평면 형상으로 할 수 있다. 도 9는, 본 실시 형태의 반도체 장치의 구성예를 도시하는 평면도이다. 또한, 도 9에 있어서는, 간이적으로, 소스 전극(SE)과 게이트 전극(GE) 사이, 게이트 전극(GE)과 드레인 전극(DE) 사이를 마찬가지로 표시하고 있다.
도 9에 도시하는 바와 같이, Y 방향으로 연장되는 소스 전극(SE)이, X 방향으로 일정한 간격을 두고 배치되어 있다. 또한, Y 방향으로 연장되는 드레인 전극(DE)이, X 방향으로 일정한 간격을 두고 배치되어 있다. 그리고, 복수의 소스 전극(SE)의 각각과, 복수의 드레인 전극(DE)의 각각은, X 방향을 따라서 번갈아 배치되어 있다. 또한, 복수의 소스 전극(SE)의 각각과 복수의 드레인 전극(DE)의 각각 사이에는, Y 방향으로 연장되는 게이트 전극(GE)이 배치되어 있다.
복수의 드레인 전극(DE)은 드레인 패드(DP)에 의해 접속된다. 이 드레인 패드(DP)는 드레인 전극(DE)의 일단부측(도 9에 있어서는, 상측)에 있어서, X 방향으로 연장되도록 배치된다. 바꿔 말하면, X 방향으로 연장되는 드레인 패드(DP)로부터 Y축 방향으로 돌출되도록 복수의 드레인 전극(DE)이 배치된다. 이와 같은 형상을, 빗형 형상이라고 말할 수 있다.
복수의 소스 전극(SE)은 소스 패드(SP)에 의해 접속된다. 이 소스 패드(SP)는 소스 전극(SE)의 타단부측(도 9에 있어서는, 하측)에 있어서, X 방향으로 연장되도록 배치된다. 바꿔 말하면, X 방향으로 연장되는 소스 패드(SP)로부터 Y축 방향으로 돌출되도록 복수의 소스 전극(SE)이 배치된다. 이와 같은 형상을, 빗형 형상이라고 말할 수 있다.
소스 패드(SP)[드레인 패드(DP)]의 양측(도 9에 있어서는, 우측 및 좌측)에는 게이트 패드(GP)가 배치되어 있다. 그리고, 복수의 게이트 전극(GE)은 소스 전극(SE)의 타단부측(도 9에 있어서는, 하측)에, X 방향으로 연장되도록 배치된 게이트 배선(GL)과 전기적으로 접속된다. 또한, 이 X축 방향으로 연장되는 게이트 배선(GL)은 지면(紙面)의 좌측 단부 및 우측 단부에 배치된 게이트 패드(GP)와 전기적으로 접속되어 있다.
이상, 상세하게 설명한 바와 같이, 본 실시 형태에 의하면, 홈(T)의 저면의 단부를 라운드화했으므로(도 1 참조), 게이트 전극(GE)의 저면의 단부와 홈(T)의 저면의 단부 사이에 위치하는 게이트 절연막(GI)의 막 두께를 저감할 수 있다. 이하에, 이 효과에 대해, 도 10 내지 도 13을 참조하면서 설명한다. 도 10은, 본 실시 형태의 반도체 장치의 홈부 근방의 구성을 도시하는 단면도이다. 도 11 내지 도 13은, 각각 제1 내지 제3 비교예의 반도체 장치의 홈부 근방의 구성을 도시하는 단면도이다.
본 실시 형태에 있어서는, 도 10에 도시하는 바와 같이, 홈(T)의 저면의 단부를 라운드화했으므로, 게이트 전극(GE)의 저면의 단부와 홈(T)의 저면의 단부 사이에 위치하는 게이트 절연막(GI)의 막 두께를 저감할 수 있다. 예를 들어, 도 11에 도시하는 제1 비교예의 경우에는, 홈(T)의 저면의 단부가, 단면 형상에 있어서 L자 형상(코너 형상)으로 되어 있다. 이와 같은 경우, 홈(T)의 측벽부 및 저면부에 있어서 동일 정도의 막 두께(Th)의 게이트 절연막(GI)이 형성된 경우, 게이트 전극(GE)의 저면의 단부와 홈(T)의 저면의 단부 사이의 거리, 즉, 그 부위에서의 게이트 절연막(GI)의 막 두께는, √2×Th(>Th)가 된다. 또한, √2×Th는, 2의 평방근과 Th의 곱이며, 별도의 표기를 하면 "(2)1/2×Th"가 된다.
이와 같이, 게이트 절연막(GI)의 막 두께가, 홈(T)의 저면의 중앙부나 홈(T)의 측벽부와 비교하고, 홈(T)의 저면의 단부에서 커진다. 이로 인해, 홈(T)의 저면의 단부에서는, 채널(C)이 형성되기 어려워져, 채널(C)의 저항이 커진다. 또한, 채널(C)과 2차원 전자 가스(2DEG)의 접속부에 있어서, 기생 저항이 생긴다. 그 결과, 반도체 장치의 온 저항이 크게 되어 버린다.
이에 대해, 본 실시 형태(도 10)에 의하면, 홈(T)의 저면의 단부를 라운드화했으므로, 게이트 전극(GE)의 저면의 단부와 홈(T)의 저면의 단부 사이에 위치하는 게이트 절연막(GI)의 막 두께를 저감할 수 있다. 이에 의해, 홈(T)의 저면의 단부에서도 채널(C)이 형성되어, 채널(C)의 저항을 작게 할 수 있다. 또한, 홈(T)의 저면의 단부에서도 채널(C)이 형성됨으로써, 채널(C)과 2차원 전자 가스(2DEG)의 거리를 작게 할 수 있으므로, 이들 사이의 기생 저항을 저감할 수 있다. 그 결과, 반도체 장치의 온 저항을 저감할 수 있다.
또한, 홈(T)의 저면의 단부에서는, 홈(T)의 측벽부에 순차 퇴적하는 게이트 절연막(GI) 재료와, 홈(T)의 저면부에 순차 퇴적하는 게이트 절연막(GI) 재료가 합쳐지는 개소이므로, 게이트 절연막(GI)이 후막화되기 쉽다. 따라서, 도 12에 도시하는 제2 비교예와 같이, L자 형상의 홈(T)의 저면의 단부에서는, √2×Th 이상의 막 두께의 게이트 절연막(GI)이 형성될 수 있다(도 12의 화살표부 참조). 이와 같은 제2 비교예에 있어서는, 도 11의 경우보다, 더욱 채널(C)이 형성되기 어려워져, 온 저항이 크게 되어 버린다.
이에 대해, 본 실시 형태(도 10)에 있어서는, 홈(T)의 저면의 단부를 라운드화했으므로, 그 부위에 있어서, 게이트 절연막(GI)이 후막화되기 어려워, 도 12에 나타내는 제2 비교예의 경우보다 온 저항을 저감할 수 있다.
또한, 도 13에 도시하는 제3 비교예와 같이, 홈(T)의 형성 시, 홈의 저면의 단부에서 서브 트렌치가 생기는 경우가 있다. 이와 같은 경우에는, 서브 트렌치 내의 게이트 절연막(GI)의 막 두께가 가산되고, 그 부위(도 13의 파선으로 둥글게 둘러싼 부위)에서는, 점점 채널(C)이 형성되기 어려워진다. 이와 같은 서브 트렌치는 홈(T)의 에칭 시에 형성되기 쉽다. 이에 대해, 본 실시 형태(도 10)에 있어서는, 홈(T)의 저면의 단부를 라운드화할 수 있도록, 에칭 조건을 제어하므로, 상기와 같은 서브 트렌치가 생기기 어려워, 도 13에 나타내는 제3 비교예의 경우보다 온 저항을 저감할 수 있다.
이상 상세하게 설명한 바와 같이, 본 실시 형태의 반도체 장치에 의하면, 효과적으로 반도체 장치의 온 저항을 저감할 수 있다.
또한, 상기 제조 공정은 일례이며, 상기 공정 이외의 공정에 의해, 본 실시 형태의 반도체 장치를 제조해도 좋다.
(변형예)
이하에, 본 실시 형태의 변형예에 대해 설명한다. 상기 실시 형태에 있어서는, 홈(T)의 내부를 포함하는 장벽층(BA) 상의 절연막(IF), 게이트 절연막(GI) 및 게이트 전극(GE)을 동시에 에칭한, 즉, 동일한 레지스트 마스크를 사용해서 동일한 평면 외측 형상으로 패터닝했지만, 이들을 다른 평면 형상으로 해도 좋다. 도 14는, 본 실시 형태의 반도체 장치의 변형예의 구성을 모식적으로 도시하는 단면도이다. 도 14의 (A)는, 제1 변형예의 반도체 장치의 단면도, 도 14의 (B)는, 제2 변형예의 반도체 장치의 단면도이다. 또한, 본 변형예에 있어서, 절연막(IF), 게이트 절연막(GI) 및 게이트 전극(GE) 이외의 구성이나 제조 공정은, 상기 실시 형태와 마찬가지이므로, 그 설명을 생략한다.
예를 들어, 도 14의 (A)에 도시하는 바와 같이, 홈(T)의 내부를 포함하는 장벽층(BA) 상의 절연막(IF), 게이트 절연막(GI) 및 게이트 전극(GE) 중, 게이트 절연막(GI) 및 게이트 전극(GE)을 에칭한 후, 별도의 공정에서, 장벽층(BA) 상의 절연막(IF)을 에칭해도 좋다. 이 절연막(IF)의 에칭은, 예를 들어 소스 전극(SE), 드레인 전극(DE)의 형성 공정 전에 행한다. 또한, 절연막(IF) 상에, 절연층(IL1)을 형성한 후, 콘택트 홀(C1)을 형성할 때에(도 7 참조), 절연막(IF)을 에칭해도 좋다.
이 경우, 도 14의 (A)에 도시하는 바와 같이, 게이트 전극(GE)은 절연막(IF) 및 장벽층(BA)을 관통하고, 채널층(CH)의 도중까지 파 넣어진 홈(T)의 내부에 게이트 절연막(GI)을 개재해서 형성되어 있다. 소스 전극(SE) 및 드레인 전극(DE)은 게이트 전극(GE)의 양측의 장벽층(BA) 상에 형성되어 있다. 그리고, 게이트 절연막(GI) 아래의 절연막(IF)은 게이트 절연막(GI)이나 게이트 전극(GE)의 단부로부터 소스 전극(SE)측으로 연장되도록 배치되어 있다. 또한, 게이트 절연막(GI) 아래의 절연막(IF)은 게이트 절연막(GI)이나 게이트 전극(GE)의 단부로부터 드레인 전극(DE)측으로 연장되도록 배치되어 있다.
또한, 도 14의 (B)에 도시하는 바와 같이, 홈(T)의 내부를 포함하는 장벽층(BA) 상의 절연막(IF), 게이트 절연막(GI) 및 게이트 전극(GE)의 각각을, 다른 평면 형상으로 해도 좋다. 이 경우, 홈(T)의 내부를 포함하는 장벽층(BA) 상의 절연막(IF), 게이트 절연막(GI) 및 게이트 전극(GE) 중, 게이트 전극(GE)을 에칭한 후, 게이트 절연막(GI)을 에칭한다. 이때, 게이트 전극(GE) 아래의 게이트 절연막(GI)은 게이트 전극(GE)의 단부로부터 소스 전극(SE)측 또는 드레인 전극(DE)측으로 연장되도록 배치되어 있다. 그리고, 게이트 절연막(GI)을 에칭 후, 장벽층(BA) 상의 절연막(IF)을 에칭한다. 이 절연막(IF)의 에칭은, 예를 들어 소스 전극(SE), 드레인 전극(DE)의 형성 공정 전에 행한다. 또한, 절연막(IF) 상에 절연층(IL1)을 형성한 후, 콘택트 홀(C1)을 형성할 때에(도 7 참조), 절연막(IF)을 에칭해도 좋다.
이 경우도, 도 14의 (B)에 도시하는 바와 같이, 게이트 전극(GE)은 절연막(IF) 및 장벽층(BA)을 관통하고, 채널층(CH)의 도중까지 파 넣어진 홈(T)의 내부에 게이트 절연막(GI)을 개재해서 형성되어 있다. 소스 전극(SE) 및 드레인 전극(DE)은 게이트 전극(GE)의 양측의 장벽층(BA) 상에 형성되어 있다. 그리고, 게이트 전극(GE) 아래의 게이트 절연막(GI)은 게이트 전극(GE)의 단부로부터 소스 전극(SE)측으로 연장되도록 배치되어 있다. 또한, 게이트 전극(GE) 아래의 게이트 절연막(GI)은 게이트 전극(GE)의 단부로부터 드레인 전극(DE)측으로 연장되도록 배치되어 있다. 또한, 게이트 절연막(GI) 아래의 절연막(IF)은 게이트 절연막(GI)이나 게이트 전극(GE)의 단부로부터 소스 전극(SE)측으로 연장되도록 배치되어 있다. 또한, 게이트 절연막(GI) 아래의 절연막(IF)은 게이트 절연막(GI)이나 게이트 전극(GE)의 단부로부터 드레인 전극(DE)측으로 연장되도록 배치되어 있다.
(실시 형태 2)
실시 형태 1에 있어서는, 홈(T)의 저면의 단부를 라운드화, 바꿔 말하면, 홈(T)의 저면의 단부에 둥그스름한 모양을 띠게 했지만, 홈(T)의 저면의 단부 형상은 곡면일 필요는 없고, 홈(T)의 저면의 L자 형상의 단부를 모따기한 형상으로 해도 좋다. 도 15는, 본 실시 형태의 반도체 장치의 구성을 모식적으로 도시하는 단면도이다. 또한, 본 실시 형태에 있어서, 홈(T) 이외의 구성이나 제조 공정은, 실시 형태 1과 마찬가지이므로, 그 설명을 생략한다.
도 15에 도시하는 바와 같이, 본 실시 형태의 반도체 장치에 있어서는, 홈(T)의 저면의 단부에 2단계의 테이퍼(테이퍼 형상부)(TP1, TP2)를 설치한다.
예를 들어, 홈(T)의 저면의 단부에, 채널층(CH)이나 장벽층(BA)의 표면 또는 홈(T)의 저면의 중앙부의 표면인 (0001) Ga면에 대해, 22.5°의 법선 벡터를 갖는 테이퍼(TP1)와, 동일한 면에 대해, 67.5°의 법선 벡터를 갖는 테이퍼(TP2)로 이루어지는 2단계의 테이퍼(TP1, TP2)를 설치한다. 이들 테이퍼(TP1, TP2)는 연속해서 설치된다. 또한, 테이퍼(TP1)는 홈(T)의 측벽으로부터 연속해서 배치되고, 또한, 테이퍼(TP2)는 테이퍼(TP1)의 하방에 배치됨과 함께, 홈(T)의 저면으로부터 연속해서 배치된다. 또한, 테이퍼(TP2)와 홈(T)의 저면과의 이루는 각 θ2는, 테이퍼(TP1)와 홈(T)의 저면과의 이루는 각 θ1보다 작다(θ1>θ2).
이와 같이, 홈(T)의 저면의 단부를 2단계의 테이퍼 구조(TP1, TP2)로 함으로써, 게이트 전극(GE)의 저면의 단부와 홈(T)의 저면의 단부 사이의 거리, 즉, 그 부위에서의 게이트 절연막(GI)의 막 두께를, Th 이하로 할 수 있다. 따라서, 본 실시 형태(도 15)에 의하면, 게이트 전극(GE)의 저면의 단부와 홈(T)의 저면의 단부 사이에 위치하는 게이트 절연막(GI)의 막 두께(평균막 두께)를 실시 형태 1(도 10 등 참조)의 경우보다 저감할 수 있다. 여기서 말하는 "막 두께(평균막 두께)"란, 예를 들어 홈(T)의 저면의 단부이며, 홈(T)의 측면부의 게이트 절연막(GI)의 표면의 연장선과 홈(T)의 저면부의 게이트 절연막(GI)의 표면의 연장선으로 구획되는 영역(도 15의 부분 확대도 참조)의 게이트 절연막(GI)의 막 두께(평균막 두께)로서 정의된다.
이와 같이, 게이트 절연막(GI)의 막 두께(평균막 두께)를 저감함으로써, 홈(T)의 저면의 단부에서도 채널(C)이 형성되어, 채널(C)의 저항을 작게 할 수 있다. 또한, 홈(T)의 저면의 단부에서도 채널(C)이 형성됨으로써, 채널(C)과 2차원 전자 가스(2DEG)의 거리를 작게 할 수 있으므로, 이들 사이의 기생 저항을 저감할 수 있다. 그 결과, 반도체 장치의 온 저항을 저감할 수 있다.
또한, 도 15에 있어서는, 홈(T)의 저면의 단부에 2단계의 테이퍼(TP1, TP2)를 설치했지만, 3단계 이상의 테이퍼를 설치해도 좋다. 이 경우도, 보다 하층에 위치하는 테이퍼의 이루는 각은, 순차 작아진다. 예를 들어, n번째의 테이퍼(TPn)와 그 하층의 (n+1)번째의 테이퍼(TPn+1)에 대해, 테이퍼(TPn)의 이루는 각 θn과, 테이퍼(TPn+1)의 이루는 각 θn+1은, θn>θn+1의 관계를 갖는다.
또한, 홈(T)의 저면의 단부에 1개의 테이퍼를 설치해도 좋다. 도 16은, 본 실시 형태의 반도체 장치의 홈 저면의 단부의 다른 구성을 도시하는 단면도이다.
도 16에 도시하는 반도체 장치에 있어서는, 홈(T)의 저면의 단부에 테이퍼(TP)를 설치하고 있다. 예를 들어, 홈(T)의 저면의 단부에, 채널층(CH)이나 장벽층(BA)의 표면 또는 홈(T)의 저면의 중앙부의 표면인 (0001) Ga면에 대해, 45°의 법선 벡터를 갖는 테이퍼(TP)를 설치하고 있다. 테이퍼(TP)는 홈(T)의 측벽으로부터 연속해서 배치되고, 또한, 테이퍼(TP)는 홈(T)의 저면으로부터 연속해서 배치되어 있다.
이 경우, 게이트 전극(GE)의 저면의 단부와 홈(T)의 저면의 단부 사이의 거리, 즉, 그 부위에서의 게이트 절연막(GI)의 막 두께를, √2×Th/2로 할 수 있다. 또한, √2×Th/2는, 2의 평방근과 Th의 곱의 절반이며, 별도의 표기를 하면 "(2)1/2×Th÷2"가 된다. 따라서, 도 16에 도시하는 형태에 의하면, 게이트 전극(GE)의 저면의 단부와 홈(T)의 저면의 단부 사이에 위치하는 게이트 절연막(GI)의 막 두께를, 더 저감할 수 있다. 이에 의해, 홈(T)의 저면의 단부에서도 채널(C)이 형성되고, 채널(C)의 저항을 작게 할 수 있다. 또한, 홈(T)의 저면의 단부에서도 채널(C)이 형성됨으로써, 채널(C)과 2차원 전자 가스(2DEG)의 거리를 작게 할 수 있으므로, 이들 사이의 기생 저항을 저감할 수 있다. 그 결과, 반도체 장치의 온 저항을 저감할 수 있다.
또한, 본 실시 형태에 있어서는, 설명을 간이하게 하기 위해, 각 테이퍼의 법선 벡터의 각도나 길이를 기하학적으로 설명했지만, 각 테이퍼의 법선 벡터의 각도나 길이는 이에 한정되는 것은 아니다. 즉, 홈(T)의 저면의 단부를 하나의 테이퍼 또는 복수가 연속되는 테이퍼로 구성하고, 궁극에는, 실시 형태 1과 같이 라운드화함으로써, 홈(T)의 저면의 단부의 게이트 절연막(GI)의 막 두께(평균막 두께)를, √2×Th/2 이상 √2×Th 미만으로 할 수 있다. 홈(T)의 저면의 단부의 게이트 절연막(GI)의 막 두께(평균막 두께)로서는, Th 이상 √2×Th×0.8 이하의 범위로 하는 것이 보다 바람직하다. 이와 같이, T의 저면의 단부의 게이트 절연막(GI)의 막 두께(평균막 두께)를 저감함으로써, 채널(C)의 저항을 작게 할 수 있어, 반도체 장치의 온 저항을 저감할 수 있다.
또한, 상기 2단계의 테이퍼(TP1, TP2)나 테이퍼(TP)는 홈(T)의 형성 시의 에칭 조건을 조정함으로써 형성할 수 있다. 예를 들어, 실시 형태 1과 마찬가지로, 이방적인 에칭 성분이 큰 상태에서 에칭한 후, 이방적인 에칭 성분보다 등방적인 에칭 성분이 큰 상태에서 에칭하는 등, 다양한 에칭 조건(바이어스 조건, 에칭 가스종, 가스 유속, 가스압, 플라즈마 밀도 등)을 조정함으로써, 홈(T)의 저면의 단부에 테이퍼(TP1, TP2, TP)를 형성할 수 있다.
여기서, 상기 실시 형태 1 및 2에 있어서는, 홈의 저면의 단부의 단면 형상을 단순한 원호 형상 또는 소정의 각도의 테이퍼 형상으로서 설명했지만, 이들은 일례에 지나지 않고, 이들 형상으로 한정되는 것은 아니다. 즉, 홈의 저면의 단부를 둥그스름한 모양을 띤 형상으로 하고, 또는, 홈의 저면의 단부를 모따기된 형상으로 함으로써, 홈(T)의 저면의 단부의 게이트 절연막(GI)의 막 두께를 저감할 수 있으면, 둥그스름한 모양의 아르(곡률)나 모따기의 테이퍼 각도 등은 다양한 값을 취할 수 있는 것이다.
(실시 형태 3)
(제1 예)
실시 형태 1에 있어서는, 홈(T)의 측면을, 채널층(CH)이나 장벽층(BA)의 표면 또는 홈(T)의 저면의 중앙부의 표면인 (0001) Ga면에 대해, 거의 수직(θ=90°)으로 했지만, 홈(T)의 측면(측벽)을, 테이퍼 형상으로 해도 좋다. 도 17은, 본 실시 형태의 반도체 장치의 제1 예의 구성을 모식적으로 도시하는 단면도이다. 또한, 본 실시 형태에 있어서, 홈(T) 이외의 구성이나 제조 공정은, 실시 형태 1과 마찬가지이므로, 그 설명을 생략한다.
도 17에 도시하는 바와 같이, 본 제1 예에 있어서는, 홈(T)의 측벽과, 장벽층(BA), 채널층(CH)이나 홈(T)의 저면의 표면, 바꿔 말하면, (0001) Ga면과의 이루는 각(테이퍼각 θ)이, 90° 미만으로 되어 있다(θ<90°).
예를 들어, BCl3을 사용한 일반적인 드라이 에칭에 의하면, 테이퍼각 θ을 60 내지 80° 정도로 제어하는 것이 가능하다.
이와 같이, 홈(T)의 측면을 테이퍼 형상으로 함으로써, 홈(T)의 측벽부에 순차 퇴적하는 게이트 절연막(GI) 재료와, 홈(T)의 저면부에 순차 퇴적하는 게이트 절연막(GI) 재료의 병합 정도가 완화되어, 게이트 절연막(GI)이 후막화를 억제할 수 있다.
또한, 홈(T)의 측면을 테이퍼 형상으로 함과 함께, 홈(T)의 저면의 단부를 라운드화 또는 모따기한 형상으로 함으로써, 실시 형태 1 및 2에서 상세하게 설명한 바와 같이, 게이트 전극(GE)의 저면의 단부와 홈(T)의 저면의 단부 사이에 위치하는 게이트 절연막(GI)의 막 두께를 저감할 수 있어, 반도체 장치의 온 저항을 저감할 수 있다.
(제2 예)
상기 제1 예에 있어서는, 홈(T)에 테이퍼 형상의 측면을 설치했지만, 홈(T)의 측면과 저면을 일체적으로 라운드화해도 좋다. 도 18은, 본 실시 형태의 반도체 장치의 제2 예의 구성을 모식적으로 도시하는 단면도이다. 또한, 본 실시 형태에 있어서, 홈(T) 이외의 구성이나 제조 공정은, 실시 형태 1과 마찬가지이므로, 그 설명을 생략한다.
도 18에 도시하는 바와 같이, 본 제2 예에 있어서는, 홈(T)의 측벽과 저면이 일체가 되어, 라운드화되어 있다. 바꿔 말하면, 홈(T)의 측벽과 저면이 일체가 되어, 둥그스름한 모양을 띠고 있다.
즉, 장벽층(BA) 상에, 개구부를 갖는 절연막(IF)을 마스크로 하여, 장벽층(BA) 및 채널층(CH)을 에칭함으로써, 그 단면 형상이 원호 형상의 홈(오목부)(T)을 형성한다. 이와 같은 홈(오목부)(T)은 에칭 조건을 조정함(예를 들어, 주로 등방적인 에칭을 행함)으로써 형성할 수 있다.
이와 같이, 홈(T)의 측면과 저면을 일체적으로 라운드화함으로써, 홈(T)의 내부에 퇴적하는 게이트 절연막(GI)을 균일화하면서, 그 후막화를 억제할 수 있다.
또한, 홈(T)의 측면과 저면을 일체적으로 라운드화함으로써, 실시 형태 1 및 2에서 상세하게 설명한 바와 같이, 반도체 장치의 온 저항을 저감할 수 있다.
(실시 형태 4)
(제1 예)
실시 형태 1(도 10)에 있어서는, 게이트 전극(GE)의 저부가, 장벽층(BA)의 표면의 위치보다도 낮은 위치에 표시되어 있지만, 게이트 전극(GE)의 저부를, 장벽층(BA)의 표면의 위치보다도 높은 위치에 배치해도 좋다. 도 19는, 본 실시 형태의 반도체 장치의 제1 예의 구성을 모식적으로 도시하는 단면도이다. 또한, 본 실시 형태에 있어서, 홈(T), 게이트 절연막(GI) 및 게이트 전극(GE) 이외의 구성이나 제조 공정은, 상기 실시 형태와 마찬가지이므로, 그 설명을 생략한다.
도 19에 도시하는 바와 같이, 본 제1 예에 있어서는, 홈(T)의 상부의 게이트 전극(GE)의 저부가, 장벽층(BA)의 표면의 위치보다도 거리(D)만큼 높은 위치에 배치되어 있다.
예를 들어, 홈(T)의 깊이, 즉, 장벽층(BA)의 표면으로부터 홈(T)의 저면까지의 거리를, 40㎚ 정도, 게이트 절연막(GI)의 막 두께를 100㎚ 정도로 한 경우, 홈(T)의 내부는 게이트 절연막(GI)으로 매립되고, 게이트 절연막(GI)의 표면[게이트 전극(GE)의 저면]과 장벽층(BA)의 표면과의 거리(D)는, 60㎚ 정도가 된다.
이와 같이, 게이트 전극(GE)의 저부를, 장벽층(BA)의 표면의 위치보다도 높은 위치에 배치함으로써, 게이트 전극(GE)의 열팽창에 의한, 홈(T)의 측벽이나 저면[특히, 홈(T)의 저면의 단부]에 대한 응력을 완화할 수 있다. 예를 들어, 홈(T) 및 게이트 전극(GE)의 형성 공정 후의 열처리 공정[예를 들어, 오믹층(OL), 소스 전극(SE) 및 드레인 전극(DE)의 형성 공정에 있어서의 열처리 공정, 구체적으로는, 550℃에서 30분 정도의 열처리] 등에 의한 응력을 완화할 수 있다.
또한, 게이트 전극(GE)의 저부를, 장벽층(BA)의 표면의 위치보다도 높은 위치에 배치함과 함께, 홈(T)의 저면의 단부를 라운드화 또는 모따기한 형상으로 함으로써, 실시 형태 1 및 2에서 상세하게 설명한 바와 같이, 게이트 전극(GE)의 저면의 단부와 홈(T)의 저면의 단부 사이에 위치하는 게이트 절연막(GI)의 막 두께를 저감할 수 있어, 반도체 장치의 온 저항을 저감할 수 있다.
(제2 예)
실시 형태 3(도 17)에 있어서는, 게이트 전극(GE)의 저부가, 장벽층(BA)의 표면의 위치보다도 낮은 위치에 표시되어 있지만, 게이트 전극(GE)의 저부를, 장벽층(BA)의 표면의 위치보다도 높은 위치에 배치해도 좋다. 도 20은, 본 실시 형태의 반도체 장치의 제2 예의 구성을 모식적으로 도시하는 단면도이다. 또한, 본 실시 형태에 있어서, 홈(T), 게이트 절연막(GI) 및 게이트 전극(GE) 이외의 구성이나 제조 공정은, 상기 실시 형태와 마찬가지이므로, 그 설명을 생략한다.
도 20에 도시하는 바와 같이, 본 제2 예에 있어서는, 홈(T)의 상부의 게이트 전극(GE)의 저부가, 장벽층(BA)의 표면의 위치보다도 거리(D)만큼 높은 위치에 배치되어 있다.
예를 들어, 홈(T)의 깊이, 즉, 장벽층(BA)의 표면으로부터 홈(T)의 저면까지의 거리를, 40㎚ 정도, 게이트 절연막(GI)의 막 두께를 100㎚ 정도, 테이퍼각 θ을 60° 정도로 한 경우, 홈(T)의 내부는 게이트 절연막(GI)으로 매립되고, 게이트 절연막(GI)의 표면[게이트 전극(GE)의 저면]과 장벽층(BA)의 표면과의 거리(D)는, 60㎚ 정도가 된다.
이와 같이, 게이트 전극(GE)의 저부를, 장벽층(BA)의 표면의 위치보다도 높은 위치에 배치함으로써, 게이트 전극(GE)의 열팽창에 의한, 홈(T)의 측벽이나 저면[특히, 홈(T)의 저면의 단부]에 대한 응력을 완화할 수 있다. 예를 들어, 홈(T) 및 게이트 전극(GE)의 형성 공정 후의 열처리 공정[예를 들어, 오믹층(OL), 소스 전극(SE) 및 드레인 전극(DE)의 형성 공정에 있어서의 열처리 공정, 구체적으로는, 550℃에서 30분 정도의 열처리] 등에 의한 응력을 완화할 수 있다.
또한, 홈(T)의 측면을 테이퍼 형상으로 함으로써, 실시 형태 3에 있어서 설명한 바와 같이, 홈(T)의 측벽부에 순차 퇴적하는 게이트 절연막(GI) 재료와, 홈(T)의 저면부에 순차 퇴적하는 게이트 절연막(GI) 재료의 병합 정도가 완화되어, 게이트 절연막(GI)이 부분적인 후막화를 억제할 수 있다.
또한, 홈(T)의 저면의 단부를 라운드화 또는 모따기한 형상으로 함으로써, 실시 형태 1 내지 3에서 상세하게 설명한 바와 같이, 게이트 전극(GE)의 저면의 단부와 홈(T)의 저면의 단부 사이에 위치하는 게이트 절연막(GI)의 막 두께를 저감할 수 있어, 반도체 장치의 온 저항을 저감할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태로 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 말할 필요도 없다.
2DEG : 2차원 전자 가스
BA : 장벽층
BU : 버퍼층
C : 채널
C1 : 콘택트 홀
CH : 채널층
D : 거리
DE : 드레인 전극
DP : 드레인 패드
GE : 게이트 전극
GI : 게이트 절연막
GL : 게이트 배선
GP : 게이트 패드
IF : 절연막
IL1 : 절연층
IL2 : 절연층
NUC : 핵 생성층
OL : 오믹층
S : 기판
SE : 소스 전극
SP : 소스 패드
STR : 왜곡 완화층
T : 홈
Th : 막 두께
TP : 테이퍼
TP1 : 테이퍼
TP2 : 테이퍼

Claims (20)

  1. 기판의 상방에 형성된 제1 질화물 반도체층과,
    상기 제1 질화물 반도체층 상에 형성되고, 상기 제1 질화물 반도체층보다 밴드 갭이 넓은 제2 질화물 반도체층과,
    상기 제2 질화물 반도체층을 관통하고, 상기 제1 질화물 반도체층의 도중까지 도달하는 홈과,
    상기 홈 내에 게이트 절연막을 개재해서 배치된 게이트 전극
    을 갖고,
    상기 홈의 저면의 단부가 둥그스름한 모양을 띤 형상이며, 상기 홈의 저면의 단부에 접하는 상기 게이트 절연막이 둥그스름한 모양을 띤 형상인 반도체 장치.
  2. 제1항에 있어서,
    상기 홈의 저면의 단부에 위치하는 상기 게이트 절연막의 막 두께는, 상기 홈의 측벽의 상기 게이트 절연막의 막 두께를 Th로 한 경우에, √2×Th/2 이상 √2×Th 미만인 반도체 장치.
  3. 제1항에 있어서,
    상기 홈의 저면의 단부에 위치하는 상기 게이트 절연막의 막 두께는, 상기 홈의 측벽의 상기 게이트 절연막의 막 두께를 Th로 한 경우에, Th 이상 √2×Th×0.8 이하인 반도체 장치.
  4. 제1항에 있어서,
    상기 게이트 전극의 양측의 상기 제2 질화물 반도체층의 상방에 각각 형성된 제1 전극 및 제2 전극을 갖는 반도체 장치.
  5. 제1항에 있어서,
    상기 홈의 측벽이 테이퍼 형상인 반도체 장치.
  6. 제1항에 있어서,
    상기 홈은, 그 단면이 원호 형상의 오목부인 반도체 장치.
  7. 제1항에 있어서,
    상기 홈의 상부의 상기 게이트 전극의 저부가, 상기 제2 질화물 반도체층의 표면 위치보다도 높은 위치에 배치되어 있는 반도체 장치.
  8. 기판의 상방에 형성된 제1 질화물 반도체층과,
    상기 제1 질화물 반도체층 상에 형성되고, 상기 제1 질화물 반도체층보다 밴드 갭이 넓은 제2 질화물 반도체층과,
    상기 제2 질화물 반도체층을 관통하고, 상기 제1 질화물 반도체층의 도중까지 도달하는 홈과,
    상기 홈 내에 게이트 절연막을 개재해서 배치된 게이트 전극
    을 갖고,
    상기 홈의 저면의 단부가 모따기된 형상이며, 상기 홈의 저면의 단부에 접하는 상기 게이트 절연막이 모따기된 형상인 반도체 장치.
  9. 제8항에 있어서,
    상기 홈의 저면의 단부가, 테이퍼 형상인 반도체 장치.
  10. 제8항에 있어서,
    상기 홈의 저면의 단부가, 제1 테이퍼 형상부 및 상기 제1 테이퍼 형상부의 하방에 위치하는 제2 테이퍼 형상부로 이루어지고, 상기 제2 테이퍼 형상부와 상기 홈의 저면과의 이루는 각이, 상기 제1 테이퍼 형상부와 상기 홈의 저면과의 이루는 각보다 작은 반도체 장치.
  11. 제9항에 있어서,
    상기 홈의 저면의 단부가, 복수의 테이퍼 형상부로 이루어지는 반도체 장치.
  12. 제9항에 있어서,
    상기 홈의 저면의 단부에 위치하는 상기 게이트 절연막의 막 두께는, 상기 홈의 측벽의 상기 게이트 절연막의 막 두께를 Th로 한 경우에, √2×Th/2 이상 √2×Th 미만인 반도체 장치.
  13. 제9항에 있어서,
    상기 홈의 저면의 단부에 위치하는 상기 게이트 절연막의 막 두께는, 상기 홈의 측벽의 상기 게이트 절연막의 막 두께를 Th로 한 경우에, Th 이상 √2×Th×0.8 이하인 반도체 장치.
  14. 제8항에 있어서,
    상기 게이트 전극의 양측의 상기 제2 질화물 반도체층의 상방에 각각 형성된 제1 전극 및 제2 전극을 갖는 반도체 장치.
  15. 제8항에 있어서,
    상기 홈의 측벽이 테이퍼 형상인 반도체 장치.
  16. 제8항에 있어서,
    상기 홈의 상부의 상기 게이트 전극의 저부가, 상기 제2 질화물 반도체층의 표면 위치보다도 높은 위치에 배치되어 있는 반도체 장치.
  17. (a) 제1 질화물 반도체층을 형성하고, 상기 제1 질화물 반도체층 상에, 상기 제1 질화물 반도체층보다 밴드 갭이 넓은 제2 질화물 반도체층을 형성함으로써 적층체를 형성하는 공정,
    (b) 상기 적층체를 에칭함으로써, 홈을 형성하는 공정,
    (c) 상기 홈의 내부에 게이트 절연막을 형성하는 공정,
    (d) 상기 게이트 절연막 상에 게이트 전극을 형성하는 공정
    을 갖고,
    상기 (b) 공정은, 상기 제2 질화물 반도체층을 관통하고, 상기 제1 질화물 반도체층의 도중까지 도달하고, 그 저면의 단부가 둥그스름한 모양을 띤 형상 또는 모따기된 형상인 상기 홈을 형성하는 공정인 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 (c) 공정은, 화학 기상 성장법에 의해 상기 게이트 절연막을 형성하는 공정인 반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 홈의 저면의 단부에 위치하는 상기 게이트 절연막의 막 두께는, 상기 홈의 측벽의 상기 게이트 절연막의 막 두께를 Th로 한 경우에, √2×Th/2 이상 √2×Th 미만인 반도체 장치의 제조 방법.
  20. 제18항에 있어서,
    상기 홈의 저면의 단부에 위치하는 상기 게이트 절연막의 막 두께는, 상기 홈의 측벽의 상기 게이트 절연막의 막 두께를 Th로 한 경우에, Th 이상 √2×Th×0.8 이하인 반도체 장치의 제조 방법.
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