JP2008147279A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】リセス構造を有する半導体装置における絶縁膜の後退量を制御し、リセスエッジ形状のばらつきを抑え、安定した特性、信頼性を得ることが可能な半導体装置の製造方法を提供する。
【解決手段】本発明の一態様によれば、基板１上に第1の絶縁膜３を形成し、第1の絶縁３膜の所定位置に、この第１の絶縁膜３を貫通する開口部４を形成し、第1の絶縁膜３および開口部４上に第２の絶縁膜５を形成し、異方性エッチングにより、第２の絶縁膜５を選択的に除去して、開口部４壁面に第２の絶縁膜５からなる側壁６を形成し、第１の絶縁膜３および側壁６をマスクとして、等方性エッチングによりリセス７を形成し、側壁６を選択的に除去する。
【選択図】図６

Description

本発明は、例えばＧａＡｓなどの化合物半導体を用いた高周波パワーデバイスなどの半導体装置の製造方法に関する。

近年、インバータ回路やスイッチング素子の高機能化に伴い、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）といった高周波パワーデバイスにおいて、さらなる高周波化、高耐圧化が要求されている。

そのため、ソース／ゲート間に形成されたリセスにゲートを形成するリセス構造が用いられている。リセス構造により、ソース／ゲート間の寄生抵抗を低減し、半導体表面を流れるリーク電流を低減することができる。その結果、トランジスタの高周波特性と耐圧を向上させることが可能となる。

このようなリセス構造は、結晶ダメージを抑えるために、通常ウエットエッチングにより形成されるが、等方的にエッチングされるため、深さ方向のみならず、横方向にもエッチングされる（例えば特許文献１[００１９][図２]、特許文献２[図１][図２]など参照）。従って、リセス幅を制御するために、横方向のエッチング量を制御する必要がある。

さらに、基板上に絶縁膜を設ける構造を用いる場合、リセスエッジと絶縁膜のエッジを合せるために、絶縁膜を選択的に後退エッチングするが、後退量は時間で制御されており、その時間も２０〜６０秒と短いことから、ばらつきが生じてしまうという問題がある。
特開２００３−２２４１４１号公報 特開２００５−１５９１０９号公報

本発明は、リセス構造を有する半導体装置における絶縁膜の後退量を制御し、リセスエッジ形状のばらつきを抑え、安定した特性、信頼性を得ることが可能な半導体装置の製造方法を提供することを目的とするものである。

本発明の一態様によれば、基板上に第1の絶縁膜を形成し、第1の絶縁膜の所定位置に、この第１の絶縁膜を貫通する開口部を形成し、第1の絶縁膜および開口部上に第２の絶縁膜を形成し、異方性エッチングにより、第２の絶縁膜を選択的に除去して、開口部壁面に第２の絶縁膜からなる側壁を形成し、第１の絶縁膜および側壁をマスクとして、等方性エッチングによりリセスを形成し、側壁を選択的に除去することを特徴とする半導体装置の製造方法が提供される。

本発明の一実施態様の半導体装置の製造方法によれば、リセス構造を有する半導体装置における絶縁膜の後退量を制御し、リセスエッジ形状のばらつきを抑え、安定した特性、信頼性を得ることが可能となる。

以下本発明の実施形態について、図を参照して説明する。

（実施形態１）
図１から図７に、本実施形態のＦＥＴ素子の製造工程を断面図で示す。図１に示すように、先ず、例えばＧａＡｓなどの半導体基板１上にＡｌＧａＡｓ層などの化合物半導体層２を形成し、所定の動作領域（図示せず）を形成する。そして、全面に例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などにより、例えばＳｉＮｘからなる絶縁膜３を形成する。

次いで、図２に示すように、例えばレジストを用いた一般的な光やＥＢ（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）を用いたリソグラフィ法によりパターニングを行い、これをマスクとしてドライまたはウエットエッチングにより、絶縁膜３に半導体層２に到達する開口部４を形成する。

そして、図３に示すように、全面すなわち絶縁膜３表面および開口部４内に、例えばＣＶＤ法などにより、絶縁膜５を形成する。

そして、図４に示すように、例えばフッ素系のエッチャントを用いたドライエッチング（異方性エッチング）により、絶縁膜５を除去し、開口部４の壁面に例えばＳｉＯ_２からなる絶縁膜５を残存させることにより、自己整合的に側壁６を形成する。このとき、側壁６の厚さは、後に形成されるリセスにおける横方向のエッチング量と等しくなるように、予め調整しておく。

さらに、図５に示すように、絶縁膜３および側壁６をマスクとして、リン酸、クエン酸などを用いたウエットエッチング（等方性エッチング）により、半導体層２にリセス７を形成する。このとき、ウエットエッチングは横方向にも進行し、側壁６部分がオーバーハング構造となる。

そして、オーバーハング構造となっている側壁６を、薄いフッ化アンモニウムなどにより、選択的に除去（エッチバック）することにより、図６に示すように、リセス７を完成させる。このとき、エッチバック量は実質的に側壁６の厚さとなるため、エッチバック量のばらつきを抑えることが可能となる。

さらに、図７に示すように、リセス内にゲート電極８が形成され、所定の素子領域に到達するソース・ドレイン電極（図示せず）などが形成されることにより、ＦＥＴ素子が形成される。

本実施形態において、基板１としてＧａＡｓを用いたが、高周波パワーデバイスに用いられるＧａＮや、Ｓｉ、ＳｉＣ、ダイヤモンドなどの基板を用いることができる。また、本実施形態のように、さらにその上層にＡｌＧａＮ層などの化合物半導体層２が形成されていてもよい。そして、リセスは素子のデザインにより適宜形成され、化合物半導体層２内に形成されても、基板１内に到達してもよい。

そして、下層の絶縁膜２としてＳｉＮｘ、上層（側壁）の絶縁膜４としてＳｉＯ_２を用いたが、下層と上層で選択比を取ることが可能な絶縁膜の組合せであればよく、例えば下層をＳｉＯ_２、上層をＳｉＮｘとしてもよい。

このような構成は、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）の他、ＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や、ＭＩＳＦＥＴ（Ｍｅｔａｌ ｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）などのＦＥＴなどにおいて適用することが可能である。

尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。

本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。 本発明の一態様におけるＦＥＴ素子の製造工程を示す断面図。

符号の説明

１…基板、２…化合物半導体層、３、５…絶縁膜、４…開口部、６…側壁、７…リセス、８…ゲート電極

Claims (5)

1. 基板上に第1の絶縁膜を形成し、
   前記第1の絶縁膜の所定位置に、この第１の絶縁膜を貫通する開口部を形成し、
   前記第1の絶縁膜および前記開口部上に第２の絶縁膜を形成し、
   異方性エッチングにより、前記第２の絶縁膜を選択的に除去して、開口部壁面に第２の絶縁膜からなる側壁を形成し、
   前記第１の絶縁膜および前記側壁をマスクとして、等方性エッチングによりリセスを形成し、
   前記側壁を選択的に除去することを特徴とする半導体装置の製造方法。
2. 前記等方性エッチングにより、前記側壁をオーバーハング構造とすることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記側壁の厚さは、前記等方性エッチングによるエッチング量と実質的に等しいことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
4. 前記第１の絶縁膜または前記第２の絶縁膜は、酸化膜または窒化膜を含むことを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
5. さらに、前記リセス上にゲート電極を形成することを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。

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