JP2016162879A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

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Abstract

【課題】窒化物半導体を用いた半導体装置の特性を向上させる。
【解決手段】基板ＳＵＢの上方のゲート電極ＧＥの上方に層間絶縁膜ＩＬ１を介して導電性膜を形成し、導電性膜をエッチングすることにより、ゲート電極ＧＥの一方の側の障壁層ＢＡに接続されるソース電極ＳＥと、ゲート電極ＧＥの他方の側の障壁層ＢＡに接続されるドレイン電極ＤＥと、を形成する。この際、ソース電極ＳＥを、ゲート電極ＧＥの上方を超えてドレイン電極ＤＥ側まで延在し、ゲート電極ＧＥの上方に、隙間（開口部）Ｓを有する形状にエッチングする。そして、この後、基板ＳＵＢに水素アニールを施す。このように、ソース電極ＳＥのソースフィールドプレート部に隙間Ｓを設けることにより、水素アニール工程において、チャネルの形成領域に水素の供給を効率的に行うことができる。
【選択図】図２

Description

本発明は、半導体装置の製造方法および半導体装置に関し、例えば、窒化物半導体を用いた半導体装置に好適に利用できるものである。
近年、Ｓｉよりも大きなバンドギャップを有するIII−Ｖ族の化合物を用いた半導体装置が注目されている。その中でも、窒化ガリウムを用いたパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）であって、ノーマリーオフ動作が可能である半導体装置の開発が進められている。
例えば、リセス領域上に絶縁膜を介して形成されたゲート電極を有する窒化物系電界効果トランジスタが開発されている。
一方、電界効果トランジスタの特性を向上させるため、フィールドプレート技術の採用が検討されている。例えば、特許文献１（特開２０１３−２５８３４４号公報）には、フィールドプレート部を設けることで、ゲート電極とドレイン領域との容量を低減する技術が開示されている。また、フィールドプレート部に切り欠き部を設けることで、ゲート電極とソース領域との容量を低減する技術が開示されている。
特開２０１３−２５８３４４号公報
本発明者は、上記のような窒化物半導体を用いた半導体装置の研究開発に従事しており、ノーマリーオフ型の半導体装置の特性向上について、鋭意検討している。その過程において、窒化物半導体を用いた半導体装置の特性について更なる改善の余地があることが判明した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置の製造方法は、基板の上方の導電性膜を、ゲート電極の上方を超えて延在し、開口部を有する形状にエッチングすることにより、第１電極を形成する。そして、このエッチングの後、基板を水素雰囲気下で熱処理する。
本願において開示される一実施の形態に示される半導体装置は、ゲート電極の上方に第１絶縁膜を介して形成され、ゲート電極の上方を超えて延在し、開口部（隙間）を有する第１電極を有する。
本願において開示される以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の構成を示す平面図である。 実施の形態１の半導体装置の構成を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図５に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１１に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１２に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１３に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１４に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１５に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１６に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１７に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１８に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１９に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２０に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２１に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２２に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図２３に続く製造工程を示す断面図である。 水素アニールの有無と閾値電位との関係を示すグラフである。 実施の形態２の半導体装置の第１例の構成を示す平面図である。 実施の形態２の半導体装置の第２例の構成を示す平面図である。 実施の形態２の半導体装置の他の例の構成を示す平面図である。 実施の形態２の半導体装置の他の例の構成を示す平面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
［構造説明］
図１および図２は、本実施の形態の半導体装置の構成を示す断面図である。図３および図４は、本実施の形態の半導体装置の構成を示す平面図である。図１は、例えば、図３のＡ−Ａ部の断面に対応し、図２は、例えば、図３のＢ−Ｂ部の断面に対応する。
本実施の形態の半導体装置（半導体素子、素子）は、窒化物半導体を用いたＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタ（FET；Field Effect Transistor）である。この半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）やパワートランジスタとも呼ばれる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。
本実施の形態の半導体装置においては、図１および図２に示すように、基板ＳＵＢ上に、バッファ層ＢＵ、チャネル層ＣＨおよび障壁層ＢＡが順に形成されている。また、障壁層ＢＡ上には、絶縁膜ＩＦが形成されている。なお、トランジスタが形成される活性領域ＡＣは、素子分離領域ＩＳＯにより区画されている（図３参照）。
本実施の形態の半導体装置は、チャネル層ＣＨの上方に、ゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されたソース電極ＳＥおよびドレイン電極ＤＥとを有している。
ゲート電極ＧＥは、絶縁膜ＩＦおよび障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。チャネル層ＣＨや障壁層ＢＡは窒化物半導体よりなり、障壁層ＢＡは、チャネル層ＣＨより電子親和力が小さい窒化物半導体である。また、別の言い方をすれば、障壁層ＢＡは、チャネル層ＣＨよりよりバンドギャップが広い窒化物半導体である。
チャネル層ＣＨと障壁層ＢＡとの界面近傍のチャネル層ＣＨ側に、２次元電子ガス２ＤＥＧが生成される。
上記２次元電子ガス２ＤＥＧは次のメカニズムで形成される。チャネル層ＣＨや障壁層ＢＡを構成する窒化物半導体（ここでは、窒化ガリウム系の半導体）は、それぞれ、バンドギャップ（禁制帯幅）や電子親和力が異なる。このため、これらの半導体の接合面に、井戸型ポテンシャルが生成される。この井戸型ポテンシャル内に電子が蓄積されることにより、チャネル層ＣＨと障壁層ＢＡとの界面近傍に、２次元電子ガス２ＤＥＧが生成される。
ここで、チャネル層ＣＨと障壁層ＢＡとの界面近傍に形成される、２次元電子ガス２ＤＥＧは、ゲート電極ＧＥが形成されている溝Ｔにより分断されている。このため、本実施の形態の半導体装置においては、ゲート電極ＧＥに閾値電位が印加されていない状態においてオフ状態を維持でき、ゲート電極ＧＥに閾値電位を印加した状態においては、溝Ｔの底面の近傍にチャネルが形成され、オン状態を維持できる。このように、ノーマリーオフ動作を行うことができる。
バッファ層ＢＵは、チャネル層ＣＨより電子親和力が小さい窒化物半導体である。このバッファ層ＢＵは、閾値電位を上昇させるために形成する。即ち、チャネル層ＣＨの下に、バッファ層ＢＵを設けることで、チャネル層ＣＨとバッファ層との界面近傍のバッファ層ＢＵ側に、分極電荷（負の固定電荷）が生じ、この分極電荷により、コンダクションバンドが持ち上がる。これにより、閾値電位を正側に上昇させ、ノーマリーオフ動作性の向上を図ることができる。
ここで、本実施の形態においては、ソース電極ＳＥが、ゲート電極ＧＥの上方を超えてドレイン電極ＤＥ側まで延在している。ソース電極ＳＥのうち、コンタクトホールＣ１Ｓのゲート電極ＧＥ側の端部に対応する位置からソース電極ＳＥのドレイン電極ＤＥ側の端部までの領域をソースフィールドプレート部という。このソースフィールドプレート部は、ソース電極ＳＥの一部の領域である（図３のＳＦＰ部参照）。
このように、ソース電極ＳＥにソースフィールドプレート部を設けた場合、ソースフィールドプレート部を設けない場合と比較し、ソース電極ＳＥとドレイン電極ＤＥとの間の等電位線の間隔がより均等化される。言い換えれば、ソース電極ＳＥとドレイン電極ＤＥとの間において、局所的な電解集中が緩和される。これにより半導体装置の耐圧を向上させることができる。
また、本実施の形態においては、ソース電極ＳＥのソースフィールドプレート部に隙間（開口部）Ｓを設けたので、水素アニール（水素アロイとも言う）工程において、チャネルの形成領域に水素の供給を効率的に行うことができる。このような、水素アニール処理により、閾値電位を上昇させることができる。本発明者の検討によれば、例えば、半導体装置の製造工程の最終段階において、水素アニール（４００℃以上、３０分以上）を施すことで、閾値電位が上昇することが判明している（図２６参照）。これは、水素により、窒化物半導体（例えば、ＧａＮなど）の結晶の欠陥を補償し、または絶縁膜中のトラップを不活性化するためと考えられる。
また、本実施の形態においては、ソース電極ＳＥのソースフィールドプレート部に隙間（開口部）Ｓを設けたので、基板ＳＵＢに加わる応力を緩和することができ、基板ＳＵＢの歪みを減少することができる。
また、本実施の形態においては、ソース電極ＳＥのソースフィールドプレート部に隙間（開口部）Ｓを設けたので、ゲート電極ＧＥとソース電極ＳＥの対向面積を減少させることができる。これにより、ゲート電極ＧＥとソース電極ＳＥとの間の容量を低減することができ、スイッチング特性を向上させることができる。
本実施の形態の半導体装置の構成について、さらに、詳細に説明する。図１に示すように、本実施の形態の半導体装置は、基板ＳＵＢ上に、窒化物半導体からなるバッファ層ＢＵが形成され、バッファ層ＢＵ上に窒化物半導体からなるチャネル層ＣＨが形成され、チャネル層ＣＨ上に、窒化物半導体からなる障壁層ＢＡが形成されている。なお、基板ＳＵＢとバッファ層ＢＵとの間に、基板ＳＵＢ側から核生成層や歪緩和層などを設けてもよい。これらの層は、窒化物半導体からなる。核生成層は、歪緩和層などの上部に形成される層が成長する際の結晶核を生成させるために形成する。また、上方に形成される層から基板ＳＵＢに、上部に形成される層の構成元素（例えば、Ｇａなど）が拡散して、基板ＳＵＢが変質することを防ぐために形成する。また、歪緩和層は、基板ＳＵＢに対する応力を緩和して、基板ＳＵＢに反りやクラックが発生することを抑制するために形成する。バッファ層ＢＵは、前述したとおり、閾値電位を上昇させるために形成する。
ゲート電極ＧＥは、絶縁膜ＩＦおよび障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで掘り込まれた溝（トレンチ、リセスともいう）Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。
具体的には、絶縁膜ＩＦは、開口領域ＯＡ１に開口部を有する（図１２参照）。この開口領域ＯＡ１より一回り小さい開口領域ＯＡ２に対応して、溝Ｔが形成されている。溝Ｔの底面からは、チャネル層ＣＨが露出している。溝Ｔの上面から見た形状（以下、平面形状という）は、例えば、Ｙ方向に長辺を有する矩形状である（図３参照）。
また、この溝Ｔ内および絶縁膜ＩＦ上に、ゲート絶縁膜ＧＩが形成されている。別の言い方をすれば、溝Ｔの形成領域上にゲート絶縁膜ＧＩが形成され、溝Ｔの両側の絶縁膜ＩＦ上までゲート絶縁膜ＧＩが形成されている。
このゲート絶縁膜ＧＩ上に、ゲート電極ＧＥが形成されている。ゲート電極ＧＥの平面形状は、例えば、Ｙ方向に長辺を有する矩形状である（図３参照）。また、ゲート電極ＧＥの平面形状は、例えば、溝Ｔの平面形状（Ｙ方向に長辺を有する矩形状）より一回り大きい。さらに、ここでは、ゲート絶縁膜ＧＩとゲート電極ＧＥとは、同じ平面形状である。
このゲート電極ＧＥは、一の方向（図１中では右側、ドレイン電極ＤＥ側）に張り出した形状である。この張り出し部は、フィールドプレート電極と呼ばれる。このフィールドプレート電極は、ドレイン電極ＤＥ側の溝Ｔの端部からドレイン電極ＤＥ側へ延在するゲート電極ＧＥの一部の領域である。
また、ゲート電極ＧＥは、ソース電極ＳＥ側の溝Ｔの端部からソース電極ＳＥ側へも延在している。そして、ドレイン電極ＤＥ側またはソース電極ＳＥ側へ張り出だしている（延在している）ゲート電極部の下には絶縁膜ＩＦが配置されている。このゲート電極ＧＥは、層間絶縁膜ＩＬ１より覆われている。
また、ゲート電極ＧＥの両側の障壁層ＢＡ上には、ソース電極ＳＥおよびドレイン電極ＤＥが形成されている。障壁層ＢＡとソース電極ＳＥは、オーミック層を介してオーミック接続されている。また、障壁層ＢＡとドレイン電極ＤＥは、オーミック層を介してオーミック接続されている。ソース電極ＳＥは、層間絶縁膜ＩＬ１中に形成されたコンタクトホールＣ１Ｓ中に位置する接続部と、この接続部上の配線部とからなる。また、ドレイン電極ＤＥは、層間絶縁膜ＩＬ１中に形成されたコンタクトホールＣ１Ｄ中に位置する接続部と、この接続部上の配線部とからなる。
ソース電極ＳＥの平面形状は、例えば、矩形状である（図３、図４参照）。このソース電極ＳＥは、ゲート電極ＧＥの上方を超えてドレイン電極ＤＥ側まで延在しているソースフィールドプレート部を有する（図３のＳＦＰ部参照）。そして、このソースフィールドプレート部は、隙間（開口部）Ｓを有する。隙間ＳのＸ方向の幅Ｗ１は、溝ＴのＸ方向の幅ＷＴより大きい。また、この幅Ｗ１は、ゲート電極ＧＥのＸ方向の幅ＷＧＥより大きい。隙間Ｓ間の距離（ピッチ）ＳＰ１は、例えば、隙間（開口部）ＳのＹ方向の長さＬ１と同程度としてもよいし、長さＬ１より大きくしてもよい。
ドレイン電極ＤＥの平面形状は、例えば、矩形状である（図３、図４参照）。ソース電極ＳＥおよびドレイン電極ＤＥは、保護絶縁膜ＰＲＯにより覆われている。保護絶縁膜ＰＲＯは、下層の膜（ＰＲＯａ）と上層の膜（ＰＲＯｂ）との積層膜よりなる。
上記ゲート電極ＧＥ、ソース電極ＳＥおよびドレイン電極ＤＥのレイアウトについて、これらの電極は、例えば、図４のように配置される。ゲート電極ＧＥ、ソース電極ＳＥおよびドレイン電極ＤＥは、Ｘ方向に長辺を有する矩形状の活性領域ＡＣ上に配置されている。この活性領域ＡＣは、素子分離領域ＩＳＯで囲まれ、区画されている（図３参照）。
ソース電極ＳＥとドレイン電極ＤＥは、例えば、Ｙ方向に長辺を有する矩形状である。ソース電極ＳＥとドレイン電極ＤＥは、交互にＸ方向に並んで配置される。そして、ドレイン電極ＤＥ間に２本のゲート電極ＧＥが配置される。別の言い方をすれば、ソース電極ＳＥの下方に２本のゲート電極ＧＥが配置される。このように、ゲート電極ＧＥは、ソース電極ＳＥで覆われている。なお、図４においては、隙間Ｓの記載を省略している。
また、複数のドレイン電極ＤＥは、ドレインパッド（端子部ともいう）ＤＰにより接続される。このドレインパッドＤＰは、ドレイン電極ＤＥの一端側（図４においては、下側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するドレインパッドＤＰからＹ方向に突き出るように複数のドレイン電極ＤＥが配置される。
複数のソース電極ＳＥは、ソースパッド（端子部ともいう）ＳＰにより接続される。このソースパッドＳＰは、ソース電極ＳＥの他端側（図４においては、上側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するソースパッドＳＰからＹ方向に突き出るように複数のソース電極ＳＥが配置される。
複数のゲート電極ＧＥは、ゲート線ＧＬにより接続される。このゲート線ＧＬは、ゲート電極ＧＥの一端側（図４においては、上側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するゲート線ＧＬからＹ方向に突き出るように複数のゲート電極ＧＥが配置される。なお、ゲート線ＧＬは、例えば、ゲート線ＧＬのＸ方向の一方の側（図４においては、左側）に設けられたゲートパッドＧＰと接続される。図４のレイアウトは一例であり、例えば、ドレインパッドＤＰ、ソースパッドＳＰおよびゲートパッドＧＰの配置位置を適宜変更してもよい。また、ドレインパッドＤＰ、ソースパッドＳＰおよびゲートパッドＧＰをドレイン電極ＤＥやソース電極ＳＥと異なる層に形成してもよい。
［製法説明］
次いで、図５〜図２５を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図５〜図２５は、本実施の形態の半導体装置の製造工程を示す断面図である。
図５に示すように、基板ＳＵＢ上に、バッファ層ＢＵを形成する。基板ＳＵＢとして、例えば、抵抗率１Ω・ｃｍで、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用い、その上部に、バッファ層ＢＵとして、ＡｌＧａＮ層を、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法などを用いてヘテロエピタキシャル成長させる。有機金属気相成長法は、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）法ともいう。
次いで、バッファ層ＢＵ上に、チャネル層ＣＨとして、窒化ガリウム（ＧａＮ）層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。このチャネル層ＣＨの膜厚は、例えば、４０ｎｍ程度である。
なお、基板ＳＵＢとしては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。また、窒化物半導体のバルク基板（例えば、ＧａＮのバルク基板）を用いてもよい。また、基板ＳＵＢとバッファ層ＢＵとの間に、基板ＳＵＢ側から核生成層および歪緩和層を設けてもよい。例えば、核生成層として、窒化アルミニウム（ＡｌＮ）層、歪緩和層として、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体、などを用いる。これらの層は、有機金属気相成長法などを用いて形成することができる。
次いで、チャネル層ＣＨ上に、障壁層ＢＡとして、例えば、ＡｌＧａＮ（ＡｌＸＧａ（１−Ｘ）Ｎ層）を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。ＡｌＧａＮ層の膜厚は、例えば、１５ｎｍ〜２５ｎｍ程度である。また、Ａｌの組成は、例えば、２０％程度である。
このようにして、バッファ層ＢＵ、チャネル層ＣＨおよび障壁層ＢＡの積層体が形成される。この積層体は、上記ヘテロエピタキシャル成長、即ち、［０００１］結晶軸（Ｃ軸）方向に積層するIII族面成長により形成される。言い換えれば、（０００１）Ｇａ面成長により上記積層体が形成される。この積層体のうち、チャネル層ＣＨと障壁層ＢＡとの界面近傍には、２次元電子ガス（２ＤＥＧ）が生成される（図１、図２参照）。
次いで、図６に示すように、障壁層ＢＡ上に、カバー膜として絶縁膜ＩＦを形成する。例えば、絶縁膜ＩＦとして、窒化シリコン膜（ＳｉＮ膜）を、ＣＶＤ（Chemical Vapor Deposition）法などを用いて、障壁層ＢＡ上に堆積する。絶縁膜ＩＦの膜厚は、例えば、９０ｎｍ程度である。次いで、絶縁膜ＩＦ上に、マスク用の絶縁膜ＩＦＭとして、例えば、酸化シリコン膜などをＣＶＤ法を用いて形成する。
次いで、絶縁膜ＩＦＭ上に、フォトリソグラフィ技術を用いて、素子分離領域を開口するフォトレジスト膜ＰＲ１を形成する。次いで、図７に示すように、フォトレジスト膜ＰＲ１をマスクとして、ボロン（Ｂ）または窒素（Ｎ）を打ち込む。このボロン（Ｂ）または窒素（Ｎ）は、絶縁膜ＩＦを介して、チャネル層ＣＨおよび障壁層ＢＡ中に注入される。このように、ボロン（Ｂ）や窒素（Ｎ）などのイオン種が、チャネル層ＣＨおよび障壁層ＢＡ中に打ち込まれることにより、結晶状態が変化し、高抵抗化する。このようにして、素子分離領域ＩＳＯを形成する。この後、フォトレジスト膜ＰＲ１を除去する。この素子分離領域ＩＳＯで囲まれた領域が活性領域ＡＣとなる（図３参照）。
次いで、図８に示すように、フォトリソグラフィ技術を用いて、開口領域ＯＡ１に開口部を有するフォトレジスト膜ＰＲ２をマスク用の絶縁膜ＩＦＭ上に形成する。次いで、このフォトレジスト膜ＰＲ２をマスクとして、マスク用の絶縁膜ＩＦＭをエッチングする。これにより、絶縁膜ＩＦ上に、開口領域ＯＡ１に開口部を有するマスク用の絶縁膜ＩＦＭが形成される。次いで、上記フォトレジスト膜ＰＲ２を除去する。
次いで、図９に示すように、フォトリソグラフィ技術を用いて、開口領域ＯＡ１の内側に位置する開口領域ＯＡ２に開口部を有するフォトレジスト膜ＰＲ３を形成する。次いで、フォトレジスト膜ＰＲ３をマスクとして、絶縁膜ＩＦをエッチングする。次いで、フォトレジスト膜ＰＲ３を除去する。これにより、障壁層ＢＡ上に、開口領域ＯＡ２に開口部を有する絶縁膜ＩＦが形成される。さらに、この絶縁膜ＩＦ上には、開口領域ＯＡ２の一端から後退した絶縁膜ＩＦＭであって、開口領域ＯＡ１に開口部を有するマスク用の絶縁膜ＩＦＭが配置される（図１０）。
次いで、図１１に示すように、絶縁膜ＩＦおよび絶縁膜ＩＦＭの積層膜をマスクとして、障壁層ＢＡおよびチャネル層ＣＨをエッチングすることにより、絶縁膜ＩＦおよび障壁層ＢＡを貫通してチャネル層ＣＨの途中まで達する溝Ｔを形成する。開口領域ＯＡ２において、２次元電子ガス（２ＤＥＧ）を除去するため、障壁層ＢＡの表面から２５ｎｍ〜３５ｎｍの深さまでエッチングする。言い換えれば、障壁層ＢＡの表面と溝Ｔの底面との高低差は、２５ｎｍ〜３５ｎｍ程度である。溝Ｔの側面を、テーパー状としてもよい。
次いで、マスク用の絶縁膜ＩＦＭをマスクとして、絶縁膜ＩＦをエッチングする。言い換えれば、溝Ｔの外周部の絶縁膜ＩＦをエッチングする。この後、マスク用の絶縁膜ＩＦＭをエッチングにより除去する。
これにより、図１２に示すように、絶縁膜ＩＦの溝Ｔ側の端部が、一の方向（図１２では右側）に距離Ｌｄだけ後退し、他の方向（図１２では左側）に距離Ｌｓだけ後退する。そして、開口領域ＯＡ２において、溝Ｔの底面からは、チャネル層ＣＨが露出し、開口領域ＯＡ１であって、開口領域ＯＡ２の外周の領域（後退部）において、障壁層ＢＡの表面が露出する。このように、絶縁膜ＩＦの溝Ｔ側の端部を後退させることにより、ゲート変調が効きやすくなる。また、電界集中が緩和され、ゲート耐圧が向上する。
次いで、図１３に示すように、溝Ｔ内および絶縁膜ＩＦ上に、ゲート絶縁膜ＧＩを形成する。例えば、ゲート絶縁膜ＧＩとして、酸化アルミニウム膜（アルミナ、Ａｌ２Ｏ３）をＡＬＤ（Atomic Layer Deposition）法などを用いて、溝Ｔ内および絶縁膜ＩＦ上に５０ｎｍ〜１００ｎｍ程度の膜厚で堆積する。ゲート絶縁膜ＧＩとしては、例えば、上記酸化アルミニウム膜の他、酸化シリコン膜や、窒化シリコン膜を用いてもよい。また、酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。高誘電率膜として、酸化ハフニウム膜（ＨｆＯ２膜）、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のようなハフニウム系絶縁膜を用いてもよい。多くの場合、ゲート絶縁膜ＧＩの膜厚は、溝Ｔの深さより大きい。
次いで、図１４に示すように、ゲート絶縁膜ＧＩ上にゲート電極ＧＥとなる導電性膜を形成する。例えば、ゲート絶縁膜ＧＩ上に、導電性膜として、ＴｉＮ膜を、１００ｎｍ程度の膜厚でスパッタリング法などを用いて堆積する。なお、導電性膜として、ニッケル（Ｎｉ）膜と、その上部の金（Ａｕ）膜からなる積層膜（Ａｕ／Ｎｉ膜ともいう）を用いてもよい。
次いで、図１５に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、ゲート電極ＧＥおよびゲート絶縁膜ＧＩをパターニングすることによりゲート電極ＧＥを形成する。例えば、フォトリソグラフィ技術を用いて、ゲート電極ＧＥの形成領域を覆うフォトレジスト膜ＰＲ４を形成し、このフォトレジスト膜ＰＲ４をマスクとして、ゲート電極ＧＥおよびゲート絶縁膜ＧＩをエッチングする。この後、フォトレジスト膜ＰＲ４を除去する（図１６）。なお、このエッチングの際、絶縁膜ＩＦがエッチングストッパーの役割を果たす。また、ゲート電極ＧＥのパターニングの際、ゲート電極ＧＥを、一の方向（図１６中では右側、ドレイン電極ＤＥ側）に張り出した形状にパターニングする。言い換えれば、ゲート電極ＧＥの一部として、フィールドプレート電極を設けるようにパターニングを行う。フィールドプレート電極は、ゲート電極ＧＥの一部の領域であり、ドレイン電極ＤＥ側の溝Ｔの端部からドレイン電極ＤＥ側へ延在する電極部分を指す。なお、ゲート電極ＧＥは、他の方向（図１６では左側、ソース電極ＳＥ側）へも張り出している。但し、張り出し量は、ソース電極ＳＥ側よりドレイン電極ＤＥ側の方が大きい。
次いで、図１７に示すように、ゲート電極ＧＥおよび絶縁膜ＩＦ上に、層間絶縁膜ＩＬ１として、例えば、酸化シリコン膜をＣＶＤ法などを用いて１０００ｎｍ程度の膜厚で堆積する。これにより、酸化シリコン膜よりなる層間絶縁膜ＩＬ１を形成することができる。
次いで、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜ＩＬ１中にコンタクトホールＣ１Ｓ、Ｃ１Ｄを形成する。例えば、図１８に示すように、コンタクトホールＣ１Ｓ、Ｃ１Ｄの形成領域に開口を有するフォトレジスト膜（図示せず）をマスクとして、層間絶縁膜ＩＬ１およびその下層の絶縁膜ＩＦをエッチングする。これにより、コンタクトホールＣ１Ｓ、Ｃ１Ｄを形成する。次いで、上記フォトレジスト膜を除去する。これにより、コンタクトホールＣ１ＳおよびコンタクトホールＣ１Ｄの底部から障壁層ＢＡが露出する（図１８）。このように、コンタクトホールＣ１ＳおよびコンタクトホールＣ１Ｄは、ゲート電極ＧＥの両側の障壁層ＢＡ上にそれぞれ配置される。
次いで、図１９に示すように、コンタクトホールＣ１Ｓ、Ｃ１Ｄ等の内部を含む層間絶縁膜ＩＬ１上に、導電性膜ＣＬを形成する。まず、コンタクトホールＣ１Ｓ、Ｃ１Ｄの内部を含む層間絶縁膜ＩＬ１上に、オーミック層を形成する。例えば、チタン（Ｔｉ）膜を、スパッタリング法などを用いて、コンタクトホールＣ１Ｓ、Ｃ１Ｄ内を含む層間絶縁膜ＩＬ１上に２０ｎｍ〜５０ｎｍ程度堆積する。次いで、オーミック層上に、金属膜として、アルミニウム膜を、スパッタリング法などを用いて１０００ｎｍ〜４０００ｎｍ程度の膜厚で堆積する。次いで、障壁層ＢＡとオーミック層との接続抵抗を低減するため、熱処理を行う。例えば、窒素雰囲気中、６５０℃、３０秒程度の熱処理を行う。なお、金属膜としては、アルミニウムの他、アルミニウム合金を用いてもよい。アルミニウム合金としては、例えば、ＡｌとＳｉの合金（Ａｌ−Ｓｉ）、ＡｌとＣｕ（銅）との合金（Ａｌ−Ｃｕ）、ＡｌとＳｉとＣｕ（Ａｌ−Ｓｉ−Ｃｕ）などを用いることができる。
次いで、図２０および図２１に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、Ｔｉ／Ａｌ膜をパターニングすることにより、コンタクトホールＣ１Ｓ、Ｃ１Ｄ内およびその上に、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。例えば、フォトリソグラフィ技術を用いて、導電性膜ＣＬ上に、ソース電極ＳＥの形成領域およびドレイン電極ＤＥの形成領域を覆うフォトレジスト膜ＰＲ７を形成し、このフォトレジスト膜ＰＲ７をマスクとして、導電性膜ＣＬをエッチングする。これにより、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。この後、フォトレジスト膜ＰＲ７を除去する。
ソース電極ＳＥは、コンタクトホールＣ１Ｓを介してゲート電極ＧＥの一方の側の障壁層ＢＡと電気的に接続する。ドレイン電極ＤＥは、コンタクトホールＣ１Ｄを介してゲート電極ＧＥの他方の側の障壁層ＢＡと電気的に接続する。
そして、ソース電極ＳＥは、ゲート電極ＧＥの上方を超えてドレイン電極ＤＥ側まで延在するように形成される。ソース電極ＳＥのうち、コンタクトホールＣ１Ｓのゲート電極ＧＥ側の端部に対応する位置からソース電極ＳＥのドレイン電極ＤＥ側の端部までの領域がソースフィールドプレート部である。ソースフィールドプレート部のＸ方向の幅（即ち、図３のＳＦＰの長さ）は、例えば３μｍ〜１０μｍ程度である。そして、このソースフィールドプレート部には、隙間（開口部）Ｓが設けられている（図２１）。
次いで、ソース電極ＳＥおよびドレイン電極ＤＥ上を含む層間絶縁膜ＩＬ１上に、保護絶縁膜（表面保護膜ともいう）ＰＲＯを形成する。例えば、保護絶縁膜ＰＲＯとして、酸窒化シリコン膜（下層の膜ＰＲＯａ）とポリイミド膜（上層の膜ＰＲＯｂ）との積層膜を用いる。まず、ソース電極ＳＥおよびドレイン電極ＤＥ上を含む層間絶縁膜ＩＬ１上に、酸窒化シリコン（ＳｉＯＮ）膜を、ＣＶＤ法などを用いて９００ｎｍ程度の膜厚で堆積する。
この後、ソース電極ＳＥおよびドレイン電極ＤＥと同層の配線の一部の領域（例えば、パッド領域、図示せず）上の酸窒化シリコン膜（ＰＲＯａ）をエッチングすることにより、上記領域（パッド領域）を露出してもよい。パッド領域には、前述したソースパッドＳＰやドレインパッドＤＰなどが含まれる。
次いで、図２２、図２３に示すように、水素アニールを施す。即ち、水素雰囲気下で熱処理を施す。例えば、基板ＳＵＢが搬入された処理室（チャンバー）内において水素雰囲気下で４００℃以上、３０分以上の熱処理を施す。
次いで、図２４、図２５に示すように、酸窒化シリコン膜（ＰＲＯａ）上に、７０００ｎｍ程度の膜厚のポリイミド膜（ＰＲＯｂ）を形成する。例えば、ソース電極ＳＥおよびドレイン電極ＤＥと同層の配線の露出部（例えば、パッド領域、図示せず）および酸窒化シリコン膜（ＰＲＯａ）上に、感光性のポリイミド膜（ＰＲＯｂ）を塗布する。例えば、基板ＳＵＢの表面に、ポリイミドの前駆体液を回転塗布した後、乾燥させることによりポリイミド膜（ＰＲＯｂ）を形成する。次いで、感光性のポリイミド膜（ＰＲＯｂ）を、露光・現像することにより上記パッド領域等の上のポリイミド膜（ＰＲＯｂ）を除去する。この後、熱処理を施し、ポリイミド膜（ＰＲＯｂ）を硬化させる。
以上の工程により、本実施の形態の半導体装置（図１、図２）を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
なお、水素アニールのタイミングについては、酸窒化シリコン膜（ＰＲＯａ）の形成後、ポリイミド膜（ＰＲＯｂ）の形成前に制限されるものではない。但し、ポリイミド膜は、４００℃以上の熱に弱いため、ポリイミド膜（ＰＲＯｂ）を用いる場合にはその形成前に行うことが好ましい。また、水素アニールは、少なくともソース電極ＳＥおよびドレイン電極ＤＥの形成後に行うことが好ましい。
図２６は、水素アニールの有無と閾値電位との関係を示すグラフである。縦軸は、ドレイン電流（Ｉｄ、Ａ／ｍｍ）、横軸は、ゲートとソース間の電圧（Ｖｇｓ、Ｖ）を示す。即ち、図２６は、電流−電圧特性を示す。“水素アニールあり”は、本実施の形態のように水素アニールを施したＭＩＳ型の電界効果トランジスタの電流−電圧特性を示す（但し、隙間Ｓは形成していない）。“水素アニールなし”は、水素アニールを施していないＭＩＳ型の電界効果トランジスタの電流−電圧特性を示す。図２６に示すように、水素アニールを施した場合には、閾値電位が上昇する傾向にあった。ここでの水素アニール条件は、水素雰囲気下で４００℃、３０分間の処理である。
このように、水素アニール処理により、閾値電位が上昇することがわかる。特に、本実施の形態のように、ソース電極ＳＥのソースフィールドプレート部に隙間（開口部）Ｓを設けた場合は、この隙間Ｓを介して水素が供給され、効率良く閾値電位を上昇させることができる。さらに、この隙間Ｓをゲート電極ＧＥの上方に配置することで、効率良く閾値電位を上昇させることができる。
また、ソース電極ＳＥのソースフィールドプレート部の隙間Ｓを、切り欠き形状ではなく開口部とすることで、ソースフィールドプレート部の端部とドレイン電極ＤＥとの距離の変動が少なく、電解集中の緩和効果が高まる。
また、本実施の形態においては、ソース電極ＳＥのソースフィールドプレート部に隙間Ｓを設けたので、基板ＳＵＢに加わる応力を緩和することができ、基板ＳＵＢの歪みを減少することができる。特に、ソース電極ＳＥとして、アルミニウム膜（アルミニウムが含有する膜を含む）を用いた場合には、その応力で基板ＳＵＢが凹状に変形しやすい。また、ソース電極ＳＥにソースフィールドプレート部を設ける場合には、アルミニウム膜で覆われる領域が大きくなるため、アルミニウム膜による応力の問題が大きくなる。これに対し、本実施の形態においては、ソース電極ＳＥのソースフィールドプレート部に隙間Ｓを設けたので、基板ＳＵＢに加わる応力を緩和することができ、基板ＳＵＢの歪みを減少することができる。
また、本実施の形態においては、ソース電極ＳＥのソースフィールドプレート部に隙間Ｓを設けたので、ゲート電極ＧＥとソース電極ＳＥの対向面積を減少させることができる。これにより、ゲート電極ＧＥとソース電極ＳＥとの間の容量を低減することができ、スイッチング特性を向上させることができる。
（実施の形態２）
本実施の形態においては、ソース電極ＳＥの隙間（開口部）Ｓの形成例について説明する。
実施の形態１においては、隙間（開口部）Ｓを複数設け、隙間ＳのＸ方向の幅Ｗ１を、溝ＴのＸ方向の幅ＷＴより大きくし、また、幅Ｗ１を、ゲート電極ＧＥのＸ方向の幅ＷＧＥより大きくしたが、隙間Ｓの数や形状はこれに限定されるものではない。
＜第１例＞
図２７は、本実施の形態の半導体装置の第１例の構成を示す平面図である。なお、本例において、ソース電極ＳＥの隙間（開口部）Ｓの形状以外の構成は、実施の形態１の半導体装置と同様である。よって、実施の形態１の場合と同様の構造および製造工程については、その説明を省略する。
図２７に示すように、本例においては、隙間（開口部）Ｓを複数設け、隙間ＳのＸ方向の幅Ｗ１を、溝ＴのＸ方向の幅ＷＴより大きくし、ゲート電極ＧＥのＸ方向の幅ＷＧＥより小さくする。隙間Ｓ間の距離は、例えば、実施の形態１の場合と同程度とすることができる。
＜第２例＞
図２８は、本実施の形態の半導体装置の第２例の構成を示す平面図である。なお、本例において、ソース電極ＳＥの隙間（開口部）Ｓの形状以外の構成は、実施の形態１の半導体装置と同様である。よって、実施の形態１の場合と同様の構造および製造工程については、その説明を省略する。
図２８に示すように、本例においては、実施の形態１の複数の隙間（開口部）Ｓを繋げた形状としている。
具体的には、隙間（開口部）ＳのＸ方向の幅Ｗ１を、溝ＴのＸ方向の幅ＷＴより大きくし、ゲート電極ＧＥのＸ方向の幅ＷＧＥより小さくし、Ｙ方向の長さＬ１を溝のＹ方向の長さＬＴより大きくしている。なお、ＬＧＥは、ゲート電極ＧＥのＹ方向の長さである。前述したように、ゲート電極ＧＥの平面形状は、溝Ｔの平面形状より一回り大きく、ＬＧＥ＞ＬＴ、ＷＧＥ＞ＷＴの関係にある。
＜他の例＞
図２９および図３０は、本実施の形態の半導体装置の他の例の構成を示す平面図である。
隙間（開口部）Ｓの形状としては、正方形、Ｙ方向に長辺を有するものでもよい。また、複数の隙間（開口部）Ｓを１列に配置するのではなく、２列に配置してもよい（図２９）。また、２例以上の配置とする場合、隣り合う隙間（開口部）Ｓをずらして配置し、例えば、千鳥状に配置してもよい（図３０）。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、実施の形態１（図１）においては、障壁層ＢＡ上に絶縁膜ＩＦを配置したが、障壁層ＢＡと絶縁膜ＩＦとの間に、キャップ層を設けてもよい。このキャップ層は、障壁層ＢＡより電子親和力が大きい窒化物半導体である。キャップ層として、例えば、窒化ガリウム（ＧａＮ）層を用いることができる。ＧａＮ層は、例えば、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。
この場合、絶縁膜ＩＦ、キャップ層および障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝Ｔを形成する。また、この場合、ゲート電極ＧＥの両側のキャップ層上に、ソース電極ＳＥおよびドレイン電極ＤＥが形成される。このようなキャップ層を設けることにより、キャップ層とソース電極ＳＥの接続抵抗（オーミック接続抵抗）を低減することができる。また、キャップ層とドレイン電極ＤＥの接続抵抗（オーミック接続抵抗）を低減することができる。
また、実施の形態１においては、チャネル層ＣＨとして、ＧａＮ、障壁層ＢＡとして、ＡｌＧａＮを用いたが、これらの材料に限定されるものではなく、例えば、チャネル層ＣＨとして、ＩｎＧａＮ、障壁層ＢＡとして、ＡｌＩｎＮまたはＡｌＩｎＧａＮを用い、さらに、キャップ層を用いる場合には、キャップ層としてＩｎＧａＮを用いてもよい。このように、チャネル層ＣＨ、障壁層ＢＡおよびキャップ層に用いる材料の組合せは、各層の機能を奏する範囲で適宜調整可能である。
２ＤＥＧ ２次元電子ガス
ＡＣ 活性領域
ＢＡ 障壁層
ＢＵ バッファ層
Ｃ１Ｄ コンタクトホール
Ｃ１Ｓ コンタクトホール
ＣＨ チャネル層
ＣＬ 導電性膜
ＤＥ ドレイン電極
ＤＰ ドレインパッド
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＬ ゲート線
ＧＰ ゲートパッド
ＩＦ 絶縁膜
ＩＦＭ 絶縁膜
ＩＬ１ 層間絶縁膜
ＩＳＯ 素子分離領域
Ｌｄ 距離
Ｌｓ 距離
ＯＡ１ 開口領域
ＯＡ２ 開口領域
ＰＲ１ フォトレジスト膜
ＰＲ２ フォトレジスト膜
ＰＲ３ フォトレジスト膜
ＰＲ４ フォトレジスト膜
ＰＲ７ フォトレジスト膜
ＰＲＯ 保護絶縁膜
Ｓ 隙間（開口部）
ＳＵＢ 基板
ＳＥ ソース電極
ＳＰ ソースパッド
Ｔ 溝

Claims (15)

  1. （ａ）基板の上方に、第１窒化物半導体層を形成する工程、
    （ｂ）前記第１窒化物半導体層上に、前記第１窒化物半導体層より電子親和力が小さい第２窒化物半導体層を形成する工程、
    （ｃ）前記第２窒化物半導体層および前記第１窒化物半導体層をエッチングすることにより、前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層の途中まで到達する溝を形成する工程、
    （ｄ）前記溝上にゲート絶縁膜を介して形成され、第１方向に延在するゲート電極を形成する工程、
    （ｅ）前記ゲート電極上に第１絶縁膜を介して導電性膜を形成する工程、
    （ｆ）前記導電性膜をエッチングすることにより、前記ゲート電極の一方の側の前記第２窒化物半導体層に接続される第１電極と、前記ゲート電極の他方の側の前記第２窒化物半導体層に接続される第２電極と、を形成する工程、
    （ｇ）前記（ｆ）工程の後、前記基板を水素雰囲気下で熱処理する工程、
    を有し、
    前記（ｆ）工程で形成される前記第１電極は、前記第１方向と交差する第２方向において、前記ゲート電極の上方を超えて前記第２電極側まで延在し、開口部を有する、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    （ｈ）前記第１電極および前記第２電極の上方に第２絶縁膜を形成する工程を有し、
    前記（ｇ）工程は、前記（ｈ）工程の前に行われる、半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記（ｈ）工程は、
    （ｈ１）前記第１電極および前記第２電極上に第１膜を形成する工程、
    （ｈ２）前記第１膜上に第２膜を形成する工程、
    を有し、
    前記（ｇ）工程は、前記（ｈ１）工程と前記（ｈ２）工程の間に行われる、半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、
    前記（ｅ）工程は、
    （ｅ１）前記ゲート電極の両側の前記第１絶縁膜をエッチングすることによりコンタクトホールを形成する工程、
    （ｅ２）前記コンタクトホールおよび前記第１絶縁膜上に、前記導電性膜を形成する工程、
    を有する、半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、
    前記開口部は、前記ゲート電極の上方に配置される、半導体装置の製造方法。
  6. 請求項５記載の半導体装置の製造方法において、
    前記開口部が複数設けられる、半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記複数の開口部のそれぞれの前記第２方向の幅は、前記ゲート電極の前記第２方向の幅より大きい、半導体装置の製造方法。
  8. 請求項６記載の半導体装置の製造方法において、
    前記複数の開口部のそれぞれの前記第２方向の幅は、前記溝の前記第２方向の幅より大きく、前記ゲート電極の前記第２方向の幅より小さい、半導体装置の製造方法。
  9. 請求項５記載の半導体装置の製造方法において、
    前記開口部の前記第２方向の幅は、前記溝の前記第２方向の幅より大きく、前記ゲート電極の前記第２方向の幅より小さく、
    前記開口部の前記第１方向の長さは、前記溝の前記第１方向の長さより長い、半導体装置の製造方法。
  10. 基板の上方に形成された第１窒化物半導体層と、
    前記第１窒化物半導体層上に形成され、前記第１窒化物半導体層より電子親和力が小さい第２窒化物半導体層と、
    前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層の途中まで到達する溝と、
    前記第２窒化物半導体層上に、ゲート絶縁膜を介して形成され、第１方向に延在するゲート電極と、
    前記ゲート電極の一方の側の前記第２窒化物半導体層に接続される第１電極と、
    前記ゲート電極の他方の側の前記第２窒化物半導体層に接続される第２電極と、
    を有し、
    前記第１電極は、前記ゲート電極の上方に第１絶縁膜を介して形成され、前記第１方向と交差する第２方向において、前記ゲート電極の上方を超えて前記第２電極側まで延在し、開口部を有する、半導体装置。
  11. 請求項１０記載の半導体装置において、
    前記開口部は、前記ゲート電極の上方に配置される、半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記開口部が複数設けられる、半導体装置。
  13. 請求項１２記載の半導体装置において、
    前記複数の開口部のそれぞれの前記第２方向の幅は、前記ゲート電極の前記第２方向の幅より大きい、半導体装置。
  14. 請求項１２記載の半導体装置において、
    前記複数の開口部のそれぞれの前記第２方向の幅は、前記溝の前記第２方向の幅より大きく、前記ゲート電極の前記第２方向の幅より小さい、半導体装置。
  15. 請求項１１記載の半導体装置において、
    前記開口部の前記第２方向の幅は、前記溝の前記第２方向の幅より大きく、前記ゲート電極の前記第２方向の幅より小さく、
    前記開口部の前記第１方向の長さは、前記溝の前記第１方向の長さより長い、半導体装置。
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