JP2008244002A - 電界効果半導体装置 - Google Patents

Abstract

【課題】高い耐圧及び低いオン抵抗のHEMTを得ることが困難であった。
【解決手段】本発明に従うHEMTは、電子走行層４と、この上を覆う電子供給層５と、電子供給層５と、ソース電極６と、ドレイン電極７と、ゲート電極８と、ゲートフィールドプレート１２と、ソースフィールドプレート１３と、第１及び第２の絶縁膜９，１０とを有している。ゲートフィールドプレート１２のドレイン電極側端部とドレイン電極８との間の距離Ｌ_GFDに対するゲートフィールドプレートの長さＬ_GFの比Ｌ_GF／Ｌ_GFDが１〜７０％に設定されている。ゲートフィールドプレート１２のドレイン電極側端部とドレイン電極８との間の距離Ｌ_GFDに対するソースフィールドプレート１３のドレイン電極側端部とゲートフィールドプレート１２のドレイン電極側端部との間の距離Ｌ_SFの比（Ｌ_SF／Ｌ_GFD）が１〜６０％の範囲に設定されている。
【選択図】図１

Description

本発明は、ＨＥＭＴ( High Electron Mobility Transistor)又はこれに類似の電界効果半導体装置に関する。

典型的な従来のＨＥＭＴは、シリコン、サファイア等の基板の上にバッファ層を介して形成されたアンドープＧａＮから成る電子走行層と、ｎ型不純物がドープされた又はアンドープのＡｌＧａＮから成る電子供給層と、電子供給層の上に形成されたソース電極とドレイン電極とゲート電極（ショットキー電極）とを有している。電子走行層と電子供給層とはバンドギャプの異なる異種材料から成り、ヘテロ接合されている。従って、電子供給層のピエゾ分極と自発分極とのいずれか一方又は両方に基づいてヘテロ接合面に沿って周知の２次元電子ガス層即ち２ＤＥＧ層が生じる。２ＤＥＧ層は周知のようにドレイン電極とソース電極との間の電流通路（チャネル）として利用され、この電流通路を流れる電流はゲート電極に印加されるバイアス電圧で制御される。

ところで、窒化物半導体を用いたＨＥＭＴは高周波及び高耐圧特性において優れているが、例えば特開２００４−２００２４８号公報（特許文献１）に開示されているように、電流コラプスの問題及びゲート漏れ電流の問題を有する。電流コラプスは、周知のように高い電圧振幅を有する交流電圧が印加される交流回路、又はソース電極とドレイン電極との間に高い電圧が印加される回路にＨＥＭＴが使用されると、電子供給層おける表面準位（トラップ）に負電荷（電子）が捕獲され、この負電荷に起因して２ＤＥＧ層の電子濃度が減少し、ＨＥＭＴを交流回路で使用した時の最大ドレイン電流がＨＥＭＴを直流回路で使用した時の最大ドレイン電流よりも低減する現象、又はＨＥＭＴがオフ状態の時にソース電極とドレイン電極との間に高い電圧を印加し、その後にＨＥＭＴをオン状態にした時に最大ドレイン電流が低減する現象である。なお、ＨＥＭＴの最大ドレイン電流が低減すると言うことは、ＨＥＭＴのオン時におけるソース電極とドレイン電極との間の抵抗値（オン抵抗）が高くなることを意味する。

ＨＥＭＴの上記問題を解決するために、ゲート電極からドレイン側にひさし上に張り出したゲートフィールドプレートを形成し、ゲートフィールドプレートの下にSiN膜及びSiO₂膜からなる積層絶縁膜を形成することが、特許文献１に開示されている。ゲートフィールドプレートを設けると、ゲート電極のドレイン電極側の端部近傍の電界集中を緩和することができ、ゲート電極とドレイン電極との間の耐圧が向上する。また、窒化物半導体から成る電子供給層の表面をSiN膜で覆うことで表面準位が低減し、電流コラプスが低減する。

ＨＥＭＴの上記問題を解決するための別な方法として、例えば特開２００５―９３８６４号公報（特許文献２）に開示されているように、ゲート電極及びゲートフィールドプレートの上に絶縁膜を設け、この絶縁膜の上にソースフィールドプレートを形成する方法が知られている。ソースフィールドプレートはソース電極からゲートフィールドプレートの先端を越えてドレイン電極側に延びているので、ゲートフィールドプレートの先端近傍の電界集中を緩和する。

しかし、ＨＥＭＴ及びこれに類似の電界効果半導体装置において更なる電流コラプスの低減及びゲート漏れ電流の低減が要求されている。
また、メタル・セミコンダクタ電界効果トランジスタ即ちMESFET（Metal Semiconductor Filed Effect Transistor）において更なるゲート漏れ電流の低減が要求されている。
特開２００４―２００２４８号公報 特開２００５―９３８６４号公報

本発明の目的は、更なるゲート漏れ電流の低減が可能なＨＥＭＴ又はMESFET又はこれ等に類似の電界効果半導体装置を提供することにある。また、本発明の別の目的は、更なる電流コラプスの低減及びゲート漏れ電流の低減が可能なＨＥＭＴ及びこれに類似の電界効果半導体装置を提供することにある。

上記課題を解決するための本発明は、
少なくとも１つの半導体層を含んでいる主半導体領域と、
前記主半導体領域の一方の主面上に配置されソース電極と、
前記主半導体領域の一方の主面上に前記ソース電極から離間して配置されたドレイン電極と、
前記ソース電極と前記ドレイン電極との間の電流通路を制御するために前記主半導体領域の一方の主面上における前記ソース電極と前記ドレイン電極との間に配置されたゲート電極を含んでいるゲート手段と、
前記主半導体領域の一方の主面上における少なくとも前記ゲート手段と前記ドレイン電極との間に配置された第１の絶縁膜と、
前記第１の絶縁膜における前記ゲート電極と前記ドレイン電極との間の一部上に配置され且つ前記ゲート電極に電気的に接続されているゲートフィールドプレートと、
少なくとも前記ゲートフィールドプレートの上に配置された第２の絶縁膜と、
前記第２の絶縁膜によって前記ゲートフィールドプレートと電気的に絶縁され、且つ少なくとも前記第１の絶縁膜を介して前記主半導体領域の一方の主面に対向配置され且つ前記ゲートフィールドプレートの前記ドレイン電極側端部よりも前記ドレイン電極に近いドレイン電極側端部を有し、且つ前記ソース電極に電気的に接続されているソースフィールドプレートと
を備えた電界効果半導体装置であって、
前記ゲートフィールドプレートの前記ドレイン電極側端部と前記ドレイン電極との間の距離（Ｌ_GFD）に対する前記ゲートフィールドプレートの長さ（Ｌ_GF）の割合（Ｌ_GF／Ｌ_GFD）が１〜７０％に設定され、
前記ゲートフィールドプレートの前記ドレイン電極側端部と前記ドレイン電極との間の距離（Ｌ_GFD）に対する前記ソースフィールドプレートの前記ドレイン電極側端部と前記ゲートフィールドプレートの前記ドレイン電極側端部との間の距離（Ｌ_SF）の割合（Ｌ_SF／Ｌ_GFD）が１〜６０％の範囲に設定されていることを特徴とする電界効果半導体装置に係わるものである。

なお、請求項２に示すように、前記ゲートフィールドプレートの前記ドレイン電極側端部と前記ドレイン電極との間の距離（Ｌ_GFD）に対する前記ゲートフィールドプレートの長さ（Ｌ_GF）の割合（Ｌ_GF／Ｌ_GFD）が１〜２０％に設定され、前記ゲートフィールドプレートの前記ドレイン電極側端部と前記ドレイン電極との間の距離（Ｌ_GFD）に対する前記ソースフィールドプレートの前記ドレイン電極側端部と前記ゲートフィールドプレートの前記ドレイン電極側端部との間の距離（Ｌ_SF）の割合（Ｌ_SF／Ｌ_GFD）が１〜２５％の範囲に設定されていることが望ましい。
また、請求項３に示すように、前記第１の絶縁膜は、前記主半導体領域の一方の主面上における前記ソース電極と前記ゲート電極との間にも配置され、前記第２の絶縁膜は、前記ゲート電極と前記ゲートフィールドプレートと前記第１の絶縁膜との上に配置され、前記ソースフィールドプレートは、前記主半導体領域の一方の主面上における前記ソース電極と前記ゲート電極との間を前記第１及び第２の絶縁膜を介して覆い、且つ前記ゲート電極及び前記ゲートフィールドプレートを前記第２の絶縁膜を介して覆っていることが望ましい。
また、請求項４に示すように、前記ソースフィールドプレートの前記ドレイン電極側端部を前記第１の絶縁膜の上に直接に配置することができる。
また、請求項５に示すように、前記主半導体領域は、第１の半導体層と、前記第１の半導体層との界面に沿って２次元キャリアガス層を形成することができるように前記第１の半導体層にヘテロ接合されている第２の半導体層とを有していることが望ましい。
また、請求項６に示すように、前記主半導体領域は、更に、前記第１の半導体層と前記第２の半導体層との間に配置されたスペーサー層を有することが望ましい。
また、請求項７に示すように、前記ソース電極及び前記ドレイン電極はそれぞれ前記主半導体領域に低抵抗接触し、前記ゲート手段の前記ゲート電極は、前記主半導体領域にショットキー接触していることが望ましい。
また、請求項８に示すように、前記ソース電極及び前記ドレイン電極はそれぞれ前記主半導体領域に低抵抗接触しており、前記ゲート手段は、前記主半導体領域の一方の主面上に配置されたゲート絶縁膜と該ゲート絶縁膜の上に配置されたゲート電極とから成ることが望ましい。
また、請求項９に示すように、前記第１及び第２の絶縁膜はそれぞれシリコン酸化膜から成ることが望ましい。
また、請求項１０に示すように、更に、前記第２の絶縁膜を覆っているシリコン窒化膜とポリイミド樹脂膜とのいずれか一方又は両方から成る第３の絶縁膜を有していることが望ましい。

本発明においては、ゲートフィールドプレートのドレイン電極側端部とドレイン電極との間の距離（Ｌ_GFD）に対するゲートフィールドプレートの長さ（Ｌ_GF）の割合（Ｌ_GF／Ｌ_GFD）が１〜７０％に設定され、且つゲートフィールドプレートのドレイン電極側端部とドレイン電極との間の距離（Ｌ_GFD）に対するソースフィールドプレートのドレイン電極側端部とゲートフィールドプレートのドレイン電極側端部との間の距離（Ｌ_SF）の割合（Ｌ_SF／Ｌ_GFD）がの１〜６０％の範囲に設定されている。このため、ゲート電極とドレイン電極との間の漏れ電流及びソース電極とドレイン電極との間の漏れ電流の抑制が可能になる。
また、本発明をＨＥＭＴ及びこれに類似の電界効果半導体装置に適用すると、漏れ電流の低減のみでなく、電流コラプスの低減も可能になる。

次に、本発明の実施形態を図１〜図１０を参照して説明する。

本発明の実施例１に従う電界効果半導体装置としてのＨＥＭＴは多数のセル（単位ＨＥＭＴ）の集まりから成るが、図１にはＨＥＭＴの一部即ち１つのセルのみが示されている。勿論、図１に示す１つのセルのみで１つのＨＥＭＴを構成することもできる。
図１のＨＥＭＴは、単結晶シリコン半導体から成る基板１と、基板１の上に形成されたバッファ層２と、バッファ層２の上に形成された第１の半導体層としての電子走行層４及び第２の半導体層としての電子供給層５から成る主半導体領域３と、主半導体領域３の上に形成されたソース電極６、ドレイン電極７及びゲート手段としてのゲート電極８と、第１、第２及び第３の絶縁膜９，１０，１１と、ゲートフィールドプレート１２と、ソースフィールドプレート１３と、補助電極としての背面電極１４とを備えている。また、ソース電極６、ドレイン電極７、及びゲート電極８を外部回路に接続するための図示されていない周知のソースボンディングパッド、ドレインボンディングパッド、及びゲートボンディングパッドを有する。次に、ＨＥＭＴの各部を詳しく説明する。

基板１は、一方の主面１５とこれに対向する他方の主面１６とを有し、且つバッファ層２及び主半導体領域３をエピタキシャル成長させるための成長基板の機能と、これ等を機械的に支持するための支持基板の機能と、背面電極１４を設けるための導電性基板の機能とを有する。本実施例では、コストの低減を図るために基板１がシリコンで形成されている。しかし、基板１をシリコン以外のシリコンカーバイト（ＳｉＣ）、サファイア、セラミック等で形成することもできる。

基板１の一方の主面１５上のバッファ層２は、周知のＭＯＣＶＤ法等のエピタキシャル成長法で形成されている。図１では、図示を簡略化するためにバッファ層２が１つの層で示されているが、実際には複数の層で形成されている。即ち、このバッファ層２は、ＡｌＮ（窒化アルミニウム）から成る第１のサブレイヤ−（第１の副層）とＧａＮ（窒化ガリウム）から成る第２のサブレイヤー（第２の副層）とが交互に積層された多層構造バッファである。このバッファ層２はＨＥＭＴの動作に直接に関係していないので、これを省くこともできる。また、バッファ層２の半導体材料をＡｌＮ、ＧａＮ以外の３−５族化合物半導体に置き換えること、又は単層構造のバッファ層にすることもできる。

主半導体領域３はバッファ層２の上に周知のＭＯＣＶＤ法等のエピタキシャル成長法で形成されている。この主半導体領域３における第１の半導体層としての電子走行層４は、この上の電子供給層５とのヘテロ接合面の近傍に電流通路（チャネル）としての２ＤＥＧ層１７（点線で示す）を得るためのものであって、不純物が添加されていないアンドープＧａＮ（窒化ガリウム）を例えば１〜１０μｍの厚さにエピタキシャル成長させたものである。なお、電子供給層５は、ＧａＮ以外の例えば
Ａｌ_aＧａ_1-aＮ，
ここで、ａは０≦ａ＜１を満足する数値、
等の窒化物半導体、又は別の化合物半導体で形成することもできる。

電子走行層４の上に形成された電子供給層５は、２ＤＥＧ層１７（点線で示す）を得るために電子走行層４よりも大きいバンドギャプを有し且つ電子走行層４よりも小さい格子定数を有する例えば次式で示す窒化物半導体で形成される。
Ａｌ_xＧａ_1-XＮ，
ここで、ｘは０＜ｘ＜１を満足する数値であり、好ましくは０．２〜０．４であり、より好ましくは０．３である。
なお、電子供給層５を、アンドープのＡｌ_xＧａ_1-xＮで形成する代りに、ｎ型（第１導電型）の不純物を添加したＡｌ_xＧａ_1-xＮから成る窒化物半導体、又は別の組成の窒化物半導体、又は別の化合物半導体で形成することもできる。

ソース電極６及びドレイン電極７は、主半導体領域３の一方の主面１８即ち電子供給層５の一方の主面に例えばチタン（Ｔｉ）を所望の厚み（例えば２５ｎｍ）に蒸着し、続いてアルミニウム（Ａｌ）を所望の厚み（例えば５００ｎｍ）に蒸着し、その後フォトリソグラフイ技術で所望のパターンにすることによってそれぞれ形成されている。この実施例のソース電極６及びドレイン電極７は、チタン（Ｔｉ）とアルミニウム（Ａｌ）との積層体でそれぞれ形成されているが、これ以外の低抵抗性接触（オーミック接触）可能な金属で形成することもできる。なお、主半導体領域３の電子供給層５は極めて薄いので、この厚み方向の抵抗は無視できるほど小さい。従って、ソース電極６及びドレイン電極７は、２ＤＥＧ層１７に電気的に結合されている。

主半導体領域３の一方の主面１８即ち電子供給層５の一方の主面上に配置された第１の絶縁膜９は、プラズマＣＶＤ（化学気相成長法）で３００〜８００ｎｍ（好ましくは５００ｎｍ）の厚みに形成されたシリコン酸化物、即ちＳｉＯ_X（ここで、ｘは１〜２の数値を示し、好ましくは２である。）から成り、主半導体領域３の一方の主面１８におけるゲート電極８とドレイン電極７との間の全部及びソース電極６とゲート電極８との間の全部を覆っている。なお、主半導体領域３の一方の主面１８を安定化及び絶縁化するためにゲート電極８とドレイン電極７との間の全部及びソース電極６とゲート電極８との間の全部を第１の絶縁膜９で覆うことが望ましいが、一部を覆うように変形することができる。但し、図１の実施例のＨＥＭＴはゲートフィールドプレート１２を有するので、少なくともゲートフィールドプレート１２の下に第１の絶縁膜９を配置する必要がある。
ＳｉＯ_X又はＳｉＯ₂から成る第１の絶縁膜９は圧縮応力（例えば４．００×１０⁹ｄｙｎ／ｃｍ²）が生じる性質を有する。これに対して、従来方法で主半導体領域の一方の主面に形成されていたＳｉＮ膜は、引っ張り応力（例えば−６．１４×１０⁹ｄｙｎ／ｃｍ²）が生じる性質を有する。ＨＥＭＴの表面にＳｉＮ膜を形成した従来例の場合には、ＳｉＮ膜の引っ張り応力が電子供給層の表面に加わり、ＳｉＮ膜が２次元電子ガス（２ＤＥＧ）を減少せるように作用し、ソース電極とドレイン電極との間のオン抵抗が増加する。これに対して、本実施例のシリコン酸化物から成る第１の絶縁膜９は圧縮応力を生じるので、従来のＳｉＮ膜の引っ張り応力に基づく欠点を解決することができ、オン抵抗の小さいＨＥＭＴを提供することができる。
上記第１の絶縁膜９の効果を得るために、第１の絶縁膜９の厚みを比較的厚い３００〜８００ｎｍにすることが望ましい。第１の絶縁膜９の厚みが３００ｎｍよりも薄くなると上記圧縮応力に基づく効果を十分に得ることができず、８００ｎｍよりも厚くなるとゲートフィールドプレート１２の効果を十分に得ることができない。

ゲート手段としてのゲート電極８及びゲートフィールドプレート１２を形成する時には先ず第１の絶縁膜９に周知のフォトリソグラフイ技術で所望の開口を形成する。図１において第１の絶縁膜９のゲート電極８が配置されている開口の壁面の傾斜は、エッチング工程で必然的に生じたものである。次に、ゲート電極８及びゲートフィールドプレート１２を例えば周知のリフトオフ法で形成する。次に、ゲート電極８及びゲートフィールドプレート１２を例えば周知のリフトオフ法で形成する。即ち、ゲート電極８及びゲートフィールドプレート１２に対応する開口を有するレジスト膜を形成し、Ｎｉ（ニッケル）を所望の厚み（例えば２５ｎｍ）に蒸着（例えばスパッタリング法）し、その上にＡｕ（金）を所望の厚み（例えば２５０ｎｍ）に蒸着（例えばスパッタリング法で蒸着）し、しかる後レジスト膜を除去する。勿論、リフトオフ法の代りに、Ｎｉ（ニッケル）及びＡｕ（金）を非選択的に形成し、その後にこれ等を所望パターンにする別の方法を採用することもできる。これによって得られたゲート電極８は、主半導体領域３の一方の主面１８即ち電子供給層５の一方の主面にショットキー接触している。なお、ゲート電極８及びゲートフィールドプレート１２をＮｉとＡｕとの積層で形成する代りに、白金（Ｐｔ）と金（Ａｕ）との積層体等の別の金属で形成することもできる。

ゲート電極８は、主半導体領域３の一方の主面１８即ち電子供給層５の一方の主面においてソース電極６とドレイン電極７との間に配置されており、ソース電極６とドレイン電極７との間を流れる電流の制御に使用される。本実施例のＨＥＭＴはノーマリオン型であるので、ゲート電極８にバイアス電圧を印加しないノーマリ状態でソース電極６とドレイン電極７との間がオン状態になる。ＨＥＭＴをオフ状態にするためにはソース電極６に対してゲート電極８の電位が負になるバイアス電圧をゲート電極８に印加する。

ゲートフィールドプレート１２は、ゲート電極８に一体的に形成され、ゲート電極８から第１の絶縁膜９の上に延在している。ここではゲート電極８が主半導体領域３の一方の主面１８に接触しているドレイン電極７側部分からゲートフィールドプレート１２のドレイン電極７側の端部迄をゲートフィールドプレート１２と呼んでいる。ゲート電極８とドレイン電極７との間の耐圧は、ゲートフィールドプレート１２のドレイン電極７側端部とドレイン電極７との間の距離Ｌ_GFDに対して比例的に変化する。図２の特性線Ａは、ゲート電極８とドレイン電極７との間の距離Ｌ_GDを１６μｍに固定し、ゲートフィールドプレート１２のドレイン電極７側端部とドレイン電極７との間の距離Ｌ_GFDを変化させた時のゲート電極８とドレイン電極７との間の耐圧を示し、特性線Ｂは、ゲート電極８とドレイン電極７との間の距離Ｌ_GDを２１．５μｍに固定し、ゲートフィールドプレート１２のドレイン電極７側端部とドレイン電極７との間の距離Ｌ_GFDを変化させた時のゲート電極８とドレイン電極７との間の耐圧を示す。
なお、耐圧を測定するために、ＨＥＭＴをオフ状態に保持するための電圧をゲート電極８とソース電極６との間に印加すると同時にソース電極６とドレイン電極７との間にソース・ドレイン間電圧を印加し、このソース・ドレイン間電圧を複数段階に切換え、各段階でゲート電極８とドレイン電極７との間を流れる漏れ電流を計測し、この漏れ電流の値が所定値になった時のソース・ドレイン間電圧からソース・ゲート間電圧を差引いた電圧をゲート電極８とドレイン電極７との間の耐圧とした。周知のように漏れ電流が大きくなると、半導体素子は破壊するおそれが大きくなる。このため、半導体の分野では漏れ電流に基づいて耐圧を決定することが多い。

ゲートフィールドプレート１２の長さＬ_GFは、ゲート電極８とドレイン電極７との間の距離Ｌ_GDからゲートフィールドプレート１２のドレイン電極７側端部とドレイン電極７との間の距離Ｌ_GFDを減算した値（Ｌ_GF＝Ｌ_GD―Ｌ_GFD）を有する。図２の特性線Ａ及びＢにおいては、ゲート電極８とドレイン電極７との間の距離Ｌ_GDを固定して、ゲートフィールドプレート１２のドレイン電極７側端部とドレイン電極７との間の距離Ｌ_GFDを増大させた時に、距離Ｌ_GFDの増大に応じて耐圧が高くなっている。これから明らかなように耐圧向上のためにはゲートフィールドプレート１２の長さＬ_GFを比較的短く保つ必要がある。従って、ゲート電極８のドレイン電極７側端部近傍における電界集中を緩和できる範囲でゲートフィールドプレート１２の長さＬ_GFを短くすることが望ましい。

ゲートフィールドプレート１２の長さＬ_GFは、ソース電極６とドレイン電極７との間のオン抵抗ＰＲｏｎも考慮して決定される。図３はゲートフィールドプレート１２の長さL_GFとゲートフィールドプレート１２のドレイン電極７側端部とドレイン電極７との間の距離Ｌ_GFDとの比L_GF／Ｌ_GFDの変化に対するオン抵抗ＰＲｏｎ（相対値）の変化を示す。なお、ここでのオン抵抗ＰＲｏｎは電流コラプスを発生させるためのパルス電圧をゲート電極８とソース電極６との間、及びソース電極６とドレイン電極７との間に印加した後のソース電極６とドレイン電極７との間の抵抗を示す。
これから明らかなようにL_GF／Ｌ_GFDの値が７０％以下においてはオン抵抗ＰＲｏｎが比較的小さく且つL_GF／Ｌ_GFDの変化に対するオン抵抗ＰＲｏｎ（相対値）の変化が比較的小さい。他方、L_GF／Ｌ_GFDの値が７０％よりも大きくなると、オン抵抗ＰＲｏｎが比較的大きくなり且つL_GF／Ｌ_GFDの変化に対するオン抵抗ＰＲｏｎ（相対値）の変化が比較的大きくなる。従って、ゲートフィールドプレート１２の長さL_GFとゲートフィールドプレート１２のドレイン電極７側端部とドレイン電極７との間の距離Ｌ_GFDとの比L_GF／Ｌ_GFDを７０％以下にすることが好ましく、１〜５０％にすることがより好ましく、１〜２０％にすることが最も好ましく、図１の実施例では２０％にした。なお、ゲートフィールドプレート１２はゲート電極８の近傍の電界集中を抑制するものであるから、ゲートフィールドプレート１２の長さL_GFは所望の電界集中緩和効果を得ることができる範囲内においてできるだけ短くすることが望ましい。L_GF／Ｌ_GFDの値が１％以上になると電界集中緩和効果を得ることができる。

第２の絶縁膜１０は、ソースフィールドプレート１３をゲート電極８及びゲートフィールドプレート１２から電気的に分離し、且つゲート電極８及びゲート配線導体（図示せず）をソース配線導体（図示せず）及びドレイン配線導体（図示せず）から電気的に分離するためのものであり、ゲート電極８、ゲートフィールドプレート１２及び第１の絶縁膜９の上に形成されている。更に詳しく説明すると、第２の絶縁膜１０は、プラズマＣＶＤで４００〜８００ｎｍ（好ましくは５００ｎｍ）の厚みに形成されたシリコン酸化物、即ちＳｉＯ_X（ここで、ｘは１〜２の数値を示し、好ましくは２である。）から成り、第１の絶縁膜９と同様に圧縮応力（例えば４．００×１０⁹ｄｙｎ／ｃｍ²）を生じる性質を有する。このため、シリコン酸化物から成る第２の絶縁膜１０は、第１の絶縁膜９と同様にオン抵抗の小さいＨＥＭＴの提供に寄与し、且つゲート電極８のショットキー障壁の高さを低下させず、ゲート漏れ電流を増大させない。第２の絶縁膜１０は、第１の絶縁膜９と同様にソース電極７及びドレイン電極８の上の一部に延在している。

ソースフィールドプレート１３は、ゲートフィールドプレート１２の先端近傍における電界集中を緩和するため、及び電流コラプスの原因になる主半導体領域３の一方の主面１８と第１の絶縁膜９との界面にトラップされた電子を除去（引き抜く）するためのものであって、第２の絶縁膜１０の上に配置され、且つソース電極６からゲート電極８及びゲートフィールドプレート１２を越えてドレイン電極８側に延在している。なお、ソース電極６の上にソース付加電極層１９が形成され、ドレイン電極８の上にドレイン付加電極層２０が形成され、ソースフィールドプレート１３はソース付加電極層１９と一体的に形成され、鎖線によってソース付加電極層１９と区別されている。ソース付加電極層１９及びドレイン付加電極層２０は電気的接続の抵抗低減に寄与する。なお、ソース電極６とソース付加電極層１９とを合わせてソース電極と呼ぶことも可能であり、この場合にはソース電極６はソース電極主部分となり、ソース付加電極層１９がソース電極付加（副）部分となる。また、ドレイン電極７とドレイン付加電極層２０とを合わせてドレイン電極と呼ぶことも可能であり、この場合にはドレイン電極７はドレイン電極主部分となり、ドレイン付加電極層２０がドレイン電極付加（副）部分となる

ソース付加電極層１９、ドレイン付加電極層２０及びソースフィールドプレート１３は同一の工程で作成され、図１では図示を簡略化するために単層構成で示されているが、実際には蒸着層（メッキ下地層）とメッキ層との積層構成である。これ等の製造方法を詳しく説明すると、先ず、第１及び第２の絶縁膜９、１０に開口を形成してソース電極６及びドレイン電極８の一部を露出させる。次に、ソース電極６、ドレイン電極８及び第２の絶縁膜１０の上にメッキ下地層のための金属としてＴｉ，Ｎｉ，Ａｕを順次に蒸着する。次に、ソース付加電極層１９、ドレイン付加電極層２０及びソースフィールドプレート１３に対応する開口を有するレジスト膜をメッキ下地層の上に形成する。次に、開口に露出しているメッキ下地層の上にＡｕの電解メッキ法によってメッキ層を好ましくは１〜２０μｍ、より好ましくは３〜１０μｍ、最も好ましくは約５μｍに形成する。次に、レジスト膜を除去し、しかる後、周知のウェットエットエッチング法によって残ったメッキ下地層を除去して所望パターンのソース付加電極層１９、ドレイン付加電極層２０及びソースフィールドプレート１３を得る。
なお、ウェットエットエッチング法の代りに、所望パターンのレジスト膜を形成し、その後に所望パターンのメッキ下地層を形成し、しかる後メッキ下地層の上にＡｕの電解メッキ法によってメッキ層を形成する別の方法を採用することもできる。

ソースフィールドプレート１３のドレイン電極８側の端部は、ゲートフィールドプレート１２のドレイン電極８側の端部の近傍の電界集中を緩和するためにゲートフィールドプレート１２のドレイン電極８側の端部とドレイン電極８との間に位置している。図１において、ソースフィールドプレート１３がゲートフィールドプレート１２からドレイン電極８側に突出している部分の長さＬ_SF、及びソースフィールドプレート１３のドレイン電極８側の端部とドレイン電極８との間の距離Ｌ_SFDはＨＥＭＴの特性に重要な意味を有する。本件出願人による多くの実験によって、ソースフィールドプレート１３のゲートフィールドプレート１２からドレイン電極８側に突出している部分の長さＬ_SFが長過ぎると、ソース電極６とドレイン電極８との間のパルス耐圧が低下するのみではなく、オン抵抗が高くなることが確認された。また、ゲートフィールドプレート１２のドレイン電極７側端部とドレイン電極７との間の距離（Ｌ_GFD）に対するソースフィールドプレート１３のドレイン電極７側端部とゲートフィールドプレート１２のドレイン電極７側端部との間の距離（Ｌ_SF）の割合（Ｌ_SF／Ｌ_GFD）の好ましい範囲は１〜６０％であり、より好ましい範囲は１〜５０％であり、最も好ましい範囲は１〜２５％であることが判明した。

ソース電極６とドレイン電極７との間の耐圧は、ソースフィールドプレート１３のドレイン電極７側端部とドレイン電極７との間の距離Ｌ_SFDに対して比例的に変化する。図４の特性線Ｃは、ゲート電極８とドレイン電極７との間の距離Ｌ_GDを２１．５μｍに固定し、且つゲートフィールドプレート１２のドレイン電極７側端部とドレイン電極７との間の距離Ｌ_GFDを１６μｍに固定し、ソースフィールドプレート１３のドレイン電極７側端部とドレイン電極７との間の距離Ｌ_SFDを変化させた時のソース電極６とドレイン電極７との間の耐圧を示し、特性線Ｄは、ゲート電極８とドレイン電極７との間の距離Ｌ_GDを２１．５μｍに固定し、且つゲートフィールドプレート１２のドレイン電極７側端部とドレイン電極７との間の距離Ｌ_GFDを１９μｍに固定し、ソースフィールドプレート１３のドレイン電極７側端部とドレイン電極７との間の距離Ｌ_SFDを変化させた時のソース電極６とドレイン電極７との間の耐圧を示す。なお、耐圧を測定するために、ＨＥＭＴをオフ状態に保にするための電圧をゲート電極８とソース電極６との間に印加すると同時にソース電極６とドレイン電極７との間にソース・ドレイン間電圧を印加し、このソース・ドレイン間電圧を複数段階に切換え、各段階でソース電極６とドレイン電極７との間を流れる漏れ電流を計測し、この漏れ電流の値が所定値になった時のソース・ドレイン間電圧をソース電極６とドレイン電極７との間の耐圧とした。

ソースフィールドプレート１３のゲートフィールドプレート１２からの突出部の長さＬ_SFは、ゲートフィールドプレート１２のドレイン電極７側端部とドレイン電極７との間の距離Ｌ_GFDからソースフィールドプレート１３のドレイン電極７側端部とドレイン電極７との間の距離Ｌ_SFDを減算した値（Ｌ_GFD―Ｌ_SFD）に相当する。従って、図４の特性線Ｃ及びＤに示すようにゲート電極８とドレイン電極７との間の距離Ｌ_GDを固定し且つゲートフィールドプレート１２のドレイン電極７側端部とドレイン電極７との間の距離Ｌ_GFDを固定した場合において、ソースフィールドプレート１３のドレイン電極７側端部とドレイン電極７との間の距離Ｌ_SFDを増大しても耐圧が僅かに高くなるのみであり、殆ど変化しないことは、耐圧はソースフィールドプレート１３の突出部の長さＬ_SFにあまり依存しないこと意味する。

ソースフィールドプレート１３の突出部の長さＬ_GFは、ソース電極６とドレイン電極７との間のオン抵抗ＰＲｏｎも考慮して決定される。図５はソースフィールドプレート１３の突出部の長さＬ_SFとゲートフィールドプレート１２のドレイン電極７側端部とドレイン電極７との間の距離Ｌ_GFDとの比Ｌ_SF／Ｌ_GFDの変化に対するオン抵抗ＰＲｏｎ（相対値）の変化を示す。
なお、ここでのオン抵抗ＰＲｏｎは電流コラプスを発生させるための所定のパルス電圧（例えば４００Ｖ）をソース電極６とドレイン電極７との間に印加した後のソース電極６とドレイン電極７との間の抵抗を示す。このパルス電圧の印加時にはソース電極６とゲート電極８との間に例えばー５Ｖを印加してＨＥＭＴをオフ状態に保った。また、パルス電圧の印加を所定回数（例えば５００回）繰り返した。
図５から明らかなようにＬ_SF／Ｌ_GFDの値が６０％でオン抵抗ＰＲｏｎ（相対値）が最大になる。Ｌ_SF／Ｌ_GFDの値が６０％がこれよりも小さくなった場合、及び大きくなった場合のいずれにおいてもオン抵抗ＰＲｏｎ（相対値）が小さくなる。オン抵抗ＰＲｏｎをできるだけ小さくし且つ所望のパルス耐圧を得るためには、ソースフィールドプレート１３の突出部の長さＬ_SFとゲートフィールドプレート１２のドレイン電極７側端部とドレイン電極７との間の距離Ｌ_GFDとの比Ｌ_SF／Ｌ_GFDを、既に説明したように、好ましいくは１〜６０％、より好ましい範囲は１〜５０％、最も好ましい範囲は１〜２５％とする。Ｌ_SF／Ｌ_GFDが６０％よりも大きくなってもオン抵抗ＰＲｏｎは低下する。しかし、Ｌ_SF／Ｌ_GFDの値が６０％よりも大きくなように、ソースフィールドプレート１３の突出部の長さＬ_SFが長くなると、ソース電極６とドレイン電極７との間の耐圧が所望値よりも低くなる。
なお、ソースフィールドプレート１３はゲートフィールドプレート１２の先端近傍の電界集中を抑制するものであるから、ソースフィールドプレート１３の突出部の長さＬ_SFは所望の電界集中緩和効果を得ることができる範囲内においてできるだけ短く設定され、Ｌ_SF／Ｌ_GFDが１％以上になると、電界集中緩和効果を得ることができる。

第３の絶縁膜１１は、第２の絶縁膜１０及びこれよりも下の部分を外部から保護するためのものであり、第２の絶縁膜１０よりも耐湿性の高い材料で形成される。この実施例の第３の絶縁膜１１はソース付加電極層１９、ドレイン付加電極層２０、ソースフィールドプレート１３及び第２の絶縁膜１０を覆うＳｉＮ膜（シリコン窒化膜）から成る。第３の絶縁膜１１を形成する時には、プラズマＣＶＤ法によって好ましくは３００〜１０００ｎｍ、より好ましくは５００ｎｍの厚みを有するＳｉＮ膜をソース付加電極層１９、ドレイン付加電極層２０、ソースフィールドプレート１３及び第２の絶縁膜１０の上に形成し、次にソースボンディングパッド電極２１、ドレインボンディングパッド電極２２、及びゲートボンディングパッド電極２３を露出させるためのレジスト膜を形成し、第３の絶縁膜１１を選択的にエッチングすることによって第３の絶縁膜１１に開口を形成し、しかる後レジスト膜を除去する。
なお、第３の絶縁膜１１の上に更にポリイミド樹脂等の第４の絶縁膜を例えば５〜２０μｍの厚さに形成することができる。また、第３の絶縁膜１１のＳｉＮ膜の代りにポリイミド樹脂膜を設けることもできる。

背面電極１４は、ＨＥＭＴの動作の安定化を図るためのものであって、導電性を有する基板１の他方の主面１４に形成され、図示が省略された導体によってソース電極６に電気的に接続されている。

上述から明らかなように、本実施例のＨＥＭＴは次の効果を有する。
（１）ゲートフィールドプレート１２のドレイン電極７側端部とドレイン電極７との間の距離Ｌ_GFDに対するゲートフィールドプレート１２の長さＬ_GFの割合Ｌ_GF／Ｌ_GFDを、１〜７０％に設定し、且つゲートフィールドプレート１２のドレイン電極７側端部とドレイン電極７との間の距離Ｌ_GFDに対するソースフィールドプレート１３のドレイン電極７側端部とゲートフィールドプレート１２のドレイン電極７側端部との間の距離（ソースフィールドプレート１３のゲートフィールドプレート１２の端部からの突出部の長さ）Ｌ_SFの割合Ｌ_sF／Ｌ_GFDを１〜６０％の範囲に設定することによって、ゲート電極８とドレイン電極７との間の耐圧向上、電流コラプス現象に起因するオン抵抗の増大の抑制、及びリーク電流の低減を図ることができる。
（２）ソースフィールドプレート１３は、ソース付加電極層１９及びドレイン付加電極層２０と同一工程で形成されている。従って、ソースフィールドプレート１３を容易に得ることができる。
（３）ソース付加電極層１９、ドレイン付加電極層２０及びソースフィールドプレート１３は、メッキ下地層を伴ったＡｕメッキ層で形成され且つソース電極６、及びドレイン電極７よりも厚く形成されている。従って、ソース電極６とソースボンディングパッドとの間、ドレイン電極７とドレイボンディングパッドとの間、及びソースフィールドプレート１３の電気抵抗を小さくすることができる。
（４）主半導体領域３の一方の主面１８のソース電極６、ドレイン電極７及びゲート電極８を除く全部がシリコン酸化物から成る第１の絶縁膜９で覆われ、且つゲート電極８及びゲートフィールドプレート１２がシリコン酸化物から成る第２の絶縁膜１０で覆われている。シリコン酸化物から成る第１の絶縁膜９は圧縮応力を生じるので、従来のＳｉＮ膜で生じた２ＤＥＧ層における電子の減少を招かない。これにより、オン抵抗の低いＨＥＭＴを提供できる。また、シリコン酸化物から成る第１の絶縁膜９はゲート電極８のショットキー障壁を下げない。これにより、ゲート電極８を通る漏れ電流が小さくなる。
（５）シリコン酸化物よりも耐湿性が高いシリコン窒化物（ＳｉＮ）から成る第３の絶縁膜１１が第１及び第２の絶縁膜９，１０の上に設けられているので、耐湿性の高いＨＥＭＴを提供することできる。
（６）シリコン窒化物（ＳｉＮ）から成る第３の絶縁膜１１は、引っ張り応力を生じるが、第１及び第２の絶縁膜９，１０が比較的厚く形成されているので、第３の絶縁膜１１の引っ張り応力が主半導体領域３の一方の主面１８及びゲート電極８に及ぶことを抑制できる。
（７）シリコン窒化物（ＳｉＮ）から成る第３の絶縁膜１１と第２の絶縁膜１０との間に比較的厚いソーストフィールドプレート１３が配置されているので、シリコン窒化物（ＳｉＮ）から成る第３の絶縁膜１１の引っ張り応力が主半導体領域３の一方の主面１８及びゲート電極８に及ぶことを抑制できる。
（８）ソースフィールドプレート１３は、ソース付加電極層１９及びドレイン付加電極層２０と同一工程で形成されている。従って、ソースフィールドプレート１３を容易に得ることができる。
（８）ソース付加電極層１９、ドレイン付加電極層２０及びソースフィールドプレート１３は、メッキ下地層を伴ったＡｕメッキ層で形成され且つソース電極６、ドレイン電極７よりも厚く形成されている。従って、ソース電極６とソースボンディングパッド電極との間、ドレイン電極７とドレイボンディングパッド電極との間、及びソースフィールドプレート１３の電気抵抗を小さくすることができる。

次に、図６に示す実施例２に従うHEMTを説明する。但し、図６及び後述する図７〜図９において図１と実質的に同一の部分には同一の参照符号を付してその説明を省略する。
図６のHEMTは、斜線を付して説明的に示す低抵抗接触性改善用のｎ型不純物注入領域２１、２２を主半導体領域３ａに付加し、且つ第３の絶縁膜１１を第２の絶縁膜１０の上にのみ設け、この他は図１に示されている実施例１のHEMTと実質的に同一に形成したものである。ｎ型不純物注入領域２１、２２は、電子走行層３と電子供給層４の形成後に、これ等のソース電極６及びドレイン電極７の下に相当する部分に例えばＳｉから成るｎ型不純物を注入することによって形成され、２ＤＥＧ層１７に電気的に接続されている。図６に示す実施例２は、図１に示す実施例１と同様な効果を有する他に、ソース電極６及びドレイン電極７がｎ型不純物注入領域２１、２２を介して２ＤＥＧ層１７に電気的に接続されているので、オン抵抗を低減できるという効果も有する。また、ソース付加電極層１９、ドレイン付加電極層２０及びソースフィールドプレート１３が露出しているので、ここを電気的接続に使用することができる。

図７の実施例３のHEMTは、主半導体領域３ｂにｎ型不純物を含むＡｌ_xＧａ_1-xＮから成る電子供給層５ａを設け、このｎ型の電子供給層５ａとＧａＮから成る電子走行層４との間にアンドープAlNから成る周知のスペーサー層３０を配置し、且つソース電極６及びドレイン電極７と電子供給層５ａとの間に例えばｎ型AlGaNから成るコンタクト層３１，３２を配置し、この他は図１に示されている実施例１のHEMTと実質的に同一に形成したものである。スペーサー層３０は、電子供給層５ａの不純物又は元素が電子走行層４に拡散することを防ぎ、２ＤＥＧ層１７における電子の移動度の低下を抑制する。コンタクト層３１，３２は、ソース電極６及びドレイン電極７の接触抵抗の低減に寄与する。図７のＨＥＭＴの主要部は図１と同様に構成されているので、図７のＨＥＭＴは図１のＨＥＭＴと同様な効果も有する。

図８の実施例４のHEMTは、ゲート電極８と電子供給層５との間にゲート絶縁膜４０を設け、この他は図１に示されている実施例１のHEMTと実質的に同一に形成したものである。図８の絶縁ゲート型電界効果トランジスタは、ショットキーゲートを有する典型的なHEMTと異なるが、絶縁ゲート構造以外は典型的なHEMTと同一であるので、HEMTと呼ぶことにする。図８のＨＥＭＴの主要部は図１と同様に構成されているので、図８のＨＥＭＴは図１のＨＥＭＴと同様な効果を有する。
なお、ゲート絶縁膜４０を個別に設ける代わりに、第１の絶縁膜９の一部をゲート絶縁膜として兼用すること、又はゲート絶縁膜４０をソース電極６とドレイン電極７との間の全部に設けること、又はゲート絶縁膜４０を第１の絶縁膜９の上に延在させることもできる。

図９の実施例５のHEMTは、第２の絶縁膜１０を限定的に設け、且つソースフィールドプレート１３の先端部分を第１の絶縁膜９の上に配置し、且つ図１に示した第３の絶縁膜１１を省き、この他は図１に示されている実施例１のHEMTと実質的に同一に形成したものである。図９に示すようにソースフィールドプレート１３の先端部分を第１の絶縁膜９の上に配置しても、ソースフィールドプレート１３は図１の場合と同様にゲートフィールドプレート１２の先端近傍の電界集中を緩和する効果が得られる。

図１０には実施例６に従う窒化物半導体を使用したＭＥＳＦＥＴが示されている。
このＭＥＳＦＥＴは、図１のＨＥＭＴの主半導体領域３の代わりに例えばＧａＮから成る半導体層４ａとこれにｎ型不純物（例えばＳｉ）をイオン注入法で注入することによって形成されたｎ型ＧａＮ層４ｂとから成る主半導体領域３ｃを設け、この他は図１に示されている実施例１のHEMTと実質的に同一に形成したものである。ｎ型ＧａＮ層４ｂはチャネル層即ち電流通路として機能する。

図１０のＭＥＳＦＥＴの場合も、主半導体領域３ｃにショットキー接触しているゲート電極８を有し、且つシリコン酸化物から成る第１及び第２の絶縁膜９、１０を有し、且つゲートフィールドプレート１２及びソースフィールドプレート１３が図１と同様に形成されているので、漏れ電流低減効果、ゲートフィールドプレート１２及びソースフィールドプレート１３による電界集中緩和効果、ゲート電極８のショットキー障壁を高める効果を図１のＨＥＭＴと同様に得ることができる。
なお、図１０のＭＥＳＦＥＴの場合も、ゲート電極８と主半導体領域３ｃとの間にゲート絶縁膜を設けるこができる。

本発明は、上述の実施例に限定されるものでなく、例えば、次の変形が可能なものである。
（１） 主半導体領域３，３a、３ｂ、３ｃを、ＧａＮ、AｌＧａＮ以外のIｎＧａＮ、ＡｌｌｎＧａＮ、ＡｌＮ、ＩｎＡｌＮ、ＡｌＰ、ＧａＰ、ＡｌｌｎＰ、ＧａｌｎＰ、ＡｌＧａＰ、ＡｌＧａＡｓ、ＧａＡｓ、ＡｌＡｓ、ＩｎＡｓ、ＩｎＰ，ＩｎＮ、ＧａＡｓＰ等の別の３−５族化合物半導体、又はＺｎＯ等の２−６族化合物半導体、又は更に別の化合物半導体で形成することができる。
（２） 各実施例の電子供給層５，５ａをｐ型半導体から成る正孔供給層に置き換えることができる。この場合には、２ＤＥＧ層１７に対応する領域に２次元キャリアガス層として２次元正孔ガス層が生じる。
（３） 図１の主半導体領域３の最も上の電子供給層５に凹部（リセス）を設け、この凹部の中にゲート電極８を配置する方法等で、ゲート電極８に電圧を印加しない状態即ちノーマル状態において、２ＤＥＧ層１７の分断が生じ、ソース電極６とドレイン電極７との間がオフ状態になるノーマリオフ型のＨＥＭＴに対しても本発明を適用することができる。
（４） ゲート電極８とゲートフィールドプレート１２とを分離し、これら相互間を別の導体によって接続することもできる。また、ソース電極６とソースフィールドプレート１３とを分離し、これら相互間を別の導体によって接続することもできる。
（５） ドレイン電極７に接続されたドレインスフィールドプレートを設けることができる。
（６） ゲートフィールドプレート１２の厚みをゲート電極８からドレイン電極７に向って傾斜を有して又は段階的に除々に薄くすることができる。
（７） ゲートフィールドプレート１２の下の第１の絶縁膜９の厚みをゲート電極８からドレイン電極７に向って傾斜を有して又は段階的に除々に厚くすることができる。
（８） 図１０で鎖線で示すように主半導体領域３ｂの最も上に、ゲート電極８のショットキー接触を助けるため、又は表面電荷のコントロールのため等に例えばアンドープＡｌＧａＮから成るキャップ層３３を設けることができる。

本発明の実施例１のＨＥＭＴを示す断面図である。 図１のＨＥＭＴのゲートフィールドプレートのドレイン電極側端部とドレイン電極７との間の距離Ｌ_GFDと耐圧との関係を示す図である。 図１のＨＥＭＴのゲートフィールドプレートのドレイン電極側端部とドレイン電極との間の距離Ｌ_GFDとゲートフィールドプレートの長さL_GFとの比L_GF／Ｌ_GFDの変化に対するオン抵抗ＰＲｏｎ（相対値）の変化を示す図である。 図１のＨＥＭＴのソースフィールドプレートのドレイン電極側端部とドレイン電極との間の距離Ｌ_SFDと耐圧との関係を示す図である。 図１のＨＥＭＴのゲートフィールドプレートのドレイン電極側端部とドレイン電極との間の距離Ｌ_GFDとソースフィールドプレートの長さL_GFとの比Ｌ_SF／Ｌ_GFDの変化に対するオン抵抗ＰＲｏｎ（相対値）の変化を示す図である。 実施例２のＨＥＭＴを示す断面図である。 実施例３のＨＥＭＴを示す断面図である。 実施例４のＨＥＭＴを示す断面図である。 実施例５のＨＥＭＴを示す断面図である。 実施例６のＭＥＳＦＥＴを示す断面図である。

符号の説明

１ 基板
２ バッファ層
３ 主半導体領域
４ 電子走行層（第１の半導体層）
５ 電子供給層（第２の半導体層）
６ ソース電極
７ ドレイン電極
８ ゲート電極
９ 第１の絶縁膜
１０ 第２の絶縁膜
１２ ゲートフィールドプレート
１３ ソースフィールドプレート

Claims (10)

1. 少なくとも１つの半導体層を含んでいる主半導体領域と、
   前記主半導体領域の一方の主面上に配置されソース電極と、
   前記主半導体領域の一方の主面上に前記ソース電極から離間して配置されたドレイン電極と、
   前記ソース電極と前記ドレイン電極との間の電流通路を制御するために前記主半導体領域の一方の主面上における前記ソース電極と前記ドレイン電極との間に配置されたゲート電極を含んでいるゲート手段と、
   前記主半導体領域の一方の主面上における少なくとも前記ゲート手段と前記ドレイン電極との間に配置された第１の絶縁膜と、
   前記第１の絶縁膜における前記ゲート電極と前記ドレイン電極との間の一部上に配置され且つ前記ゲート電極に電気的に接続されているゲートフィールドプレートと、
   少なくとも前記ゲートフィールドプレートの上に配置された第２の絶縁膜と、
   前記第２の絶縁膜によって前記ゲートフィールドプレートと電気的に絶縁され、且つ少なくとも前記第１の絶縁膜を介して前記主半導体領域の一方の主面に対向配置され且つ前記ゲートフィールドプレートの前記ドレイン電極側端部よりも前記ドレイン電極に近いドレイン電極側端部を有し、且つ前記ソース電極に電気的に接続されているソースフィールドプレートと
   を備えた電界効果半導体装置であって、
   前記ゲートフィールドプレートの前記ドレイン電極側端部と前記ドレイン電極との間の距離（Ｌ_GFD）に対する前記ゲートフィールドプレートの長さ（Ｌ_GF）の割合（Ｌ_GF／Ｌ_GFD）が１〜７０％に設定され、
   前記ゲートフィールドプレートの前記ドレイン電極側端部と前記ドレイン電極との間の距離（Ｌ_GFD）に対する前記ソースフィールドプレートの前記ドレイン電極側端部と前記ゲートフィールドプレートの前記ドレイン電極側端部との間の距離（Ｌ_SF）の割合（Ｌ_SF／Ｌ_GFD）が１〜６０％の範囲に設定されていることを特徴とする電界効果半導体装置。
2. 前記ゲートフィールドプレートの前記ドレイン電極側端部と前記ドレイン電極との間の距離（Ｌ_GFD）に対する前記ゲートフィールドプレートの長さ（Ｌ_GF）の割合（Ｌ_GF／Ｌ_GFD）が１〜２０％に設定され、
   前記ゲートフィールドプレートの前記ドレイン電極側端部と前記ドレイン電極との間の距離（Ｌ_GFD）に対する前記ソースフィールドプレートの前記ドレイン電極側端部と前記ゲートフィールドプレートの前記ドレイン電極側端部との間の距離（Ｌ_SF）の割合（Ｌ_SF／Ｌ_GFD）が１〜２５％の範囲に設定されていることを特徴とする請求項１記載の電界効果半導体装置。
3. 前記第１の絶縁膜は、前記主半導体領域の一方の主面上における前記ソース電極と前記ゲート電極との間にも配置され、
   前記第２の絶縁膜は、前記ゲート電極と前記ゲートフィールドプレートと前記第１の絶縁膜との上に配置され、
   前記ソースフィールドプレートは、前記主半導体領域の一方の主面上における前記ソース電極と前記ゲート電極との間を前記第１及び第２の絶縁膜を介して覆い、且つ前記ゲート電極及び前記ゲートフィールドプレートを前記第２の絶縁膜を介して覆っていることを特徴とする請求項１又は２記載の電界効果半導体装置。
4. 前記ソースフィールドプレートの前記ドレイン電極側端部は前記第１の絶縁膜の上に直接に配置されていることを特徴とする請求項１又は２記載の電界効果半導体装置。
5. 前記主半導体領域は、第１の半導体層と、前記第１の半導体層との界面に沿って２次元キャリアガス層を形成することができるように前記第１の半導体層にヘテロ接合されている第２の半導体層とを有していることを特徴とする請求項１記載の電界効果半導体装置。
6. 前記主半導体領域は、更に、前記第１の半導体層と前記第２の半導体層との間に配置されたスペーサー層を有することを特徴とする請求項５記載の電界効果半導体装置。
7. 前記ソース電極及び前記ドレイン電極はそれぞれ前記主半導体領域に低抵抗接触し、
   前記ゲート手段の前記ゲート電極は、前記主半導体領域にショットキー接触していることを特徴とする請求項１乃至６のいずれか１つに記載の電界効果半導体装置。
8. 前記ソース電極及び前記ドレイン電極はそれぞれ前記主半導体領域に低抵抗接触しており、
   前記ゲート手段は、前記主半導体領域の一方の主面上に配置されたゲート絶縁膜と該ゲート絶縁膜の上に配置されたゲート電極とから成ることを特徴とする請求項１乃至６のいずれか１つに記載の電界効果半導体装置。
9. 前記第１及び第２の絶縁膜はそれぞれシリコン酸化膜から成ることを特徴とする請求項１乃至８のいずれか１つに記載の電界効果半導体装置。
10. 更に、前記第２の絶縁膜を覆っているシリコン窒化膜とポリイミド樹脂膜とのいずれか一方又は両方から成る第３の絶縁膜を有していることを特徴とする請求項９記載の電界効果半導体装置。

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