JP2003142501A - GaN系電界効果トランジスタ及びその製造方法 - Google Patents
GaN系電界効果トランジスタ及びその製造方法Info
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Abstract
造プロセスを簡略化してコスト低減を達成することがで
きるGaN系FET及びその製造方法を提供することを
目的とする。 【解決手段】 厚さ50nm程度のサファイア基板10
上にn型GaN電子走行層14及びAl0.2Ga0.8N電
子供給層16が形成され、これらを挟んでn+ 型GaN
コンタクト領域24a、24bが形成されている。全面
的に形成された厚さ3000nm程度のポリイミド層間
絶縁膜28に開口されたコンタクトホールを介して、T
aSi/Au層からなるソース電極32a及びドレイン
電極32bがn+ 型GaNコンタクト領域24a、24
bにオーミック接続し、同じTaSi/Au層からなる
ゲート電極32cがSiO2ゲート絶縁膜26に接触し
ている。これらの電極の厚さはポリイミド層間絶縁膜2
8よりも厚い5000nm程度である。
Description
eld Effect Transistor;電界効果トランジスタ)及び
その製造方法に関するものである。
半導体を用いたGaN系FETは、従来のSiやGaA
s等を用いたFETに比べ、動作時のオン抵抗が1桁以
上も小さく、高温、高耐圧、大電流動作が可能となるこ
とから、特に大電力用のパワーデバイスとして注目され
ている。以下、従来のGaN系FETの製造方法の一例
を、図12〜図22を用いて説明する。
プGaN層52、Si不純物がドープされたn型GaN
チャネル層54、及びSi不純物が高濃度にドープされ
たn型GaNコンタクト領域56を順に結晶成長する。
続いて、このn型GaNコンタクト領域56上にSiO
2膜58を形成した後、このSiO2膜58をリソグラフ
ィ技術とエッチング技術を用いて所定の形状にパターニ
ングする(図12参照)。
8をマスクとして、n型GaNコンタクト領域56、n
型GaNチャネル層54、及びアンドープGaN層52
の一部を順に選択的にエッチング除去して、アンドープ
GaN層52表面を露出させる。こうしてメサ形状に加
工し、GaN系FETの素子間分離を行う(図13参
照)。
した後、露出したアンドープGaN層52及びn型Ga
Nコンタクト領域56等の全面にSiO2膜60を形成
する。そして、このSiO2膜60をリソグラフィ技術
とエッチング技術を用いて選択的にエッチング除去し、
n型GaNコンタクト領域56を露出させる(図14参
照)。
露出したn型GaNコンタクト領域56をエッチング除
去し、n型GaNチャネル層54表面を露出させると共
に、n型GaNコンタクト領域56を相対する2つのn
型GaNコンタクト領域56a、56bに分離する(図
15参照)。次いで、SiO2膜60をエッチング除去
した後、露出したアンドープGaN層52、n型GaN
チャネル層54、及びn型GaNコンタクト領域56
a、56bの全面に、SiO2膜62を形成する(図1
6参照)。
塗布した後、リソグラフィ技術を用いてパターニング
し、所定の形状のレジストパターン64を形成する。そ
して、このレジストパターン64をマスクとして、Si
O2膜62を選択的にエッチング除去し、n型GaNコ
ンタクト領域56a、56bが露出するコンタクトホー
ル66a、66bをそれぞれ開口する(図17参照)。
クトホール66a、66b内のn型GaNコンタクト領
域56a、56bの全面に、Au及びTaSiを順に蒸
着して積層し、TaSi/Au層68を形成すると共
に、このTaSi/Au層68によってコンタクトホー
ル66a、66b内を充填する(図18参照)。次い
で、リフトオフ(Lift-off)法を用いて、レジストパタ
ーン64をその上に形成しているTaSi/Au層68
と一緒に剥離除去すると共に、コンタクトホール66
a、66b内のn型GaNコンタクト領域56a、56
b上に形成しているTaSi/Au層68を残存させ
る。こうして、コンタクトホール66a、66bを介し
てn型GaNコンタクト領域56a、56bにそれぞれ
オーミック接続するTaSi/Au層68からなるソー
ス電極68a及びドレイン電極68bを形成する(図1
9参照)。
68a及びドレイン電極68bの全面にレジスト膜を塗
布した後、リソグラフィ技術を用いてパターニングし、
n型GaNチャネル層54上に位置するSiO2膜62
が露出するレジストパターン70を形成する。そして、
このレジストパターン70をマスクとして、露出したS
iO2膜62を選択的にエッチング除去し、n型GaN
コンタクト領域56a、56b間に挟まれたn型GaN
チャネル層54が露出するコンタクトホール72を開口
する(図20参照)。
クトホール72内のn型GaNチャネル層54の全面
に、Pt及びAuを順に蒸着して積層し、Au/Pt層
74を形成すると共に、このAu/Pt層74によって
コンタクトホール72内を充填する(図21参照)。
パターン70をその上に形成しているAu/Pt層74
と一緒に剥離除去すると共に、コンタクトホール72内
のn型GaNチャネル層54上に形成しているAu/P
t層74を残存させる。こうして、コンタクトホール7
2を介してn型GaNチャネル層54にショットキー接
続するAu/Pt層74からなるゲート電極74aを形
成する(図22参照)。このようにして、GaN系FE
Tを作製する。
aN系FETの製造方法においては、n型GaNコンタ
クト領域56a、56bにそれぞれオーミック接続する
ソース電極68a及びドレイン電極68b並びにn型G
aNチャネル層54にショットキー接続するゲート電極
74aを形成する際に、何れも場合もリフトオフ法を用
いているため、これらソース電極68a及びドレイン電
極68b並びにゲート電極74aの厚さは2〜3μm程
度となり、それ以上に厚くすることは困難である。それ
故、特に大面積デバイスを作製する場合に、電極抵抗を
十分に小さくすることができず、良好なパワー特性を実
現することが困難であるという問題があった。
68bとゲート電極74aとをそれぞれ異なる電極材料
を用いて別々に形成する必要があるため、リフトオフ法
を行うためのフォトリソグラフィ工程、エッチング工
程、及び蒸着工程等を繰り返す必要があり、工程の煩雑
化によるコストの上昇を招いているという問題もあっ
た。
ているため、ウェーハプロセスの最終工程であるダイシ
ング工程において、良好にチップを切り出すことが困難
であるという問題があった。更に、このサファイア基板
50は放熱性が非常に悪いため、パワーデバイスとして
使用する際に発生した熱を充分に放熱することができ
ず、電極の劣化を招き、ドレイン耐圧やオン抵抗等の特
性に悪影響を及ぼすという問題もあった。なお、この問
題に対処するために、サファイア基板50の代わりにシ
リコン基板を用いることが考えられるが、シリコン基板
上にGaN層をエピタキシャル成長させる技術は現在の
ところ未だ確立されていない。
ものであって、良好なパワー特性を実現すると共に、製
造プロセスを簡略化してコスト低減を達成することがで
きるGaN系FET及びその製造方法を提供することを
目的とする。
ために、本発明においては、GaN系半導体層からなる
チャネル層と、このチャネル層の両端に接触して設けら
れた2つのコンタクト領域と、チャネル層上に設けられ
たゲート電極と、2つのコンタクト領域上にそれぞれ設
けられたソース電極及びドレイン電極とを有するGaN
系電界効果トランジスタであって、これらのゲート電
極、ソース電極、及びドレイン電極が、耐圧・耐熱性樹
脂から構成される絶縁膜によって互いに絶縁分離されて
いることを特徴とするGaN系FETが提供される。
FETにおいて、チャネル層が、バンドギャップが互い
に異なる電子供給層と電子走行層とのヘテロ接合構造を
なしており、このチャネル層とゲート電極との間に、ゲ
ート絶縁膜が設けられており、ゲート電極、ソース電
極、及びドレイン電極が同一の材料からなるGaN系電
界効果トランジスタが提供される。
N系半導体層からなるチャネル層を形成した後、このチ
ャネル層を挟む両端に2つのコンタクト領域を形成する
第1の工程と、これらチャネル層及び2つのコンタクト
領域の上に、耐圧・耐熱性樹脂から構成される絶縁膜を
形成する第2の工程と、この絶縁膜を選択的に除去して
2つのコンタクト領域が露出する2つのコンタクトホー
ルを開口した後、これら2つのコンタクトホール内に第
1の導電性材料を充填して、2つのコンタクト領域にそ
れぞれ接続する第1の導電性材料からなるソース電極及
びドレイン電極を形成すると共に、絶縁膜を選択的に除
去してチャネル層が露出するコンタクトホールを開口し
た後、このコンタクトホール内に第2の導電性材料を充
填して、チャネル層に接続する第2の導電性材料からな
るゲート電極を形成する第3の工程と、を有することを
特徴とするGaN系電界効果トランジスタの製造方法が
提供される。
ドギャップが互いに異なる電子供給層と電子走行層との
ヘテロ接合構造をなすチャネル層を形成した後、このチ
ャネル層を挟む両端に2つのコンタクト領域を形成する
第1の工程と、チャネル層上に、ゲート絶縁膜を形成し
た後、チャネル層、ゲート絶縁膜、及び2つのコンタク
ト領域の上に、耐圧・耐熱性樹脂から構成される絶縁膜
を形成する第2の工程と、この絶縁膜を選択的に除去し
て2つのコンタクト領域及びゲート絶縁膜がそれぞれ露
出する3つのコンタクトホールを開口した後、これら3
つのコンタクトホール内のそれぞれに導電性材料を充填
して、2つのコンタクト領域にそれぞれ接続する導電性
材料からなるソース電極及びドレイン電極を形成すると
同時に、ゲート絶縁膜に接触する導電性材料からなるゲ
ート電極を形成する第3の工程と、を有することを特徴
とするGaN系電界効果トランジスタの製造方法が提供
される。
て添付図面を参照しつつ説明する。図1(a)、(b)
に示されるように、本実施形態に係るHEMT(High E
lectron Mobility Transistor ;高電子移動度トランジ
スタ)構造のGaN系FETにおいては、例えば厚さ5
0nm程度のサファイア基板10上に、厚さ2000n
m程度のアンドープGaN層12、Si不純物が2×1
017cm-3程度の濃度にドープされた厚さ50nm程度
のn型GaN電子走行層14、及び厚さ30nm程度の
Al0.2Ga0.8N電子供給層16が順に積層されてい
る。
行層14とAl0.2Ga0.8N電子供給層16とはヘテロ
接合構造となっているため、n型GaN電子走行層14
にはそれ自体の多数キャリアとしての電子の他に、Al
0.2Ga0.8N電子供給層16から接合界面近傍に供給さ
れた2次元電子ガスが存在する。これらのヘテロ接合構
造をなすn型GaN電子走行層14とAl0.2Ga0.8N
電子供給層16をまとめてn型チャネル層18と呼ぶこ
とにする。そして、このn型チャネル層18の平面形状
は、ゲート長となる図面の横方向の長さが例えば2μ
m、ゲート幅となる図面の奥行き方向の長さが例えば2
0cmとなっている。
に、Si不純物が2×1019cm-3程度の高濃度にドー
プされたn+ 型GaNコンタクト領域24a、24bが
アンドープGaN層12上に形成されている。そして、
n型GaN電子走行層14とn + 型GaNコンタクト領
域24a、24bとが互いに接続されている。また、n
+ 型GaNコンタクト領域24a、24b表面がその間
に挟まれているAl0.2Ga0.8N電子供給層16表面よ
りも高くなっている。このため、Al0.2Ga0. 8N電子
供給層16は両側のn+ 型GaNコンタクト領域24
a、24bよりも高さが低くなり、凹形状となってい
る。
N電子供給層16表面及びその両側近傍のn+ 型GaN
コンタクト領域24a、24b表面を被覆して、SiO
2ゲート絶縁膜26が形成されている。なお、このSi
O2ゲート絶縁膜26の代わりに、SiN膜やAlN
膜、或いはポリイミド膜等からなるゲート絶縁膜を用い
てもよい。
a、24b及びSiO2ゲート絶縁膜26の全面には、
耐圧・耐熱性樹脂としてのポリイミドから構成されるポ
リイミド層間絶縁膜28が厚さ3000nm程度に形成
されている。そして、このポリイミド層間絶縁膜28に
開口されたコンタクトホールを介して、SiO2ゲート
絶縁膜26との密着性が良好でn+ 型GaNコンタクト
領域24a、24bとのコンタクト抵抗の小さい電極材
料であるAu及びTaSiが順に積層されたTaSi/
Au層からなるソース電極32a及びドレイン電極32
bがそれぞれn+型GaNコンタクト領域24a、24
bにオーミック接続して形成されている。また、同じT
aSi/Au層からなるゲート電極32cがSiO2ゲ
ート絶縁膜26に接触して形成されている。
て互いに絶縁分離されているソース電極32a、ドレイ
ン電極32b、及びゲート電極32cのそれぞれの厚さ
はポリイミド層間絶縁膜28の厚さよりも厚くなり、例
えば5000nm程度となっている。なお、ここで電極
材料として用いたTaSi/Au層の代わりに、例えば
WSi/Au層やTaSi層やWSi層等を用いてもよ
い。
ース電極32a、ドレイン電極32b、及びゲート電極
32cの上には、例えば厚さ3000nm程度のポリイ
ミド層間絶縁膜36が全面的に形成されている。そし
て、このポリイミド層間絶縁膜36に開口されたコンタ
クトホール38を介してゲート電極32cにオーミク接
続するAu層からなる配線層40が形成されている。
るHEMT構造のGaN系FETは、メサ・アイソレー
ションにより素子間分離されている。次に、本実施形態
に係るHEMT構造のGaN系FETの製造方法につい
て説明する。先ず、厚さ430μm程度のサファイア基
板10上に、例えば超真空成長装置を用いたMBE(Mo
lecular Beam Epitaxy;分子線エピタキシャル成長)法
又はMOCVD(Metal Organic Chemical Vapor Depos
ition ;有機金属化学気相成長)法により、例えばTM
G(Ga(CH3 )3 ;トリメチルガリウム)及びNH
3 を原料として、厚さ2000nm程度のアンドープG
aN層12を結晶成長する。
iH4 を原料として、Si不純物を2×1017cm-3程
度の濃度にドープした厚さ50nm程度のn型GaN電
子走行層14を結晶成長する。更に連続して、例えばT
MA(Al(CH3 )3 ;トリメチルアルミニウム)及
びNH3 を原料として、厚さ30nm程度のAl0.2G
a0.8N電子供給層16を結晶成長する。こうして、ア
ンドープGaN層12、n型GaN電子走行層14、及
びAl0.2Ga0.8N電子供給層16の積層構造を形成す
る。そのうち、n型GaN電子走行層14とAl0.2G
a0.8N電子供給層16とはヘテロ接合構造となり、n
型チャネル層18を構成する。
0.2Ga0.8N電子供給層16上に、例えば熱CVD(Ch
emical Vapor Deposition ;化学的気相成長)法やプラ
ズマCVD法により、厚さ200nmのSiO2膜20
を形成する。なお、このSiO2膜20の代わりに、S
iN膜やAlN膜を形成してもよい(図2参照)。次い
で、SiO2膜20上にレジスト膜を塗布した後、リソ
グラフィ技術を用いてパターニングし、所定の形状のレ
ジストパターン22を形成する(図3参照)。
して、例えばBHFを用いたウエットエッチング法又は
CF4 を用いたドライエッチング法により、SiO2膜
20を選択的にエッチング除去して、所定の形状にパタ
ーニングする。その後、例えばアセトンやメタノールを
用いて又はO2アッシング法により、レジストパターン
22を除去する。
0をマスクとして、例えばメタン系ガスを用いたECR
(Electron Cyclotron Resonance;電子サイクロトロン
共鳴)プラズマエッチング法又はRIBE(Reactive I
on Beam Etching;反応性イオンビームエッチング)法
により、Al0.2Ga0.8N電子供給層16及びn型Ga
N電子走行層14を順に選択的にエッチング除去して、
アンドープGaN層12表面を露出させる。このとき、
Al0.2Ga0.8N電子供給層16及びn型GaN電子走
行層14からなるn型チャネル層18の平面形状はゲー
ト長となる図面の横方向の長さが2μm、ゲート幅とな
る図面の奥行き方向の長さが20cmとなるようにする
(図4参照)。
して、露出したアンドープGaN層12上に、例えばM
BE法又はMOCVD法により、TMG、NH3 、及び
SiH4 を原料として、Si不純物を2×1019cm-3
程度の高濃度にドープしたn + 型GaNコンタクト領域
24a、24bを選択的に結晶成長する。このとき、n
+ 型GaNコンタクト領域24a、24b表面がこれら
の間に挟まれているn型チャネル層18のAl0.2Ga
0.8N電子供給層16表面よりも高くなるようにする
(図5参照)。
0及びn+ 型GaNコンタクト領域24a、24bの全
面に、例えばSiO2膜を形成した後、リソグラフィ技
術とエッチング技術を用いて所定の形状にパターニング
する。そして、このパターニングされたSiO2膜をマ
スクとして、n+ 型GaNコンタクト領域24a、24
bを選択的にエッチング除去して、メサ形状に加工し、
GaN系FETの素子間分離を行う。
をエッチング除去する。このとき、露出したAl0.2G
a0.8N電子供給層16は両側近傍のn+ 型GaNコン
タクト領域24a、24bよりも高さが低くなり、凹形
状となる。続いて、n型チャネル層18のAl0.2Ga
0.8N電子供給層16及びn+ 型GaNコンタクト領域
24a、24bの全面に、例えば熱CVD法やプラズマ
CVD法により、厚さ50nmのSiO2膜を形成した
後、リソグラフィ技術とエッチング技術を用いて所定の
形状にパターニングして、凹形状をなすAl0.2Ga0 .8
N電子供給層16表面及びその両側近傍のn+ 型GaN
コンタクト領域24a、24b表面を被覆するSiO2
ゲート絶縁膜26を形成する。なお、このSiO2ゲー
ト絶縁膜26の代わりに、SiN膜やAlN膜、或いは
ポリイミド膜等からなる絶縁膜を形成してもよい。
a、24b及びSiO2ゲート絶縁膜26の全面に、耐
圧・耐熱性樹脂としてのポリイミドから構成されるポリ
イミド層間絶縁膜28を厚さ3000nm程度に形成す
る(図6参照)。次いで、このポリイミド層間絶縁膜2
8を選択的に除去して、n+ 型GaNコンタクト領域2
4a、24b及びSiO2ゲート絶縁膜26が露出する
コンタクトホール30a、30b、30cをそれぞれ開
口する(図7参照)。
b、30cが開口されたポリイミド層間絶縁膜28の全
面に、例えばスパッタ蒸着法により、SiO2ゲート絶
縁膜26との密着性が良好でn+ 型GaNコンタクト領
域24a、24bとのコンタクト抵抗の小さい電極材料
であるAu及びTaSiを順に積層して、TaSi/A
u層32を形成すると共に、このTaSi/Au層32
によってコンタクトホール30a、30b、30c内を
充填する。なお、このTaSi/Au層32の代わり
に、例えばWSi/Au層やTaSi層やWSi層等を
形成してもよい(図8参照)。
ジスト膜を塗布した後、リソグラフィ技術を用いてパタ
ーニングし、所定の形状のレジストパターン34a、3
4b、34cを形成する。続いて、これらのレジストパ
ターン34a、34b、34cをマスクとして、ドライ
エッチング法により、TaSi/Au層32を選択的に
エッチング除去し、所定の形状にパターニングする。こ
うして、n+ 型GaNコンタクト領域24a、24bに
コンタクトホール30a、30bを介してそれぞれオー
ミック接続するTaSi/Au層32からなるソース電
極32a及びドレイン電極32bを形成すると同時に、
SiO2ゲート絶縁膜26にコンタクトホール30cを
介して接触するTaSi/Au層32からなるゲート電
極32cを形成する。
イン電極32b、及びゲート電極32cのそれぞれの厚
さはポリイミド層間絶縁膜28の厚さよりも厚くなり、
例えば5000nm程度となる(図9参照)。次いで、
例えばアセトンやメタノールを用いて又はO2アッシン
グ法により、レジストパターン34a、34b、34c
を除去した後、ポリイミド層間絶縁膜28並びにソース
電極32a、ドレイン電極32b、及びゲート電極32
cの全面に、例えば厚さ3000nm程度のポリイミド
層間絶縁膜36を形成する。続いて、このポリイミド層
間絶縁膜36を選択的に除去して、ゲート電極32cが
露出するコンタクトホール38を開口する(図10
(a)、(b)参照)。
層間絶縁膜36の全面に、例えばスパッタ蒸着法によ
り、Au層を形成した後、リソグラフィ技術とエッチン
グ技術を用いて、所定の形状にパターニングする。こう
して、ゲート電極32cにコンタクトホール38を介し
てオーミク接続するAu層からなる配線層40を形成す
る。
ア基板10裏面を削り落とし、その厚さを430μm程
度から50μm程度に薄くする(図11(a)、(b)
参照)。こうして、図1(a)、(b)に示されるHE
MT構造のGaN系FETを作製する。このようにして
作製した図1(a)、(b)に示されるHEMT構造の
GaN系FETの特性を測定したところ、次のような結
果が得られた。
ときのオン抵抗は、50mΩ/mm 2であり、ゲート・
ソース間電圧VGS=+4Vまで振ることが可能であっ
た。また、ドレイン・ソース間耐圧VDS=450Vが得
られた。以上のように本実施形態によれば、厚さ300
0nm程度のポリイミド層間絶縁膜28に開口したコン
タクトホール30a、30b、30c内をそれぞれに充
填するTaSi/Au層32からソース電極32a、ド
レイン電極32b、及びゲート電極32cを形成するた
め、ポリイミド層間絶縁膜28によって互いに絶縁分離
されているソース電極32a、ドレイン電極32b、及
びゲート電極32cのそれぞれの厚さはポリイミド層間
絶縁膜28の厚さよりも厚い5000nm程度となる。
これは、従来のリフトオフ法を用いて形成した電極の厚
さ2〜3μm程度と比較して遥かに厚い。従って、これ
らソース電極32a、ドレイン電極32b、及びゲート
電極32cの電極抵抗を十分に小さくして良好なパワー
特性を実現することができる。
2cとの間にSiO2ゲート絶縁膜26を設ける絶縁ゲ
ート構造とすることにより、ソース電極32a、ドレイ
ン電極32b、及びゲート電極32c間に電流が流れる
ゲートリークを防止することができると共に、エンハン
スメント型FETを実現することができる。また、n +
型GaNコンタクト領域24a、24bにそれぞれオー
ミック接続するソース電極32a及びドレイン電極32
b並びにSiO2ゲート絶縁膜26に接触するゲート電
極32cを同一電極材料であるTaSi/Au層32を
用いて同時に形成することが可能となり、ソース電極及
びドレイン電極とゲート電極とを異なる材料を用いて別
々に形成する従来の製造方法と比較すると、製造工程を
簡略化して、コストの低減に寄与することができる。
して、その厚さを430μm程度から50μm程度に薄
くすることにより、高硬度で放熱性が非常に悪いサファ
イア基板10を用いる場合であっても、ダイシング工程
におけるチップの切り出しを良好かつ容易に行うことが
可能になると共に、放熱性を改善して、パワーデバイス
として使用する際の発熱に起因する電極の劣化や、ドレ
イン耐圧やオン抵抗等の特性の劣化を防止することがで
きる。
ア基板10上にアンドープGaN層12が直接に積層し
ているが、その間に例えば厚さ30〜50nm程度のG
aNバッファ層を超真空成長装置を用いたMBE法又は
MOCVD法により形成してもよい。GaNバッファ層
以降に結晶成長する各半導体層の結晶性を良好なものと
するためである。
に、アンドープGaN電子走行層を用いてもよい。この
場合、アンドープGaN層には一般に1×1016cm-3
程度の残留n型不純物が存在するため、このn型不純物
を補償するため、例えばカーボンやMg等のp型不純物
を同程度の濃度にドープして、実効的なキャリア濃度を
低減することが望ましい。或いはまた、アンドープGa
N電子走行層のAl0. 2Ga0.8N電子供給層16と接触
する部分に、残留n型不純物より1桁以上高い濃度のp
型不純物をドープして電子が確実に流れない層を形成す
ることも好適である。
GaN電子走行層14とAl0.2Ga0.8N電子供給層1
6との積層の順番を逆にして、n型GaN電子走行層1
4上にSiO2ゲート絶縁膜26を介してゲート電極3
2cを形成するようにしてもよい。また、Al0.2Ga
0.8N電子供給層16の組成比は、この数値に限定され
るものではなく、例えばAlXGa1-XN(0<x<1)
の範囲内であればよい。
a、24bを形成する際に、Si不純物をドープしたG
aN層を結晶成長する代わりに、GaN層を結晶成長し
た後、イオン注入法によりSi不純物を注入してn+ 型
GaNコンタクト領域24a、24bを形成してもよ
い。また、ソース電極32a、ドレイン電極32b、及
びゲート電極32cを同時形成する際に、レジストパタ
ーン34a、34b、34cをマスクとするドライエッ
チング法によりTaSi/Au層32を選択的にエッチ
ング除去する代わりに、CMP(Chemical Mechanical
Polishing;化学的機械研磨)法を用いて、ポリイミド
層間絶縁膜28表面が露出するまでTaSi/Au層3
2を研磨し、コンタクトホール30a、30b、30c
内のみにTaSi/Au層32を残存させる方法を採用
してもよい。
極32b、及びゲート電極32cの各表面を一定の高さ
に平坦化することが可能になるため、その後に形成する
ポリイミド層間絶縁膜36に開口する配線用のコンタク
トホール38の加工精度を高くすることができるという
利点がある。また、上記実施形態においては、HEMT
構造のGaN系FETについて述べているが、MES
(Metal-Semiconductor)構造のGaN系FETにおい
ても、ソース電極、ドレイン電極、及びゲート電極をポ
リイミド層間絶縁膜によって互いに絶縁分離することに
より、これらソース電極、ドレイン電極、及びゲート電
極のそれぞれの厚さをポリイミド層間絶縁膜の厚さより
も厚くすることが可能になり、電極抵抗を十分に小さく
して良好なパワー特性を実現することができる。但し、
この場合は、ゲート電極がチャネル層とショットキー接
続するため、ソース電極及びドレイン電極とゲート電極
とを同一電極材料を用いて同時に形成することができ
ず、それぞれ異なる電極材料を用いて別々に形成する必
要がある。
よれば、次のような効果を奏することができる。即ち、
ソース電極、ドレイン電極、及びゲート電極が耐圧・耐
熱性樹脂、例えばポリイミドから構成される絶縁膜に開
口されたコンタクトホールを充填する導電性材料から形
成され、これらの電極がポリイミド層間絶縁膜によって
互いに絶縁分離されているため、各電極の厚さをポリイ
ミド層間絶縁膜の厚さを充分に厚くすることが可能であ
ることから、これらソース電極、ドレイン電極、及びゲ
ート電極充分に厚くすることができる。従って、電極抵
抗を十分に小さくして良好なパワー特性を実現すること
ができる。
ート絶縁膜を設ける絶縁ゲート構造とすることにより、
コンタクト領域にそれぞれオーミック接続するソース電
極及びドレイン電極並びにゲート絶縁膜に接触するゲー
ト電極を同一電極材料を用いて同時に形成することが可
能であるため、製造工程を簡略化してコストの低減に寄
与することができる。
イア基板を研磨して、所定の厚さにまで薄くすることに
より、ダイシング工程におけるチップの切り出しを良好
かつ容易に行うことが可能になると共に、放熱性を改善
して、パワーデバイスとして使用する際の発熱に起因す
る電極の劣化、ドレイン耐圧やオン抵抗等の特性の劣化
を防止することができる。
に係るGaN系FETを示す概略平面図及び概略断面図
である。
造方法を説明するための工程図(その1)であって、図
1(b)に対応する概略断面図である。
造方法を説明するための工程図(その2)であって、図
1(b)に対応する概略断面図である。
造方法を説明するための工程図(その3)であって、図
1(b)に対応する概略断面図である。
造方法を説明するための工程図(その4)であって、図
1(b)に対応する概略断面図である。
造方法を説明するための工程図(その5)であって、図
1(b)に対応する概略断面図である。
造方法を説明するための工程図(その6)であって、図
1(b)に対応する概略断面図である。
造方法を説明するための工程図(その7)であって、図
1(b)に対応する概略断面図である。
造方法を説明するための工程図(その8)であって、図
1(b)に対応する概略断面図である。
製造方法を説明するための工程図(その9)であって、
(a)、(b)はそれぞれ図1(a)、(b)に対応す
る概略平面図及び概略断面図である。
製造方法を説明するための工程図(その10)であっ
て、(a)、(b)はそれぞれ図1(a)、(b)に対
応する概略平面図及び概略断面図である。
ための工程断面図(その1)である。
ための工程断面図(その2)である。
ための工程断面図(その3)である。
ための工程断面図(その4)である。
ための工程断面図(その5)である。
ための工程断面図(その6)である。
ための工程断面図(その7)である。
ための工程断面図(その8)である。
ための工程断面図(その9)である。
ための工程断面図(その10)である。
ための工程断面図(その11)で
Claims (11)
- 【請求項1】 GaN系半導体層からなるチャネル層
と、前記チャネル層の両端に接触して設けられた2つの
コンタクト領域と、前記チャネル層上に設けられたゲー
ト電極と、前記2つのコンタクト領域上にそれぞれ設け
られたソース電極及びドレイン電極とを有するGaN系
電界効果トランジスタであって、 前記ゲート電極、前記ソース電極、及び前記ドレイン電
極が、耐圧・耐熱性樹脂から構成される絶縁膜によって
互いに絶縁分離されていることを特徴とするGaN系電
界効果トランジスタ。 - 【請求項2】 前記絶縁膜が、ポリイミド膜である、請
求項1記載のGaN系電界効果トランジスタ。 - 【請求項3】 前記チャネル層が、バンドギャップが互
いに異なる電子供給層と電子走行層とのヘテロ接合構造
をなしており、前記チャネル層と前記ゲート電極との間
に、ゲート絶縁膜が設けられており、前記ゲート電極、
前記ソース電極、及び前記ドレイン電極が同一の材料か
らなる、請求項1記載のGaN系電界効果トランジス
タ。 - 【請求項4】 前記電子供給層が、AlGaN層からな
り、前記電子走行層が、GaN層からなる、請求項3記
載のGaN系電界効果トランジスタ。 - 【請求項5】 基板上に、GaN系半導体層からなるチ
ャネル層を形成した後、前記チャネル層を挟む両端に2
つのコンタクト領域を形成する第1の工程と、 前記チャネル層及び前記2つのコンタクト領域の上に、
耐圧・耐熱性樹脂から構成される絶縁膜を形成する第2
の工程と、 前記絶縁膜を選択的に除去して前記2つのコンタクト領
域が露出する2つのコンタクトホールを開口した後、前
記2つのコンタクトホール内に第1の導電性材料を充填
して、前記2つのコンタクト領域にそれぞれ接続する前
記第1の導電性材料からなるソース電極及びドレイン電
極を形成すると共に、前記絶縁膜を選択的に除去して前
記チャネル層が露出するコンタクトホールを開口した
後、前記コンタクトホール内に第2の導電性材料を充填
して、前記チャネル層に接続する前記第2の導電性材料
からなるゲート電極を形成する第3の工程と、 を有することを特徴とするGaN系電界効果トランジス
タの製造方法。 - 【請求項6】 基板上に、バンドギャップが互いに異な
る電子供給層と電子走行層とのヘテロ接合構造をなすチ
ャネル層を形成した後、前記チャネル層を挟む両端に2
つのコンタクト領域を形成する第1の工程と、 前記チャネル層上に、ゲート絶縁膜を形成した後、前記
チャネル層、前記ゲート絶縁膜、及び前記2つのコンタ
クト領域の上に、耐圧・耐熱性樹脂から構成される絶縁
膜を形成する第2の工程と、 前記絶縁膜を選択的に除去して前記2つのコンタクト領
域及び前記ゲート絶縁膜がそれぞれ露出する3つのコン
タクトホールを開口した後、前記3つのコンタクトホー
ル内のそれぞれに導電性材料を充填して、前記2つのコ
ンタクト領域にそれぞれ接続する前記導電性材料からな
るソース電極及びドレイン電極を形成すると同時に、前
記ゲート絶縁膜に接触する前記導電性材料からなるゲー
ト電極を形成する第3の工程と、 を有することを特徴とするGaN系電界効果トランジス
タの製造方法。 - 【請求項7】 前記第3の工程において、前記3つのコ
ンタクトホール内のそれぞれに導電性材料を充填する際
に、前記3つのコンタクトホールを含む全面に導電性材
料を堆積した後、前記導電性材料を選択的にエッチング
除去して、前記3つのコンタクトホール内のそれぞれに
前記導電性材料を分離して充填する、請求項6記載のG
aN系電界効果トランジスタの製造方法。 - 【請求項8】 前記第3の工程において、前記3つのコ
ンタクトホール内のそれぞれに導電性材料を充填する際
に、前記3つのコンタクトホールを含む全面に導電性材
料を堆積した後、前記導電性材料を研磨して、前記3つ
のコンタクトホール内のそれぞれに導電性材料を分離し
て充填する、請求項6記載のGaN系電界効果トランジ
スタの製造方法。 - 【請求項9】 前記基板が、サファイア基板であり、前
記第3の工程の後、前記サファイア基板を研磨して、所
定の厚さにまで薄くする、請求項5又は6に記載のGa
N系電界効果トランジスタの製造方法。 - 【請求項10】 前記絶縁膜として、ポリイミド膜を用
いる、請求項5又は6に記載のGaN系電界効果トラン
ジスタの製造方法。 - 【請求項11】 前記電子供給層が、AlGaN層から
なり、前記電子走行層が、GaN層からなる、請求項5
又は6に記載のGaN系電界効果トランジスタの製造方
法。
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