JP2010272632A - 電界効果トランジスタ - Google Patents

Abstract

【課題】高いしきい値電圧と大きい動作電流とを両立した電界効果トランジスタを提供すること。
【解決手段】基板と、前記基板上に形成され、窒化物系化合物半導体からなり、チャネル層を含む半導体層と、前記チャネル層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体層上において前記ゲート電極を挟むように配置されたソース電極およびドレイン電極と、を備え、前記チャネル層の表面の、少なくとも前記ゲート電極直下の領域が、窒素極性の表面を含む。
【選択図】図１

Description

本発明は、窒化物系化合物半導体からなる電界効果トランジスタに関するものである。

化学式Ａｌ_xＩｎ_yＧａ_1-x-yＡｓ_uＰ_vＮ_1-u-v（ただし、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１、０≦ｕ≦１、０≦ｖ≦１、ｕ＋ｖ＜１）で表されるＩＩＩ族窒化物系化合物半導体を用いた半導体デバイス、たとえばＧａＮ系半導体デバイスは、ＧａＡｓ系の材料に比べてそのバンドギャップエネルギーが大きく、しかも耐熱度が高く高温動作に優れており、近年盛んに研究されている。特に、ノーマリオフ型の動作を実現するために、ＭＯＳ（Metal Oxide Semiconductor）構造とした電界効果トランジスタ（Field Effect Transistor、ＦＥＴ）が幾つかの研究機関から報告されている（たとえば、非特許文献１、２参照）。

T. Nomura et al., "High-temperature enhancement mode operation of n-channel GaN MOSFETs on sapphire substrates", Solid-State Electron. Vol.52 (2008) p150 S. Sugiura et al., "Enhancement-mode n-channel GaN MOSFETs fabricated on p-GaN using HfO2 as gate oxide", Electron. Lett. Vol.43 (2007) p952

しかしながら、たとえば非特許文献１に記載の電界効果トランジスタは、そのしきい値電圧が限りなく０Ｖに近い低い値である。一方、非特許文献２に記載の電界効果トランジスタは、しきい値電圧が＋１０Ｖと報告されているが、その動作電流が小さい。このように、高いしきい値電圧と大きい動作電流とを両立した電界効果トランジスタを実現することは困難であるという問題があった。

本発明は、上記に鑑みてなされたものであって、高いしきい値電圧と大きい動作電流とを両立した電界効果トランジスタを提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明に係る電界効果トランジスタは、基板と、前記基板上に形成され、窒化物系化合物半導体からなり、チャネル層を含む半導体層と、前記チャネル層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体層上において前記ゲート電極を挟むように配置されたソース電極およびドレイン電極と、を備え、前記チャネル層の表面の、少なくとも前記ゲート電極直下の領域が、窒素極性の表面を含むことを特徴とする。

また、本発明に係る電界効果トランジスタは、上記の発明において、前記窒素極性の表面において窒素極性によって発現する分極による面電荷密度が１×１０^１１ｃｍ^−２以上５×１０^１２ｃｍ^−２以下であることを特徴とする。

また、本発明に係る電界効果トランジスタは、上記の発明において、前記ゲート絶縁膜の等価酸化膜厚が３０ｎｍ以上１５０ｎｍ以下であることを特徴とする。

また、本発明に係る電界効果トランジスタは、上記の発明において、前記ゲート絶縁膜は、ＳｉＯ_２、ＳｉＮｘ１、ＳｉＯＮ、Ａｌ_２Ｏ_３、ＭｇＯ、ＧａＯｘ２、ＧｄＯｘ３の少なくともいずれか一つからなることを特徴とする。

また、本発明に係る電界効果トランジスタは、上記の発明において、前記チャネル層の実効アクセプタ濃度は５×１０^１５ｃｍ^−３以上５×１０^１７ｃｍ^−３以下であることを特徴とする。

また、本発明に係る電界効果トランジスタは、上記の発明において、前記チャネル層は、アクセプタとしてＭｇ、Ｂｅ、Ｚｎ、Ｃの少なくともいずれか一つを含むことを特徴とする。

また、本発明に係る電界効果トランジスタは、上記の発明において、前記ゲート電極は、ポリシリコン、Ａｌ、Ａｕ、Ｐｄ、Ｐｔ、Ｎｉ、Ｔａ、Ｍｏ、Ｗの少なくともいずれか一つからなることを特徴とする。

本発明によれば、動作電流を大きく維持しつつ、しきい値電圧を高くすることができるので、高いしきい値電圧と大きい動作電流とを両立した電界効果トランジスタを実現できるという効果を奏する。

図１は、実施の形態１に係るＭＯＳＦＥＴの模式的な断面図である。 図２は、基板上にエピタキシャル成長するＧａＮの結晶構造の模式図である。 図３は、チャネル層の表面に負の分極がある場合とない場合とにおける、ゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示す図である。 図４は、図１に示すＭＯＳＦＥＴにおけるチャネル層の表面の分極密度Ｑｐｏｌとしきい値電圧Ｖｔｈとの関係を示す図である。 図５は、実施の形態２に係るＭＯＳＦＥＴの模式的な断面図である。 図６は、実施の形態３に係るＭＯＳＦＥＴの模式的な断面図である。

以下に、図面を参照して本発明に係る電界効果トランジスタの実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、ＭＯＳ型電界効果トランジスタを適宜ＭＯＳＦＥＴと記載する。

（実施の形態１）
図１は、本発明の実施の形態１に係るＭＯＳＦＥＴの模式的な断面図である。このＭＯＳＦＥＴ１００は、サファイアからなる基板１上に、アンドープのＧａＮからなるバッファ層２を介して形成されたチャネル層３を備えている。このチャネル層３は、全体として、アクセプタとしてＭｇを含有するｐ−ＧａＮからなるが、その表面３ａから内部にわたって形成されたｎ^＋−ＧａＮからなるソース領域４、ドレイン領域５を有している。さらに、ＭＯＳＦＥＴ１００は、チャネル層３上に形成されたＳｉＯ_２からなるゲート絶縁膜６と、ゲート絶縁膜６上に形成されたゲート電極９と、チャネル層３上においてゲート電極９を挟むように配置されたソース電極７およびドレイン電極８とを備えている。なお、ソース電極７およびドレイン電極８は、それぞれソース領域４、ドレイン領域５上に配置されている。

ここで、このＭＯＳＦＥＴ１００においては、チャネル層３の表面３ａの、少なくともゲート電極９の直下における領域が、窒素極性の表面を含むものとなっている。図２は、基板１上にエピタキシャル成長するＧａＮの結晶構造の模式図である。符号１ａは基板１の主表面を示し、符号１０はＧａＮ結晶を示し、符号１０ａ、１０ｂはそれぞれＧａ原子、窒素原子を示している。ＧａＮ結晶１０は、六方晶系のウルツ鉱構造であり、紙面縦方向のｃ軸方向において異方性を有する。そのため、そのエピタキシャル成長した表面にＧａ原子が配列したＧａ極性となる場合と、窒素原子が配列した窒素極性となる場合とがある。このＭＯＳＦＥＴ１００においては、基板１の主表面１ａを窒化することによって、図２に示すように表面に窒素原子１０ｂが配列した窒素極性の表面を含むようになっている。

このような窒素極性の表面においては、表面の窒素原子に結合すべきＧａ原子が、その上側には存在しないために、結晶内部であればＧａとの結合手となるべき窒素原子の価電子が余る状態となる。その結果、図１に示すように表面３ａに負の分極Ｐを発現させることができる。そして、このようにチャネル層３の表面３ａに負の分極Ｐが発現したＭＯＳＦＥＴ１００を動作させる場合、負の分極Ｐによる影響を打ち消して反転層を形成するために、負の分極Ｐが存在しない場合よりも余計にゲート電圧を印加する必要がある。その結果、ＭＯＳＦＥＴ１００のしきい値電圧は高くなる。なお、表面３ａのうち、窒素極性の表面を含ませる領域は、少なくともゲート電極９の直下の領域であればよいので、図１においてはこの領域のみに分極Ｐを示している。しかしながら、表面３ａの他の領域において窒素極性の表面を含んでいても、しきい値電圧や動作電流には特に影響はない。

つぎに、図３は、図１に示す構造のＭＯＳＦＥＴにおいて、チャネル層の表面に負の分極がある場合とない場合とにおける、ゲート電圧Ｖｇとドレイン電流Ｉｄとの関係（Ｖｇ−Ｉｄ特性）を示す図である。図３において、線Ｌ１が負の分極がない場合のＶｇ−Ｉｄ特性を示し、線Ｌ２が負の分極がある場合のＶｇ−Ｉ特性を示している。図３に示すように、チャネル層の表面に負の分極を発現させることによって、Ｖｇ−Ｉｄ特性が線Ｌ１から線Ｌ２にシフトし、しきい値もＶｔｈ１からＶｔｈ２へと高くなる。

つぎに、図４は、図１に示すＭＯＳＦＥＴ１００におけるチャネル層３の表面３ａの分極による面電荷密度Ｑｐｏｌとしきい値電圧Ｖｔｈとの関係を示す図である。なお、図４は、ゲート絶縁膜６を厚さ６０ｎｍのＳｉＯ_２からなるものとし、チャネル層３の実効アクセプタ濃度を１×１０^１６ｃｍ^−３として計算したものである。図４に示すように、表面３ａにおいて窒素極性によって発現する面電荷密度Ｑｐｏｌを大きくすることによって、しきい値電圧Ｖｔｈを高くすることができる。なお、面電荷密度を調整するには、たとえば、基板１の主表面１ａの窒化の度合いを調整し、チャネル層３の表面３ａにおける窒素極性の表面とＧａ極性の表面との混在の割合を調整すればよい。また、特に、しきい値電圧を実用上好ましい値である＋３Ｖ〜＋５Ｖにするには、面電荷密度を１×１０^１１ｃｍ^−２以上５×１０^１２ｃｍ^−２以下の範囲とし、ゲート絶縁膜の膜厚を３０ｎｍ以上１５０ｎｍ以下の範囲とすることが好ましい。

ところで、ＭＯＳＦＥＴにおいては、しきい値電圧は、ゲート絶縁膜の厚さ、およびチャネル層における実効アクセプタ濃度に比例するため、しきい値電圧を上げるためには、従来は、ゲート絶縁膜を厚くしたり、実効アクセプタ濃度を高くしたりする方法がとられていた。しかしながら、ＭＯＳＦＥＴの相互コンダクタンス、およびドレイン電流（動作電流）は、いずれもゲート絶縁膜の厚さ、および実効アクセプタ濃度に反比例するため、しきい値電圧を上げるために上記方法をとった場合には、いずれも、ＭＯＳＦＥＴの動作電流を減らすこととなる。

これに対して、本実施の形態１に係るＭＯＳＦＥＴ１００では、チャネル層３の表面３ａに窒素極性の表面を含ませることによって、ゲート絶縁膜６の厚さやチャネル層３の実効アクセプタ濃度を変更することなく、すなわちその動作電流を減らすことなく、しきい値電圧を高くしている。ゆえに、本実施の形態１に係るＭＯＳＦＥＴ１００では、高いしきい値電圧と大きい動作電流とを両立することができる。

（製造方法）
つぎに、ＭＯＳＦＥＴ１００の製造方法の一例について説明する。はじめに、サファイアからなる基板１に８５０℃のサーマルクリーニングを施す。つぎに、基板温度を８００℃とし、基板表面に窒素プラズマを照射する。この段階で、基板１の主表面１ａ近傍の酸素が窒素に置換されて、主表面１ａが窒化される。つぎに、基板温度を６００℃として、ＭＢＥ（Molecular beam epitaxy）法を用いて、基板１の主表面１ａ上にアンドープのＧａＮからなるバッファ層２をたとえば厚さ２０ｎｍだけ成長する。つぎに、基板温度を７５０℃として、Ｍｇを添加したｐ−ＧａＮからなるチャネル層３をたとえば厚さ３μｍだけ成長する。このときのＭｇの添加濃度は１×１０^１７ｃｍ^−３とする。

こうして成長したチャネル層３の表面３ａは窒素極性の表面を含むものとなり、負の分極Ｐが発現する。なお、表面の窒素極性の評価は、ＲＨＥＥＤ（Reflection high-energy electron diffraction）、ＣＡＩＳＩＳＳ（Coaxial impact collision ion scattering spectroscopy）、またはＣＢＥＤ（Convergent-beam electron diffraction）等の方法による極性判定により行うことができる。なお、窒素極性の表面の割合は、たとえば窒素プラズマの照射時間、照射量を調整して、基板１の主表面１ａ近傍における窒素の置換量を調整することにより変化させることができる。または、チャネル層３の成長の際の基板温度を上記温度より低くすることによっても、窒素極性の表面の割合を変化させることもできる。

なお、上記の各半導体層の成長方法としては、ＭＢＥ法に代えて、ＭＯＣＶＤ（Metal organic chemical vapor deposition）法やＨＶＰＥ（Hydride vapor phase epitaxy）法等を用いてもよい。

つぎに、チャネル層３の表面にフォトレジストを塗布し、フォト工程を経て、素子分利用のパターニングを施し、続いて、ＲＩＥ（Reactive ion etching）、ＩＣＰ−ＲＩＥ（Capacitive Coupled Plasma-RIE）、などのドライエッチング装置を用いて、チャネル層３を所定の深さまでエッチングし、その後、フォトレジストをアセトンにより除去する。これにより、素子分離を行なう。

つぎに、イオン注入法を用いてソース領域４、ドレイン領域５を形成する。具体的には、チャネル層３上の全面に、ＳｉＯ_２からなる第一マスク層を厚さ１μｍ程度だけ形成する。つぎに、フォトレジストを用いて、ソース領域４、ドレイン領域５を形成するためのパターンを形成した後、バッファードフッ酸を用いて、ソース領域４、ドレイン領域５を形成すべき領域の第一マスク層に開口部を設ける。つぎに、形成した第一マスク層の開口部に向けて、イオン注入法を用いて、Ｓｉイオンをトータルドーズ量１×１０^１５ｃｍ^−２、最大加速電圧１９０ｋｅＶで注入する。これにより、ソース領域４、ドレイン領域５となるべきイオン注入領域が形成される。その後、第一マスク層をフッ酸系水溶液で除去する。

つぎに、チャネル層３上の全面に、ＳｉＯ_２からなる第二マスク層を厚さ５００ｎｍ程度だけ形成する。つぎに、窒素雰囲気中で１３００℃、３０秒間のアニールを施して、イオン注入したＳｉイオンをｎ型ドーパントとして活性化させ、イオン注入領域をソース領域４、ドレイン領域５とする。その後、第二マスク層をフッ酸系水溶液によって除去する。なお、活性化のためのアニールを行う際の雰囲気ガスはＡｒなどでもよい。また、ソース領域４、ドレイン領域５の形成方法には、選択成長法や熱拡散法を用いても良い。

つぎに、チャネル層３上にゲート絶縁膜６を形成し、フォト工程を用いて、このゲート絶縁膜６の、ソース電極７およびドレイン電極８を形成する領域に、開口部を形成する。この開口部は、ソース領域４およびドレイン領域５の上に位置させる。つぎに、形成したゲート絶縁膜６の開口部のソース領域４およびドレイン領域５上にＴｉ／Ａｌからなるオーミック電極であるソース電極７およびドレイン電極８を形成する。なお、これらのソース電極７およびドレイン電極８は、ソース領域４およびドレイン領域５とのオーミック接触が実現するものであれば、Ｔｉ／Ａｌからなるものに限られない。

つぎに、ＬＰＣＶＤ（Low pressure CVD）法やスパッタ法などを用いて、ゲート電極９とすべきポリシリコン（ｐｏｌｙ−Ｓｉ）膜を素子全面に堆積する。つぎに、ＰＯＣｌ_３ガスを封入した熱拡散炉内で、ｐｏｌｙ−Ｓｉ膜に９００℃、２０分間のドーピングを行う。つぎに、ｐｏｌｙ−Ｓｉ膜がソース電極７とドレイン電極８との間に残るようにフォト工程を施す。これにより、ゲート電極９が形成される。これによって、本実施の形態１に係るＭＯＳＦＥＴ１００が完成する。

なお、ｐｏｌｙ−Ｓｉ膜に対するドーピング方法は、ｐｏｌｙ−Ｓｉ膜上にリン（Ｐ）の膜を蒸着した後に熱拡散法により行なってもよい。また、ゲート電極９は、ｐｏｌｙ−Ｓｉ膜にＢをドープして形成してもよいし、ｐｏｌｙ−ＳｉＧｅ、Ａｌ、Ａｕ、Ｐｄ、Ｐｔ、Ｎｉ、Ｔａ、Ｍｏ、Ｗ、あるいはこれらの金属のシリサイド合金からなるものでもよい。

（実施の形態２）
つぎに、本発明の実施の形態２について説明する。本実施の形態２に係るＭＯＳＦＥＴは、ゲート領域にリセス部を有するものである。

図５は、本実施の形態２に係るＭＯＳＦＥＴの模式的な断面図である。このＭＯＳＦＥＴ２００は、サファイアからなる基板１上に、アンドープのＧａＮからなるバッファ層２を介して形成された、アクセプタとしてＭｇを含有するｐ−ＧａＮからなる、チャネル層１１を備えている。さらに、ＭＯＳＦＥＴ２００は、チャネル層１１上に形成されたｎ−ＧａＮからなるコンタクト層１２、１３を備えている。コンタクト層１２、１３の間のゲート領域には、チャネル層１１に到る深さまでリセス部１４が形成されている。さらに、ＭＯＳＦＥＴ２００は、コンタクト層１２、１３上およびリセス部１４内におけるチャネル層１１の表面１１ａ上を覆うように形成されたＳｉＯ_２からなるゲート絶縁膜１５と、リセス部１４においてゲート絶縁膜１５上に形成されたゲート電極１６と、コンタクト層１２、１３上においてゲート電極１６を挟むように配置されたソース電極７およびドレイン電極８とを備えている。

このＭＯＳＦＥＴ２００も、実施の形態１に係るＭＯＳＦＥＴ１００と同様に、少なくともチャネル層１１の表面１１ａのゲート電極１６の直下における領域が、窒素極性の表面を含むものとなっており、表面１１ａに負の分極Ｐが発現している。その結果、このＭＯＳＦＥＴ２００では、高いしきい値電圧と大きい動作電流とを両立することができる。また、コンタクト層１２、１３がリサーフ構造を有することによって、電界の局所的集中が防止されるので、オフ動作時の耐圧性も高くなる。

（製造方法）
つぎに、ＭＯＳＦＥＴ２００の製造方法の一例について説明する。はじめに、実施の形態１に係るＭＯＳＦＥＴ１００の場合と同様にして、基板１の主表面の窒化処理からチャネル層１１の成長までを行い、さらに、チャネル層１１上に、コンタクト層１２、１３を形成するためのｎ−ＧａＮ層をたとえば厚さ１００ｎｍだけ成長する。なお、ｎ−ＧａＮ層にはＳｉをたとえば添加濃度５×１０^１７ｃｍ^−３だけ添加する。

つぎに、ＭＯＳＦＥＴ１００の場合と同様にして素子分離を行った後、たとえばプラズマＣＶＤ（ＰＣＶＤ）法を用いて、ｎ−ＧａＮ層上にアモルファスシリコンからなる第三マスク層を厚さ５００ｎｍで形成し、フォトリソグラフィ工程を用いてパターニングを行い、リセス部１４を形成すべき領域に開口部を形成する。そして、この第三マスク層をマスクとして、ドライエッチング法を用いて、第三マスク層の開口部内をチャネル層１１に到る深さまでエッチング除去し、リセス部１４を形成するとともに、コンタクト層１２、１３を形成する。なお、リセス部１４のコンタクト層１２、１３の表面からの深さは、たとえば２００ｎｍである。

その後、順次、ゲート絶縁膜１５、ソース電極７およびドレイン電極８、ゲート電極１６を形成し、本実施の形態２に係るＭＯＳＦＥＴ２００が完成する。

（実施の形態３）
つぎに、本発明の実施の形態３について説明する。本実施の形態３に係るＭＯＳＦＥＴは、ゲート領域にリセス部を有するとともに、ＧａＮ／ＡｌＧａＮのヘテロ構造を有するものである。

図６は、本実施の形態３に係るＭＯＳＦＥＴの模式的な断面図である。このＭＯＳＦＥＴ３００は、サファイアからなる基板１上に、アンドープのＧａＮからなるバッファ層２を介して形成された、アクセプタとしてＭｇを含有するｐ−ＧａＮからなる、半導体動作層としてのチャネル層１７を備えている。さらに、ＭＯＳＦＥＴ３００は、チャネル層１１上に順次形成されたアンドープのＧａＮからなるキャリア走行層１８、１９と、ＧａＮよりもバンドギャップエネルギーが高いＡｌＧａＮからなるキャリア供給層２０、２１とを備えている。また、キャリア供給層２０、２１の間のゲート領域には、チャネル層１７に到る深さまでリセス部２２が形成されている。さらに、ＭＯＳＦＥＴ３００は、キャリア供給層２０、２１上およびリセス部２２内におけるチャネル層１７の表面１７ａ上を覆うように形成されたＳｉＯ_２からなるゲート絶縁膜２３と、リセス部２２においてゲート絶縁膜２３上に形成されたゲート電極２４と、キャリア供給層２０、２１上においてゲート電極２４を挟むように配置されたソース電極７およびドレイン電極８とを備えている。

このＭＯＳＦＥＴ３００においては、キャリア走行層１８、１９とキャリア供給層２０、２１とのエネルギーバンドギャップの違いに起因して、キャリア走行層１８、１９内において、キャリア供給層２０、２１とのヘテロ接合界面に、移動度が高い２次元電子ガスが発生している。このＭＯＳＦＥＴ３００は、この２次元電子ガスをキャリアとして利用することによって、より低オン抵抗になり、かつ高速動作するものとなる。また、キャリア供給層２０、２１からチャネル層１７に到る深さまで形成されたリセス部２２によって、ノーマリオフ型の動作をする。

そして、このＭＯＳＦＥＴ３００も、ＭＯＳＦＥＴ１００、２００と同様に、少なくともチャネル層１７の表面１７ａのゲート電極２４の直下における領域が、窒素極性の表面を含むものとなっており、負の分極Ｐが発現する。その結果、ＭＯＳＦＥＴ３００では、高いしきい値電圧と大きい動作電流とを両立することができる。

また、このＭＯＳＦＥＴ３００は、ＭＯＳＦＥＴ２００と略同様の方法によって製造できる。なお、キャリア走行層１８、１９の厚さはたとえば１００ｎｍであり、キャリア供給層２０、２１の厚さはたとえば２０ｎｍであり、キャリア供給層２０、２１におけるＡｌＧａＮのＡｌ組成比はたとえば０．２５である。

なお、上記実施の形態では、半導体層がＧａＮまたはＡｌＧａＮからなるものであるが、他の窒化物系化合物半導体からなるものとしてもよい。

また、上記実施の形態では、チャネル層に含まれるアクセプタがＭｇであるが、Ｂｅ、Ｚｎ、Ｃの少なくともいずれか一つでもよく、いずれのアクセプタの場合も実効アクセプタ濃度は５×１０^１５ｃｍ^−３以上５×１０^１７ｃｍ^−３以下であることが好ましい。

また、上記実施の形態では、ゲート酸化膜はＳｉＯ_２からなるものであるが、ＳｉＮｘ１、ＳｉＯＮ、Ａｌ_２Ｏ_３、ＭｇＯ、ＧａＯｘ２、ＧｄＯｘ３の少なくともいずれか一つからなるものでもよい。なお、ゲート酸化膜がＳｉＯ_２以外の場合は、ＳｉＯ_２膜の厚さに換算した場合の等価酸化膜厚が３０ｎｍ以上１５０ｎｍ以下であることが好ましい。

また、上記実施の形態では、サファイア基板の主表面を窒化して、チャネル層の表面を窒素極性としていたが、チャネル層の表面を窒素極性とする方法はこれに限られない。たとえば、サファイア基板のチャネル層を成長する面を（０００−１）面とすることによっても、チャネル層の表面を窒素極性にすることができる。また、基板の材料をＳｉＣとし、ＳｉＣ基板のＣ面にチャネル層を成長することによっても、チャネル層の表面を窒素極性にすることができる。また、Ｓｉ基板や他の材料からなる基板を用いた場合にも、たとえば公知の方法によって、チャネル層の表面を窒素極性とすることができる。

１ 基板
１ａ 主表面
２ バッファ層
３、１１、１７ チャネル層
３ａ、１１ａ、１７ａ 表面
４ ソース領域
５ ドレイン領域
６、１５、２３ ゲート絶縁膜
７ ソース電極
８ ドレイン電極
９、１６、２４ ゲート電極
１０ ＧａＮ結晶
１０ｂ 窒素原子
１０ａ Ｇａ原子
１２、１３ コンタクト層
１４、２２ リセス部
１８、１９ キャリア走行層
２０、２１ キャリア供給層
２２ リセス部
Ｌ１、Ｌ２ 線
Ｐ 分極

Claims (7)

1. 基板と、
   前記基板上に形成され、窒化物系化合物半導体からなり、チャネル層を含む半導体層と、
   前記チャネル層上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、
   前記半導体層上において前記ゲート電極を挟むように配置されたソース電極およびドレイン電極と、
   を備え、前記チャネル層の表面の、少なくとも前記ゲート電極直下の領域が、窒素極性の表面を含むことを特徴とする電界効果トランジスタ。
2. 前記窒素極性の表面において窒素極性によって発現する分極による面電荷密度が１×１０^１１ｃｍ^−２以上５×１０^１２ｃｍ^−２以下であることを特徴とする請求項１に記載の電界効果トランジスタ。
3. 前記ゲート絶縁膜の等価酸化膜厚が３０ｎｍ以上１５０ｎｍ以下であることを特徴とする請求項１または２に記載の電界効果トランジスタ。
4. 前記ゲート絶縁膜は、ＳｉＯ_２、ＳｉＮｘ１、ＳｉＯＮ、Ａｌ_２Ｏ_３、ＭｇＯ、ＧａＯｘ２、ＧｄＯｘ３の少なくともいずれか一つからなることを特徴とする請求項１〜３のいずれか一つに記載の電界効果トランジスタ。
5. 前記チャネル層の実効アクセプタ濃度は５×１０^１５ｃｍ^−３以上５×１０^１７ｃｍ^−３以下であることを特徴とする請求項１〜４のいずれか一つに記載の電界効果トランジスタ。
6. 前記チャネル層は、アクセプタとしてＭｇ、Ｂｅ、Ｚｎ、Ｃの少なくともいずれか一つを含むことを特徴とする請求項１〜５のいずれか一つに記載の電界効果トランジスタ。
7. 前記ゲート電極は、ポリシリコン、Ａｌ、Ａｕ、Ｐｄ、Ｐｔ、Ｎｉ、Ｔａ、Ｍｏ、Ｗの少なくともいずれか一つからなることを特徴とする請求項１〜６のいずれか一つに記載の電界効果トランジスタ。

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