JPH10308351A - 化合物半導体装置及びその製造方法 - Google Patents
化合物半導体装置及びその製造方法Info
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- JPH10308351A JPH10308351A JP9114605A JP11460597A JPH10308351A JP H10308351 A JPH10308351 A JP H10308351A JP 9114605 A JP9114605 A JP 9114605A JP 11460597 A JP11460597 A JP 11460597A JP H10308351 A JPH10308351 A JP H10308351A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
- H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
Abstract
(57)【要約】
【課題】 製造装置とプロセスの複雑化を招くことな
く、一段と耐久性に優れる化合物半導体装置を実現す
る。 【解決手段】 開示される化合物半導体装置には素子能
動層２が形成されたＧａＡｓ基板１とＳｉＯ2膜７との
界面部分に、シリコン界面制御層としてのエピタキシャ
ル成長シリコン層５と、酸化バッファ層としてのアモル
ハァスシリコン層６とが設けられている。
く、一段と耐久性に優れる化合物半導体装置を実現す
る。 【解決手段】 開示される化合物半導体装置には素子能
動層２が形成されたＧａＡｓ基板１とＳｉＯ2膜７との
界面部分に、シリコン界面制御層としてのエピタキシャ
ル成長シリコン層５と、酸化バッファ層としてのアモル
ハァスシリコン層６とが設けられている。
Description
【０００１】
【発明の属する技術分野】この発明は、化合物半導体装
置及びその製造方法に係り、詳しくは、化合物半導体基
板を用いた化合物半導体装置及びその製造方法に関す
る。
置及びその製造方法に係り、詳しくは、化合物半導体基
板を用いた化合物半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】化合物半導体装置の製造においては、主
にシリコン型半導体材料と化合物半導体材料が用いられ
るが、ガリウムヒ素（ＧａＡｓ）、インジウムリン（Ｉ
ｎＰ）等の化合物半導体は、シリコン（Ｓｉ）型半導体
に比べて電子の移動度が高いことから、電界効果トラン
ジスタ（ＦＥＴ）やヘテロ接合バイポーラトランジスタ
（ＨＢＴ）によるマイクロ波、ミリ波帯高出力素子やこ
れらを使用した集積回路（ＩＣ）等に広く用いられる。
図６は、化合物半導体材料を用いた従来の高出力ＧａＡ
ｓＦＥＴ、特にＭＥＳＦＥＴ（Metal-Semiconductor Fi
eld Fffect Transistor）型ＦＥＴの半導体チップ構成
を示したもので、同図（ａ）はその断面図（同図（ｂ）
のＡ−Ａ′断面図）、同図（ｂ）はその平面図である。
このＧａＡｓＦＥＴは、半絶縁性ＧａＡｓ基板１と、Ｇ
ａＡｓ基板１上に形成されたｎ型ＧａＡｓからなる能動
層２と、能動層２上に形成されたｎ型ＧａＡｓからなる
オーミックコンタクト層３と、オーミックコンタクト層
３を部分的に除去してその上に形成したＳｉＯ2からな
る保護膜７と、保護膜７を部分的に除去して形成したタ
ングステンシリサイドからなるゲート電極９と、ＡｕＧ
ｅＮｉからなるソース電極１０及びドレイン電極１１と
から構成されている。
にシリコン型半導体材料と化合物半導体材料が用いられ
るが、ガリウムヒ素（ＧａＡｓ）、インジウムリン（Ｉ
ｎＰ）等の化合物半導体は、シリコン（Ｓｉ）型半導体
に比べて電子の移動度が高いことから、電界効果トラン
ジスタ（ＦＥＴ）やヘテロ接合バイポーラトランジスタ
（ＨＢＴ）によるマイクロ波、ミリ波帯高出力素子やこ
れらを使用した集積回路（ＩＣ）等に広く用いられる。
図６は、化合物半導体材料を用いた従来の高出力ＧａＡ
ｓＦＥＴ、特にＭＥＳＦＥＴ（Metal-Semiconductor Fi
eld Fffect Transistor）型ＦＥＴの半導体チップ構成
を示したもので、同図（ａ）はその断面図（同図（ｂ）
のＡ−Ａ′断面図）、同図（ｂ）はその平面図である。
このＧａＡｓＦＥＴは、半絶縁性ＧａＡｓ基板１と、Ｇ
ａＡｓ基板１上に形成されたｎ型ＧａＡｓからなる能動
層２と、能動層２上に形成されたｎ型ＧａＡｓからなる
オーミックコンタクト層３と、オーミックコンタクト層
３を部分的に除去してその上に形成したＳｉＯ2からな
る保護膜７と、保護膜７を部分的に除去して形成したタ
ングステンシリサイドからなるゲート電極９と、ＡｕＧ
ｅＮｉからなるソース電極１０及びドレイン電極１１と
から構成されている。
【０００３】また、図７は、化合物半導体材料を用いた
従来のＧａＡｓＨＢＴ（Hetero-Bipolar Transistor）
の半導体チップ構成を示したもので、同図（ａ）はその
断面図（同図（ｂ）のＡ−Ａ′断面図）、同図（ｂ）は
その平面図である。このＧａＡｓＨＢＴは、半絶縁性Ｇ
ａＡｓ基板４１と、このＧａＡｓ基板４１上に形成され
たｎ型ＧａＡｓからなるコレクタ層４２と、コレクタ層
４２上に形成されたｐ型ＧａＡｓからなるベース層４３
と、ベース層４３上に部分的に形成されたｎ型ＡｌＧａ
Ａｓからなるエミッタ層４４と、エミッタ層４４上に形
成されたタングステンシリサイドからなるエミッタ電極
４５と、ベース層４３上に形成されたＡｕＭｎからなる
ベース層４９と、コレクタ層４２上に形成されたＡｕＧ
ｅＮｉからなるコレクタ電極５０と、エミッタ層４４及
びエミッタ電極４５とベース電極４９間を絶縁するＳｉ
Ｏ2側壁４６とから構成されている。
従来のＧａＡｓＨＢＴ（Hetero-Bipolar Transistor）
の半導体チップ構成を示したもので、同図（ａ）はその
断面図（同図（ｂ）のＡ−Ａ′断面図）、同図（ｂ）は
その平面図である。このＧａＡｓＨＢＴは、半絶縁性Ｇ
ａＡｓ基板４１と、このＧａＡｓ基板４１上に形成され
たｎ型ＧａＡｓからなるコレクタ層４２と、コレクタ層
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と、ベース層４３上に部分的に形成されたｎ型ＡｌＧａ
Ａｓからなるエミッタ層４４と、エミッタ層４４上に形
成されたタングステンシリサイドからなるエミッタ電極
４５と、ベース層４３上に形成されたＡｕＭｎからなる
ベース層４９と、コレクタ層４２上に形成されたＡｕＧ
ｅＮｉからなるコレクタ電極５０と、エミッタ層４４及
びエミッタ電極４５とベース電極４９間を絶縁するＳｉ
Ｏ2側壁４６とから構成されている。
【０００４】これらの化合物半導体装置においては、図
６、図７に示すように素子の表面保護膜に酸化シリコン
（ＳｉＯ2）や窒化シリコン（Ｓｉ3 Ｎ4）、ポリイミド
等の絶縁膜が広く用いられており、素子能動部において
絶縁膜／半導体界面を形成している。このような保護膜
界面では、絶縁膜と半導体の相互拡散等によるボンドの
乱れや半導体の酸化に起因して多数の界面準位が生成さ
れることが知られている。これらの界面準位は、ＦＥＴ
内では電荷トラップとして作用し、電子を捕獲・放出す
るのに伴い、ゲートラグ等の不安定現象を引き起こし、
ＦＥＴの高周波特性を劣化させる。しかし、その一方で
はトラップを捕獲した負電荷がゲート・ドレイン間の電
界を緩和することにより、素子耐圧を増大させるという
効果があるため、高周波領域で動作させる高出力ＦＥＴ
では、高周波特性と耐圧との間にトレードオフ関係があ
る。
６、図７に示すように素子の表面保護膜に酸化シリコン
（ＳｉＯ2）や窒化シリコン（Ｓｉ3 Ｎ4）、ポリイミド
等の絶縁膜が広く用いられており、素子能動部において
絶縁膜／半導体界面を形成している。このような保護膜
界面では、絶縁膜と半導体の相互拡散等によるボンドの
乱れや半導体の酸化に起因して多数の界面準位が生成さ
れることが知られている。これらの界面準位は、ＦＥＴ
内では電荷トラップとして作用し、電子を捕獲・放出す
るのに伴い、ゲートラグ等の不安定現象を引き起こし、
ＦＥＴの高周波特性を劣化させる。しかし、その一方で
はトラップを捕獲した負電荷がゲート・ドレイン間の電
界を緩和することにより、素子耐圧を増大させるという
効果があるため、高周波領域で動作させる高出力ＦＥＴ
では、高周波特性と耐圧との間にトレードオフ関係があ
る。
【０００５】また、ＨＢＴにおいては、界面準位密度は
電子と正孔の再結晶中心として作用するために、微細素
子ではベース電流のうちに占める再結晶電流の割合が増
大し、電流利得の低下（エミッタサイズ効果）を引き起
こし問題になる。以上のような問題を抑制するために
は、界面準位密度を低減及び制御できるような表面パッ
シベーション方法が必要である。界面準位密度を低減す
るパッシベーション技術の一つとして、化合物半導体基
板に疑似格子整合するような薄層（１ｎｍ程度）のシリ
コン層をエピタキシャル成長させ、この後、絶縁膜を堆
積するシリコン界面制御層技術が報告されている（エス
・コダマ他（S.Kodama et al.）、ジャパニーズ・ジャ
ーナル・オブ・アプランド・フィジックス（JapaneseJo
urnal of Applied Physics)、第34巻、1143〜1148頁、1995
年2月）。図８に、そのＧａＡｓ基板表面のパッシベー
ション製造方法を示す。図８（ａ）〜（ｃ）は、この製
造方法を工程順に示した各工程の断面図である。同図
（ａ）に示すように、ＧａＡｓ基板５１上に、シリコン
層を分子ビームエピタキシー（ＭＢＥ）法によりシリコ
ン層５２をエピタキシャル成長する。臨界薄厚を鑑みて
シリコン層５２の厚さの上限は、１ｎｍ程度である。次
に、同図（ｂ）に示すように、ＭＢＥ装置とは同一の真
空系により結合されている光ＣＶＤ装置を用いて厚さ
１．５ｎｍ程度の窒化シリコン（ＳｉＮ4）層５３を形
成する。この後、光ＣＶＤ法により酸化シリコン膜５４
を成膜すると、同図（ｃ）に示すように、パッシベーシ
ョンが完成する。
電子と正孔の再結晶中心として作用するために、微細素
子ではベース電流のうちに占める再結晶電流の割合が増
大し、電流利得の低下（エミッタサイズ効果）を引き起
こし問題になる。以上のような問題を抑制するために
は、界面準位密度を低減及び制御できるような表面パッ
シベーション方法が必要である。界面準位密度を低減す
るパッシベーション技術の一つとして、化合物半導体基
板に疑似格子整合するような薄層（１ｎｍ程度）のシリ
コン層をエピタキシャル成長させ、この後、絶縁膜を堆
積するシリコン界面制御層技術が報告されている（エス
・コダマ他（S.Kodama et al.）、ジャパニーズ・ジャ
ーナル・オブ・アプランド・フィジックス（JapaneseJo
urnal of Applied Physics)、第34巻、1143〜1148頁、1995
年2月）。図８に、そのＧａＡｓ基板表面のパッシベー
ション製造方法を示す。図８（ａ）〜（ｃ）は、この製
造方法を工程順に示した各工程の断面図である。同図
（ａ）に示すように、ＧａＡｓ基板５１上に、シリコン
層を分子ビームエピタキシー（ＭＢＥ）法によりシリコ
ン層５２をエピタキシャル成長する。臨界薄厚を鑑みて
シリコン層５２の厚さの上限は、１ｎｍ程度である。次
に、同図（ｂ）に示すように、ＭＢＥ装置とは同一の真
空系により結合されている光ＣＶＤ装置を用いて厚さ
１．５ｎｍ程度の窒化シリコン（ＳｉＮ4）層５３を形
成する。この後、光ＣＶＤ法により酸化シリコン膜５４
を成膜すると、同図（ｃ）に示すように、パッシベーシ
ョンが完成する。
【０００６】上記のパッシベーション方法においては、
シリコン層５２がＧａＡｓ基板５１と疑似格子整合して
いるために、両者の界面ではボンドの乱れはない。ま
た、シリコン層５２上の窒化シリコン層５３は、酸化シ
リコン層５４の成膜時にシリコン層５２及びＧａＡｓ基
板５１が酸化されるのを防ぐ酸化バリア層として機能し
ている。このため、界面でのボンドの乱れやＧａＡｓ基
板５１表面の酸化に起因する界面準位密度が低減され
る。
シリコン層５２がＧａＡｓ基板５１と疑似格子整合して
いるために、両者の界面ではボンドの乱れはない。ま
た、シリコン層５２上の窒化シリコン層５３は、酸化シ
リコン層５４の成膜時にシリコン層５２及びＧａＡｓ基
板５１が酸化されるのを防ぐ酸化バリア層として機能し
ている。このため、界面でのボンドの乱れやＧａＡｓ基
板５１表面の酸化に起因する界面準位密度が低減され
る。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の表面パッシベーションでは、以下のような問題が生
ずる。まず、シリコン層５２の形成後に窒化シリコン層
５３からなる酸化バリア層を形成する際のシリコン層５
２の表面酸化を避けるためには、少なくともシリコン層
５２と酸化バリア層（窒化シリコン層５３）の形成は、
同一真空系にて行う必要がある。しかし、このような同
一真空内でのプロセスでは、装置の大型化、複雑化を伴
い、またプロセスの複雑化、スループットの低下等も引
き起こす。とは言え、通常用いられている真空装置で
は、プロセス室以外の試料搬送部の真空度は、１０-4Ｔ
ｏｒｒ程度であり、シリコン層５２の形成後に、試料を
ＭＢＥ装置から光ＣＶＤ装置へ搬送する時に雰囲気が異
なり、シリコン層表面が酸化されてしまう。これを避け
るためには、試料搬送部も高真空に保つ必要があるが、
このような装置の維持管理は非常に困難である。
来の表面パッシベーションでは、以下のような問題が生
ずる。まず、シリコン層５２の形成後に窒化シリコン層
５３からなる酸化バリア層を形成する際のシリコン層５
２の表面酸化を避けるためには、少なくともシリコン層
５２と酸化バリア層（窒化シリコン層５３）の形成は、
同一真空系にて行う必要がある。しかし、このような同
一真空内でのプロセスでは、装置の大型化、複雑化を伴
い、またプロセスの複雑化、スループットの低下等も引
き起こす。とは言え、通常用いられている真空装置で
は、プロセス室以外の試料搬送部の真空度は、１０-4Ｔ
ｏｒｒ程度であり、シリコン層５２の形成後に、試料を
ＭＢＥ装置から光ＣＶＤ装置へ搬送する時に雰囲気が異
なり、シリコン層表面が酸化されてしまう。これを避け
るためには、試料搬送部も高真空に保つ必要があるが、
このような装置の維持管理は非常に困難である。
【０００８】また、ＧａＡｓＦＥＴを長時間動作させた
ときに、ゲートのドレイン側端部において、電気化学反
応によるＧａＡｓ素子能動層表面の酸化が生ずることが
知られている。しかし、上記の従来例のような方法によ
り作製されたＦＥＴでは、長時間動作時にエピタキシャ
ル成長されたシリコン層５２も酸化されてしまい、素子
作製直後に得られた所望の効果が失われてしまう、とい
う弊害もある。さらに、上記の従来例のようなパッシベ
ーション技術においては、ウエハ面内の全ての領域にお
いてシリコン界面制御層（エピタキシャル成長シリコン
層）が形成されるため、同一半導体チップ内で界面準位
密度を制御することによって、高周波特性が向上したＦ
ＥＴと、高周波特性を犠牲にしても高耐圧を確保したい
ＦＥＴとが混在する集積回路を製造することができな
い。このため、高周波特性の向上したＦＥＴと高耐圧の
ＦＥＴを含むような化合物半導体装置（半導体集積回
路）を実現するためには、２つ以上の半導体チップを用
いなければならず、製造コストの上昇やプロセスの複雑
化を招くという問題がある。
ときに、ゲートのドレイン側端部において、電気化学反
応によるＧａＡｓ素子能動層表面の酸化が生ずることが
知られている。しかし、上記の従来例のような方法によ
り作製されたＦＥＴでは、長時間動作時にエピタキシャ
ル成長されたシリコン層５２も酸化されてしまい、素子
作製直後に得られた所望の効果が失われてしまう、とい
う弊害もある。さらに、上記の従来例のようなパッシベ
ーション技術においては、ウエハ面内の全ての領域にお
いてシリコン界面制御層（エピタキシャル成長シリコン
層）が形成されるため、同一半導体チップ内で界面準位
密度を制御することによって、高周波特性が向上したＦ
ＥＴと、高周波特性を犠牲にしても高耐圧を確保したい
ＦＥＴとが混在する集積回路を製造することができな
い。このため、高周波特性の向上したＦＥＴと高耐圧の
ＦＥＴを含むような化合物半導体装置（半導体集積回
路）を実現するためには、２つ以上の半導体チップを用
いなければならず、製造コストの上昇やプロセスの複雑
化を招くという問題がある。
【０００９】この発明は、上述の事情に鑑みてなされた
もので、製造装置とプロセスの複雑化を招くことなく、
一段と耐久性に優れる化合物半導体装置及びその製造方
法を提供することを第１の目的としている。また、同一
の半導体チップ内に、高周波特性に優れるＦＥＴと耐圧
性に優れるＦＥＴとが混在する化合物半導体装置及びそ
の製造方法を提供することを第２の目的としている。
もので、製造装置とプロセスの複雑化を招くことなく、
一段と耐久性に優れる化合物半導体装置及びその製造方
法を提供することを第１の目的としている。また、同一
の半導体チップ内に、高周波特性に優れるＦＥＴと耐圧
性に優れるＦＥＴとが混在する化合物半導体装置及びそ
の製造方法を提供することを第２の目的としている。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、化合物半導体基板上に素子
能動層を形成し、該素子能動層が形成された半導体基板
上に高抵抗膜を成膜した化合物半導体装置に係り、素子
能動層が形成された半導体基板と高抵抗膜との界面部分
に、エピタキシャル成長シリコン層と、該シリコン層上
に形成されたアモルハァスシリコン層とを有することを
特徴としている。
に、請求項１記載の発明は、化合物半導体基板上に素子
能動層を形成し、該素子能動層が形成された半導体基板
上に高抵抗膜を成膜した化合物半導体装置に係り、素子
能動層が形成された半導体基板と高抵抗膜との界面部分
に、エピタキシャル成長シリコン層と、該シリコン層上
に形成されたアモルハァスシリコン層とを有することを
特徴としている。
【００１１】また、請求項２記載の発明は、化合物半導
体基板上に素子能動層を形成し、該素子能動層が形成さ
れた半導体基板上に高抵抗膜を成膜する化合物半導体装
置の製造方法に係り、上記素子能動層が形成された半導
体基板上にエピタキシャル成長シリコン層を形成する工
程と、該シリコン層上にアモルファスシリコン層を形成
する工程と、該アモルファスシリコン層上に高抵抗膜を
成膜する工程とを有することを特徴としている。
体基板上に素子能動層を形成し、該素子能動層が形成さ
れた半導体基板上に高抵抗膜を成膜する化合物半導体装
置の製造方法に係り、上記素子能動層が形成された半導
体基板上にエピタキシャル成長シリコン層を形成する工
程と、該シリコン層上にアモルファスシリコン層を形成
する工程と、該アモルファスシリコン層上に高抵抗膜を
成膜する工程とを有することを特徴としている。
【００１２】また、請求項３記載の発明は、請求項２記
載の化合物半導体装置の製造方法に係り、上記エピタキ
シャル成長シリコン層とアモルファスシリコン層とを同
一の装置で形成することを特徴としている。
載の化合物半導体装置の製造方法に係り、上記エピタキ
シャル成長シリコン層とアモルファスシリコン層とを同
一の装置で形成することを特徴としている。
【００１３】また、請求項４記載の発明は、化合物半導
体基板上に素子能動層を形成し、該素子能動層が形成さ
れた半導体基板上に高抵抗膜を成膜する化合物半導体装
置の製造方法に係り、上記素子能動層が形成された半導
体基板上にエピタキシャル成長シリコン層を形成する工
程と、該シリコン層上にアモルファスシリコン層を形成
する工程と、該アモルファスシリコン層の表面を窒化し
て窒化膜を成膜する工程と、該窒化膜上に上記高抵抗膜
を成膜する工程とを有することを特徴としている。
体基板上に素子能動層を形成し、該素子能動層が形成さ
れた半導体基板上に高抵抗膜を成膜する化合物半導体装
置の製造方法に係り、上記素子能動層が形成された半導
体基板上にエピタキシャル成長シリコン層を形成する工
程と、該シリコン層上にアモルファスシリコン層を形成
する工程と、該アモルファスシリコン層の表面を窒化し
て窒化膜を成膜する工程と、該窒化膜上に上記高抵抗膜
を成膜する工程とを有することを特徴としている。
【００１４】また、請求項５記載の発明は、請求項４記
載の化合物半導体装置の製造方法に係り、上記アモルフ
ァスシリコン層の表面を窒化して窒化膜を成膜する工程
を、窒素と水素の化合物により行うことを特徴としてい
る。
載の化合物半導体装置の製造方法に係り、上記アモルフ
ァスシリコン層の表面を窒化して窒化膜を成膜する工程
を、窒素と水素の化合物により行うことを特徴としてい
る。
【００１５】また、請求項６記載の発明に係る半導体装
置は、上記請求項３乃至５のいずれか１に記載の方法に
より製造されたことを特徴としている。
置は、上記請求項３乃至５のいずれか１に記載の方法に
より製造されたことを特徴としている。
【００１６】また、請求項７記載の発明は、化合物半導
体基板上に少なくとも２つの能動素子を有し、上記能動
素子を有する半導体基板上に高抵抗膜を成膜した化合物
半導体装置に係り、上記少なくとも１つの上記能動素子
は、該素子に接して形成されたエピタキシャル成長シリ
コン層を有し、少なくとも１つの能動素子は、該素子に
接して形成されたエピタキシャル成長シリコン層を有し
ていないことを特徴としている。
体基板上に少なくとも２つの能動素子を有し、上記能動
素子を有する半導体基板上に高抵抗膜を成膜した化合物
半導体装置に係り、上記少なくとも１つの上記能動素子
は、該素子に接して形成されたエピタキシャル成長シリ
コン層を有し、少なくとも１つの能動素子は、該素子に
接して形成されたエピタキシャル成長シリコン層を有し
ていないことを特徴としている。
【００１７】また、請求項８記載の発明は、請求項７記
載の化合物半導体装置を製造する方法に係り、上記能動
素子が形成された半導体基板上にエピタキシャル成長シ
リコン層を形成する工程と、該シリコン層上にアモルフ
ァスシリコン層を形成する工程と、該アモルファスシリ
コン層上の一部をマスクで覆う工程と、該マスクにより
覆われていない部分の上記アモルファスシリコン層、エ
ピタキシャル成長シリコン層及び半導体基板の表面を酸
化する工程と、半導体基板上に高抵抗膜を成膜する工程
とを有することを特徴としている。
載の化合物半導体装置を製造する方法に係り、上記能動
素子が形成された半導体基板上にエピタキシャル成長シ
リコン層を形成する工程と、該シリコン層上にアモルフ
ァスシリコン層を形成する工程と、該アモルファスシリ
コン層上の一部をマスクで覆う工程と、該マスクにより
覆われていない部分の上記アモルファスシリコン層、エ
ピタキシャル成長シリコン層及び半導体基板の表面を酸
化する工程と、半導体基板上に高抵抗膜を成膜する工程
とを有することを特徴としている。
【００１８】
【作用】請求項１及び２記載の構成によれば、界面制御
層であるエピタキシャル成長シリコン層上にアモルハァ
スシリコン層が形成されているため、アモルハァスシリ
コン層からなる酸化バッファ（緩衝）機能によって保護
膜（高抵抗膜）と化合物半導体基板の界面でのボンドの
乱れや半導体基板表面の酸化が防止できる。したがっ
て、両者の界面での乱れや半導体基板表面の酸化に起因
する界面準位密度の低下が防止される。上記エピタキシ
ャル成長シリコン層とアモルハァスシリコン層は、半導
体基板温度等の成長条件を変更するだけで、同一装置で
形成できるため（請求項３記載の構成）、製造プロセス
が簡単化し、スループット等の低下を引き起こすことが
なく、また装置の大型化や複雑化も伴わない。また、ア
モルファスシリコン層を形成する際、他の装置へ搬送す
る必要がないため、エピタキシャル成長シリコン層表面
の酸化も防止できる。また、化合物半導体装置をＧａＡ
ｓＦＥＴとした場合、長時間動作させたときでも、電気
化学反応による素子機能層表面の酸化が生じない。した
がって、製造する際の製造装置及びプロセスの複雑化、
長時間動作時における素子特性の劣化が改善される。
層であるエピタキシャル成長シリコン層上にアモルハァ
スシリコン層が形成されているため、アモルハァスシリ
コン層からなる酸化バッファ（緩衝）機能によって保護
膜（高抵抗膜）と化合物半導体基板の界面でのボンドの
乱れや半導体基板表面の酸化が防止できる。したがっ
て、両者の界面での乱れや半導体基板表面の酸化に起因
する界面準位密度の低下が防止される。上記エピタキシ
ャル成長シリコン層とアモルハァスシリコン層は、半導
体基板温度等の成長条件を変更するだけで、同一装置で
形成できるため（請求項３記載の構成）、製造プロセス
が簡単化し、スループット等の低下を引き起こすことが
なく、また装置の大型化や複雑化も伴わない。また、ア
モルファスシリコン層を形成する際、他の装置へ搬送す
る必要がないため、エピタキシャル成長シリコン層表面
の酸化も防止できる。また、化合物半導体装置をＧａＡ
ｓＦＥＴとした場合、長時間動作させたときでも、電気
化学反応による素子機能層表面の酸化が生じない。した
がって、製造する際の製造装置及びプロセスの複雑化、
長時間動作時における素子特性の劣化が改善される。
【００１９】また、請求項４，５及び６記載の構成によ
れば、界面制御層であるエピタキシャル成長シリコン層
上にアモルハァスシリコン層が形成され、またアモルハ
ァスシリコン層表面に窒化膜が成膜されるため、アモル
ハァスシリコン層からなる酸化バッファ（緩衝）機能及
び窒化膜の酸化バリア（障壁）機能によって保護膜（高
抵抗膜）と化合物半導体基板の界面でのボンドの乱れや
化合物半導体基板表面の酸化が防止できる。したがっ
て、両者の界面での乱れや化合物半導体基板表面の酸化
に起因する界面準位密度の低下が防止される。なお、窒
化膜を成膜する工程を、窒素と水素の化合物（例えば、
ＮＨ3ガス等）により行うようにすれば、窒化膜成膜前
にアモルハァスシリコン層の表面にわずかに残留する自
然酸化膜や表面に付着している炭素や硫黄等の不純物が
除去されるので、大変好ましい。自然酸化膜除去後に、
酸化バッファ層の表面が窒化される。したがって、アモ
ルハァスシリコン層と窒化膜の界面は、完全に浄化され
てゲートラグ等の問題が抑制される。
れば、界面制御層であるエピタキシャル成長シリコン層
上にアモルハァスシリコン層が形成され、またアモルハ
ァスシリコン層表面に窒化膜が成膜されるため、アモル
ハァスシリコン層からなる酸化バッファ（緩衝）機能及
び窒化膜の酸化バリア（障壁）機能によって保護膜（高
抵抗膜）と化合物半導体基板の界面でのボンドの乱れや
化合物半導体基板表面の酸化が防止できる。したがっ
て、両者の界面での乱れや化合物半導体基板表面の酸化
に起因する界面準位密度の低下が防止される。なお、窒
化膜を成膜する工程を、窒素と水素の化合物（例えば、
ＮＨ3ガス等）により行うようにすれば、窒化膜成膜前
にアモルハァスシリコン層の表面にわずかに残留する自
然酸化膜や表面に付着している炭素や硫黄等の不純物が
除去されるので、大変好ましい。自然酸化膜除去後に、
酸化バッファ層の表面が窒化される。したがって、アモ
ルハァスシリコン層と窒化膜の界面は、完全に浄化され
てゲートラグ等の問題が抑制される。
【００２０】また、請求項７及び８記載の構成によれ
ば、少なくとも１つの能動素子は、該素子に接して形成
されたエピタキシャル成長シリコン層を有し、少なくと
も１つの能動素子は、該素子に接して形成されたエピタ
キシャル成長シリコン層を有していないため、同一半導
体チップ内でシリコン界面制御層を用いた高周波特性を
改善したＦＥＴと耐圧を改善したＦＥＴが混在する化合
物半導体装置を得ることができる。それゆえ、２つ以上
の化合物半導体チップを必要としないので、製造コスト
の上昇やプロセスの複雑化を招かない。
ば、少なくとも１つの能動素子は、該素子に接して形成
されたエピタキシャル成長シリコン層を有し、少なくと
も１つの能動素子は、該素子に接して形成されたエピタ
キシャル成長シリコン層を有していないため、同一半導
体チップ内でシリコン界面制御層を用いた高周波特性を
改善したＦＥＴと耐圧を改善したＦＥＴが混在する化合
物半導体装置を得ることができる。それゆえ、２つ以上
の化合物半導体チップを必要としないので、製造コスト
の上昇やプロセスの複雑化を招かない。
【００２１】
【実施例】以下、図面を参照して、この発明の実施の形
態について説明する。説明は、実施例を用いて具体的に
行う。 ◇第１実施例 図１は、この発明の第１実施例であるＭＥＳＦＥＴの構
造を示す図であり、（ａ）は、断面図、及び（ｂ）は平
面図、また、図２は、同ＭＥＳＦＥＴの製造方法を工程
順に示す工程断面図である。この例のＭＥＳＦＥＴは、
図１に示すように、半絶縁性ＧａＡｓ基板１と、ＧａＡ
ｓ基板１上に形成されたｎ型ＧａＡｓからなる能動層
（以下、ｎ型ＧａＡｓ能動層という）２と、能動層２上
に形成されたｎ型ＧａＡｓからなるオーミックコンタク
ト層（以下、ｎ型ＧａＡｓコンタクト層という）３と、
ｎ型ＧａＡｓコンタクト層３を部分的に除去してその上
に形成したＳｉＯ2からなる高抵抗膜（以下、ＳｉＯ2膜
という）７と、ｎ型ＧａＡｓ能動層２とＳｉＯ2膜７と
の界面部分に設けられた界面制御層としてのエピタキシ
ャル成長シリコン層５と、このエピタキシャル成長シリ
コン層５上に形成された酸化バッファ層としてのアモル
ハァスシリコン層６と、ＳｉＯ2膜７を部分的に除去し
て形成したタングステンシリサイドからなるゲート電極
９と、ＡｕＧｅＮｉからなるソース電極１０及びドレイ
ン電極１１とから構成されている。
態について説明する。説明は、実施例を用いて具体的に
行う。 ◇第１実施例 図１は、この発明の第１実施例であるＭＥＳＦＥＴの構
造を示す図であり、（ａ）は、断面図、及び（ｂ）は平
面図、また、図２は、同ＭＥＳＦＥＴの製造方法を工程
順に示す工程断面図である。この例のＭＥＳＦＥＴは、
図１に示すように、半絶縁性ＧａＡｓ基板１と、ＧａＡ
ｓ基板１上に形成されたｎ型ＧａＡｓからなる能動層
（以下、ｎ型ＧａＡｓ能動層という）２と、能動層２上
に形成されたｎ型ＧａＡｓからなるオーミックコンタク
ト層（以下、ｎ型ＧａＡｓコンタクト層という）３と、
ｎ型ＧａＡｓコンタクト層３を部分的に除去してその上
に形成したＳｉＯ2からなる高抵抗膜（以下、ＳｉＯ2膜
という）７と、ｎ型ＧａＡｓ能動層２とＳｉＯ2膜７と
の界面部分に設けられた界面制御層としてのエピタキシ
ャル成長シリコン層５と、このエピタキシャル成長シリ
コン層５上に形成された酸化バッファ層としてのアモル
ハァスシリコン層６と、ＳｉＯ2膜７を部分的に除去し
て形成したタングステンシリサイドからなるゲート電極
９と、ＡｕＧｅＮｉからなるソース電極１０及びドレイ
ン電極１１とから構成されている。
【００２２】上記構成のＭＥＳＦＥＴを得るには、半絶
縁性ＧａＡｓ基板１を用意し、そのＧａＡｓ基板１上に
周知の技術により、まず、ｎ型ＧａＡｓ能動層２とｎ型
ＧａＡｓコンタクト層３を形成する。次に、図２（ａ）
に示すように、ｎ型ＧａＡｓコンタクト層３上に、フォ
トレジスト１２等のマスクパターンを形成し、ｎ型Ｇａ
Ａｓコンタクト層３の一部をエッチングしてリセス溝４
を形成する。次に、有機洗浄により、フォトレジスト１
２を除去した後に、ウエハをＭＢＥなどのエピタキシャ
ル成長装置に導入して、同図（ｂ）に示すように基板全
面に厚さ１ｎｍ程度のエピタキシャル成長シリコン層
（界面制御層）５を結晶成長させる。界面制御層である
エピタキシャル成長シリコン層５の厚さは、１原子層あ
れば良く、格子整合に関する臨界膜厚を考えると、膜厚
の上限は、１．５ｎｍ程度であるから、この範囲であれ
ば良いが、１ｎｍ程度が最適である。成膜時の基板温度
は、２５０℃〜４５０℃の範囲で設定するのが良い。実
施例の場合の成膜時の基板温度は、２５０℃に、またシ
リコン分子線源の温度は、１３００℃に設定した。
縁性ＧａＡｓ基板１を用意し、そのＧａＡｓ基板１上に
周知の技術により、まず、ｎ型ＧａＡｓ能動層２とｎ型
ＧａＡｓコンタクト層３を形成する。次に、図２（ａ）
に示すように、ｎ型ＧａＡｓコンタクト層３上に、フォ
トレジスト１２等のマスクパターンを形成し、ｎ型Ｇａ
Ａｓコンタクト層３の一部をエッチングしてリセス溝４
を形成する。次に、有機洗浄により、フォトレジスト１
２を除去した後に、ウエハをＭＢＥなどのエピタキシャ
ル成長装置に導入して、同図（ｂ）に示すように基板全
面に厚さ１ｎｍ程度のエピタキシャル成長シリコン層
（界面制御層）５を結晶成長させる。界面制御層である
エピタキシャル成長シリコン層５の厚さは、１原子層あ
れば良く、格子整合に関する臨界膜厚を考えると、膜厚
の上限は、１．５ｎｍ程度であるから、この範囲であれ
ば良いが、１ｎｍ程度が最適である。成膜時の基板温度
は、２５０℃〜４５０℃の範囲で設定するのが良い。実
施例の場合の成膜時の基板温度は、２５０℃に、またシ
リコン分子線源の温度は、１３００℃に設定した。
【００２３】この後、シリコン層の厚さを反射高エネル
ギー電子線回析（ＲＨＥＥＤ）法等によりモニタしてお
き、所望の厚さのシリコン結晶が成長された後、基板温
度等の成長条件を変更することにより、引き続き酸化バ
ッファ層となるアモルハァスシリコン層６を形成する。
上記各シリコン層５，６は、例えばエピタキシャル成長
シリコン層５の厚さが１ｎｍに達した後、基板温度を２
００℃に低下させて行う。基板温度を低下することによ
り、シリコンの成長は、エピタキシャル成長からアモル
ファス成長に切り替わる。このようにして、同一の成長
装置により、連続的にエピタキシャル成長シリコン層
（界面制御層）５とアモルハァスシリコン層（酸化バッ
ファ層）６を形成する。アモルハァスシリコン層６の厚
さは、１０ｎｍである。
ギー電子線回析（ＲＨＥＥＤ）法等によりモニタしてお
き、所望の厚さのシリコン結晶が成長された後、基板温
度等の成長条件を変更することにより、引き続き酸化バ
ッファ層となるアモルハァスシリコン層６を形成する。
上記各シリコン層５，６は、例えばエピタキシャル成長
シリコン層５の厚さが１ｎｍに達した後、基板温度を２
００℃に低下させて行う。基板温度を低下することによ
り、シリコンの成長は、エピタキシャル成長からアモル
ファス成長に切り替わる。このようにして、同一の成長
装置により、連続的にエピタキシャル成長シリコン層
（界面制御層）５とアモルハァスシリコン層（酸化バッ
ファ層）６を形成する。アモルハァスシリコン層６の厚
さは、１０ｎｍである。
【００２４】アモルハァスシリコン層６の厚さは、この
後の高抵抗膜の種類や成膜条件により、その最適値が異
なるが、高抵抗膜にＳｉＯ2を用いる場合には、１ｎｍ
〜１０ｎｍの範囲が望ましい。この範囲よりも膜厚が厚
くても、素子作動に問題はないが、薄過ぎる場合には、
ＳｉＯ2の成膜時にエピタキシャル成長シリコン層５が
酸化されて界面制御層の効果は薄れてしまうからであ
る。また、ＣＶＤ装置内に残留する酸素により、ウエハ
表面が酸化されるため、最低１ｎｍ程度の酸化バッファ
層を成膜しなければならないことになる。
後の高抵抗膜の種類や成膜条件により、その最適値が異
なるが、高抵抗膜にＳｉＯ2を用いる場合には、１ｎｍ
〜１０ｎｍの範囲が望ましい。この範囲よりも膜厚が厚
くても、素子作動に問題はないが、薄過ぎる場合には、
ＳｉＯ2の成膜時にエピタキシャル成長シリコン層５が
酸化されて界面制御層の効果は薄れてしまうからであ
る。また、ＣＶＤ装置内に残留する酸素により、ウエハ
表面が酸化されるため、最低１ｎｍ程度の酸化バッファ
層を成膜しなければならないことになる。
【００２５】この後、ウエハをＭＢＥ装置から取り出
し、同図（ｃ）に示すようにモノシランと酸素の混合ガ
スを原料に用いた熱ＣＶＤ法により、ウエハ全面に厚さ
３００ｎｍのＳｉＯ2膜（高抵抗膜）７を成膜する。Ｓ
ｉＯ2膜７の厚さは、１００ｎｍ〜４００ｎｍの範囲が
望ましい。次の工程で、ＳｉＯ2膜７をエッチングして
形成される開口部の幅のばらつきが小さく、またゲート
長の寸法制御性が良いからである。このときに、アモル
ハァスシリコン層６の表面は、ＣＶＤの原料ガスの酸素
により酸化されるが、酸素の侵入する深さは、高々１０
ｎｍであるので、エピタキシャル成長シリコン層５やＧ
ａＡｓ基板１の表面が酸化されて界面制御層の効果が失
われることはない。
し、同図（ｃ）に示すようにモノシランと酸素の混合ガ
スを原料に用いた熱ＣＶＤ法により、ウエハ全面に厚さ
３００ｎｍのＳｉＯ2膜（高抵抗膜）７を成膜する。Ｓ
ｉＯ2膜７の厚さは、１００ｎｍ〜４００ｎｍの範囲が
望ましい。次の工程で、ＳｉＯ2膜７をエッチングして
形成される開口部の幅のばらつきが小さく、またゲート
長の寸法制御性が良いからである。このときに、アモル
ハァスシリコン層６の表面は、ＣＶＤの原料ガスの酸素
により酸化されるが、酸素の侵入する深さは、高々１０
ｎｍであるので、エピタキシャル成長シリコン層５やＧ
ａＡｓ基板１の表面が酸化されて界面制御層の効果が失
われることはない。
【００２６】以上のように成膜されたＳｉＯ2膜７及び
シリコン層５，６をフォトレジスト等をマスクとしたエ
ッチングにより加工し、同図（ｄ）に示すような開口部
８を形成する。さらに、同図（ｅ）に示すようにウエハ
全面にＷＳｉ等の金属膜をスパッタ法により成膜し、こ
れをフォトレジスト等をマスクとしたエッチングにより
加工してゲート電極９を形成する。この後、ＳｉＯ2膜
７及びシリコン層５，６の一部をフォトレジスト等をマ
スクとしたエッチングにより開口し、ＡｕＧｅＮｉから
なるソース電極１０及びドレイン電極１１をリフトオフ
法により形成し、図１（ａ），（ｂ）に示すような構造
のＭＥＳＦＥＴが得られる。
シリコン層５，６をフォトレジスト等をマスクとしたエ
ッチングにより加工し、同図（ｄ）に示すような開口部
８を形成する。さらに、同図（ｅ）に示すようにウエハ
全面にＷＳｉ等の金属膜をスパッタ法により成膜し、こ
れをフォトレジスト等をマスクとしたエッチングにより
加工してゲート電極９を形成する。この後、ＳｉＯ2膜
７及びシリコン層５，６の一部をフォトレジスト等をマ
スクとしたエッチングにより開口し、ＡｕＧｅＮｉから
なるソース電極１０及びドレイン電極１１をリフトオフ
法により形成し、図１（ａ），（ｂ）に示すような構造
のＭＥＳＦＥＴが得られる。
【００２７】このように、界面準位密度の低減されたＧ
ａＡｓＭＥＳＦＥＴを従来よりも著しく簡単なプロセス
により、製造することができる。この方法で製作された
ＦＥＴは、電荷トラップに関与するドレイン電極１１の
周波数分散（ゲートラグ）も、完全に制御され、良好な
高周波特性が得られた。また、室温環境下で１０4 時間
以上の長時間通電を行ったところ、従来のＦＥＴは、ゲ
ートラグが増大するのに対し、この例により作製された
ＦＥＴは、全く特性の変化はなく、安定して良好な高周
波特性が得られた。
ａＡｓＭＥＳＦＥＴを従来よりも著しく簡単なプロセス
により、製造することができる。この方法で製作された
ＦＥＴは、電荷トラップに関与するドレイン電極１１の
周波数分散（ゲートラグ）も、完全に制御され、良好な
高周波特性が得られた。また、室温環境下で１０4 時間
以上の長時間通電を行ったところ、従来のＦＥＴは、ゲ
ートラグが増大するのに対し、この例により作製された
ＦＥＴは、全く特性の変化はなく、安定して良好な高周
波特性が得られた。
【００２８】◇第２実施例 次に、この発明の第２実施例について、詳細に説明す
る。図３は、ＧａＡｓ半導体基板を用いた化合物半導体
装置の製造方法を工程順に示したもので、図３（ａ）〜
（ｄ）各工程の断面図である。この第２実施例の構成
が、上述の第１実施例のそれと大きく異なるところは、
高抵抗膜をＳｉＯ2膜７で構成する代わりに、ＳｉＮ膜
２２で構成するようにした点である。この第２実施例の
製造方法においては、第１実施例と同様に、半絶縁性Ｇ
ａＡｓ基板１を用意し、そのＧａＡｓ基板１上に周知の
技術により、まず、ｎ型ＧａＡｓ能動層２とｎ型ＧａＡ
ｓコンタクト層３を形成する。次に、ｎ型ＧａＡｓコン
タクト層上に、フォトレジスト等のマスクパターンを形
成し、ｎ型ＧａＡｓコンタクト層３の一部をエッチング
してリセス溝を形成した後、同図（ａ）に示すように、
ＭＢＥ法により、ウエハ全面にエピタキシャル成長シリ
コン層（界面制御層）５、アモルファスシリコン層（酸
化バッファ層）６を順次形成する。
る。図３は、ＧａＡｓ半導体基板を用いた化合物半導体
装置の製造方法を工程順に示したもので、図３（ａ）〜
（ｄ）各工程の断面図である。この第２実施例の構成
が、上述の第１実施例のそれと大きく異なるところは、
高抵抗膜をＳｉＯ2膜７で構成する代わりに、ＳｉＮ膜
２２で構成するようにした点である。この第２実施例の
製造方法においては、第１実施例と同様に、半絶縁性Ｇ
ａＡｓ基板１を用意し、そのＧａＡｓ基板１上に周知の
技術により、まず、ｎ型ＧａＡｓ能動層２とｎ型ＧａＡ
ｓコンタクト層３を形成する。次に、ｎ型ＧａＡｓコン
タクト層上に、フォトレジスト等のマスクパターンを形
成し、ｎ型ＧａＡｓコンタクト層３の一部をエッチング
してリセス溝を形成した後、同図（ａ）に示すように、
ＭＢＥ法により、ウエハ全面にエピタキシャル成長シリ
コン層（界面制御層）５、アモルファスシリコン層（酸
化バッファ層）６を順次形成する。
【００２９】アモルハァスシリコン層６の厚さは、１ｎ
ｍである。この後、触媒ＣＶＤ装置にウエハを導入し、
同３（ｂ）に示すにようにウエハ表面に活性化されたＮ
Ｈ3ガス２０を通過させてクリーニングを行う。ＮＨ3ガ
ス２０の流量は、１００ＳＣＣＭ、触媒体とウエハ間の
距離は、４ｃｍである。ＮＨ3ガス２０の流量は、１０
〜５００ＳＣＣＭ程度が適当である。また、触媒体とウ
エハ間の距離は、３〜５ｃｍ程度が適当であるが、これ
より近づけると、触媒体からの輻射熱によりウエハ表面
の温度が上昇し、遠ざけると、クリーニングの速度が低
下する。
ｍである。この後、触媒ＣＶＤ装置にウエハを導入し、
同３（ｂ）に示すにようにウエハ表面に活性化されたＮ
Ｈ3ガス２０を通過させてクリーニングを行う。ＮＨ3ガ
ス２０の流量は、１００ＳＣＣＭ、触媒体とウエハ間の
距離は、４ｃｍである。ＮＨ3ガス２０の流量は、１０
〜５００ＳＣＣＭ程度が適当である。また、触媒体とウ
エハ間の距離は、３〜５ｃｍ程度が適当であるが、これ
より近づけると、触媒体からの輻射熱によりウエハ表面
の温度が上昇し、遠ざけると、クリーニングの速度が低
下する。
【００３０】この例では、クリーニング工程時の基板温
度を、３００℃、触媒体の温度を、１３００℃に設定す
るのが好ましい。クリーニング工程の温度は、３００℃
〜４５０℃の範囲で設定するのが良い。これにより、低
温の場合には、反応速度を低下できる。高温の場合に
は、エピタキシャル成長シリコン層５とＧａＡｓ基板１
の界面で反応が起こり、ポンドの乱れを生じて界面準位
密度を増大させてしまうことになる。また、触媒体の温
度は、１３００℃〜１５００℃の範囲が良い。水素の活
性化には、プラズマや光励起、触媒体との接触分解反応
等、何を用いても良いが、この実施例では、タングステ
ンを触媒体に用いた。上記のような条件でクリーニング
することにより、ウエハをＣＶＤ装置に移動する際に、
ＧａＡｓ基板１上に形成されたアモルハァスシリコン層
６や表面に吸着した炭素、イオン等の汚染物質も除去さ
れる。さらに、上記のようにＮＨ3ガス２０を用いた場
合には、自然酸化膜の除去後に酸化バッファ層の表面
は、窒化され、同図（ｃ）に示すようにＳｉＮ窒化層２
１が形成される。
度を、３００℃、触媒体の温度を、１３００℃に設定す
るのが好ましい。クリーニング工程の温度は、３００℃
〜４５０℃の範囲で設定するのが良い。これにより、低
温の場合には、反応速度を低下できる。高温の場合に
は、エピタキシャル成長シリコン層５とＧａＡｓ基板１
の界面で反応が起こり、ポンドの乱れを生じて界面準位
密度を増大させてしまうことになる。また、触媒体の温
度は、１３００℃〜１５００℃の範囲が良い。水素の活
性化には、プラズマや光励起、触媒体との接触分解反応
等、何を用いても良いが、この実施例では、タングステ
ンを触媒体に用いた。上記のような条件でクリーニング
することにより、ウエハをＣＶＤ装置に移動する際に、
ＧａＡｓ基板１上に形成されたアモルハァスシリコン層
６や表面に吸着した炭素、イオン等の汚染物質も除去さ
れる。さらに、上記のようにＮＨ3ガス２０を用いた場
合には、自然酸化膜の除去後に酸化バッファ層の表面
は、窒化され、同図（ｃ）に示すようにＳｉＮ窒化層２
１が形成される。
【００３１】この状態で、５分程度保持した後に、ＮＨ
3ガス２０の流量を変えずに流量１ＳＣＣＭ（１／１０
０）程度のＳｉＨ4ガスを添加することにより、ＳｉＮ
膜２２の堆積が開始される。同一装置内で、ＳｉＮ膜２
２の堆積を行うことにより、クリーニング後のウエハ表
面の酸化が完全に抑制される。ＳｉＮ堆積工程時の基板
温度、触媒体温度、触媒体とウエハ間の距離の設定値
は、それぞれクリーニング工程時と同じであるが、表面
クリーニング後の速やかにＳｉＮ膜２２の堆積を行うた
めには、クリーニング工程時とＳｉＮ膜堆積時の基板温
度や触媒体温度は、同一に設定するのが良い。また、ク
リーニングを行うためには、汚染物質を除去するため、
５分程度が良い。
3ガス２０の流量を変えずに流量１ＳＣＣＭ（１／１０
０）程度のＳｉＨ4ガスを添加することにより、ＳｉＮ
膜２２の堆積が開始される。同一装置内で、ＳｉＮ膜２
２の堆積を行うことにより、クリーニング後のウエハ表
面の酸化が完全に抑制される。ＳｉＮ堆積工程時の基板
温度、触媒体温度、触媒体とウエハ間の距離の設定値
は、それぞれクリーニング工程時と同じであるが、表面
クリーニング後の速やかにＳｉＮ膜２２の堆積を行うた
めには、クリーニング工程時とＳｉＮ膜堆積時の基板温
度や触媒体温度は、同一に設定するのが良い。また、ク
リーニングを行うためには、汚染物質を除去するため、
５分程度が良い。
【００３２】以上のようにして、同図（ｄ）に示したよ
うに、厚さ３００ｎｍのＳｉＮ膜２２を堆積した後に、
上述の第１実施例と略同様の方法により、ＭＥＳＦＥＴ
を作製する。なお、この実施例では、ＳｉＮ膜２２の堆
積時にアモルハァスシリコン層６は、酸化されない。し
たがって、アモルハァスシリコン層６の厚さは、第１実
施例の場合よりも薄くても良く、１ｎｍ以上あれば、所
望の効果が充分に得られる。このように、ＳｉＮ膜２２
の成膜以前にクリーニング工程を付加すれば、ＳｉＮ成
膜前にアモルファスシリコン層６の表面にわずかに残留
する自然酸化膜や表面に吸着している炭素や硫黄等の不
純物が完全に除去される。また、ＮＨ3ガスを用いた場
合には、自然酸化膜の除去ばかりでなく、酸化膜除去後
に酸化バッファ層の表面は窒化され、同図（ｃ）に示す
ようにＳｉＮ窒化層２１を形成する。このため、シリコ
ン界面制御層とＳｉＮ膜の界面は、完全に浄化されてお
り、上述の第１実施例により得られるＦＥＴよりもさら
に炭素や硫黄等の汚染物質に起因するゲートラグ等の問
題が制御される。
うに、厚さ３００ｎｍのＳｉＮ膜２２を堆積した後に、
上述の第１実施例と略同様の方法により、ＭＥＳＦＥＴ
を作製する。なお、この実施例では、ＳｉＮ膜２２の堆
積時にアモルハァスシリコン層６は、酸化されない。し
たがって、アモルハァスシリコン層６の厚さは、第１実
施例の場合よりも薄くても良く、１ｎｍ以上あれば、所
望の効果が充分に得られる。このように、ＳｉＮ膜２２
の成膜以前にクリーニング工程を付加すれば、ＳｉＮ成
膜前にアモルファスシリコン層６の表面にわずかに残留
する自然酸化膜や表面に吸着している炭素や硫黄等の不
純物が完全に除去される。また、ＮＨ3ガスを用いた場
合には、自然酸化膜の除去ばかりでなく、酸化膜除去後
に酸化バッファ層の表面は窒化され、同図（ｃ）に示す
ようにＳｉＮ窒化層２１を形成する。このため、シリコ
ン界面制御層とＳｉＮ膜の界面は、完全に浄化されてお
り、上述の第１実施例により得られるＦＥＴよりもさら
に炭素や硫黄等の汚染物質に起因するゲートラグ等の問
題が制御される。
【００３３】◇第３実施例 次に、この発明の第３実施例を、詳細に説明する。図４
は、ＦＥＴからなる化合物半導体装置の製造方法を工程
順に示したもので、図４（ａ）〜（ｃ）は各工程の断面
図である。この第３実施例の化合物半導体装置は、同図
（ｃ）に示すように、高周波特性に優れるＦＥＴと、耐
圧性に優れるＦＥＴとから構成される。この例の化合物
半導体装置を製造するには、同図（ａ）に示すように、
第１実施例と同様にフォトレジスト層のマスクパターン
を形成し、ｎ型ＧａＡｓコンタクト層３の一部をエッチ
ングしてリセス溝４を形成した後、ＭＢＥ法により、ウ
エハ全面にエピタキシャル成長シリコン層（界面制御
層）５、アモルファスシリコン層（酸化バッファ層）６
を順次形成する。
は、ＦＥＴからなる化合物半導体装置の製造方法を工程
順に示したもので、図４（ａ）〜（ｃ）は各工程の断面
図である。この第３実施例の化合物半導体装置は、同図
（ｃ）に示すように、高周波特性に優れるＦＥＴと、耐
圧性に優れるＦＥＴとから構成される。この例の化合物
半導体装置を製造するには、同図（ａ）に示すように、
第１実施例と同様にフォトレジスト層のマスクパターン
を形成し、ｎ型ＧａＡｓコンタクト層３の一部をエッチ
ングしてリセス溝４を形成した後、ＭＢＥ法により、ウ
エハ全面にエピタキシャル成長シリコン層（界面制御
層）５、アモルファスシリコン層（酸化バッファ層）６
を順次形成する。
【００３４】この後、同図（ｂ）に示すように、厚さ１
μｍのフォトレジストを用いてマスクパターン３０を形
成し、ウエハ表面の一部に活性化された酸素を含むＯ2
プラズマ３１を照射して、表面酸化を行う。酸素の活性
化には、プラズマや光励起、触媒反応等、何を用いても
良いが、Ｏ2プラズマ３１を照射する例を示した。ウエ
ハ表面に活性化されたＯ2ガスを通過させると、マスク
で覆われていない部分では、酸化バッファ層６、界面制
御層５及びＧａＡｓ基板１の表面が酸化される。Ｏ2ガ
スの流量は、１００ＳＡＣＣＭ、基板温度は室温、処理
時間は１０分である。Ｏ2ガスの流量は、１００〜５０
０ＳＣＣＭ程度、基板温度は、室温〜１００℃程度、処
理時間は、５〜３０ｍｉｎ程度が適当である。これによ
り、高温の場合には、酸化速度は速くなるが、ウエハ面
内の均一性が悪化し、またフォトレジストマスクのエッ
チングレートが速いために、ウエハ面内で選択的な酸化
を行うことができない。フォトレジストマスクの厚さ
は、酸化処理時間や基板温度等により、その最適値が異
なるが、室温にて処理を行う場合には、厚さ１μｍ程度
あれば充分である。
μｍのフォトレジストを用いてマスクパターン３０を形
成し、ウエハ表面の一部に活性化された酸素を含むＯ2
プラズマ３１を照射して、表面酸化を行う。酸素の活性
化には、プラズマや光励起、触媒反応等、何を用いても
良いが、Ｏ2プラズマ３１を照射する例を示した。ウエ
ハ表面に活性化されたＯ2ガスを通過させると、マスク
で覆われていない部分では、酸化バッファ層６、界面制
御層５及びＧａＡｓ基板１の表面が酸化される。Ｏ2ガ
スの流量は、１００ＳＡＣＣＭ、基板温度は室温、処理
時間は１０分である。Ｏ2ガスの流量は、１００〜５０
０ＳＣＣＭ程度、基板温度は、室温〜１００℃程度、処
理時間は、５〜３０ｍｉｎ程度が適当である。これによ
り、高温の場合には、酸化速度は速くなるが、ウエハ面
内の均一性が悪化し、またフォトレジストマスクのエッ
チングレートが速いために、ウエハ面内で選択的な酸化
を行うことができない。フォトレジストマスクの厚さ
は、酸化処理時間や基板温度等により、その最適値が異
なるが、室温にて処理を行う場合には、厚さ１μｍ程度
あれば充分である。
【００３５】このように、絶縁膜／化合物半導体基板界
面において、化合物半導体の酸化が進行した場合には、
これに伴って発生する電荷トラップがゲートラグ等の不
安定現象を引き起こすが、その一方では、捕獲した負電
荷によって耐圧が増大する、という効果もある。このた
め、半導体集積回路の性能要望に応じて、高周波特性を
犠牲にしても高耐圧を確保したい部分がある場合には、
以上のような方法でウエハ面内で選択的に酸化を行えば
良い。
面において、化合物半導体の酸化が進行した場合には、
これに伴って発生する電荷トラップがゲートラグ等の不
安定現象を引き起こすが、その一方では、捕獲した負電
荷によって耐圧が増大する、という効果もある。このた
め、半導体集積回路の性能要望に応じて、高周波特性を
犠牲にしても高耐圧を確保したい部分がある場合には、
以上のような方法でウエハ面内で選択的に酸化を行えば
良い。
【００３６】上記のような表面酸化工程の結果、同図
（ｃ）に示すように、酸化を行った部部（マスクで覆わ
れていない部分）には、シリコン酸化バッファ層３２及
びＧａＡｓ酸化層３３が形成される。この後、マスクを
除去し、ＣＶＤ法により、高抵抗膜を成膜してＭ第１実
施例と同様な方法でＭＥＳＦＥＴを作製すると、表面酸
化を行わなかった部分（すなわち、エピタキシャル成長
シリコン層５及びアモルファスシリコン層６の積層構造
を有する部分）からなる高周波特性の改善されたＦＥＴ
と、表面酸化を行った部分（すなわち、シリコン酸化バ
ッファ層３２及びＧａＡｓ酸化層３３の積層構造を有す
る部分）からなる高耐圧のＦＥＴから構成される半導体
集積回路が得られる。
（ｃ）に示すように、酸化を行った部部（マスクで覆わ
れていない部分）には、シリコン酸化バッファ層３２及
びＧａＡｓ酸化層３３が形成される。この後、マスクを
除去し、ＣＶＤ法により、高抵抗膜を成膜してＭ第１実
施例と同様な方法でＭＥＳＦＥＴを作製すると、表面酸
化を行わなかった部分（すなわち、エピタキシャル成長
シリコン層５及びアモルファスシリコン層６の積層構造
を有する部分）からなる高周波特性の改善されたＦＥＴ
と、表面酸化を行った部分（すなわち、シリコン酸化バ
ッファ層３２及びＧａＡｓ酸化層３３の積層構造を有す
る部分）からなる高耐圧のＦＥＴから構成される半導体
集積回路が得られる。
【００３７】このようにして、ウエハ面内で選択的に酸
化を行った後、マスクを除去し、ＣＶＤ法によりＳｉＯ
2膜を成膜して、上述の第１実施例で述べたと略同様の
方法により、ＭＥＳＦＥＴを作成すると、シリコン界面
制御層を設けることで高周波特性が改善されたＦＥＴ
と、表面が酸化されることで耐圧性が向上したＦＥＴと
が同一半導体チップ上に混在する半導体集積回路が得ら
れる。図８に示したような従来の方法による界面制御層
を用いたパッシベーション方法では、シリコン界面制御
層上に窒化シリコン膜を形成するために、選択的にウエ
ハの一部を酸化することができず、高周波特性に優れる
ＦＥＴと、耐圧性に優れるＦＥＴとが同一半導体チップ
上に混在する半導体集積回路は、この第３実施例により
始めて実現できるのである。
化を行った後、マスクを除去し、ＣＶＤ法によりＳｉＯ
2膜を成膜して、上述の第１実施例で述べたと略同様の
方法により、ＭＥＳＦＥＴを作成すると、シリコン界面
制御層を設けることで高周波特性が改善されたＦＥＴ
と、表面が酸化されることで耐圧性が向上したＦＥＴと
が同一半導体チップ上に混在する半導体集積回路が得ら
れる。図８に示したような従来の方法による界面制御層
を用いたパッシベーション方法では、シリコン界面制御
層上に窒化シリコン膜を形成するために、選択的にウエ
ハの一部を酸化することができず、高周波特性に優れる
ＦＥＴと、耐圧性に優れるＦＥＴとが同一半導体チップ
上に混在する半導体集積回路は、この第３実施例により
始めて実現できるのである。
【００３８】◇第４実施例 次に、この発明の第４実施例について、詳細に説明す
る。図５は、ヘテロ接合型バイポーラトランジスタ（Ｈ
ＢＴ）の素子主要部の製造法を工程順に示したもので、
図５（ａ）〜（ｃ）は各工程の断面図である。この例の
ＨＢＴは、同図（ｃ）に示すように、半絶縁性ＧａＡｓ
基板４１と、このＧａＡｓ基板４１上に形成されたｎ型
ＧａＡｓからなるコレクタ層（以下、ｎ型ＧａＡｓコレ
クタ層という）４２と、ｎ型ＧａＡｓコレクタ層４２上
に形成されたｐ型ＧａＡｓからなるベース層（以下、ｐ
型ＧａＡｓベース層という）４３と、ベース層４３上に
部分的に形成されたｎ型ＡｌＧａＡｓからなるエミッタ
層（以下、ｎ型ＡｌＧａＡｓエミッタ層という）４４
と、ｎ型ＡｌＧａＡｓエミッタ層４４上に形成されたタ
ングステンシリサイドからなるエミッタ電極４５と、ｐ
型ＧａＡｓベース層４３上に形成されたＡｕＭｎからな
るベース層４９と、ｎ型ＧａＡｓコレクタ層４２上に形
成されたＡｕＧｅＮｉからなるコレクタ電極（不図示）
と、ｎ型ＡｌＧａＡｓエミッタ層４４及びエミッタ電極
４５とベース電極４９間とを絶縁するシリコン界面制御
層４８、アモルハァスシリコン酸化バッファ層４７及び
ＳｉＯ2４６とからなる側壁とから構成されている。
る。図５は、ヘテロ接合型バイポーラトランジスタ（Ｈ
ＢＴ）の素子主要部の製造法を工程順に示したもので、
図５（ａ）〜（ｃ）は各工程の断面図である。この例の
ＨＢＴは、同図（ｃ）に示すように、半絶縁性ＧａＡｓ
基板４１と、このＧａＡｓ基板４１上に形成されたｎ型
ＧａＡｓからなるコレクタ層（以下、ｎ型ＧａＡｓコレ
クタ層という）４２と、ｎ型ＧａＡｓコレクタ層４２上
に形成されたｐ型ＧａＡｓからなるベース層（以下、ｐ
型ＧａＡｓベース層という）４３と、ベース層４３上に
部分的に形成されたｎ型ＡｌＧａＡｓからなるエミッタ
層（以下、ｎ型ＡｌＧａＡｓエミッタ層という）４４
と、ｎ型ＡｌＧａＡｓエミッタ層４４上に形成されたタ
ングステンシリサイドからなるエミッタ電極４５と、ｐ
型ＧａＡｓベース層４３上に形成されたＡｕＭｎからな
るベース層４９と、ｎ型ＧａＡｓコレクタ層４２上に形
成されたＡｕＧｅＮｉからなるコレクタ電極（不図示）
と、ｎ型ＡｌＧａＡｓエミッタ層４４及びエミッタ電極
４５とベース電極４９間とを絶縁するシリコン界面制御
層４８、アモルハァスシリコン酸化バッファ層４７及び
ＳｉＯ2４６とからなる側壁とから構成されている。
【００３９】上記構成のＨＢＴを得るには、同図（ａ）
に示すように、まず、ｎ型ＧａＡｓコレクタ層４２、ｐ
型ＧａＡｓベース層４３が形成された半絶縁性ＧａＡｓ
基板４１上に、フォトリソグラフィー技術とエッチング
により、ｎ型ＡｌＧａＡｓエミッタ層（エミッタメサ）
４４とエミッタ電極４５を形成する。ここで、エミッタ
電極４５は、ウエハ上の全面に厚さ２５０ｎｍ程度のタ
ングステンシリサイド（ＷＳｉ）膜を成膜して形成す
る。次に、上述した第１実施例と略同様の方法で、ウエ
ハ全面に厚さ１ｎｍのシリコン界面制御層４８、厚さ１
０ｎｍのアモルハァスシリコン酸化バッファ層４７、厚
さ３００ｎｍ程度のＳｉＯ2膜４６を順次成膜し、積層
膜を形成する。この後、ＣＦ4ガスを用いた反応性ドラ
イエッチングにより、同図（ｂ）に示すように、シリコ
ン界面制御層４８、アモルハァスシリコン酸化バッファ
層４７、ＳｉＯ2膜４６からなる厚さ２００ｎｍ程度の
側壁を形成する。
に示すように、まず、ｎ型ＧａＡｓコレクタ層４２、ｐ
型ＧａＡｓベース層４３が形成された半絶縁性ＧａＡｓ
基板４１上に、フォトリソグラフィー技術とエッチング
により、ｎ型ＡｌＧａＡｓエミッタ層（エミッタメサ）
４４とエミッタ電極４５を形成する。ここで、エミッタ
電極４５は、ウエハ上の全面に厚さ２５０ｎｍ程度のタ
ングステンシリサイド（ＷＳｉ）膜を成膜して形成す
る。次に、上述した第１実施例と略同様の方法で、ウエ
ハ全面に厚さ１ｎｍのシリコン界面制御層４８、厚さ１
０ｎｍのアモルハァスシリコン酸化バッファ層４７、厚
さ３００ｎｍ程度のＳｉＯ2膜４６を順次成膜し、積層
膜を形成する。この後、ＣＦ4ガスを用いた反応性ドラ
イエッチングにより、同図（ｂ）に示すように、シリコ
ン界面制御層４８、アモルハァスシリコン酸化バッファ
層４７、ＳｉＯ2膜４６からなる厚さ２００ｎｍ程度の
側壁を形成する。
【００４０】側壁の厚さは、成膜された積層膜の厚さに
よって決まり、５０ｎｍ以上あればエミッタ電極４５と
ベース電極４９が電気的に短絡するのを防ぐことができ
るが、２００ｎｍ程度が適当である。積層膜の厚さと、
異方性エッチングの結果、形成される側壁の厚さの関係
は、主としてＳｉＯ2膜４６の段差被覆性と、側壁形成
に用いるエッチングの異方性の程度により決まるが、通
常用いられるＣＦ4等をエッチングガスに用いたリアク
ティブイオンエッチング（ＲＩＥ）を使用する場合、側
壁厚さを２００ｎｍ程度とするためには、ＳｉＯ2膜４
６の堆積厚さは３００ｎｍ程度が適当である。この後、
ウエハ全面にＴｉとＰｔとＡｕの積層構造からなるベー
ス電極金属を電子線蒸着法により成膜し、イオンミリン
グ法により加工することにより、同図（ｃ）に示すよう
に、ベース電極４９を形成して素子主要部が完成する。
よって決まり、５０ｎｍ以上あればエミッタ電極４５と
ベース電極４９が電気的に短絡するのを防ぐことができ
るが、２００ｎｍ程度が適当である。積層膜の厚さと、
異方性エッチングの結果、形成される側壁の厚さの関係
は、主としてＳｉＯ2膜４６の段差被覆性と、側壁形成
に用いるエッチングの異方性の程度により決まるが、通
常用いられるＣＦ4等をエッチングガスに用いたリアク
ティブイオンエッチング（ＲＩＥ）を使用する場合、側
壁厚さを２００ｎｍ程度とするためには、ＳｉＯ2膜４
６の堆積厚さは３００ｎｍ程度が適当である。この後、
ウエハ全面にＴｉとＰｔとＡｕの積層構造からなるベー
ス電極金属を電子線蒸着法により成膜し、イオンミリン
グ法により加工することにより、同図（ｃ）に示すよう
に、ベース電極４９を形成して素子主要部が完成する。
【００４１】なお、ＣＦ4プラズマによりエッチングで
は、シリコンはエッチングされないため、界面制御層及
び酸化バッファ層のうち酸化されなかった部分は、側壁
形成後にベース層上に残るが、適当なエッチングによ
り、ベース層露出を行うか、ベース電極のアロイ条件の
最適を行うことにより、ベース抵抗の上昇等の素子特性
の悪化を避けることが可能である。
は、シリコンはエッチングされないため、界面制御層及
び酸化バッファ層のうち酸化されなかった部分は、側壁
形成後にベース層上に残るが、適当なエッチングによ
り、ベース層露出を行うか、ベース電極のアロイ条件の
最適を行うことにより、ベース抵抗の上昇等の素子特性
の悪化を避けることが可能である。
【００４２】この第４実施例では、エミッタ・ベース間
の電気的短絡を防ぐための側壁下部とＧａＡｓベース層
間にシリコン界面制御層が挿入されているため、側壁下
部であるシリコン界面制御層４８とｐ型ＧａＡｓベース
層４３が接触している外部ベース表面部分の界面に存在
する界面準位が、ＳｉＯ2のみで側壁を形成した従来の
ＨＢＴに比して減少している。このため、外部ベース表
面部分における表面再結合電流が大幅に減少し、エミッ
タサイズ効果を制御することができる。
の電気的短絡を防ぐための側壁下部とＧａＡｓベース層
間にシリコン界面制御層が挿入されているため、側壁下
部であるシリコン界面制御層４８とｐ型ＧａＡｓベース
層４３が接触している外部ベース表面部分の界面に存在
する界面準位が、ＳｉＯ2のみで側壁を形成した従来の
ＨＢＴに比して減少している。このため、外部ベース表
面部分における表面再結合電流が大幅に減少し、エミッ
タサイズ効果を制御することができる。
【００４３】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、上述の第
１実施例では、能動層にｎ型ＧａＡｓを用いたＭＥＳＦ
ＥＴの製造方法（図２）について述べたが、これに限ら
ず、高電子移動度トランジスタ（ＨＥＭＴ）、ヘテロ構
造ＦＥＴ等、他の結晶構造を有するＦＥＴや、絶縁ゲー
トＦＥＴ等のゲート電極構造の異なるＦＥＴについて
も、略同様の方法で製造でき、同様の効果を得ることが
できる。また、能動層に、例えばＩｎＧａＡｓ等の他の
化合物半導体を用いても良い。
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、上述の第
１実施例では、能動層にｎ型ＧａＡｓを用いたＭＥＳＦ
ＥＴの製造方法（図２）について述べたが、これに限ら
ず、高電子移動度トランジスタ（ＨＥＭＴ）、ヘテロ構
造ＦＥＴ等、他の結晶構造を有するＦＥＴや、絶縁ゲー
トＦＥＴ等のゲート電極構造の異なるＦＥＴについて
も、略同様の方法で製造でき、同様の効果を得ることが
できる。また、能動層に、例えばＩｎＧａＡｓ等の他の
化合物半導体を用いても良い。
【００４４】また、上述の第４実施例では、ＡｌＧａＡ
ｓ／ＧａＡｓＨＢＴの製造方法について述べたが、これ
に限らず、ＩｎＧａＰ／ＧａＡｓ等の他の材料系を用い
たＨＢＴやベース層やエミッタ層の組成が連続的に変化
したグレーデッド構造を含む結晶構造のＨＢＴについて
も、略同様の方法により得ることができる。また、上述
の第２実施例では、ＮＨ3ガスを用いて、アモルファス
シリコン層の表面に窒化膜を形成したが、これに代え
て、プラズマ、光励起、タングステン等の触媒との接触
分解反応等の方法により活性化された窒素と水素との混
合ガスや、ヒドラジン等の窒素と水素との化合物を用い
ても良い。
ｓ／ＧａＡｓＨＢＴの製造方法について述べたが、これ
に限らず、ＩｎＧａＰ／ＧａＡｓ等の他の材料系を用い
たＨＢＴやベース層やエミッタ層の組成が連続的に変化
したグレーデッド構造を含む結晶構造のＨＢＴについて
も、略同様の方法により得ることができる。また、上述
の第２実施例では、ＮＨ3ガスを用いて、アモルファス
シリコン層の表面に窒化膜を形成したが、これに代え
て、プラズマ、光励起、タングステン等の触媒との接触
分解反応等の方法により活性化された窒素と水素との混
合ガスや、ヒドラジン等の窒素と水素との化合物を用い
ても良い。
【００４５】
【発明の効果】以上説明したように、請求項１及び２記
載の構成によれば、界面制御層であるエピタキシャル成
長シリコン層上にアモルハァスシリコン層が形成されて
いるため、アモルハァスシリコン層からなる酸化バッフ
ァ（緩衝）機能によって保護膜（高抵抗膜）と化合物半
導体基板の界面でのボンドの乱れや半導体基板表面の酸
化が防止できる。したがって、両者の界面での乱れや半
導体基板表面の酸化に起因する界面準位密度の低下が防
止される。上記エピタキシャル成長シリコン層とアモル
ハァスシリコン層は、半導体基板温度等の成長条件を変
更するだけで、同一装置で形成できるため（請求項３記
載の構成）、製造プロセスが簡単化し、スループット等
の低下を引き起こすことがなく、また装置の大型化や複
雑化も伴わない。また、アモルファスシリコン層を形成
する際、他の装置へ搬送する必要がないため、エピタキ
シャル成長シリコン層表面の酸化も防止できる。また、
化合物半導体装置をＧａＡｓＦＥＴとした場合、長時間
動作させたときでも、電気化学反応による素子機能層表
面の酸化が生じない。したがって、製造する際の製造装
置及びプロセスの複雑化、長時間動作時における素子特
性の劣化が改善される。
載の構成によれば、界面制御層であるエピタキシャル成
長シリコン層上にアモルハァスシリコン層が形成されて
いるため、アモルハァスシリコン層からなる酸化バッフ
ァ（緩衝）機能によって保護膜（高抵抗膜）と化合物半
導体基板の界面でのボンドの乱れや半導体基板表面の酸
化が防止できる。したがって、両者の界面での乱れや半
導体基板表面の酸化に起因する界面準位密度の低下が防
止される。上記エピタキシャル成長シリコン層とアモル
ハァスシリコン層は、半導体基板温度等の成長条件を変
更するだけで、同一装置で形成できるため（請求項３記
載の構成）、製造プロセスが簡単化し、スループット等
の低下を引き起こすことがなく、また装置の大型化や複
雑化も伴わない。また、アモルファスシリコン層を形成
する際、他の装置へ搬送する必要がないため、エピタキ
シャル成長シリコン層表面の酸化も防止できる。また、
化合物半導体装置をＧａＡｓＦＥＴとした場合、長時間
動作させたときでも、電気化学反応による素子機能層表
面の酸化が生じない。したがって、製造する際の製造装
置及びプロセスの複雑化、長時間動作時における素子特
性の劣化が改善される。
【００４６】また、請求項４，５及び６記載の構成によ
れば、界面制御層であるエピタキシャル成長シリコン層
上にアモルハァスシリコン層が形成され、またアモルハ
ァスシリコン層表面に窒化膜が成膜されるため、アモル
ハァスシリコン層からなる酸化バッファ（緩衝）機能及
び窒化膜の酸化バリア（障壁）機能によって保護膜（高
抵抗膜）と化合物半導体基板の界面でのボンドの乱れや
化合物半導体基板表面の酸化が防止できる。したがっ
て、両者の界面での乱れや化合物半導体基板表面の酸化
に起因する界面準位密度の低下が防止される。
れば、界面制御層であるエピタキシャル成長シリコン層
上にアモルハァスシリコン層が形成され、またアモルハ
ァスシリコン層表面に窒化膜が成膜されるため、アモル
ハァスシリコン層からなる酸化バッファ（緩衝）機能及
び窒化膜の酸化バリア（障壁）機能によって保護膜（高
抵抗膜）と化合物半導体基板の界面でのボンドの乱れや
化合物半導体基板表面の酸化が防止できる。したがっ
て、両者の界面での乱れや化合物半導体基板表面の酸化
に起因する界面準位密度の低下が防止される。
【００４７】なお、窒化膜を成膜する工程を、窒素と水
素の化合物（例えば、ＮＨ3ガス等）により行うように
すれば、窒化膜成膜前にアモルハァスシリコン層の表面
にわずかに残留する自然酸化膜や表面に付着している炭
素や硫黄等の不純物が除去されるので、大変好ましい。
自然酸化膜除去後に、酸化バッファ層の表面が窒化され
る。したがって、アモルハァスシリコン層と窒化膜の界
面は、完全に浄化されてゲートラグ等の問題が抑制され
る。
素の化合物（例えば、ＮＨ3ガス等）により行うように
すれば、窒化膜成膜前にアモルハァスシリコン層の表面
にわずかに残留する自然酸化膜や表面に付着している炭
素や硫黄等の不純物が除去されるので、大変好ましい。
自然酸化膜除去後に、酸化バッファ層の表面が窒化され
る。したがって、アモルハァスシリコン層と窒化膜の界
面は、完全に浄化されてゲートラグ等の問題が抑制され
る。
【００４８】また、請求項７及び８記載の構成によれ
ば、少なくとも１つの能動素子は、該素子に接して形成
されたエピタキシャル成長シリコン層を有し、少なくと
も１つの能動素子は、該素子に接して形成されたエピタ
キシャル成長シリコン層を有していないため、同一半導
体チップ内でシリコン界面制御層を用いた高周波特性を
改善したＦＥＴと耐圧を改善したＦＥＴが混在する化合
物半導体装置を得ることができる。このように、２つ以
上の化合物半導体チップを必要としないので、製造コス
トの上昇やプロセスの複雑化を招かない。
ば、少なくとも１つの能動素子は、該素子に接して形成
されたエピタキシャル成長シリコン層を有し、少なくと
も１つの能動素子は、該素子に接して形成されたエピタ
キシャル成長シリコン層を有していないため、同一半導
体チップ内でシリコン界面制御層を用いた高周波特性を
改善したＦＥＴと耐圧を改善したＦＥＴが混在する化合
物半導体装置を得ることができる。このように、２つ以
上の化合物半導体チップを必要としないので、製造コス
トの上昇やプロセスの複雑化を招かない。
【図１】この発明の第１実施例であるＭＥＳＦＥＴの構
造を示す図であり、（ａ）は、断面図、及び（ｂ）は平
面図である。
造を示す図であり、（ａ）は、断面図、及び（ｂ）は平
面図である。
【図２】同ＭＥＳＦＥＴの製造方法を工程順に示す工程
断面図である。
断面図である。
【図３】この発明の第２実施例であるＭＥＳＦＥＴの製
造方法を工程順に示す工程断面図である。
造方法を工程順に示す工程断面図である。
【図４】この発明の第３実施例であるＭＥＳＦＥＴの製
造方法を工程順に示す工程断面図である。
造方法を工程順に示す工程断面図である。
【図５】この発明の第４実施例であるＨＢＴの製造方法
を工程順に示す工程断面図である。
を工程順に示す工程断面図である。
【図６】従来のＭＥＳＦＥＴの半導体チップ構造を示す
図であり、（ａ）は、断面図、及び（ｂ）は平面図であ
る。
図であり、（ａ）は、断面図、及び（ｂ）は平面図であ
る。
【図７】従来のＦＥＴの半導体チップ構造を示す図であ
り、（ａ）は、断面図、及び（ｂ）は平面図である。
り、（ａ）は、断面図、及び（ｂ）は平面図である。
【図８】従来のＧａＡｓ基板表面のパッシベーション製
造方法を工程順に示す工程断面図である。
造方法を工程順に示す工程断面図である。
１ ＧａＡｓ基板 ２ ｎ型ＧａＡｓ能動層 ３ ｎ型ＧａＡｓコンタクト層 ４ リセス溝 ５ エピタキシャル成長コレクタ層（界面制御層） ６ アモルハァスシリコン層（酸化バッファ層） ７ ＳｉＯ2膜（保護膜，高抵抗膜） ８ 開口部 ９ ゲート電極 １０ ソース電極 １１ ドレイン電極 １２ フォトレジスト ２０ ＮＨ3ガス ２１ ＳｉＮ窒化層 ２２ ＳｉＮ膜 ３０ マスクパターン ３２ シリコン酸化バッファ層 ３３ ＧａＡｓ酸化膜 ４１ ＧａＡｓ基板 ４２ ｎ型ＧａＡｓコレクタ層 ４３ ｐ型ＧａＡｓベース層 ４４ ｎ型ＡｌＧａＡｓエミッタ層 ４５ エミッタ電極 ４６ ＳｉＯ2膜 ４７ アモルハァスシリコン酸化バッファ層 ４８ シリコン界面制御層 ４９ ベース電極 ５０ コレクタ電極 ５１ ＧａＡｓ基板 ５２ シリコン層 ５３ 窒化シリコン層 ５４ 酸化シリコン膜
Claims (8)
- 【請求項１】 化合物半導体基板上に素子能動層を形成
し、該素子能動層が形成された半導体基板上に高抵抗膜
を成膜した化合物半導体装置において、 前記素子能動層が形成された半導体基板と高抵抗膜との
界面部分に、エピタキシャル成長シリコン層と、該シリ
コン層上に形成されたアモルハァスシリコン層とを有す
ることを特徴とする化合物半導体装置。 - 【請求項２】 化合物半導体基板上に素子能動層を形成
し、該素子能動層が形成された半導体基板上に高抵抗膜
を成膜する化合物半導体装置の製造方法において、 前記素子能動層が形成された半導体基板上にエピタキシ
ャル成長シリコン層を形成する工程と、該シリコン層上
にアモルファスシリコン層を形成する工程と、該アモル
ファスシリコン層上に高抵抗膜を成膜する工程とを有す
ることを特徴とする化合物半導体装置の製造方法。 - 【請求項３】 前記エピタキシャル成長シリコン層とア
モルファスシリコン層とを同一の装置で形成することを
特徴とする請求項２記載の化合物半導体装置の製造方
法。 - 【請求項４】 化合物半導体基板上に素子能動層を形成
し、該素子能動層が形成された半導体基板上に高抵抗膜
を成膜する化合物半導体装置の製造方法において、 前記素子能動層が形成された半導体基板上にエピタキシ
ャル成長シリコン層を形成する工程と、該シリコン層上
にアモルファスシリコン層を形成する工程と、該アモル
ファスシリコン層の表面を窒化して窒化膜を成膜する工
程と、該窒化膜上に高抵抗膜を成膜する工程とを有する
ことを特徴とする化合物半導体装置の製造方法。 - 【請求項５】 前記アモルファスシリコン層の表面を窒
化して窒化膜を成膜する工程を、窒素と水素の化合物に
より行うことを特徴とする請求項４記載の化合物半導体
装置の製造方法。 - 【請求項６】 前記請求項３乃至５のいずれか１に記載
の方法により製造されたことを特徴とする化合物半導体
装置。 - 【請求項７】 化合物半導体基板上に少なくとも２つの
能動素子を有し、前記能動素子を有する半導体基板上に
高抵抗膜を成膜した化合物半導体装置において、 前記少なくとも１つの能動素子は、該素子に接して形成
されたエピタキシャル成長シリコン層を有し、少なくと
も１つの能動素子は、該素子に接して形成されたエピタ
キシャル成長シリコン層を有していないことを特徴とす
る化合物半導体装置。 - 【請求項８】 請求項７記載の化合物半導体装置を製造
するための方法において、 前記能動素子が形成された半導体基板上にエピタキシャ
ル成長シリコン層を形成する工程と、該シリコン層上に
アモルファスシリコン層を形成する工程と、該アモルフ
ァスシリコン層上の一部をマスクで覆う工程と、該マス
クにより覆われていない部分の前記アモルファスシリコ
ン層、エピタキシャル成長シリコン層及び半導体基板の
表面を酸化する工程と、半導体基板上に高抵抗膜を成膜
する工程とを有することを特徴とする化合物半導体装置
の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11460597A JP3147036B2 (ja) | 1997-05-02 | 1997-05-02 | 化合物半導体装置及びその製造方法 |
| US09/071,492 US5942792A (en) | 1997-05-02 | 1998-05-04 | Compound semiconductor device having a multilayer silicon structure between an active region and insulator layer for reducing surface state density at interface |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11460597A JP3147036B2 (ja) | 1997-05-02 | 1997-05-02 | 化合物半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10308351A true JPH10308351A (ja) | 1998-11-17 |
| JP3147036B2 JP3147036B2 (ja) | 2001-03-19 |
Family
ID=14642047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11460597A Expired - Fee Related JP3147036B2 (ja) | 1997-05-02 | 1997-05-02 | 化合物半導体装置及びその製造方法 |
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| Country | Link |
|---|---|
| US (1) | US5942792A (ja) |
| JP (1) | JP3147036B2 (ja) |
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| JP2005347654A (ja) * | 2004-06-07 | 2005-12-15 | Kyushu Institute Of Technology | 銅表面保護膜の形成方法と保護膜の形成された銅表面の処理方法 |
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| CN102386077A (zh) * | 2010-09-03 | 2012-03-21 | 中芯国际集成电路制造(上海)有限公司 | 一种制作半导体器件的方法 |
| US8212290B2 (en) | 2007-03-23 | 2012-07-03 | Cree, Inc. | High temperature performance capable gallium nitride transistor |
| JP2013077621A (ja) * | 2011-09-29 | 2013-04-25 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
| US9419124B2 (en) | 2001-07-24 | 2016-08-16 | Cree, Inc. | Insulating gate AlGaN/GaN HEMT |
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|---|---|---|---|---|
| JP2003023015A (ja) | 2001-07-06 | 2003-01-24 | Mitsubishi Electric Corp | ＧａＡｓ系半導体電界効果トランジスタ |
| US6794313B1 (en) * | 2002-09-20 | 2004-09-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Oxidation process to improve polysilicon sidewall roughness |
| TW575926B (en) * | 2002-11-28 | 2004-02-11 | Au Optronics Corp | Method of forming polysilicon layer and manufacturing method of polysilicon thin film transistor using the same |
| US7951676B2 (en) * | 2008-08-29 | 2011-05-31 | Infineon Technologies Ag | Semiconductor device and method for the production of a semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4935384A (en) * | 1988-12-14 | 1990-06-19 | The United States Of America As Represented By The United States Department Of Energy | Method of passivating semiconductor surfaces |
| US5523592A (en) * | 1993-02-03 | 1996-06-04 | Hitachi, Ltd. | Semiconductor optical device, manufacturing method for the same, and opto-electronic integrated circuit using the same |
| US5679598A (en) * | 1994-12-30 | 1997-10-21 | Lsi Logic Corporation | Method of making a CMOS dynamic random-access memory (DRAM) |
-
1997
- 1997-05-02 JP JP11460597A patent/JP3147036B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-04 US US09/071,492 patent/US5942792A/en not_active Expired - Fee Related
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| US8212290B2 (en) | 2007-03-23 | 2012-07-03 | Cree, Inc. | High temperature performance capable gallium nitride transistor |
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| JP2013077621A (ja) * | 2011-09-29 | 2013-04-25 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5942792A (en) | 1999-08-24 |
| JP3147036B2 (ja) | 2001-03-19 |
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