JP2003023015A - ＧａＡｓ系半導体電界効果トランジスタ - Google Patents
ＧａＡｓ系半導体電界効果トランジスタInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
- H01L29/8128—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with recessed gate
Abstract
(57)【要約】
【課題】 ＧａＡｓ系半導体電界効果トランジスタにお
けるパルス遅延現象（ゲートラグ）を低減するととも
に、ゲート耐圧制御性や雑音特性等のトランジスタ諸特
性の向上に関する手法を提供する。 【解決手段】 ゲート電極に入力される信号によりソー
ス電極とドレイン電極との間の電子の移動を制御するＧ
ａＡｓ系半導体電界効果トランジスタにおいて、ＧａＡ
ｓ系半導体からなる活性層と、活性層上に形成されたソ
ース電極及びドレイン電極と、ソース電極及びドレイン
電極の間の活性層上に設けられたゲート電極とを含み、
活性層上のＧａＡｓ系半導体の酸化物の膜厚が、ＧａＡ
ｓ系半導体の格子定数と略等しい。
けるパルス遅延現象（ゲートラグ）を低減するととも
に、ゲート耐圧制御性や雑音特性等のトランジスタ諸特
性の向上に関する手法を提供する。 【解決手段】 ゲート電極に入力される信号によりソー
ス電極とドレイン電極との間の電子の移動を制御するＧ
ａＡｓ系半導体電界効果トランジスタにおいて、ＧａＡ
ｓ系半導体からなる活性層と、活性層上に形成されたソ
ース電極及びドレイン電極と、ソース電極及びドレイン
電極の間の活性層上に設けられたゲート電極とを含み、
活性層上のＧａＡｓ系半導体の酸化物の膜厚が、ＧａＡ
ｓ系半導体の格子定数と略等しい。
Description
【０００１】
【発明の属する技術分野】本発明は、ＧａＡｓ系半導体
電界効果トランジスタに関する。
電界効果トランジスタに関する。
【０００２】
【従来の技術】ＧａＡｓ電界効果トランジスタは、Ｇａ
Ａｓの動作層にソース／ドレイン電極、リセスを形成し
た後、リセス中央部に開口部を有するフォトレジストを
マスクに用いてゲート金属の蒸着、リフトオフを行いゲ
ート電極を形成し、最後にパッシベーション膜を形成し
て作製していた。かかるリフトオフ法を用いた場合、フ
ォトレジストを除去した後にフォトレジストの残渣を完
全に除去するために、酸素プラズマや光オゾンによるア
ッシングを行い、フォトレジストの残渣を完全に除去し
ていた。また、ＧａＡｓ電界効果トランジスタでは、Ｇ
ａＡｓ表面の表面準位に起因する電子の捕獲／放出が、
トランジスタのゲートラグ現象（パルス遅延）の原因と
なる（例えば、「生駒英明、応用物理、69 (2000) p.15
9」参照）。
Ａｓの動作層にソース／ドレイン電極、リセスを形成し
た後、リセス中央部に開口部を有するフォトレジストを
マスクに用いてゲート金属の蒸着、リフトオフを行いゲ
ート電極を形成し、最後にパッシベーション膜を形成し
て作製していた。かかるリフトオフ法を用いた場合、フ
ォトレジストを除去した後にフォトレジストの残渣を完
全に除去するために、酸素プラズマや光オゾンによるア
ッシングを行い、フォトレジストの残渣を完全に除去し
ていた。また、ＧａＡｓ電界効果トランジスタでは、Ｇ
ａＡｓ表面の表面準位に起因する電子の捕獲／放出が、
トランジスタのゲートラグ現象（パルス遅延）の原因と
なる（例えば、「生駒英明、応用物理、69 (2000) p.15
9」参照）。
【０００３】そこで、かかるリセス表面に存在するＧａ
Ａｓ表面準位の影響を回避するために各種方法が試みら
れてきた。例えば、ＧａＡｓ表面に対して硫化アンモニ
ウム溶液処理や窒素プラズマ処理等の表面改質処理を施
して、ＧａＡｓ表面準位への電子の捕獲／放出を抑制す
る試み、また、ゲート電極をリセス内に埋め込みＧａＡ
ｓ表面の影響を回避する試み（埋め込みゲート構造Ｇａ
Ａｓ系電界効果トランジスタ）、あるいは、図７に示す
ような、全体が５００で表される２段リセス構造により
実効上ＧａＡｓ表面の影響を低減する試み（２段リセス
型トランジスタ）が提案されてきた。２段リセス型トラ
ンジスタ５００は、ＧａＡｓ半絶縁性基板５０１上に、
ＧａＡｓバッファ層５０２、ＧａＡｓ活性層５０３、Ｇ
ａＡｓコンタクト層５０４が積層されている。ＧａＡｓ
活性層５０３には、２段リセス５０５が形成され、その
中央にゲート電極５０６が設けられている。また、ゲー
ト電極５０６を挟むように、ＧａＡｓコンタクト層５０
４上に、ソース／ドレイン電極５０７がそれぞれ設けら
れている。更に、表面を覆うように、ＳｉＮ膜からなる
パッシベーション膜５０８が形成されている。
Ａｓ表面準位の影響を回避するために各種方法が試みら
れてきた。例えば、ＧａＡｓ表面に対して硫化アンモニ
ウム溶液処理や窒素プラズマ処理等の表面改質処理を施
して、ＧａＡｓ表面準位への電子の捕獲／放出を抑制す
る試み、また、ゲート電極をリセス内に埋め込みＧａＡ
ｓ表面の影響を回避する試み（埋め込みゲート構造Ｇａ
Ａｓ系電界効果トランジスタ）、あるいは、図７に示す
ような、全体が５００で表される２段リセス構造により
実効上ＧａＡｓ表面の影響を低減する試み（２段リセス
型トランジスタ）が提案されてきた。２段リセス型トラ
ンジスタ５００は、ＧａＡｓ半絶縁性基板５０１上に、
ＧａＡｓバッファ層５０２、ＧａＡｓ活性層５０３、Ｇ
ａＡｓコンタクト層５０４が積層されている。ＧａＡｓ
活性層５０３には、２段リセス５０５が形成され、その
中央にゲート電極５０６が設けられている。また、ゲー
ト電極５０６を挟むように、ＧａＡｓコンタクト層５０
４上に、ソース／ドレイン電極５０７がそれぞれ設けら
れている。更に、表面を覆うように、ＳｉＮ膜からなる
パッシベーション膜５０８が形成されている。
【０００４】かかる２段リセス型トランジスタ５００で
は、ゲート電極近傍のリセス幅を実効上狭くすることが
でき、上記表面準位トラップがゲート電極のバイアスに
応答して伸縮する空乏層に与える影響を低減することが
でき、パルス遅延現象の低減を図ることが可能となる。
は、ゲート電極近傍のリセス幅を実効上狭くすることが
でき、上記表面準位トラップがゲート電極のバイアスに
応答して伸縮する空乏層に与える影響を低減することが
でき、パルス遅延現象の低減を図ることが可能となる。
【０００５】
【発明が解決しようとする課題】しかし、２段リセス型
トランジスタ５００は、第１に製造プロセスが複雑であ
り、歩留り低下の原因となっていた。また、第２にゲー
ト電極近傍のリセス幅が実効上狭くなるため、ゲート／
ドレイン耐圧が低下するという問題もあった。
トランジスタ５００は、第１に製造プロセスが複雑であ
り、歩留り低下の原因となっていた。また、第２にゲー
ト電極近傍のリセス幅が実効上狭くなるため、ゲート／
ドレイン耐圧が低下するという問題もあった。
【０００６】これに対して、発明者は鋭意研究の結果、
上記パルス遅延現象の原因は、従来考えられていたよう
なＧａＡｓ表面の界面準位トラップに起因するものでは
なく、リフトオフ工程後に行なわれるアッシング工程で
リセス表面に形成される、ＧａＡｓ酸化物５０９に起因
していること、また、かかるＧａＡｓ酸化物５０９は、
ゲート／ドレイン耐圧の変化に寄与していることを見出
した。即ち、従来の２段リセス型トランジスタ５００
は、リセス表面に存在するＧａＡｓ酸化膜５０９の影響
を、２段リセス構造を採用することにより実効上リセス
幅を狭くすることで低減するものであった。
上記パルス遅延現象の原因は、従来考えられていたよう
なＧａＡｓ表面の界面準位トラップに起因するものでは
なく、リフトオフ工程後に行なわれるアッシング工程で
リセス表面に形成される、ＧａＡｓ酸化物５０９に起因
していること、また、かかるＧａＡｓ酸化物５０９は、
ゲート／ドレイン耐圧の変化に寄与していることを見出
した。即ち、従来の２段リセス型トランジスタ５００
は、リセス表面に存在するＧａＡｓ酸化膜５０９の影響
を、２段リセス構造を採用することにより実効上リセス
幅を狭くすることで低減するものであった。
【０００７】そこで、本発明は、ＧａＡｓ系半導体電界
効果トランジスタにおけるパルス遅延現象（ゲートラ
グ）を低減するとともに、ゲート耐圧制御性や雑音特性
等のトランジスタ諸特性の向上に関する手法を提供する
ことを目的とする。
効果トランジスタにおけるパルス遅延現象（ゲートラ
グ）を低減するとともに、ゲート耐圧制御性や雑音特性
等のトランジスタ諸特性の向上に関する手法を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】そこで、発明者は、鋭意
研究の結果、アッシング工程が不要となるまでにリフト
オフ工程のレジスト剥離力を高め、更に、ＧａＡｓの表
面に形成されるＧａＡｓ酸化物の膜厚を、ＧａＡｓ系半
導体の格子定数と同程度とすることにより、２段リセス
構造を採用せずにパルス遅延現象の低減を図ることがで
きることを見出した。また、素子に影響を与えず、か
つ、アッシング工程が不要となるまでにリフトオフ工程
のレジスト剥離力を高めることにより、ゲート／ドレイ
ン耐圧制御性や雑音特性等のトランジスタ諸特性を向上
させることができる。
研究の結果、アッシング工程が不要となるまでにリフト
オフ工程のレジスト剥離力を高め、更に、ＧａＡｓの表
面に形成されるＧａＡｓ酸化物の膜厚を、ＧａＡｓ系半
導体の格子定数と同程度とすることにより、２段リセス
構造を採用せずにパルス遅延現象の低減を図ることがで
きることを見出した。また、素子に影響を与えず、か
つ、アッシング工程が不要となるまでにリフトオフ工程
のレジスト剥離力を高めることにより、ゲート／ドレイ
ン耐圧制御性や雑音特性等のトランジスタ諸特性を向上
させることができる。
【０００９】具体的には、リフトオフ工程に、Ｎ−メチ
ル−２−ピロリドン（ＮＭＰ）を一成分とする剥離液を
用いることにより、フォトレジスト層の残渣が除去で
き、リフトオフ工程後のアッシング工程が不要となる。
この結果、副次的にアッシング工程で生じるＧａＡｓ酸
化物の膜厚をＧａＡｓの格子定数程度の膜厚に制御で
き、電界効果トランジスタのパルス遅延現象の低減を図
ることができることを見出し、本発明を完成した。な
お、特開平１０−３３５３５２号公報には、ＧａＡｓ酸
化物の膜厚を２０Å以下とする内容が記載されている
が、本発明は、更にＧａＡｓ酸化膜の膜厚をＧａＡｓの
格子定数程度に限定することにより、更に有効にパルス
遅延現象の低減、ゲート耐圧制御性、あるいは、雑音特
性等のトランジスタ諸特性の向上が可能となることを見
出したものである。
ル−２−ピロリドン（ＮＭＰ）を一成分とする剥離液を
用いることにより、フォトレジスト層の残渣が除去で
き、リフトオフ工程後のアッシング工程が不要となる。
この結果、副次的にアッシング工程で生じるＧａＡｓ酸
化物の膜厚をＧａＡｓの格子定数程度の膜厚に制御で
き、電界効果トランジスタのパルス遅延現象の低減を図
ることができることを見出し、本発明を完成した。な
お、特開平１０−３３５３５２号公報には、ＧａＡｓ酸
化物の膜厚を２０Å以下とする内容が記載されている
が、本発明は、更にＧａＡｓ酸化膜の膜厚をＧａＡｓの
格子定数程度に限定することにより、更に有効にパルス
遅延現象の低減、ゲート耐圧制御性、あるいは、雑音特
性等のトランジスタ諸特性の向上が可能となることを見
出したものである。
【００１０】即ち、本発明は、ゲート電極に入力される
パルス信号によりソース電極とドレイン電極との間の電
子の移動を制御するＧａＡｓ系半導体電界効果トランジ
スタであって、ＧａＡｓ系半導体からなる活性層と、該
活性層上に形成されたソース電極及びドレイン電極と、
該ソース電極及び該ドレイン電極の間の該活性層上に設
けられたゲート電極とを含み、該活性層上のＧａＡｓ系
半導体の酸化物の膜厚が、該ＧａＡｓ系半導体の格子定
数と略等しいことを特徴とするＧａＡｓ系半導体電界効
果トランジスタである。かかるＧａＡｓ系半導体電界効
果トランジスタでは、活性層／パッシベーション膜の界
面近傍（ＧａＡｓ系酸化膜近傍）でのリーク電流やトラ
ップを抑制することができる。このため、パルス遅延現
象（ゲートラグ現象）の低減、周波数分散の抑制が可能
となり、雑音特性に優れたＧａＡｓ系半導体電界効果ト
ランジスタを得ることができる。また、活性層上のＧａ
Ａｓ系半導体の酸化物の膜厚を、ＧａＡｓ系半導体の格
子定数と略等しくすることにより、活性層表面のダング
リングボンドを終端しながら、リーク電流等を抑制でき
る。
パルス信号によりソース電極とドレイン電極との間の電
子の移動を制御するＧａＡｓ系半導体電界効果トランジ
スタであって、ＧａＡｓ系半導体からなる活性層と、該
活性層上に形成されたソース電極及びドレイン電極と、
該ソース電極及び該ドレイン電極の間の該活性層上に設
けられたゲート電極とを含み、該活性層上のＧａＡｓ系
半導体の酸化物の膜厚が、該ＧａＡｓ系半導体の格子定
数と略等しいことを特徴とするＧａＡｓ系半導体電界効
果トランジスタである。かかるＧａＡｓ系半導体電界効
果トランジスタでは、活性層／パッシベーション膜の界
面近傍（ＧａＡｓ系酸化膜近傍）でのリーク電流やトラ
ップを抑制することができる。このため、パルス遅延現
象（ゲートラグ現象）の低減、周波数分散の抑制が可能
となり、雑音特性に優れたＧａＡｓ系半導体電界効果ト
ランジスタを得ることができる。また、活性層上のＧａ
Ａｓ系半導体の酸化物の膜厚を、ＧａＡｓ系半導体の格
子定数と略等しくすることにより、活性層表面のダング
リングボンドを終端しながら、リーク電流等を抑制でき
る。
【００１１】上記ＧａＡｓ系半導体の酸化物は、上記活
性層に形成されたリセスの表面に形成されたものであ
る。
性層に形成されたリセスの表面に形成されたものであ
る。
【００１２】上記酸化物の膜厚は、略４〜６Åであるこ
とが好ましい。
とが好ましい。
【００１３】上記酸化物の膜厚は、略５Åであることが
好ましい。
好ましい。
【００１４】上記活性層の表面近傍の界面準位密度は、
略１０１２／ｃｍ２ｅＶである。このように、本発明で
は、界面準位密度を低減することなく、トランジスタの
パルス遅延現象を低減できる。
略１０１２／ｃｍ２ｅＶである。このように、本発明で
は、界面準位密度を低減することなく、トランジスタの
パルス遅延現象を低減できる。
【００１５】ＧａＡｓ電界効果トランジスタ、ＡｌＧａ
Ａｓ／ＧａＡｓ高電子移動度トランジスタ、ＡｌＧａＡ
ｓ／ＩｎＧａＡｓ高電子移動度トランジスタからなる群
から選択される一のＧａＡｓ系電界効果トランジスタか
らなるものでもある。
Ａｓ／ＧａＡｓ高電子移動度トランジスタ、ＡｌＧａＡ
ｓ／ＩｎＧａＡｓ高電子移動度トランジスタからなる群
から選択される一のＧａＡｓ系電界効果トランジスタか
らなるものでもある。
【００１６】
【発明の実施の形態】実施の形態１．図１は、本実施の
形態にかかる、全体が１００で表されるＧａＡｓ電界効
果トランジスタの断面図である。ＧａＡｓ電界効果トラ
ンジスタ１００では、ＧａＡｓ半絶縁性基板１上にＧａ
Ａｓバッファ層２、動作層であるｎ−ＧａＡｓ活性層
（１０１７／ｃｍ３）３、ｎ＋ＧａＡｓコンタクト層
（１０１８／ｃｍ３）４が順次積層されている。ｎ＋Ｇ
ａＡｓコンタクト層４及びｎ−ＧａＡｓ活性層３の一部
をエッチングしてリセス５が形成されている。リセスの
ほぼ中央にゲート電極６が形成され、また、ゲート電極
６を挟むｎ＋ＧａＡｓコンタクト層４上にソース／ドレ
イン電極７が形成されている。
形態にかかる、全体が１００で表されるＧａＡｓ電界効
果トランジスタの断面図である。ＧａＡｓ電界効果トラ
ンジスタ１００では、ＧａＡｓ半絶縁性基板１上にＧａ
Ａｓバッファ層２、動作層であるｎ−ＧａＡｓ活性層
（１０１７／ｃｍ３）３、ｎ＋ＧａＡｓコンタクト層
（１０１８／ｃｍ３）４が順次積層されている。ｎ＋Ｇ
ａＡｓコンタクト層４及びｎ−ＧａＡｓ活性層３の一部
をエッチングしてリセス５が形成されている。リセスの
ほぼ中央にゲート電極６が形成され、また、ゲート電極
６を挟むｎ＋ＧａＡｓコンタクト層４上にソース／ドレ
イン電極７が形成されている。
【００１７】リセス５内のｎ−ＧａＡｓ活性層３の表面
には、ＧａＡｓ酸化膜９が形成されている。ＧａＡｓ酸
化膜９の膜厚は、ＧａＡｓの格子定数（５．６５Å）程
度であり、略４〜６Å程度であることが好ましい。更
に、表面を覆う保護膜としてＳｉＮからなるパッシベー
ション膜８が形成されている。
には、ＧａＡｓ酸化膜９が形成されている。ＧａＡｓ酸
化膜９の膜厚は、ＧａＡｓの格子定数（５．６５Å）程
度であり、略４〜６Å程度であることが好ましい。更
に、表面を覆う保護膜としてＳｉＮからなるパッシベー
ション膜８が形成されている。
【００１８】次に、ＧａＡｓ電界効果トランジスタ１０
０の製造方法について、簡単に説明する。従来の製造方
法と同様に、ＧａＡｓ半絶縁性基板１上に、ＧａＡｓバ
ッファ層２、ｎ−ＧａＡｓ活性層３、ｎ＋ＧａＡｓコン
タクト層４を、例えばＭＢＥ法等により、順次成長させ
る。続いて、ｎ＋ＧａＡｓコンタクト層４上に、ソース
／ドレイン電極７を蒸着リフトオフ法等で形成する。更
に、エッチングによりリセス５を形成する。
０の製造方法について、簡単に説明する。従来の製造方
法と同様に、ＧａＡｓ半絶縁性基板１上に、ＧａＡｓバ
ッファ層２、ｎ−ＧａＡｓ活性層３、ｎ＋ＧａＡｓコン
タクト層４を、例えばＭＢＥ法等により、順次成長させ
る。続いて、ｎ＋ＧａＡｓコンタクト層４上に、ソース
／ドレイン電極７を蒸着リフトオフ法等で形成する。更
に、エッチングによりリセス５を形成する。
【００１９】次に、蒸着リフトオフ法を用いてゲート電
極６を形成する。即ち、ゲート電極形成部分を開口した
フォトレジスト（図示せず）を形成した後、例えばアル
ミニウム等のゲート電極材料層を蒸着法により形成す
る。続いて、フォトレジストを除去することにより、リ
セス５内のｎ−ＧａＡｓ活性層３上にのみゲート電極材
料層を残し、これをゲート電極６とする。フォトレジス
トの除去には、剥離剤としてＮ−メチル−２−ピロリド
ン（ＮＭＰ）を一成分とする剥離剤を用いる。
極６を形成する。即ち、ゲート電極形成部分を開口した
フォトレジスト（図示せず）を形成した後、例えばアル
ミニウム等のゲート電極材料層を蒸着法により形成す
る。続いて、フォトレジストを除去することにより、リ
セス５内のｎ−ＧａＡｓ活性層３上にのみゲート電極材
料層を残し、これをゲート電極６とする。フォトレジス
トの除去には、剥離剤としてＮ−メチル−２−ピロリド
ン（ＮＭＰ）を一成分とする剥離剤を用いる。
【００２０】従来は、ゲート電極６の形成後に、リセス
５内のｎ−ＧａＡｓ活性層３上に残ったフォトレジスト
の残渣を酸素プラズマや光オゾンによるアッシングで除
去していた。しかし、本実施の形態では、上述のような
ＮＭＰを一成分とする剥離剤を用いるために、残渣を残
さずにフォトレジストが除去できるため、アッシング工
程は不要となる。
５内のｎ−ＧａＡｓ活性層３上に残ったフォトレジスト
の残渣を酸素プラズマや光オゾンによるアッシングで除
去していた。しかし、本実施の形態では、上述のような
ＮＭＰを一成分とする剥離剤を用いるために、残渣を残
さずにフォトレジストが除去できるため、アッシング工
程は不要となる。
【００２１】かかる状態で、リセス５内のｎ−ＧａＡｓ
活性層３の表面を、分光エリプソメトリ法で分析したと
ころ、約５Åの膜厚のＧａＡｓ酸化物が存在することが
わかった。
活性層３の表面を、分光エリプソメトリ法で分析したと
ころ、約５Åの膜厚のＧａＡｓ酸化物が存在することが
わかった。
【００２２】次に、表面を覆うように、ＳｉＮからなる
パッシベーション膜８を形成する。パッシベーション膜
８には、ＳｉＮの他に、ＳｉＯ、ＳｉＯＮ等を用いるこ
ともできる。以上の製造工程により、ＧａＡｓ電界効果
トランジスタ１００が完成する。
パッシベーション膜８を形成する。パッシベーション膜
８には、ＳｉＮの他に、ＳｉＯ、ＳｉＯＮ等を用いるこ
ともできる。以上の製造工程により、ＧａＡｓ電界効果
トランジスタ１００が完成する。
【００２３】次に、本実施の形態にかかるＧａＡｓ電界
効果トランジスタ１００と、リフトオフ工程後に酸素プ
ラズマアッシング工程を行って作製した従来のＧａＡｓ
電界効果トランジスタとの、Ｃ−Ｖ測定の結果を示す。
図２、３は、本実施の形態にかかるＧａＡｓ電界効果ト
ランジスタ１００のＧａＡｓ−パッシベーション膜界面
の測定結果である。図４、５は従来のＧａＡｓ電界効果
トランジスタのＧａＡｓ−パッシベーション膜界面の測
定結果である。界面準位密度の測定は、Four Dimension
s社製の水銀プローブＣ−Ｖ評価装置を用いており、図
中、横軸は電極間電圧、縦軸は電極間容量を示す。ま
た、Ｃｑは低周波容量、Ｃｈは高周波容量である。
効果トランジスタ１００と、リフトオフ工程後に酸素プ
ラズマアッシング工程を行って作製した従来のＧａＡｓ
電界効果トランジスタとの、Ｃ−Ｖ測定の結果を示す。
図２、３は、本実施の形態にかかるＧａＡｓ電界効果ト
ランジスタ１００のＧａＡｓ−パッシベーション膜界面
の測定結果である。図４、５は従来のＧａＡｓ電界効果
トランジスタのＧａＡｓ−パッシベーション膜界面の測
定結果である。界面準位密度の測定は、Four Dimension
s社製の水銀プローブＣ−Ｖ評価装置を用いており、図
中、横軸は電極間電圧、縦軸は電極間容量を示す。ま
た、Ｃｑは低周波容量、Ｃｈは高周波容量である。
【００２４】図２は、ＧａＡｓ活性層３のｎ型不純物の
濃度が約３．０×１０１７／ｃｍ３の場合であり、図３
は、ＧａＡｓ活性層３のｎ型不純物の濃度が約３．０×
１０ １８／ｃｍ３の場合である。図２、３の結果から、
ＧａＡｓ活性層３／パッシベーション膜８界面の界面準
位密度（Ｄit）は、図２の場合はＤit＝４．７×１０
１２／ｃｍ２ｅＶ、図３の場合はＤit＝２．６×１０
１２／ｃｍ２ｅＶである。このように、ＧａＡｓ活性層
３の不純物濃度にかかわらず、界面準位密度は略１０
１２／ｃｍ２ｅＶである。従来では、かかる密度の界面
準位はトランジスタのゲートラグ現象（パルス遅延）の
原因となると推定されてきた。そのため、ＧａＡｓ系半
導体電界効果トランジスタにあっては、かかる界面準位
密度を低減するために、例えば、ＧａＡｓ表面に硫化ア
ンモニウム溶液処理や窒素プラズマガス処理等が試みら
れてきた。
濃度が約３．０×１０１７／ｃｍ３の場合であり、図３
は、ＧａＡｓ活性層３のｎ型不純物の濃度が約３．０×
１０ １８／ｃｍ３の場合である。図２、３の結果から、
ＧａＡｓ活性層３／パッシベーション膜８界面の界面準
位密度（Ｄit）は、図２の場合はＤit＝４．７×１０
１２／ｃｍ２ｅＶ、図３の場合はＤit＝２．６×１０
１２／ｃｍ２ｅＶである。このように、ＧａＡｓ活性層
３の不純物濃度にかかわらず、界面準位密度は略１０
１２／ｃｍ２ｅＶである。従来では、かかる密度の界面
準位はトランジスタのゲートラグ現象（パルス遅延）の
原因となると推定されてきた。そのため、ＧａＡｓ系半
導体電界効果トランジスタにあっては、かかる界面準位
密度を低減するために、例えば、ＧａＡｓ表面に硫化ア
ンモニウム溶液処理や窒素プラズマガス処理等が試みら
れてきた。
【００２５】一方、図４、５は従来のＧａＡｓ電界効果
トランジスタのＣ−Ｖ測定結果であり、図４は、ＧａＡ
ｓ活性層のｎ型不純物の濃度が約３．０×１０１７／ｃ
ｍ３の場合、図５は、ＧａＡｓ活性層のｎ型不純物の濃
度が約３．０×１０１８／ｃｍ３の場合である。また、
ＧａＡｓ酸化膜９の膜厚は、約３０Åである。
トランジスタのＣ−Ｖ測定結果であり、図４は、ＧａＡ
ｓ活性層のｎ型不純物の濃度が約３．０×１０１７／ｃ
ｍ３の場合、図５は、ＧａＡｓ活性層のｎ型不純物の濃
度が約３．０×１０１８／ｃｍ３の場合である。また、
ＧａＡｓ酸化膜９の膜厚は、約３０Åである。
【００２６】図４、５と、図２、３とを比較すると明ら
かなように、ＣｑとＣｈの上下関係が両者の間で逆にな
っている部分がある。図４、５のように、Ｃｑ＜Ｃｈと
なる部分を有する場合には、ＧａＡｓ活性層／パッシベ
ーション膜の界面近傍で電流のリークが発生していると
考えられる。また、図５のように、Ｃｑのデータがキン
ク部分を有するのは、ＧａＡｓ活性層／パッシベーショ
ン膜の界面近傍にトラップが存在するためと考えられ
る。
かなように、ＣｑとＣｈの上下関係が両者の間で逆にな
っている部分がある。図４、５のように、Ｃｑ＜Ｃｈと
なる部分を有する場合には、ＧａＡｓ活性層／パッシベ
ーション膜の界面近傍で電流のリークが発生していると
考えられる。また、図５のように、Ｃｑのデータがキン
ク部分を有するのは、ＧａＡｓ活性層／パッシベーショ
ン膜の界面近傍にトラップが存在するためと考えられ
る。
【００２７】発明者は鋭意研究の結果、上述のように、
ＧａＡｓ電界効果トランジスタのパルス遅延現象は、従
来推定されていたような界面準位による現象ではなく、
主には、ＧａＡｓ酸化膜近傍での界面リークやトラップ
に起因する現象であることを発見した。
ＧａＡｓ電界効果トランジスタのパルス遅延現象は、従
来推定されていたような界面準位による現象ではなく、
主には、ＧａＡｓ酸化膜近傍での界面リークやトラップ
に起因する現象であることを発見した。
【００２８】すなわち、本実施の形態にかかるＧａＡｓ
電界効果トランジスタ１００では、ＧａＡｓ活性層３上
のＧａＡｓ酸化膜９の膜厚を、ＧａＡｓの格子定数程度
の膜厚とすることにより、ＧａＡｓ活性層３／パッシベ
ーション膜８の界面近傍（ＧａＡｓ酸化膜９近傍）での
リーク電流やトラップを抑制することができる。これに
より、ＧａＡｓ電界効果トランジスタをパルス動作に使
用する場合のパルス遅延現象（ゲートラグ現象）を防止
することができる。また、従来ＧａＡｓ界面準位による
ものと考えられてきたドレイン電流（Ｉｄ）、相互コン
ダクタンス（ｇｍ）等がゲート入力の周波数により変化
する周波数分散効果を抑制することも可能となる。更
に、トランジスタの雑音を低減することが可能である。
電界効果トランジスタ１００では、ＧａＡｓ活性層３上
のＧａＡｓ酸化膜９の膜厚を、ＧａＡｓの格子定数程度
の膜厚とすることにより、ＧａＡｓ活性層３／パッシベ
ーション膜８の界面近傍（ＧａＡｓ酸化膜９近傍）での
リーク電流やトラップを抑制することができる。これに
より、ＧａＡｓ電界効果トランジスタをパルス動作に使
用する場合のパルス遅延現象（ゲートラグ現象）を防止
することができる。また、従来ＧａＡｓ界面準位による
ものと考えられてきたドレイン電流（Ｉｄ）、相互コン
ダクタンス（ｇｍ）等がゲート入力の周波数により変化
する周波数分散効果を抑制することも可能となる。更
に、トランジスタの雑音を低減することが可能である。
【００２９】本実施の形態にかかるＧａＡｓ電界効果ト
ランジスタ１００の界面準位密度（Ｄit）は、略１０
１２／ｃｍ２ｅＶである。このように、本発明は、かか
るリセス表面に存在するＧａＡｓ表面準位の影響を回避
するために従来行なわれてきたＧａＡｓ表面への硫化ア
ンモニウム溶液処理や窒素プラズマガス処理、ゲート電
極をリセス内に埋め込みＧａＡｓ表面の影響を回避する
試み（埋め込みゲート構造ＧａＡｓ系電界効果トランジ
スタ）、あるいは、図７に示すような、全体が５００で
表される２段リセス型トランジスタ等の構造とは異な
り、界面準位密度（Ｄｉｔ）を略１０１２／ｃｍ２ｅＶ
に制御することでゲートラグ等を制御するものである。
ランジスタ１００の界面準位密度（Ｄit）は、略１０
１２／ｃｍ２ｅＶである。このように、本発明は、かか
るリセス表面に存在するＧａＡｓ表面準位の影響を回避
するために従来行なわれてきたＧａＡｓ表面への硫化ア
ンモニウム溶液処理や窒素プラズマガス処理、ゲート電
極をリセス内に埋め込みＧａＡｓ表面の影響を回避する
試み（埋め込みゲート構造ＧａＡｓ系電界効果トランジ
スタ）、あるいは、図７に示すような、全体が５００で
表される２段リセス型トランジスタ等の構造とは異な
り、界面準位密度（Ｄｉｔ）を略１０１２／ｃｍ２ｅＶ
に制御することでゲートラグ等を制御するものである。
【００３０】また、本発明は、ＧａＡｓ酸化物９の膜厚
がＧａＡｓの格子定数程度の膜厚の時に最も効果的に実
現される。一方、ＧａＡｓ酸化膜９の膜厚を大きくすれ
ば、ゲートラグ現象の発生、ゲート耐圧の変動（増
大）、リーク電流増加等の素子特性の劣化が観察され
る。すなわち、本発明は、ＧａＡｓ酸化物９の膜厚を、
ＧａＡｓの格子定数（５．６５Å）程度、好ましくは略
４〜６Åと規定して、良好な素子特性を実現するもので
ある。
がＧａＡｓの格子定数程度の膜厚の時に最も効果的に実
現される。一方、ＧａＡｓ酸化膜９の膜厚を大きくすれ
ば、ゲートラグ現象の発生、ゲート耐圧の変動（増
大）、リーク電流増加等の素子特性の劣化が観察され
る。すなわち、本発明は、ＧａＡｓ酸化物９の膜厚を、
ＧａＡｓの格子定数（５．６５Å）程度、好ましくは略
４〜６Åと規定して、良好な素子特性を実現するもので
ある。
【００３１】実施の形態２．図６は、本実施の形態にか
かる、全体が２００で表されるＡｌＧａＡｓ／ＩｎＧａ
Ａｓ系 ｐ（pseudomorphic）−ＨＥＭＴの断面図であ
る。ｐ−ＨＥＭＴ２００では、ＧａＡｓ半絶縁性基板２
１上に、ＩｎＧａＡｓ層２２、ｎ−ＡｌＧａＡｓ層２
３、ｎ＋ＧａＡｓコンタクト層２４が順次積層されてい
る。ｎ＋ＧａＡｓコンタクト層２４及びｎ−ＡｌＧａＡ
ｓ活性層２３の一部をエッチングしてリセス２５が形成
されている。リセス２５のほぼ中央にゲート電極２６が
形成され、また、ゲート電極２６を挟むｎ＋ＧａＡｓコ
ンタクト層２４上にソース／ドレイン電極２７が形成さ
れている。
かる、全体が２００で表されるＡｌＧａＡｓ／ＩｎＧａ
Ａｓ系 ｐ（pseudomorphic）−ＨＥＭＴの断面図であ
る。ｐ−ＨＥＭＴ２００では、ＧａＡｓ半絶縁性基板２
１上に、ＩｎＧａＡｓ層２２、ｎ−ＡｌＧａＡｓ層２
３、ｎ＋ＧａＡｓコンタクト層２４が順次積層されてい
る。ｎ＋ＧａＡｓコンタクト層２４及びｎ−ＡｌＧａＡ
ｓ活性層２３の一部をエッチングしてリセス２５が形成
されている。リセス２５のほぼ中央にゲート電極２６が
形成され、また、ゲート電極２６を挟むｎ＋ＧａＡｓコ
ンタクト層２４上にソース／ドレイン電極２７が形成さ
れている。
【００３２】リセス２５の部分のｎ−ＡｌＧａＡｓ活性
層２３の表面には、ＡｌＧａＡｓ酸化膜２９が形成され
ている。ＡｌＧａＡｓ酸化膜２９の膜厚は、ＡｌＧａＡ
ｓの格子定数程度であり、略４〜６Å程度であることが
好ましい。更に、表面を覆う保護膜としてＳｉＮからな
るパッシベーション膜２８が形成されている。
層２３の表面には、ＡｌＧａＡｓ酸化膜２９が形成され
ている。ＡｌＧａＡｓ酸化膜２９の膜厚は、ＡｌＧａＡ
ｓの格子定数程度であり、略４〜６Å程度であることが
好ましい。更に、表面を覆う保護膜としてＳｉＮからな
るパッシベーション膜２８が形成されている。
【００３３】より高速動作が可能なＩｎＧａＡｓ／Ａｌ
ＧａＡｓ系ｐ−ＨＥＭＴ２００等においても、活性層
（動作層）上の酸化膜の膜厚を制御することにより同様
の効果を得ることができる。
ＧａＡｓ系ｐ−ＨＥＭＴ２００等においても、活性層
（動作層）上の酸化膜の膜厚を制御することにより同様
の効果を得ることができる。
【００３４】
【発明の効果】以上の説明から明らかなように、本発明
にかかるＧａＡｓ系半導体電界効果トランジスタを用い
ることにより、トランジスタのパルス遅延（ゲートラ
グ）現象の低減、ゲート耐圧変化の防止、雑音特性の向
上を図ることができる。
にかかるＧａＡｓ系半導体電界効果トランジスタを用い
ることにより、トランジスタのパルス遅延（ゲートラ
グ）現象の低減、ゲート耐圧変化の防止、雑音特性の向
上を図ることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１にかかるＧａＡｓ電界
効果トランジスタの断面図である。
効果トランジスタの断面図である。
【図２】 本発明の実施の形態１にかかるＧａＡｓ電界
効果トランジスタにおけるＧａＡｓ表面−パッシベーシ
ョン膜界面のＣ−Ｖ測定結果である。
効果トランジスタにおけるＧａＡｓ表面−パッシベーシ
ョン膜界面のＣ−Ｖ測定結果である。
【図３】 本発明の実施の形態１にかかるＧａＡｓ電界
効果トランジスタにおけるＧａＡｓ表面−パッシベーシ
ョン膜界面のＣ−Ｖ測定結果である。
効果トランジスタにおけるＧａＡｓ表面−パッシベーシ
ョン膜界面のＣ−Ｖ測定結果である。
【図４】 従来のＧａＡｓ電界効果トランジスタにおけ
るＧａＡｓ表面−パッシベーション膜界面のＣ−Ｖ測定
結果である。
るＧａＡｓ表面−パッシベーション膜界面のＣ−Ｖ測定
結果である。
【図５】 従来のＧａＡｓ電界効果トランジスタにおけ
るＧａＡｓ表面−パッシベーション膜界面のＣ−Ｖ測定
結果である。
るＧａＡｓ表面−パッシベーション膜界面のＣ−Ｖ測定
結果である。
【図６】 本発明の実施の形態２にかかるＡｌＧａＡｓ
／ＩｎＧａＡｓ系ｐ−ＨＥＭＴの断面図である。
／ＩｎＧａＡｓ系ｐ−ＨＥＭＴの断面図である。
【図７】 従来の二段リセス型電界効果トランジスタの
断面図である。
断面図である。
１ ＧａＡｓ半絶縁性基板、２ ＧａＡｓバッファ層、
３ ｎ−ＧａＡｓ活性層、４ ｎ＋ＧａＡｓコンタクト
層、５ リセス、６ ゲート電極、７ ソース／ドレイ
ン電極、８ パッシベーション膜、９ ＧａＡｓ酸化
膜、１００ ＧａＡｓ電界効果トランジスタ。
３ ｎ−ＧａＡｓ活性層、４ ｎ＋ＧａＡｓコンタクト
層、５ リセス、６ ゲート電極、７ ソース／ドレイ
ン電極、８ パッシベーション膜、９ ＧａＡｓ酸化
膜、１００ ＧａＡｓ電界効果トランジスタ。
Claims (6)
- 【請求項１】 ゲート電極に入力される信号によりソー
ス電極とドレイン電極との間の電子の移動を制御する半
導体電界効果トランジスタであって、 ＧａＡｓ系半導体からなる活性層と、 該活性層上に形成されたソース電極及びドレイン電極
と、 該ソース電極及び該ドレイン電極の間の該活性層上に設
けられたゲート電極とを含み、 該活性層上のＧａＡｓ系半導体の酸化物の膜厚が、該Ｇ
ａＡｓ系半導体の格子定数と略等しいことを特徴とする
ＧａＡｓ系半導体電界効果トランジスタ。 - 【請求項２】 上記ＧａＡｓ系半導体の酸化物が、上記
活性層に形成されたリセスの表面に形成されたことを特
徴とする請求項１に記載のＧａＡｓ系半導体電界効果ト
ランジスタ。 - 【請求項３】 上記酸化物の膜厚が、略４〜６Åである
ことを特徴とする請求項１又は２に記載のＧａＡｓ系半
導体電界効果トランジスタ。 - 【請求項４】 上記酸化物の膜厚が、略５Åであること
を特徴とする請求項１又は２に記載のＧａＡｓ系半導体
電界効果トランジスタ。 - 【請求項５】 上記活性層の表面近傍の界面準位密度
が、略１０１２／ｃｍ ２ｅＶであることを特徴とする請
求項１〜４のいずれかに記載のＧａＡｓ系半導体電界効
果トランジスタ。 - 【請求項６】 ＧａＡｓ電界効果トランジスタ、ＡｌＧ
ａＡｓ／ＧａＡｓ高電子移動度トランジスタ及びＡｌＧ
ａＡｓ／ＩｎＧａＡｓ高電子移動度トランジスタからな
る群から選択される一のトランジスタからなることを特
徴とする請求項１〜５のいずれかに記載のＧａＡｓ系半
導体電界効果トランジスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001206165A JP2003023015A (ja) | 2001-07-06 | 2001-07-06 | ＧａＡｓ系半導体電界効果トランジスタ |
| US10/186,614 US6653667B2 (en) | 2001-07-06 | 2002-07-02 | GaAs-based semiconductor field-effect transistor |
| TW091114592A TW569459B (en) | 2001-07-06 | 2002-07-02 | GaAs-based semiconductor field-effect transistor |
| EP02015075A EP1274135A1 (en) | 2001-07-06 | 2002-07-05 | GaAs-based semiconductor field-effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001206165A JP2003023015A (ja) | 2001-07-06 | 2001-07-06 | ＧａＡｓ系半導体電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003023015A true JP2003023015A (ja) | 2003-01-24 |
Family
ID=19042342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001206165A Pending JP2003023015A (ja) | 2001-07-06 | 2001-07-06 | ＧａＡｓ系半導体電界効果トランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6653667B2 (ja) |
| EP (1) | EP1274135A1 (ja) |
| JP (1) | JP2003023015A (ja) |
| TW (1) | TW569459B (ja) |
Cited By (4)
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|---|---|---|---|---|
| JPWO2006022453A1 (ja) * | 2004-08-27 | 2008-05-08 | 独立行政法人情報通信研究機構 | ＧａＮ系電界効果トランジスタおよびその製造方法 |
| JP2010251456A (ja) * | 2009-04-14 | 2010-11-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2012080111A (ja) * | 2004-01-16 | 2012-04-19 | Cree Inc | 保護層および低損傷陥凹部を備える窒化物ベースのトランジスタならびにその製作方法 |
| JP4973504B2 (ja) * | 2006-02-07 | 2012-07-11 | 富士通株式会社 | 半導体装置とその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4314320B2 (ja) * | 2002-04-10 | 2009-08-12 | 三菱電機株式会社 | 化合物半導体装置の製造方法 |
| US9306050B2 (en) * | 2009-06-26 | 2016-04-05 | Cornell University | III-V semiconductor structures including aluminum-silicon nitride passivation |
| TWI456755B (zh) * | 2011-05-11 | 2014-10-11 | Univ Nat Kaohsiung Normal | 變晶性積體化雙極場效電晶體 |
| US8901606B2 (en) | 2012-04-30 | 2014-12-02 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Pseudomorphic high electron mobility transistor (pHEMT) comprising low temperature buffer layer |
| US8853743B2 (en) | 2012-11-16 | 2014-10-07 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Pseudomorphic high electron mobility transistor comprising doped low temperature buffer layer |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0417340A (ja) | 1990-05-11 | 1992-01-22 | Hitachi Ltd | 半導体装置 |
| US5880483A (en) | 1990-12-18 | 1999-03-09 | Shanfield; Stanley R. | Semiconductor devices |
| JPH0555263A (ja) | 1991-08-23 | 1993-03-05 | Hitachi Ltd | １次元チヤネルキヤリアトランジスタ |
| JPH06177159A (ja) | 1992-10-09 | 1994-06-24 | Mitsubishi Electric Corp | 電界効果トランジスタ及びその製造方法 |
| JPH06232170A (ja) | 1993-01-29 | 1994-08-19 | Mitsubishi Electric Corp | 電界効果トランジスタ及びその製造方法 |
| JPH06260507A (ja) | 1993-03-05 | 1994-09-16 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP3295675B2 (ja) | 1993-10-29 | 2002-06-24 | 三菱電機株式会社 | 化合物半導体デバイスの製造方法 |
| JPH09321063A (ja) | 1996-05-31 | 1997-12-12 | Nec Corp | 半導体装置およびその製造方法 |
| JPH10209178A (ja) | 1997-01-27 | 1998-08-07 | Mitsubishi Electric Corp | 電界効果型トランジスタ，およびその製造方法 |
| JP3147036B2 (ja) | 1997-05-02 | 2001-03-19 | 日本電気株式会社 | 化合物半導体装置及びその製造方法 |
| JPH10335352A (ja) | 1997-05-29 | 1998-12-18 | Mitsubishi Electric Corp | ＧａＡｓ電界効果トランジスタおよびその製造方法 |
| JP3120756B2 (ja) | 1997-06-16 | 2000-12-25 | 日本電気株式会社 | 電界効果トランジスタ及びその製造方法 |
| JPH1187368A (ja) | 1997-07-14 | 1999-03-30 | Sanyo Electric Co Ltd | 電界効果型半導体装置およびその製造方法 |
-
2001
- 2001-07-06 JP JP2001206165A patent/JP2003023015A/ja active Pending
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