JP4973504B2 - 半導体装置とその製造方法 - Google Patents

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Description

本発明は、半導体装置とその製造方法に関する。
電子走行層等に化合物半導体層を用いた接合型電界効果型トランジスタは、高出力用の半導体装置として有用である。その半導体装置に使用される化合物半導体層の表面は、シリコン層等の表面にくらべて化学的、物理的に脆弱であり、一旦酸化されると表面に電子トラップ等を形成し実使用に適さなくなる。
そこで、この種の半導体装置を製造するときには、最上層の化合物半導体層の表面上に保護絶縁膜を形成し、製造途中で化合物半導体層が酸化しないようにする。
下記の特許文献１〜４には、その保護絶縁膜の様々な例について開示されている。
例えば、特許文献１には、水素含有量の多い第１の窒化シリコン（SiN）膜と、水素含有量の少ない第２の窒化シリコン膜とをこの順に積層した膜を保護絶縁膜として使用している。
しかしながら、この保護絶縁膜では、水素を多く含む第１の窒化シリコン膜から基板に水素が移動するため、その水素によってドナーが中性化されてしまい、ソース電極とドレイン電極との間に電流が流れ難くなってしまうという不都合が発生してしまう。
このように、化合物半導体層を備えた半導体装置では、保護絶縁膜として機能する窒化シリコン膜の膜質を最適化することにより、化合物半導体層の表面状態を安定化し、電気的な特性を向上させるのが重要となる。
特開平４−６８３５号公報 特開平３−２４０２６５号公報 特開２０００−３２３４９５号公報 特許第２７９２９４８号公報
本発明の目的は、膜質が最適化された窒化シリコンよりなる保護絶縁膜を備えた半導体装置とその製造方法を提供することにある。
本発明の一観点によれば、基板と、前記基板上に形成された化合物半導体層と、前記化合物半導体層の表面上に形成され、膜密度が下から上に向かって低くなる単層の窒化シリコン膜で構成された保護絶縁膜とを有する半導体装置が提供される。
また、本発明の他の観点によれば、基板と、前記基板上に形成された化合物半導体層と、前記化合物半導体層の表面上に形成され、二層目が一層目よりも膜密度が低くなるように積層された二以上の窒化シリコン膜の積層膜で構成された保護絶縁膜とを有し、前記積層膜は、膜密度の大小関係が交互に入れ替わるように三以上の窒化シリコン膜を積層してなる半導体装置が提供される。
膜密度の大小関係は、ストレスの大小関係に概ね一致する。従って、膜密度の高い単層の窒化シリコン膜を保護絶縁膜として用いる場合と比較して、本発明に係る保護絶縁膜のストレスが緩和される。
更に、保護絶縁膜の下部を構成する膜密度の高い窒化シリコン膜は、下地の化合物半導体層との密着性が良好であるため、保護絶縁膜の膜剥がれを防止することができる。
しかも、窒化シリコン膜の積層膜で保護絶縁膜を構成する場合、一層目の窒化シリコン膜は、二層目と比較して膜密度が高いので、膜中に含まれる水素の量が少ない。よって、一層目と二層目の窒化シリコン膜の膜密度の大小関係が逆の場合と比較して、保護絶縁膜から化合物半導体層に移動する水素の量が少なくなり、もしくは窒化シリコン膜形成初期における水素の半導体基板への拡散が少なくなり、その水素によって化合物半導体層中のドナーが中性化されるという不都合を回避し易くなる。この利点は、膜密度が下から上に向かって低くなる単層の窒化シリコン膜で保護絶縁膜を構成する場合にも得られる。
また、本発明の別の観点によれば、基板上に化合物半導体層を形成する工程と、前記化合物半導体層の表面上に、保護絶縁膜を構成する一層目の窒化シリコン膜をプラズマCVD法で形成する工程と、前記一層目の窒化シリコン膜上に、該窒化シリコン膜よりも膜密度が低くなる成膜条件により、前記保護絶縁膜を構成する二層目の窒化シリコン膜をプラズマCVD法で形成する工程と、前記二層目の窒化シリコン膜の上に一以上の窒化シリコン膜を積層して、膜密度の大小関係が交互に入れ替わる三以上の窒化シリコン膜で前記保護絶縁膜を構成する工程を有する半導体装置の製造方法が提供される。
そして、本発明の更に別の観点によれば、基板上に化合物半導体層を形成する工程と、前記化合物半導体層の表面上に、膜密度が下から上に向かって連続的に低くなる成膜条件を用いて、窒化シリコンで構成される保護絶縁膜をプラズマCVD法で形成する工程と、を有する半導体装置の製造方法が提供される。
図１（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１）である。 図２（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２）である。 図３（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３）である。 図４（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その４）である。 図５は、本発明の第１実施形態に係る半導体装置の断面図（その５）である。 図６は、本発明の各実施形態で使用されるプラズマCVD装置の構成図である。 図７は、本発明の第１実施形態の第１例に係る第１保護絶縁膜の成膜方法を説明するための断面図である。 図８は、成膜条件を様々に変えて得られた窒化シリコン膜の膜密度をRBS(Rutherford Backscattering Spectrometry)により調査した結果を示す図である。 図９は、本発明の第１実施形態の第２例に係る第１保護絶縁膜の成膜方法を説明するための断面図である。 図１０は、本発明の第１実施形態の第２例において、窒化シリコン膜の膜密度の大小関係を示す図である。 図１１は、本発明の第１実施形態の第４例に係る第１保護絶縁膜の成膜方法を説明するための断面図である。 図１２は、本発明の第１実施形態の第５例に係る第１保護絶縁膜の成膜方法を説明するための断面図である。 図１３（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１）である。 図１４（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その２）である。 図１５（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その３）である。 図１６（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その４）である。 図１７（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その５）である。 図１８は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その６）である。 図１９（ａ）〜（ｃ）は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その１）である。 図２０（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その２）である。 図２１（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その３）である。 図２２（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その４）である。 図２３は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その５）である。 図２４（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その１）である。 図２５（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その２）である。 図２６（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その３）である。 図２７（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その４）である。 図２８（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その５）である。 図２９は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その６）である。
以下に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
（１）第１実施形態
図１〜図５は、本実施形態に係る半導体装置の製造途中の断面図である。
最初に、図１（ａ）に示す断面構造を得るまでの工程について説明する。
まず、半絶縁性のGaAs基板１０の上に、GaAsよりなるバッファ層１２、InGaAsよりなる電子走行層１３、AlGaAsよりなる電子供給層１４、及びGaAsよりなるコンタクト層１５をMOCVD(Metal Organic Chemical Vapor Deposition)法によりエピタキシャル成長させる。これらのうち、バッファ層１２は、GaAs基板１０の表面の格子欠陥が電子走行層１３に伝わらないようにする役割を担う。またコンタクト層１５は、次に形成されるソース電極やドレイン電極とのオーミックコンタクトをとるために形成される。
次いで、トランジスタを形成しない領域における各層１２〜１５とGaAs基板１０に酸素をイオン注入し、その領域におけるドナーを不活性化させることにより、素子分離領域１１を形成する。
次に、図１（ｂ）に示すように、フォトリソグラフィーおよび真空蒸着法により、コンタクト層１５の上に厚さ約２０nmのAuGe膜と厚さ約２００nmのAu膜をこの順に形成し、互いに間隔がおかれたソース電極１８とドレイン電極１９とを形成し、350℃、3分間の熱処理によりオーミックコンタクトを形成する。
そして、図１（ｃ）に示すように、各電極１８、１９とコンタクト層１５の表面上に、プラズマCVD法により窒化シリコンで構成される第１保護絶縁膜２０を形成する。この第１保護絶縁膜２０は、化学的、物理的に脆弱なコンタクト層１５の表面を保護し、プロセス中にその表面が酸化されるのを防ぎ、最終的に得られるトランジスタの電気的特性を向上させるために形成される。
なお、この第１保護絶縁膜２０の層構造や成膜条件については後で詳述する。
続いて、図２（ａ）に示すように、第１保護絶縁膜２０の上に紫外線感光フォトレジストを塗布し、それを露光、現像することにより、各電極１８、１９の間に第１窓２２ａを備えた第１レジストパターン２２を形成する。本実施形態では、その紫外線感光フォトレジストとして、住友化学社製のPFI32-A8を使用する。
次いで、図２（ｂ）に示すように、上記の第１レジストパターン２２をマスクにしながら、SF6をエッチングガスとするドライエッチングにより第１保護絶縁膜２０をエッチングし、第１窓２２ａの下の第１保護絶縁膜２０に第１開口２０ｘを形成する。さらに、SiCl4を用いたドライエッチングによりコンタクト層１５をエッチングし、第１開口２０ｘの下に第２開口１５ｘを形成する。
このエッチングを終了後、加温した剥離剤を用いて第１レジストパターン２２を除去する。
次に、図３（ａ）に示すように、第１保護絶縁膜２０上と第１、第２開口２０ｘ、１５ｘ内に、アルカリ溶液に対して可溶でサイドエッチングが可能な樹脂、例えばポリメチルグルタルイミド（PMGI）を厚さ約５００nmに形成し、樹脂層２４を形成する。
そして、基板温度１８０℃、処理時間３分の条件でこの樹脂層２４を加熱して硬化する。
その後、樹脂層２４上に、紫外線感光型フォトレジストを塗布し、それを露光、現像することにより、第１開口２０ｘよりも幅広の第２窓２５ａを備えた第２レジストパターン２５を形成する。その紫外線感光型フォトレジストは特に限定されないが、本実施形態では住友化学社製のPFI32-A8を使用する。
続いて、図３（ｂ）に示すように、第２レジストパターン２５の第２窓２５ａを通じて樹脂層２４をウエットエッチングする。このウエットエッチングでは、樹脂層２４を選択的にエッチングするアルカリ性のエッチング液、例えば水酸化テトラメチルアンモニウム（TMAH）水溶液を用いて、樹脂層２４をサイドエッチングする。
これにより、第２窓２５ａよりも幅広の第３窓２４ａが樹脂層２４に形成されると共に、第１、第２開口２０ｘ、１５ｘ内の電子供給層１４がその第３窓２４ａから露出することになる。
次に、図４（ａ）に示すように、各窓２４ａ、２５ａ内に蒸着法により金属積層膜を形成することにより、第１、第２開口２０ｘ、１５ｘとその周囲の第１保護絶縁膜２０上にマッシュルーム状のゲート電極２８を形成する。その金属積層膜として、例えば、厚さ約１０nmのTi層、厚さ約１０nmのPt層、厚さ約３００nmのAu層をこの順に形成する。このゲート電極２８と電子供給層１４との界面にはショットキー接合が形成される。
そして、図４（ｂ）に示すように、樹脂層２４と第２レジストパターン２５とを除去することにより、第２レジストパターン２５上に形成されていた上記の金属積層膜（不図示）をリフトオフする。
その後に、図５に示すように、ゲート電極２８と第１保護絶縁膜２０のそれぞれの上に、窒化シリコンで構成される第２保護絶縁膜２９を形成する。
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
その半導体装置は、接合型電界効果型トランジスタであって、電子供給層１４から電子走行層１３に電子が供給され、電子走行層１３を流れる電流のオン・オフがゲート電圧によって制御される。そして、ゲート電極２８の断面形状をマッシュルーム状にしたことで、コンタクト層１５とのショットキー接合の面積が小さくなってゲート長を短くすることができると共に、ゲート電極２８の上部の断面積が大きくなってゲート電極２８を低抵抗化することができる。
次に、上記した第１保護絶縁膜２０の成膜方法について詳述する。
既述のように、第１保護絶縁膜２０は、プラズマCVD法で形成された窒化シリコン層で構成される。図６は、この第１保護絶縁膜２０を形成するのに使用されるプラズマCVD装置の構成図である。
図６に示されるように、そのプラズマCVD装置１００は、不図示の減圧ポンプにより内部が減圧可能なチャンバ１０１を有する。そして、チャンバ１０１内には基板載置台１０２が設けられ、その基板載置台１０２の上に基板１０が載置される。なお、基板載置台１０２には、電熱線等の不図示の加熱手段が内蔵されており、その加熱手段により基板１０が所望の温度に加熱される。
更に、基板載置台１０２の上方には、ガス導入口１０５から導入された反応ガスを基板１０の表面に向かって分散させるシャワーヘッド１０３が設けられる。そして、シャワーヘッド１０３には、高周波電源１０４が電気的に接続されており、この高周波電源１０４から供給された高周波電力によって反応ガスがプラズマ化することになる。また、チャンバ１０１内の反応に寄与しなかった材料ガスは、排気口１０６から外部に排気される。
このようなプラズマCVD装置１００を用いて形成された第１保護絶縁膜２０（図５参照）には、コンタクト層１５等の化合物半導体層を保護するために、半導体層との密着性、稠密性、低ストレス性等の性能が要求される。
ここで、第１保護絶縁膜２０の密着性が高周波電源１０４の周波数にどのように依存するかを考える。
本願発明者の調査によれば、高周波電源１０４の周波数が低周波、例えば３８０kHzの場合は、高周波の場合と比較して第１保護絶縁膜２０と下地との密着性が高められることが明らかとなった。
ところが、このように高周波電源１０４の周波数が低いと、チャンバ１０１内のプラズマの前駆体が、ゆっくり変動する電場の向きに追従することが可能となって比較的高い運動エネルギを有するため、第１保護絶縁膜２０の形成時にその前駆体によって半導体基板１０が受ける電気的損傷が大きくなってしまう。
一方、高周波電源１０４の周波数が高周波、例えば１３．５６MHzの場合は、上記のように低周波の場合と比較して、第１保護絶縁膜２０と下地との密着性が低くなる。
しかし、このように高い周波数を採用すると、チャンバ１０１内のプラズマの前駆体が高速に向きを変える電場に追従できなくなるため、前駆体の運動エネルギが低くなり、半導体基板１０が受ける電気的損傷が小さくなる。
また、窒化シリコン膜は、酸化シリコン（SiO2）膜と異なり、その成膜条件によって稠密性、すなわち膜密度の大小が変化する。
高密度な窒化シリコン膜は、水分等のブロック性に優れているためデバイスの信頼性を高めるという利点を有するものの、ストレスが大きいため膜剥がれ等を起こし易いという不都合もある。これとは逆に、低密度な窒化シリコン膜は、水分等のブロック性に難があるものの、ストレスが小さく、ストレスに起因する膜剥がれが発生し難いという利点がある。
このように、単層の窒化シリコン膜では、高い密着性、稠密性、低い電気的損傷、及び低ストレス性の全てを同時に満足するのが難しい。
上記した窒化シリコン膜の特性に鑑み、本願発明者は、以下に説明するような第１保護絶縁膜２０の成膜方法に想到した。
第１例
図７は、第１例に係る第１保護絶縁膜２０の成膜方法を説明するための断面図である。
図７に示されるように、本例では、一層目の窒化シリコン膜２０ａと、該窒化シリコン膜２０ａよりも膜密度が低い二層目の窒化シリコン膜２０ｂとをこの順に積層して第１保護絶縁膜２０とする。
窒化シリコン膜の密度の大小関係はストレスの大小関係と概ね一致する。すなわち、密度の大きい窒化シリコン膜はストレスが大きく、密度の小さい窒化シリコン膜は、密度が大きな窒化シリコン膜よりもストレスが小さくなるか、或いはストレスの向きが逆になる。
よって、このように密度の異なる二種類の窒化シリコン膜２０ａ、２０ｂを積層することで、膜密度が大きくストレスも大きな窒化シリコン膜のみで第１保護絶縁膜を形成する場合と比較して、第１保護絶縁膜２０の全体としてのストレスを緩和することができる。
しかも、一層目の窒化シリコン膜２０ａとして膜密度が高い膜を採用するので、該窒化シリコン膜２０ａの透水性を二層目の窒化シリコン膜２０ｂよりも低くすることができる。これにより、コンタクト層１５に近い部分における第１保護絶縁膜２０の水分ブロック性が高まり、外部の水分等がコンタクト層１５に至るのを阻止し易くなる。
更に、このように一層目の窒化シリコン膜２０ａの膜密度が高いので、該窒化シリコン膜２０ａに含まれる水素の量が、二層目の窒化シリコン膜２０ｂに含まれる水素の量よりも少なくなる。従って、特許文献１に比べて第１保護絶縁膜２０からコンタクト層１５に移動する水素の量または成膜初期における水素の拡散が低減され、水素によってコンタクト層１５等の化合物半導体層中のドナーが中性化されるのを抑制でき、水素に起因するトランジスタの電気的特性の劣化を防止することができる。
上記のように二層目の窒化シリコン膜２０ｂの膜密度を低くする方法には幾つかある。
本例では、二層目の窒化シリコン膜２０ｂの窒素の原料ガスとしてアンモニアを含むガスを用い、且つ一層目の窒化シリコン膜２０ａの窒素の原料ガスとして窒素を用いることで、二層目の窒化シリコン膜２０ｂの膜密度を一層目の窒化シリコン膜２０ａのそれよりも低くする。なお、各膜２０ａ、２０ｂのシリコンの原料ガスとしてはシラン(SiH4)を用いる。
この場合の各膜２０ａ、２０ｂの成膜条件の一例は次のようになる。
（一層目の窒化シリコン膜２０ａの成膜条件）
・高周波電源１０４の周波数・・・３８０kHz
・高周波電源１０４のパワー・・・５０W
・成膜ガスの流量比（SiH4：N2）・・・１：１００
・基板温度・・・２５０℃
・膜厚・・・約５nm
（二層目の窒化シリコン膜２０ｂの成膜条件）
・高周波電源１０４の周波数・・・１３．５６MHz
・高周波電源１０４のパワー・・・５０W
・成膜ガスの流量比（SiH4：NH3：N2）・・・１：０．５：１００
・基板温度・・・２５０℃
・膜厚・・・約４５nm
この条件に従って形成された一層目の窒化シリコン膜２０ａは、屈折率が２．０５、膜密度が２．４９g/cm2、ストレスが５００MPa（圧縮）となった。
一方、二層目の窒化シリコン膜２０ｂは、屈折率が２．１０、膜密度が２．１５g/cm2、ストレスが５０MPa（引っ張り）となった。
このように、二層目の窒化シリコン膜２０ｂの窒素の原料ガスとしてアンモニアを含むガスを用いることで、二層目の窒化シリコン膜２０ｂの膜密度が一層目の窒化シリコン膜２０ａよりも低くなり、且つ二層目の窒化シリコン膜２０ｂのストレスの向きが一層目の窒化シリコン膜２０ａのそれと反対になることが実際に確かめられた。これは、二層目の窒化シリコン膜２０ｂに対する窒素の原料ガスとして、アンモニアを含むガスを用いたことで、膜中に水素が取り込まれたことによると考えられる。
また、一層目の窒化シリコン膜２０ａの透水性が二層目の窒化シリコン膜２０ｂの約６分の１になることも確かめられ、一層目の窒化シリコン膜２０ａの水分ブロック性が二層目よりも高いことが明らかとなった。
二層目の窒化シリコン膜２０ｂの膜密度を一層目の窒化シリコン膜２０ａのそれよりも低める方法は上記に限定されない。
図８は、成膜条件を様々に変えて得られた窒化シリコン膜の膜密度をRBS(Rutherford Backscattering Spectrometry)により調査した結果を示す図である。なお、この調査では、シリコン基板（不図示）の上に各窒化シリコン膜を形成した。そして、N、Si、Hの濃度も併せて調査された。
図８のサンプル番号１とサンプル番号２とを比較して明らかなように、高周波電源１０４の周波数を高めることによっても、窒化シリコン膜の膜密度を低くすることができる。
また、サンプル番号２とサンプル番号３とを比較して明らかなように、上記で説明したように反応ガスにアンモニアを添加することによっても窒化シリコン膜の膜密度を低くすることができる。
本願発明者は、これ以外にも、窒化シリコン膜の膜密度を低減させるための条件を幾つか見出した。二層目の窒化シリコン膜２０ｂの膜密度が一層目の窒化シリコン膜２０ａのそれよりも低くなるような二層目の窒化シリコン膜２０ｂの成膜条件をまとめると次のようになる。
(i)一層目の窒化シリコン膜２０ａを形成する工程よりも成膜雰囲気に印加される高周波電力の周波数（高周波電源１０４の周波数）を高める。
(ii)一層目の窒化シリコン膜２０ａを形成する工程よりも成膜雰囲気に印加される高周波電力のパワー（高周波電源１０４のパワー）を低くする。
(iii)一層目の窒化シリコン膜２０ａを形成する工程よりも成膜雰囲気の圧力を高める。
(iv)窒素の原料ガスとしてアンモニアを用い、且つ一層目の窒化シリコン膜２０ａの窒素の原料ガスとして窒素を用いる。
(v)一層目の窒化シリコン膜２０ａを形成する工程よりも基板温度を下げる。
(vi)一層目の窒化シリコン膜２０ａを形成する工程よりも成膜速度を速める。
二層目の窒化シリコン膜２０ｂの成膜条件としては、これら(i)〜(vi)のいずれかを採用し得る。
なお、(vi)のように二層目の窒化シリコン膜２０ｂの成膜速度を速めるには、一層目の窒化シリコン膜２０ａを形成する場合よりも成膜ガスの流量、例えばSiH4とN2との混合ガスの流量を高めればよい。
ところで、(i)〜(vi)のように膜密度が小さくなる窒化シリコン膜の成膜条件は、結果としてラジカル性が高められた成膜条件となる。この条件では、プラズマ雰囲気中の前駆体が比較的低い運動エネルギを有しており、上記のように膜密度が低い窒化シリコン膜よりなる二層目の窒化シリコン膜２０ｂを形成することができる。更に、前駆体の運動エネルギが低いことから、基板１０等が受ける電気的損傷が低い。従って、二層目の窒化シリコン膜２０ｂは、上記の電気的損傷をそれほど気にせずに、比較的厚い厚さに形成し得る。
これに対し、一層目の窒化シリコン膜２０ａのように膜密度が大きくなる窒化シリコン膜の成膜条件は、イオン性が高められた成膜条件と呼ばれる。ラジカル性が高められた成膜条件と比較して、この成膜条件では、コンタクト層１５等の化合物半導体層との密着性が良い窒化シリコン膜２０ａを形成でき、第１保護絶縁膜２０の膜剥がれを効果的に防止することができる。
一方、イオン性が高められた成膜条件では、ラジカル性が高められた成膜条件と比較してプラズマ雰囲気中の前駆体の運動エネルギが高く、成膜時に基板１０等が電気的損傷を受け易い。
そこで、この電気的損傷を低減すべく、一層目の窒化シリコン膜２０ａの膜厚は、数nm程度の極薄い厚さに留めるのが好ましい。
このような観点から、二層目の窒化シリコン膜２０ｂは、基板１０の電気的損傷を気にせずに厚く形成し、一層目の窒化シリコン膜２０ａは、その電気的損傷を軽減するために二層目の窒化シリコン膜２０ｂよりも薄く形成するのが好ましい。
更に、第１保護絶縁膜２０の全体の応力がなるべくゼロに近づくように、上記のように薄い一層目窒化シリコン膜２０ａと厚い二層目窒化シリコン膜２０ｂのそれぞれの厚さを決定するのが好ましい。
なお、一層目の窒化シリコン膜２０ａと二層目の窒化シリコン膜２０ｂは、それらの屈折率がなるべく同一になるように形成するのが好ましい。このようにすると、第１保護絶縁膜２０の誘電率が膜中において一定となり、誘電率の変動に伴って膜中電界が不連続になるのを防止でき、半導体装置の信頼性を高めることができる。
ところで、既述の特許文献２〜４には、最下層が窒化シリコン膜よりなり、且つ最上層が酸化シリコン膜よりなる積層膜で保護絶縁膜を構成することが開示されている。
しかしながら、酸化シリコン膜は、成膜条件によりストレスをコントロールするのが窒化シリコン膜に比べて困難であるため、保護絶縁膜の全体としてのストレスをゼロに近づけるのが難しい。
これに対し、本例では、成膜条件によってストレスを容易にコントロールし得る窒化シリコンのみで第１保護絶縁膜２０を構成しているので、酸化シリコン膜を使用する場合よりも第１保護絶縁膜２０のストレスをゼロに近づけ易くなる。これについては、後述の第２〜第５例でも同様である。
第２例
図９は、第２例に係る第１保護絶縁膜２０の成膜方法を説明するための断面図である。
図９に示されるように、本例では、三以上の窒化シリコン膜２０ａ〜２０ｆを積層して第１の保護絶縁膜２０とする。
これらの窒化シリコン膜２０ａ〜２０ｇは、図１０に示されるように、膜密度の大小関係が交互に入れ替わるように形成される。なお、一層目と二層目に関しては、第１例と同様に、二層目の窒化シリコン膜２０ｂが一層目の窒化シリコン膜２０ａよりも低くなるようにする。
既述のように、膜密度の大小関係は、ストレスの大小関係と概ね一致する。よって、本例のように膜密度の大小関係を交互に入れ替えることにより、膜密度の大きな単層の窒化シリコン膜で第１保護絶縁膜２０を構成する場合と比較して、第１保護絶縁膜２０の全体としてのストレスが緩和される。
このように窒化シリコン膜を三層以上積層することで、上下の窒化シリコン膜の界面に加わる内部応力を第１例よりも小さくすることができ、その界面において窒化シリコン膜が剥離する危険性を低減することが可能となる。
しかも、第１例で説明したように、膜密度が高い一層目の窒化シリコン膜２０ａは、イオン性が高められた成膜条件で形成されるので、コンタクト層１５等の下地との密着性が良好となり、第１保護絶縁膜２０の膜剥がれを防止することができる。
ところで、既述のように、膜密度が小さい窒化シリコン膜は膜中に水素を比較的多く含み、その水素が移動することによってコンタクト層１５等のドナーが中性化されてしまう。
この点に鑑み、本例では、図９に示されるように、膜密度が小となる窒化シリコン膜２０ｂ、２０ｄ、２０ｆの厚さを下の膜ほど薄くしたので、コンタクト層１５に近い二層目の窒化シリコン膜２０ｂに含まれる水素の量が低減される。これにより、コンタクト層１５に影響を与え易い二層目の窒化シリコン２０ｂからコンタクト層１５への水素の移動量を低減でき、コンタクト層１５等におけるドナーが中性化されるのを抑制することができる。
各窒化膜２０ａ〜２０ｂの膜密度をコントロールするには、第１例で説明した条件(i)〜(vi)のいずれかを用いればよい。各窒化膜２０ａ〜２０ｂの成膜条件の一例は次のようになる。
（一層目の窒化シリコン膜２０ａの成膜条件）
・高周波電源１０４の周波数・・・３８０kHz
・高周波電源１０４のパワー・・・５０W
・成膜ガスの流量比（SiH4：N2）・・・１：１００
・基板温度・・・２５０℃
・膜厚・・・約５nm
（二層目の窒化シリコン膜２０ｂの成膜条件）
・高周波電源１０４の周波数・・・１３．５６MHz
・高周波電源１０４のパワー・・・５０W
・成膜ガスの流量比（SiH4：NH3：N2）・・・１：０．５：１００
・基板温度・・・２５０℃
・膜厚・・・約５nm
（三層目の窒化シリコン膜２０ｃの成膜条件）
・高周波電源１０４の周波数・・・１３．５６MHz
・高周波電源１０４のパワー・・・５０W
・成膜ガスの流量比（SiH4：N2）・・・１：１００
・基板温度・・・２５０℃
・膜厚・・・約５nm
（四層目の窒化シリコン膜２０ｄの成膜条件）
・高周波電源１０４の周波数・・・１３．５６MHz
・高周波電源１０４のパワー・・・５０W
・成膜ガスの流量比（SiH4：NH3：N2）・・・１：０．５：１００
・基板温度・・・２５０℃
・膜厚・・・約１０nm
（五層目の窒化シリコン膜２０ｅの成膜条件）
・高周波電源１０４の周波数・・・１３．５６MHz
・高周波電源１０４のパワー・・・５０W
・成膜ガスの流量比（SiH4：N2）・・・１：１００
・基板温度・・・２５０℃
・膜厚・・・約５nm
（六層目の窒化シリコン膜２０ｆの成膜条件）
・高周波電源１０４の周波数・・・１３．５６MHz
・高周波電源１０４のパワー・・・５０W
・成膜ガスの流量比（SiH4：NH3：N2）・・・１：０．５：１００
・基板温度・・・２５０℃
・膜厚・・・約３５nm
このような条件を採用したところ、一層目の窒化シリコン膜２０ａの膜密度は２．４９g/cm2、ストレスは５００MPa（圧縮）となった。また、第二、四、六層目の窒化シリコン膜２０ｂ、２０ｄ、２０ｆの膜密度は２．１５g/cm2、ストレスは５０MPa（引っ張り）となった。そして、第三、五層目の窒化シリコン膜２０ｃ、２０ｅの膜密度は２．４２g/cm2、応力は略ゼロとなった。
その結果、第１保護絶縁膜２０の全体としての屈折率はほぼ２．１０、ストレスは略０となった。
更に、一層目の窒化シリコン膜２０ａの透水性は第二、四、六層目の窒化シリコン膜２０ｂ、２０ｄ、２０ｆの約６分の１になった。
なお、第１例と同様に、本例でも各窒化シリコン膜２０ａ〜２０ｆの屈折率を近づけることにより、第１保護絶縁膜２０の誘電率を膜中で一定にし、誘電率の変動に伴って膜中電界が不連続になるのを防止するのが好ましい。
第３例
本例は、第２例と比較して、一層目の窒化シリコン膜２０ａの成膜条件のみが異なり、これ以外は第２例と同じである。
本例における一層目の窒化シリコン膜２０ａの成膜条件としては、次の条件を採用する。
・高周波電源１０４の周波数・・・１３．５６MHz
・高周波電源１０４のパワー・・・８０W
・成膜ガスの流量比（SiH4：N2）・・・１：８０
・基板温度・・・２５０℃
・膜厚・・・約５nm
このように、本例では、第２例の低密度膜（二層目、四層目、六層目の窒化シリコン膜）よりも高周波電源１０４のパワーを高めている。
上記の条件で形成された一層目の窒化シリコン膜２０ａの膜密度は２．２１g/cm2、ストレスは２００MPa（圧縮）となった。なお、二層目〜六層目の窒化シリコン膜２０ｂ〜２０ｆの膜密度とストレスは第２例と同じである。
第４例
図１１は、本例に係る第１保護絶縁膜２０の成膜方法を説明するための断面図である。図１１に示されるように、本例は、第３例の第１保護絶縁膜２０の最上層に７層目の窒化シリコン膜２０ｇを追加したものである。その窒化シリコン膜２０ｇは、その下の六層目の窒化シリコン膜２０ｆよりも膜密度が大となるように形成される。
このように、第１保護絶縁膜２０の最上層に膜密度が大で耐水性に富む窒化シリコン膜２０ｇを形成することで、外部から基板１０に浸入しようとする水分を窒化シリコン膜２０ｇで阻止し易くなり、第１保護絶縁膜２０の水分ブロック性を向上させることができる。
なお、この７層目の窒化シリコン膜２０ｇの成膜条件は特に限定されないが、本例では次のような条件を採用する。
・高周波電源１０４の周波数・・・３８０ｋHz
・高周波電源１０４のパワー・・・５０W
・成膜ガスの流量比（SiH4：N2）・・・１：１００
・基板温度・・・２５０℃
・膜厚・・・約５nm
この条件で形成された７層目の窒化シリコン膜２０ｇの膜密度は２．４９g/cm2、ストレスは５００MPa（圧縮）となった。
第５例
図１２は、第５例に係る第１保護絶縁膜２０の成膜方法を説明するための断面図である。
図１２に示されるように、本例では、膜密度が下から上に向かって低くなる単層の窒化シリコン膜で第１保護絶縁膜２０を構成する。
この第１保護絶縁膜２０の成膜条件の一例は次のようになる。
まず、周波数が１３．５６MHzでパワーが５０Wの高周波電源１０４を用い、基板温度２５０℃、成膜ガスの流量比（SiH4：NH3：N2）を１：０：１００とする条件で窒化シリコン膜の堆積を開始する。その直後から、高周波電源１０４のパワーと基板温度を変化させずに、成膜ガスの流量比（SiH4：NH3：N2）を１：０：１００から１：０．５：１００まで約２分間で変化させる。これにより、膜密度が下から上に向かって低くなる窒化シリコンよりなる第１保護絶縁膜２０が約５０nmの厚さに形成される。
このようにして形成された第１保護絶縁膜２０の全体の屈折率はほぼ２．１０、ストレスは約１００MPa（引っ張り）となった。
また、この第１保護絶縁膜２０の透水性は、膜密度を変化させない比較例に係る窒化シリコン膜に比べて約２分の１となった。なお、その比較例に係る窒化シリコン膜は、高周波電源１０４の周波数を１３．５６MHz、パワーを５０W、成膜ガスの流量比（SiH4：NH3：N2）を１：０．５：１００、基板温度２５０℃で形成された。
このように第１保護絶縁膜２０の膜密度を連続的に変化させることにより、膜のストレスが下から上に向かって連続的に変化し、膜密度が変化しない高密度の単層の窒化シリコン膜と比べて、第１保護絶縁膜２０の全体としての応力を低減することができる。
更に、第１〜第４例のような多層構造となっていないので、層間の界面に内部応力が集中するという不都合を本質的に解消できる。
しかも、上記によれば、第１保護絶縁膜２０の下面での密度が上面よりも高いので、第１保護絶縁膜２０の下面付近における水素の量が低減され、水素がコンタクト層１５等に移動してドナーを中性化させるという不都合を回避し易くなる。
そして、第１例で説明したように、第１保護絶縁膜２０の下面近傍の密度が高い部分は、イオン性が高められた成膜条件で形成されるので、コンタクト層１５等の下地との密着性が良好となり、第１保護絶縁膜２０の膜剥がれを防止することができる。
このように第１保護絶縁膜２０の膜密度を連続的に変化させる方法は上記に限定されず、次の(i)〜(v)のいずれかの成膜条件を採用することで、第１保護絶縁膜２０の膜密度を変化させ得る。
(i)成膜雰囲気に印加される高周波電力のパワー（高周波電源１０４のパワー）を連続的に低くする。
(ii)成膜雰囲気の圧力を連続的に高める。
(iii)成膜ガスとしてアンモニアを含むガス用い、且つアンモニアの流量比を連続的に増加させる。
(iv)成膜速度を連続的に速める。
なお、(iv)のように成膜速度を早めるには、例えば、成膜ガスの流量を連続的に増加させればよい。
また、第１例と同様に、本例でも第１保護絶縁膜２０の誘電率を膜中で一定にし、誘電率の変動に伴って膜中電界が不連続になるのを防止するのが好ましい。
上記した第１例〜第５例では、第１保護絶縁膜２０の成膜方法について説明したが、各例の成膜方法は第２保護絶縁膜２９にも適用し得る。
（２）第２実施形態
図１３〜図１８は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
本実施形態は、トランジスタの形成方法のみが第１実施形態と異なり、そのトランジスタを保護する保護絶縁膜の成膜方法は第１実施形態と同じである。
本実施形態に係る半導体装置を製造するには、まず、第１実施形態で説明した図１（ａ）〜（ｃ）の工程を行う。
次に、図１３（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第１保護絶縁膜２０の上に、ポジ型電子線レジストをスピンコートにより厚さ約３００nmに塗布し、基板温度１８０℃、処理時間５分の条件でそのレジストを加熱して硬化する。ポジ型電子線レジストは特に限定されないが、本実施形態では、日本ゼオン社製のZEP520-A7を使用する。
そして、電子線露光装置でそのレジストを露光した後、現像して、ソース電極１８とドレイン電極１９との間に第１窓３０ａを備えたレジストパターン３０を形成する。
次に、図１３（ｂ）に示すように、エッチングガスとしてSF6を用いるドライエッチングにより、レジストパターン３０の第１窓３０ａを通じて第１保護絶縁膜２０をエッチングし、第１保護絶縁膜２０に第１開口２０ｙを形成する。
更に、上記の第１窓３０ａを通じてコンタクト層１５をドライエッチングし、コンタクト層１５に第２開口１５ａを形成する。コンタクト層１５に対するエッチングガスとしては、例えばSiCl4を用いる。
なお、第１、第２開口２０ｙ、１５ａの幅は特に限定されないが、本実施形態では約０．２μmとする。
この後に、レジストパターン３０は除去される。
次に、図１４（ａ）に示すように、プラズマCVD法を用いて、第１保護絶縁膜２０上と各開口１５ａ、２０y内とに窒化シリコンで構成される第２保護絶縁膜３２を形成する。その第２保護絶縁膜３２の成膜方法としては、第１実施形態で説明した第１例〜第５例のいずれか一を採用し得る。
続いて、図１４（ｂ）に示すように、この第２保護絶縁膜３２の上に第１ポジ型電子線レジスト３３として例えば日本ゼオン社製のZEP520-A7をスピンコートにより厚さ約３００nmに塗布する。その後、基板温度１８０℃、処理時間５分の条件でこの第１ポジ型電子線レジスト３３を加熱して硬化する。
更に、この第１ポジ型電子線レジスト３３の上に、アルカリ溶液に対して可溶でサイドエッチングが可能なポリメチルグルタルイミドをスピンコートにより厚さ約５００nmに形成し、それを樹脂層３４とする。その樹脂層３４は熱処理により硬化される。熱処理の条件は特に限定されないが、本実施形態では基板温度を１８０℃、処理時間を３分とする。
次いで、この樹脂層３４の上に、スピンコートにより厚さ約２００nmの第２ポジ型電子線レジスト３５を塗布する。第２ポジ型電子線レジスト３５としては、例えば、日本ゼオン社製のZEP520-A7がある。この後に、基板温度１８０℃、処理時間２分の条件で第２ポジ型電子線レジスト３５を加熱して硬化する。
続いて、図１５（ａ）に示すように、電子線露光装置を用いて第２ポジ型電子線レジスト３５を露光した後、メチルエチルケトン(MEK)とメチルイソブチルケトン(MIBK)の混合溶液よりなる現像液で第２ポジ型電子線レジスト３５を現像することにより、第１開口２０ｙの上方に第２窓３５ａを形成する。
次に、図１５（ｂ）に示すように、水酸化テトラメチルアンモニウム等のアルカリ性のエッチング液を用い、第２窓３５ａを通じて樹脂層３４をサイドエッチングすることにより、第２窓よりも幅広の第３窓３４ａを形成する。
次いで、図１６（ａ）に示すように、電子線露光装置により第１ポジ型電子線レジスト３３を露光した後、メチルイソブチルケトンとイソプロピルアルコール(IPA)との混合溶液よりなる現像液でレジスト３３を現像し、第１窓３４ａよりも幅が狭い第３窓３３ａを形成する。
その後に、図１６（ｂ）に示すように、第３窓３３ａを通じて第２保護絶縁膜３２をエッチングし、ソース電極１８とドレイン電極１９の間の第２保護絶縁膜３２に第３開口３２ａを形成する。このドライエッチングでは、エッチングガスとして例えばSF6が使用される。
次に、図１７（ａ）に示すように、各窓３３ａ〜３５ａ内に蒸着法により金属積層膜を形成することにより、第３開口３２ａ内の電子供給層１４上にマッシュルーム状のゲート電極３８を形成する。その金属積層膜は、例えば、厚さ約１０nmのTi層、厚さ約１０nmのPt層、厚さ約３００nmのAu層をこの順に形成してなる。
次いで、図１７（ｂ）に示すように、第１、第２ポジ型電子線レジスト３３、３５と樹脂層３４とを除去することにより、第２ポジ型電子線レジスト３５上に形成されていた上記の金属積層膜（不図示）をリフトオフする。
その後に、図１８に示すように、ゲート電極３８と第２保護絶縁膜３２のそれぞれの上に、窒化シリコンで構成される第３保護絶縁膜３９を形成する。
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
この半導体装置は、第１実施形態と同様に接合型電界効果型トランジスタであり、電子走行層１３を流れる電流のオン・オフがゲート電圧によって制御される。
上記のように、この半導体装置には、窒化シリコンで構成される第１〜第３保護絶縁膜２０、３２、３９が形成される。これらの保護絶縁膜２０、３２、３９の成膜方法は特に限定されないが、第１実施形態で説明した第１例〜第５例のいずれか一をその成膜方法として採用し、各保護絶縁膜のストレスを緩和するのが好ましい。また、各保護絶縁膜２０、３２、３９の成膜方法は同じである必要は無く、別々の方法で形成してよい。
（３）第３実施形態
図１９〜図２３は、本実施形態に係る半導体装置の製造途中の断面図である。
最初に、図１９（ａ）に示す断面構造を得るまでの工程について説明する。
まず、高抵抗SiC基板１０の上に、バッファ層１２、GaNよりなる電子走行層１３、AlGaNよりなる電子供給層１４、及びGaNよりなる表面層４０をMOCVD法によりエピタキシャル成長させる。これらのうち、バッファ層１２は、SiC基板１０の表面の格子欠陥が電子走行層１３に伝わらないようにする役割を担う。
次いで、トランジスタを形成しない領域における各層１２〜１５とSiC基板１０に酸素をイオン注入し、その領域におけるドナーを不活性化させることにより、素子分離領域１１を形成する。
次に、図１９（ｂ）に示すように、フォトリソグラフィーおよび真空蒸着法により、表面層４０の上に厚さ約３０nmのTi膜と厚さ約１００nmのAl膜をこの順に形成し、互いに間隔がおかれたソース電極１８とドレイン電極１９とを形成し、350℃、3分間の熱処理によりオーミックコンタクトを形成する。
そして、図１９（ｃ）に示すように、各電極１８、１９と表面層４０の表面上に、プラズマCVD法により窒化シリコンで構成される第１保護絶縁膜２０を形成する。この第１保護絶縁膜２０は、化学的、物理的に脆弱な表面層４０を保護し、プロセス中にその表面が酸化されるのを防ぎ、最終的に得られるトランジスタの電気的特性を向上させるために形成される。
その第１保護絶縁膜２０の成膜方法としては、第１実施形態で説明した第１例〜第５例のいずれか一を採用し得る。
続いて、図２０（ａ）に示すように、第１保護絶縁膜２０の上に紫外線感光フォトレジストを塗布し、それを露光、現像することにより、各電極１８、１９の間に第１窓２２ａを備えた第１レジストパターン２２を形成する。本実施形態では、その紫外線感光フォトレジストとして、住友化学社製のPFI32-A8を使用する。
次いで、図２０（ｂ）に示すように、上記の第１レジストパターン２２をマスクにしながら、SF6をエッチングガスとするドライエッチングにより第１保護絶縁膜２０をエッチングし、第１窓２２ａの下の第１保護絶縁膜２０に開口２０ｘを形成する。
このエッチングを終了後、加温した剥離剤を用いて第１レジストパターン２２を除去する。
次に、図２１（ａ）に示すように、第１保護絶縁膜２０上と開口２０ｘ内に、アルカリ溶液に対して可溶でサイドエッチングが可能な樹脂、例えばポリメチルグルタルイミドを厚さ約５００nmに形成し、樹脂層２４を形成する。
そして、基板温度１８０℃、処理時間３分の条件でこの樹脂層２４を加熱して硬化する。
その後、樹脂層２４上に、紫外線感光型フォトレジストを塗布し、それを露光、現像することにより、開口２０ｘよりも幅広の第２窓２５ａを備えた第２レジストパターン２５を形成する。その紫外線感光型フォトレジストは特に限定されないが、本実施形態では住友化学社製のPFI32-A8を使用する。
続いて、図２１（ｂ）に示すように、第２レジストパターン２５の第２窓２５ａを通じて樹脂層２４をウエットエッチングする。このウエットエッチングでは、樹脂層２４を選択的にエッチングするアルカリ性のエッチング液、例えば水酸化テトラメチルアンモニウム水溶液を用いて、樹脂層２４をサイドエッチングする。
これにより、第２窓２５ａよりも幅広の第３窓２４ａが樹脂層２４に形成されると共に、開口２０ｘ内の表面層４０がその第３窓２４ａから露出することになる。
次に、図２２（ａ）に示すように、各窓２４ａ、２５ａ内に蒸着法により金属積層膜を形成することにより、開口２０ｘとその周囲の第１保護絶縁膜２０上にマッシュルーム状のゲート電極２８を形成する。その金属積層膜として、例えば、厚さ約１０nmのNi層、厚さ約１００nmのAu層をこの順に形成する。このゲート電極２８と表面層４０との界面にはショットキー接合が形成される。
そして、図２２（ｂ）に示すように、樹脂層２４と第２レジストパターン２５とを除去することにより、第２レジストパターン２５上に形成されていた上記の金属積層膜（不図示）をリフトオフする。
その後に、図２３に示すように、ゲート電極２８と第１保護絶縁膜２０のそれぞれの上に、窒化シリコンで構成される第２保護絶縁膜２９を形成する。
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
この半導体装置は、第１実施形態と同様に接合型電界効果型トランジスタであり、電子走行層１３を流れる電流のオン・オフがゲート電圧によって制御される。
上記のように、この半導体装置には、窒化シリコンで構成される第１、第２保護絶縁膜２０、２９が形成される。これらの保護絶縁膜２０、２９の成膜方法は特に限定されないが、第１実施形態で説明した第１例〜第５例のいずれか一をその成膜方法として採用し、各保護絶縁膜のストレスを緩和するのが好ましい。また、各保護絶縁膜２０、２９の成膜方法は同じである必要は無く、別々の方法で形成してよい。
（４）第４実施形態
図２４〜図２９は、本実施形態に係る半導体装置の製造途中の断面図である。
本実施形態に係る半導体装置を製造するには、まず、第３実施形態で説明した図１９（ａ）〜（ｃ）の工程を行う。
次に、図２４（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第１保護絶縁膜２０の上に、ポジ型電子線レジストをスピンコートにより厚さ約３００nmに塗布し、基板温度１８０℃、処理時間５分の条件でそのレジストを加熱して硬化する。ポジ型電子線レジストは特に限定されないが、本実施形態では、日本ゼオン社製のZEP520-A7を使用する。
そして、電子線露光装置でそのレジストを露光した後、現像して、ソース電極１８とドレイン電極１９との間に第１窓３０ａを備えたレジストパターン３０を形成する。
次に、図２４（ｂ）に示すように、エッチングガスとしてSF6を用いるドライエッチングにより、レジストパターン３０の第１窓３０ａを通じて第１保護絶縁膜２０をエッチングし、第１保護絶縁膜２０に第１開口２０ｙを形成する。
なお、第１開口２０ｙの幅は特に限定されないが、本実施形態では約０．２μmとする。
この後に、レジストパターン３０は除去される。
次に、図２５（ａ）に示すように、プラズマCVD法を用いて、第１保護絶縁膜２０上と第１開口２０y内とに窒化シリコンで構成される第２保護絶縁膜３２を形成する。その第２保護絶縁膜３２の成膜方法としては、第１実施形態で説明した第１例〜第５例のいずれか一を採用し得る。
続いて、図２５（ｂ）に示すように、この第２保護絶縁膜３２の上に第１ポジ型電子線レジスト３３として例えば日本ゼオン社製のZEP520-A7をスピンコートにより厚さ約３００nmに塗布する。その後、基板温度１８０℃、処理時間５分の条件でこの第１ポジ型電子線レジスト３３を加熱して硬化する。
更に、この第１ポジ型電子線レジスト３３の上に、アルカリ溶液に対して可溶でサイドエッチングが可能なポリメチルグルタルイミドをスピンコートにより厚さ約５００nmに形成し、それを樹脂層３４とする。その樹脂層３４は熱処理により硬化される。熱処理の条件は特に限定されないが、本実施形態では基板温度を１８０℃、処理時間を３分とする。
次いで、この樹脂層３４の上に、スピンコートにより厚さ約２００nmの第２ポジ型電子線レジスト３５を塗布する。第２ポジ型電子線レジスト３５としては、例えば、日本ゼオン社製のZEP520-A7がある。この後に、基板温度１８０℃、処理時間２分の条件で第２ポジ型電子線レジスト３５を加熱して硬化する。
続いて、図２６（ａ）に示すように、電子線露光装置を用いて第２ポジ型電子線レジスト３５を露光した後、メチルエチルケトンとメチルイソブチルケトンの混合溶液よりなる現像液で第２ポジ型電子線レジスト３５を現像することにより、第１開口２０ｙの上方に第２窓３５ａを形成する。
次に、図２６（ｂ）に示すように、水酸化テトラメチルアンモニウム等のアルカリ性のエッチング液を用い、第２窓３５ａを通じて樹脂層３４をサイドエッチングすることにより、第２窓よりも幅広の第３窓３４ａを形成する。
次いで、図２７（ａ）に示すように、電子線露光装置により第１ポジ型電子線レジスト３３を露光した後、メチルイソブチルケトンとイソプロピルアルコールとの混合溶液よりなる現像液でレジスト３３を現像し、第１窓３４ａよりも幅が狭い第３窓３３ａを形成する。
その後に、図２７（ｂ）に示すように、第３窓３３ａを通じて第２保護絶縁膜３２をエッチングし、ソース電極１８とドレイン電極１９の間の第２保護絶縁膜３２に第２開口３２ａを形成する。このドライエッチングでは、エッチングガスとして例えばSF6が使用される。
次に、図２８（ａ）に示すように、各窓３３ａ〜３５ａ内に蒸着法により金属積層膜を形成することにより、第２開口３２ａ内の表面層４０上にマッシュルーム状のゲート電極３８を形成する。その金属積層膜は、例えば、厚さ約１０nmのNi層、及び厚さ約１００nmのAu層をこの順に形成してなる。
次いで、図２８（ｂ）に示すように、第１、第２ポジ型電子線レジスト３３、３５と樹脂層３４とを除去することにより、第２ポジ型電子線レジスト３５上に形成されていた上記の金属積層膜（不図示）をリフトオフする。
その後に、図２９に示すように、ゲート電極３８と第２保護絶縁膜３２のそれぞれの上に、窒化シリコンで構成される第３保護絶縁膜３９を形成する。
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
この半導体装置は、第１実施形態と同様に接合型電界効果型トランジスタであり、電子走行層１３を流れる電流のオン・オフがゲート電圧によって制御される。
上記のように、この半導体装置には、窒化シリコンで構成される第１〜第３保護絶縁膜２０、３２、３９が形成される。これらの保護絶縁膜２０、３２、３９の成膜方法は特に限定されないが、第１実施形態で説明した第１例〜第５例のいずれか一をその成膜方法として採用し、各保護絶縁膜のストレスを緩和するのが好ましい。また、各保護絶縁膜２０、３２、３９の成膜方法は同じである必要は無く、別々の方法で形成してよい。

Claims (10)

  1. 基板と、
    前記基板上に形成された化合物半導体層と、
    前記化合物半導体層の表面上に形成され、膜密度が下から上に向かって低くなる単層の窒化シリコン膜で構成された保護絶縁膜と、
    を有することを特徴とする半導体装置。
  2. 基板と、
    前記基板上に形成された化合物半導体層と、
    前記化合物半導体層の表面上に形成され、二層目が一層目よりも膜密度が低くなるように積層された二以上の窒化シリコン膜の積層膜で構成された保護絶縁膜とを有し、
    前記積層膜は、膜密度の大小関係が交互に入れ替わるように三以上の窒化シリコン膜を積層してなることを特徴とする半導体装置。
  3. 前記積層膜において膜密度が小となる複数の窒化シリコン膜は、下の膜ほど厚さが薄くなることを特徴とする請求項２に記載の半導体装置。
  4. 前記化合物半導体層は、バッファ層、電子走行層、電子供給層、及び表面層がこの順に形成された積層化合物半導体層であり、
    前記表面層の上に、ソース電極とドレイン電極とが互いに間隔をおいて形成され、
    前記保護絶縁膜が、前記ソース電極とドレイン電極上にも形成されると共に、該ソース電極と該ドレイン電極との間に開口を有し、
    前記開口内の前記表面層上にゲート電極が形成されたことを特徴とする請求項１乃至請求項３に記載の半導体装置。
  5. 基板上に化合物半導体層を形成する工程と、
    前記化合物半導体層の表面上に、保護絶縁膜を構成する一層目の窒化シリコン膜をプラズマCVD法で形成する工程と、
    前記一層目の窒化シリコン膜上に、該窒化シリコン膜よりも膜密度が低くなる成膜条件により、前記保護絶縁膜を構成する二層目の窒化シリコン膜をプラズマCVD法で形成する工程と、
    前記二層目の窒化シリコン膜の上に一以上の窒化シリコン膜を積層して、膜密度の大小関係が交互に入れ替わる三以上の窒化シリコン膜で前記保護絶縁膜を構成する工程を有することを特徴とする半導体装置の製造方法。
  6. 前記二層目の窒化シリコン膜の成膜条件として、(i)前記一層目の窒化シリコン膜を形成する工程よりも成膜雰囲気に印加される高周波電力の周波数を高める、(ii)前記一層目の窒化シリコン膜を形成する工程よりも成膜雰囲気に印加される高周波電力のパワーを低くする、(iii)前記一層目の窒化シリコン膜を形成する工程よりも成膜雰囲気の圧力を高める、(iv)窒素の原料ガスとしてアンモニアを用い、且つ前記一層目の窒化シリコン膜の窒素の原料ガスとして窒素を用いる、(v)前記一層目の窒化シリコン膜を形成する工程よりも基板温度を下げる、及び(vi)前記一層目の窒化シリコン膜を形成する工程よりも成膜速度を速める、のいずれかを採用することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記一層目の窒化シリコン膜を形成する工程において、前記二層目の窒化シリコン膜よりも薄い厚さに前記一層目の窒化シリコン膜を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
  8. 基板上に化合物半導体層を形成する工程と、
    前記化合物半導体層の表面上に、膜密度が下から上に向かって連続的に低くなる成膜条件を用いて、窒化シリコンで構成される保護絶縁膜をプラズマCVD法で形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  9. 前記保護絶縁膜の成膜条件として、(i)成膜雰囲気に印加される高周波電力のパワーを連続的に低くする、(ii)成膜雰囲気の圧力を連続的に高める、(iii)成膜ガスとしてアンモニアを含むガス用い、且つアンモニアの流量比を連続的に増加させる、(iv)成膜速度を連続的に速める、のいずれかを採用することを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記化合物半導体層として、バッファ層、電子走行層、電子供給層、及び表面層がこの順に形成された積層化合物半導体層を形成すると共に、
    前記保護絶縁膜を形成する工程の前に、前記表面層の上に、互いに間隔がおかれたソース電極とドレイン電極とを形成する工程を有し、
    前記保護絶縁膜を形成する工程において、前記ソース電極とドレイン電極の上にも該保護絶縁膜を形成して、
    前記ソース電極とドレイン電極の間の前記保護絶縁膜に開口を形成する工程と、
    前記開口内の前記表面層上にゲート電極を形成する工程とを有することを特徴とする請求項５乃至請求項９に記載の半導体装置の製造方法。
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