JPH03240265A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
- Publication number
- JPH03240265A JPH03240265A JP2036095A JP3609590A JPH03240265A JP H03240265 A JPH03240265 A JP H03240265A JP 2036095 A JP2036095 A JP 2036095A JP 3609590 A JP3609590 A JP 3609590A JP H03240265 A JPH03240265 A JP H03240265A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- fet
- providing
- photoresist mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 229910052751 metal Inorganic materials 0.000 claims abstract description 42
- 239000002184 metal Substances 0.000 claims abstract description 42
- 238000000034 method Methods 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000001020 plasma etching Methods 0.000 claims abstract description 10
- 230000004888 barrier function Effects 0.000 claims abstract description 5
- 229920002120 photoresistant polymer Polymers 0.000 claims description 50
- 238000005530 etching Methods 0.000 claims description 14
- 230000005669 field effect Effects 0.000 claims description 5
- 238000009413 insulation Methods 0.000 claims 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 9
- 238000005468 ion implantation Methods 0.000 abstract description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 4
- 238000001312 dry etching Methods 0.000 abstract description 4
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 4
- 150000004767 nitrides Chemical class 0.000 abstract description 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 19
- 239000007789 gas Substances 0.000 description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 101100119059 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ERG25 gene Proteins 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 210000004709 eyebrow Anatomy 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 101710113246 Pectinesterase 3 Proteins 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- -1 silicon ions Chemical class 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
Landscapes
- Formation Of Insulating Films (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は化合物半導体装置、特に集積回路装置に用いら
れる電界効果トランジスタ（ＦＥＴ）とその製造方法に
関する。
れる電界効果トランジスタ（ＦＥＴ）とその製造方法に
関する。
化合物半導体集積回路装置は、半絶縁性ＧａＡＳ基板上
に、ショットキー障壁ゲート型電界効果トランジスタ（
以下ＦＥＴと呼ぶ）や、ダイオード、抵抗等の素子が形
成され、それらの素子を絶縁膜で覆い、これら絶縁膜に
スルーホールを設け、素子間を配線により結合して得ら
れる。また絶縁膜は多層配線の場合には、上層配線と下
層配線との眉間絶縁膜として用いられる。
に、ショットキー障壁ゲート型電界効果トランジスタ（
以下ＦＥＴと呼ぶ）や、ダイオード、抵抗等の素子が形
成され、それらの素子を絶縁膜で覆い、これら絶縁膜に
スルーホールを設け、素子間を配線により結合して得ら
れる。また絶縁膜は多層配線の場合には、上層配線と下
層配線との眉間絶縁膜として用いられる。
例えば第９図に示すように同一の半絶縁性ＧａＡｓ基板
ｌに複数の電界効果トランジスタ（ＦＥＴ） ６０．６
１が設けられ、他にシゴットキーダイオード６．抵抗７
等が設けられている。
ｌに複数の電界効果トランジスタ（ＦＥＴ） ６０．６
１が設けられ、他にシゴットキーダイオード６．抵抗７
等が設けられている。
各素子はそれぞれ所定の特性に適した能動層（動作層）
１８．１９．２０．２１がイオン注入法により設けら
れ、ＦＥＴ６０，６１の場合では、ショットキー特性を
有するゲート電極３０．３１が設けられ、オーミンク電
極２および引出し電極または配線３がそれぞれ設けられ
、ＦＥＴのソース電極４およびドレイン電極５が設けら
れている。
１８．１９．２０．２１がイオン注入法により設けら
れ、ＦＥＴ６０，６１の場合では、ショットキー特性を
有するゲート電極３０．３１が設けられ、オーミンク電
極２および引出し電極または配線３がそれぞれ設けられ
、ＦＥＴのソース電極４およびドレイン電極５が設けら
れている。
また各素子は共通な絶縁膜１７で覆われ保護されている
。この絶縁膜１７は、多層配線の場合には上層配線と下
層配線との眉間絶縁膜として用いられる。
。この絶縁膜１７は、多層配線の場合には上層配線と下
層配線との眉間絶縁膜として用いられる。
このような従来技術による半導体集積回路装置には、イ
オン注入法によるＦＥＴのしきい値電圧（Ｖい）が目的
値に正確に得られない問題点がある。
オン注入法によるＦＥＴのしきい値電圧（Ｖい）が目的
値に正確に得られない問題点がある。
例えば、実験によればＦＥＴの動作層を得るために、半
絶縁性ＧａＡｓ基板にｔ１３３＋イオンを、ドーズ量５
ＸＩＯ”ｃｍ−”、 ３０ｋｅＶの注入エネルギーで
イオン注入し、これをシリコン酸化膜（ＳｉＯ□）で表
面保護し、８００°Ｃ９水素ガス中２０分間のアニール
処理により活性化し動作層を得る。ゲート方向は（１０
０）面ウェハーでオリフラの方向は＜ＯＴＩ＞である。
絶縁性ＧａＡｓ基板にｔ１３３＋イオンを、ドーズ量５
ＸＩＯ”ｃｍ−”、 ３０ｋｅＶの注入エネルギーで
イオン注入し、これをシリコン酸化膜（ＳｉＯ□）で表
面保護し、８００°Ｃ９水素ガス中２０分間のアニール
処理により活性化し動作層を得る。ゲート方向は（１０
０）面ウェハーでオリフラの方向は＜ＯＴＩ＞である。
ゲート長Ｌ ｑ ”” １ ｊ”＋デー１幅Ｗｆ＝１０
ｐｍ＋において、しきい値電圧（■い）が、−０，４Ｖ
（７）Ｄ−ＦＥＴが得られ、一方ドーズ量２ ＸＩＯｌ
ｔｃｍ”ｚの場合では＋０．２ＶのＥ−ＦＥＴが得られ
た。しかし、しきい値電圧の適確な再現性は難しく、最
大±５０％の差異があった。
ｐｍ＋において、しきい値電圧（■い）が、−０，４Ｖ
（７）Ｄ−ＦＥＴが得られ、一方ドーズ量２ ＸＩＯｌ
ｔｃｍ”ｚの場合では＋０．２ＶのＥ−ＦＥＴが得られ
た。しかし、しきい値電圧の適確な再現性は難しく、最
大±５０％の差異があった。
このようにＦＥＴのしきい値電圧は、基板の表面状態や
、イオン注入、アニール保護膜およびアニール条件、さ
らに素子加工の影響などがあり、常に安定して得ること
が難しい。特に集積回路半導体装置に要求されるＦＥＴ
は回路構成によりＤ−ＦＥＴ、Ｅ−ＦＥＴがあり、更に
同じタイプのＦＥＴでもしきい値電圧が異なる等の要求
があり、これらの異なるしきい値電圧のＦＥＴを同時に
イオン注入法のみで適確に得ることは極めて困難があっ
た。
、イオン注入、アニール保護膜およびアニール条件、さ
らに素子加工の影響などがあり、常に安定して得ること
が難しい。特に集積回路半導体装置に要求されるＦＥＴ
は回路構成によりＤ−ＦＥＴ、Ｅ−ＦＥＴがあり、更に
同じタイプのＦＥＴでもしきい値電圧が異なる等の要求
があり、これらの異なるしきい値電圧のＦＥＴを同時に
イオン注入法のみで適確に得ることは極めて困難があっ
た。
本発明の目的は、異なるＦＥＴのしきい値電圧を目的の
値に得る半導体集積回路装置およびその製造方法を提供
することにある。
値に得る半導体集積回路装置およびその製造方法を提供
することにある。
本発明は、半導体基板上に、シッットキー障壁ゲート型
電界効果トランジスタ、ダイオード、抵抗の素子が含ま
れて集積化され、これら素子上に、絶縁膜が設けられて
成る半導体集積回路装置において、 各素子に膜応力の異なる絶縁膜が設けられ、あるいは更
に前記各素子に設けられた膜応力の異なる絶縁膜上に同
一種の絶縁膜が設けられて成ることを特徴としている。
電界効果トランジスタ、ダイオード、抵抗の素子が含ま
れて集積化され、これら素子上に、絶縁膜が設けられて
成る半導体集積回路装置において、 各素子に膜応力の異なる絶縁膜が設けられ、あるいは更
に前記各素子に設けられた膜応力の異なる絶縁膜上に同
一種の絶縁膜が設けられて成ることを特徴としている。
本発明の半導体集積回路装置の製造方法は、半導体基板
上に設けられたＦＥＴ素子表面に膜応力を有する第１の
絶縁膜を設ける工程と、前記第１の絶縁膜上に膜応力の
ない第２の絶縁膜を設ける工程と、 前記第２の絶縁膜上の所定の領域に第１のホトレジスト
マスクを設ける工程と、 所定の前記第２の絶縁膜を反応性イオンエツチングによ
り除去する工程と、 前記第１のホトレジストマスクを除去し、膜応力を有す
る第３の絶縁膜を全面またはゲートを含みその周辺に設
ける工程と、 全面に第２のホトレジストマスクを設け工・ノチバック
して前記第２の絶縁膜を露出し、前記第２のホトレジス
トマスクを除去する工程とを含むことを特徴としている
。
上に設けられたＦＥＴ素子表面に膜応力を有する第１の
絶縁膜を設ける工程と、前記第１の絶縁膜上に膜応力の
ない第２の絶縁膜を設ける工程と、 前記第２の絶縁膜上の所定の領域に第１のホトレジスト
マスクを設ける工程と、 所定の前記第２の絶縁膜を反応性イオンエツチングによ
り除去する工程と、 前記第１のホトレジストマスクを除去し、膜応力を有す
る第３の絶縁膜を全面またはゲートを含みその周辺に設
ける工程と、 全面に第２のホトレジストマスクを設け工・ノチバック
して前記第２の絶縁膜を露出し、前記第２のホトレジス
トマスクを除去する工程とを含むことを特徴としている
。
また本発明の半導体集積回路装置の製造方法は、半導体
基板上に設けられたＦＥＴ素子表面に第１の絶縁膜とそ
の表面に金属膜を設ける工程と、所定のＦＥＴの前記金
属膜上に第１のホトレジストマスクを設ける工程と、 化学腐蝕法および反応性イオンエツチングにより所定の
前記金属膜および第１の絶縁膜を除去し、前記第１のホ
トレジストマスクを除去する工程と、全面に第２の絶縁
膜を設け、この第２の絶縁上の全面に第２のホトレジス
ト膜を平坦に設ける工程と、 全面をエッチバックして金属膜を露出し、前記第２のホ
トレジスト膜および金属膜を除去する工程とを含むこと
を特徴としている。
基板上に設けられたＦＥＴ素子表面に第１の絶縁膜とそ
の表面に金属膜を設ける工程と、所定のＦＥＴの前記金
属膜上に第１のホトレジストマスクを設ける工程と、 化学腐蝕法および反応性イオンエツチングにより所定の
前記金属膜および第１の絶縁膜を除去し、前記第１のホ
トレジストマスクを除去する工程と、全面に第２の絶縁
膜を設け、この第２の絶縁上の全面に第２のホトレジス
ト膜を平坦に設ける工程と、 全面をエッチバックして金属膜を露出し、前記第２のホ
トレジスト膜および金属膜を除去する工程とを含むこと
を特徴としている。
さらに本発明の半導体集積回路装置の製造方法は、
半導体基板上に設けられた複数のＦＥＴ素子の表面に第
１の絶縁膜を設け、 前記第１の絶縁膜上に金属膜を設け、この金属膜上の所
定のＦＥＴｐＪ域に第１のホトレジストマスクを設ける
工程と、 前記第１のホトレジストマスク下以外の前記金属膜およ
び第１の絶縁膜を除去する工程と、前記第１のホトレジ
ストマスクを除去し、全面に第２の絶縁膜を設け、この
絶縁膜上の全面に第２のホトレジストを平坦に設ける工
程と、エッチバックして前記金属膜を露出し、この金属
膜上の所定のＦ Ｅ Ｔ 領域に第３のホトレジストマ
スクを設け、この第３のマスク下以外の露出された金属
膜をエツチング除去する工程と、前記第３のホトレジス
トマスクを除去し、第３の絶縁膜を全面に設け、この膜
上の前記金属膜上を除いた所定のＦＥＴｐＪ域域に第４
のホトレジストマスクを設ける工程と、 この第４のマスク下以外の前記第３の絶縁膜を除去して
前記金属膜を露出する工程と、前記第４のホトレジスト
マスクと金属膜を除去する工程とを含むことを特徴とし
ている。
１の絶縁膜を設け、 前記第１の絶縁膜上に金属膜を設け、この金属膜上の所
定のＦＥＴｐＪ域に第１のホトレジストマスクを設ける
工程と、 前記第１のホトレジストマスク下以外の前記金属膜およ
び第１の絶縁膜を除去する工程と、前記第１のホトレジ
ストマスクを除去し、全面に第２の絶縁膜を設け、この
絶縁膜上の全面に第２のホトレジストを平坦に設ける工
程と、エッチバックして前記金属膜を露出し、この金属
膜上の所定のＦ Ｅ Ｔ 領域に第３のホトレジストマ
スクを設け、この第３のマスク下以外の露出された金属
膜をエツチング除去する工程と、前記第３のホトレジス
トマスクを除去し、第３の絶縁膜を全面に設け、この膜
上の前記金属膜上を除いた所定のＦＥＴｐＪ域域に第４
のホトレジストマスクを設ける工程と、 この第４のマスク下以外の前記第３の絶縁膜を除去して
前記金属膜を露出する工程と、前記第４のホトレジスト
マスクと金属膜を除去する工程とを含むことを特徴とし
ている。
本発明は、ＦＥＴのゲートを含みその近傍に絶縁膜を設
けることにより、しきい値電圧が変動することを使用し
たものである。例えば第１０図は前述した条件により得
られたしきい値電圧−〇、４■のＤ−ＦＥＴを用いて、
各種の絶縁膜例えば（１）プラズマ酸化膜（ＰＥ−３ｆ
ｏｇ） 、（２）プラズマ窒化膜（ＰＥ −Ｓ １ＯＮ
） 、（３）熱気相成長酸化膜（ＣＶＤ−３ｉ Ｏｘ）
等を設けた場合の、絶縁膜の厚さ変化に対し、しきい値
電圧の変化を示したものである。
けることにより、しきい値電圧が変動することを使用し
たものである。例えば第１０図は前述した条件により得
られたしきい値電圧−〇、４■のＤ−ＦＥＴを用いて、
各種の絶縁膜例えば（１）プラズマ酸化膜（ＰＥ−３ｆ
ｏｇ） 、（２）プラズマ窒化膜（ＰＥ −Ｓ １ＯＮ
） 、（３）熱気相成長酸化膜（ＣＶＤ−３ｉ Ｏｘ）
等を設けた場合の、絶縁膜の厚さ変化に対し、しきい値
電圧の変化を示したものである。
こ・の結果は、Ｐ Ｅ−３ｉ Ｏｚは負（ノーマリオン
）ノ変動を示し、ＣｖＤ−３ｉＯ２はＰＥ−３ｉＯｔと
は反対に正（ノーマリオフ）の方向に変動する。一方、
ＰＥ−５ｉＯＮは全く変動しないことを示している。
）ノ変動を示し、ＣｖＤ−３ｉＯ２はＰＥ−３ｉＯｔと
は反対に正（ノーマリオフ）の方向に変動する。一方、
ＰＥ−５ｉＯＮは全く変動しないことを示している。
本発明は、このような絶縁膜によるしきい値電圧の変動
を利用して所定のしきい値電圧を有するＦＥＴを得るも
のである。
を利用して所定のしきい値電圧を有するＦＥＴを得るも
のである。
以下、本発明に係る半導体集積回路装置について説明す
る。
る。
第１図はこの発明によるＦＥＴが複数個設けられた半導
体集積回路装置のＦＥＴ部分の断面図を示したものであ
る。
体集積回路装置のＦＥＴ部分の断面図を示したものであ
る。
半絶縁性ＧａＡｓ基板１上にイオン注入法により得られ
た第１のＦＥＴ６０の動作層２０および第２のＦＥＴ６
１の動作層２１に、それぞれゲート電極３０゜３１と、
オーミック電極２により、ソース電極４およびドレイン
電極５が設けられている。各々のＦＥＴは、膜応力が異
なるかもしくは同様な絶縁膜で第１の絶縁膜７０および
第２の絶縁膜７１が設けられた構造である。
た第１のＦＥＴ６０の動作層２０および第２のＦＥＴ６
１の動作層２１に、それぞれゲート電極３０゜３１と、
オーミック電極２により、ソース電極４およびドレイン
電極５が設けられている。各々のＦＥＴは、膜応力が異
なるかもしくは同様な絶縁膜で第１の絶縁膜７０および
第２の絶縁膜７１が設けられた構造である。
例えば第１のＦＥＴ６０のしきい値電圧が＋〇、２■の
゛Ｅ大ＦＥＴ、第２のＦＥＴ６１が−０，４■のＤ−Ｆ
ＥＴで、これに第１のＦＥＴ６０の第１の絶縁膜７０に
無応力の絶縁膜ＰＥ−３ｉＮを用い、第２のＦＥＴ６１
の第２の絶縁膜７１に膜応力を有した絶縁膜例えば負方
向に変動するＰＥ−３ｉＯ＊をｌμ顛設ければ、しきい
値電圧−〇、４ｖが−０，４Ｖ＋（−０，２５Ｖ ’）
＝ −０，６５Ｖ ニ変化１．ｔ、：、０−ＦＥＴが
得られる。一方、Ｅ−ＦＥＴは無応力膜が設けられてい
るため変動せず＋〇、２Ｖのまま得られる。
゛Ｅ大ＦＥＴ、第２のＦＥＴ６１が−０，４■のＤ−Ｆ
ＥＴで、これに第１のＦＥＴ６０の第１の絶縁膜７０に
無応力の絶縁膜ＰＥ−３ｉＮを用い、第２のＦＥＴ６１
の第２の絶縁膜７１に膜応力を有した絶縁膜例えば負方
向に変動するＰＥ−３ｉＯ＊をｌμ顛設ければ、しきい
値電圧−〇、４ｖが−０，４Ｖ＋（−０，２５Ｖ ’）
＝ −０，６５Ｖ ニ変化１．ｔ、：、０−ＦＥＴが
得られる。一方、Ｅ−ＦＥＴは無応力膜が設けられてい
るため変動せず＋〇、２Ｖのまま得られる。
ま′た前述した第１の絶縁膜７０および第２の絶縁膜７
１において、第１の絶縁膜７０に応力がある絶縁膜を用
い、第２の絶縁膜に無応力の絶縁膜を用いてもよい。こ
の場合は当然ながら、第１のＦＥＴ６０はしきい値電圧
は変化するが、第２のＦＥＴ６０は変動しないＦＥＴが
得られる。
１において、第１の絶縁膜７０に応力がある絶縁膜を用
い、第２の絶縁膜に無応力の絶縁膜を用いてもよい。こ
の場合は当然ながら、第１のＦＥＴ６０はしきい値電圧
は変化するが、第２のＦＥＴ６０は変動しないＦＥＴが
得られる。
以上、第１の絶縁膜および第２の絶縁膜として、無応力
絶縁膜または応力を有する絶縁膜を用いた場合を述べた
が、第１の絶縁膜と第２の絶縁膜の双方が応力を有する
絶縁膜でも有効である。この場合は、双方のしぎい値電
圧を同時に変化させることができる。
絶縁膜または応力を有する絶縁膜を用いた場合を述べた
が、第１の絶縁膜と第２の絶縁膜の双方が応力を有する
絶縁膜でも有効である。この場合は、双方のしぎい値電
圧を同時に変化させることができる。
第２図に他の構造例を示した。
例えばＧａＡｓ基板１上に設けられた第１のＦＥＴ６０
．第２のＦＥＴ６１．更に第３のＦＥＴ６２というよう
に複数のＦＥＴのしきい値電圧を変化させたい場合、第
３のＦＥＴ６２の応力を有する絶縁膜７０は薄く、第２
のＦＥＴ６１の応力を有する絶縁膜７１は厚く設けられ
、更に第１のＦＥＴ６０は応力を有する絶縁膜７０とそ
の上面に設けられた応力を有する絶縁膜７２により更に
厚く設けられた多層膜から成る眉間絶縁膜である。
．第２のＦＥＴ６１．更に第３のＦＥＴ６２というよう
に複数のＦＥＴのしきい値電圧を変化させたい場合、第
３のＦＥＴ６２の応力を有する絶縁膜７０は薄く、第２
のＦＥＴ６１の応力を有する絶縁膜７１は厚く設けられ
、更に第１のＦＥＴ６０は応力を有する絶縁膜７０とそ
の上面に設けられた応力を有する絶縁膜７２により更に
厚く設けられた多層膜から成る眉間絶縁膜である。
また第３図に示すように、各ＦＥＴ素子の絶縁膜が単層
でもよいし、一部のＦＥＴに無応力な絶縁膜を用いても
よい。
でもよいし、一部のＦＥＴに無応力な絶縁膜を用いても
よい。
更゛に第４図に示すように、それぞれ異なる絶縁膜？０
．７１．７２上に同一絶縁膜７３を設けてもよい。
．７１．７２上に同一絶縁膜７３を設けてもよい。
以上のように組合せは自由であり、これによって目的の
しきい値電圧のＦＥＴを得ることができる。
しきい値電圧のＦＥＴを得ることができる。
尚、しきい値電圧の変化は、ゲートを含む周辺の絶縁膜
の形成でも同様の効果が得られる。
の形成でも同様の効果が得られる。
次に半導体装置の製造方法について説明する。
第５図（ａ）〜（ｅ）は第１の製造方法を説明するため
に、集積回路装置に多数用いられるＦＥＴの一部につい
て製造工程に従って示した断面図である。この第１の製
造方法は、第１図の半導体集積回路装置を製造する方法
を示す。
に、集積回路装置に多数用いられるＦＥＴの一部につい
て製造工程に従って示した断面図である。この第１の製
造方法は、第１図の半導体集積回路装置を製造する方法
を示す。
まず第５図（ａ）に示すように、半絶縁性ＧａＡｓ基板
１に例えば複数のＦＥＴ素子６０および６１を形成する
が、動作層２０．２１はイオン注入法により得る。例え
ば、ＦＥＴ６０の動作層２０は、シリコンイオン２″Ｓ
ｉ”を２ ＸＩＯ”ｃｍ−！のドーズ量、 ３０ｋｅＶ
でイオン注入する。一方、ＦＥＴ６１の動作層２１は５
ＸＩＯ”ｃ＋＋−”のドーズ量を前記同様３０ｋｅＶ
でイオン注入する０次に、これにシリコン酸化膜（Ｓｉ
（ｈ）で保護し、８００″Ｃ）１ｇガス中で２０分間ア
ニールして、イオン注入層を活性化する。
１に例えば複数のＦＥＴ素子６０および６１を形成する
が、動作層２０．２１はイオン注入法により得る。例え
ば、ＦＥＴ６０の動作層２０は、シリコンイオン２″Ｓ
ｉ”を２ ＸＩＯ”ｃｍ−！のドーズ量、 ３０ｋｅＶ
でイオン注入する。一方、ＦＥＴ６１の動作層２１は５
ＸＩＯ”ｃ＋＋−”のドーズ量を前記同様３０ｋｅＶ
でイオン注入する０次に、これにシリコン酸化膜（Ｓｉ
（ｈ）で保護し、８００″Ｃ）１ｇガス中で２０分間ア
ニールして、イオン注入層を活性化する。
次にショットキー障壁が形成されるゲート電極３０゜３
１を、高耐熱性金属例えばタングステン・シリコン（Ｗ
Ｓｉ）をスパッター被着したのち、ドライエツチング法
により形成する。ゲート長り。
１を、高耐熱性金属例えばタングステン・シリコン（Ｗ
Ｓｉ）をスパッター被着したのち、ドライエツチング法
により形成する。ゲート長り。
は１μｍでゲート幅Ｗ、 ＝１０νｍである。
このようにして得られたＦＥＴ素子のしきい値電圧は、
ＦＥＴ６０は＋〇、２Ｖ （Ｅ−ＦＥＴ） 、ＦＥＴ６
１は一〇、４Ｖ （Ｄ−ＦＥＴ）であった。
ＦＥＴ６０は＋〇、２Ｖ （Ｅ−ＦＥＴ） 、ＦＥＴ６
１は一〇、４Ｖ （Ｄ−ＦＥＴ）であった。
次に第５図中）に示すように、ＦＥＴ６０および６１の
全面に第１の絶縁膜７０として、応力の無いプラズマ窒
化１１ＰＥ−３ｉＯＮを１００００人形成する。
全面に第１の絶縁膜７０として、応力の無いプラズマ窒
化１１ＰＥ−３ｉＯＮを１００００人形成する。
次に通常用いられているホトレジストマスク８０をＦＥ
Ｔ６０に設ける。
Ｔ６０に設ける。
次に第５図（Ｃ）に示すように、ＦＥＴ６１に設けられ
た第１の絶縁膜Ｐ Ｅ−３ｉ ＯＮ＠ ＣＦａ／ Ｈｇ
ガスを用いて反応性イオンエツチング法により完全に除
去しマスク８０を除去する。
た第１の絶縁膜Ｐ Ｅ−３ｉ ＯＮ＠ ＣＦａ／ Ｈｇ
ガスを用いて反応性イオンエツチング法により完全に除
去しマスク８０を除去する。
次に第５図（ｄ）に示すように、第２の絶縁膜として応
力を有する絶縁膜、例えばプラズマ気相成長によるＰ
Ｅ−３ｉ Ｏｚを全面に１００００人設ける。
力を有する絶縁膜、例えばプラズマ気相成長によるＰ
Ｅ−３ｉ Ｏｚを全面に１００００人設ける。
最後に第２図（ｅ）に示すように、ソース電極４゜ドレ
イン電極５を設ける。
イン電極５を設ける。
以上のようにして、ＦＥＴ６０はスレッショホルド電圧
は変化せず＋０．２■で、ＦＥＴ６０は−０，６５Ｖに
変化した半導体集積回路装置が得られる。
は変化せず＋０．２■で、ＦＥＴ６０は−０，６５Ｖに
変化した半導体集積回路装置が得られる。
次に第２の製造方法について第６図を用いて説明する。
第６図（ａ）〜（ｅ）は複数のＦＥＴの各ＦＥＴ毎に異
なる絶縁膜が形成される工程を断面図により示したもの
である。
なる絶縁膜が形成される工程を断面図により示したもの
である。
この製造方法は、絶縁膜を上積みして、他のＦＥＴのス
レッシゴホルド電圧を変えることなく一部のＦＥＴのし
きい値電圧を変化させる場合に適している。製造工程に
おいて前記第１の製造方法と同様な工程の説明は省略す
る。
レッシゴホルド電圧を変えることなく一部のＦＥＴのし
きい値電圧を変化させる場合に適している。製造工程に
おいて前記第１の製造方法と同様な工程の説明は省略す
る。
まず第６図（ａ）に示すように、ＧａＡｓ基板ｌ基板酸
されたＦＥＴ素子６０および６１の全面に、第１の絶縁
膜７０として例えば膜応力の有するＰＥ−３ｆ Ｏｚ
ｗＩｌ、ヲ６０００人形成シ、次ニ第２ （７）ｍ縁膜
７１トして、例えば無応力のＰＥ−３ｉＯＮ膜を６００
ＯＡ設ける。次に第２の絶縁膜７１のＦＥＴ素子の所定
の領域にホトレジストマスク８０を設ける。
されたＦＥＴ素子６０および６１の全面に、第１の絶縁
膜７０として例えば膜応力の有するＰＥ−３ｆ Ｏｚ
ｗＩｌ、ヲ６０００人形成シ、次ニ第２ （７）ｍ縁膜
７１トして、例えば無応力のＰＥ−３ｉＯＮ膜を６００
ＯＡ設ける。次に第２の絶縁膜７１のＦＥＴ素子の所定
の領域にホトレジストマスク８０を設ける。
次に第６図（ロ）に示すように、第２の絶縁膜７１を通
常の反応性イオンエツチングにより所定の領域を除去し
、次にＦＥＴ６０のしきい値電圧を変化させるために必
要な膜厚、例えばＰＥ−３ｉＯｚ膜４５００ Ａを第３
の絶縁膜７２として形成する。
常の反応性イオンエツチングにより所定の領域を除去し
、次にＦＥＴ６０のしきい値電圧を変化させるために必
要な膜厚、例えばＰＥ−３ｉＯｚ膜４５００ Ａを第３
の絶縁膜７２として形成する。
次に第６図（Ｃ）に示すように、全面に通常用いられる
ホトレジスト８１を平坦に塗布する。
ホトレジスト８１を平坦に塗布する。
次に第６図（ｄ）において、ホトレジスト８１をＣＦ。
１０２ガスを用いた反応性イオンエツチングによりエッ
チバックして、第２の絶縁膜７１の表面が露出するまで
エツチングする。この時、ＦＥＴ素子６０の表面にはま
だホトレジスト８１は残されている。
チバックして、第２の絶縁膜７１の表面が露出するまで
エツチングする。この時、ＦＥＴ素子６０の表面にはま
だホトレジスト８１は残されている。
次に第６図（ｅ）において、ホトレジスト８１を全面除
去してＦＥＴ６０の絶縁膜として、新たに元の膜厚より
４５０ＯＡ追加された第３の絶縁膜７２を形成する。従
ってしきい値電圧は例えばＦＥＴ６０およびＦＥＴ６１
（７）各々元の値が−５，５Ｖ（７）場合、ＦＥＴ６０
は０．２５Ｖ増加して一〇、６５Ｖが得られる。
去してＦＥＴ６０の絶縁膜として、新たに元の膜厚より
４５０ＯＡ追加された第３の絶縁膜７２を形成する。従
ってしきい値電圧は例えばＦＥＴ６０およびＦＥＴ６１
（７）各々元の値が−５，５Ｖ（７）場合、ＦＥＴ６０
は０．２５Ｖ増加して一〇、６５Ｖが得られる。
このようにして得るＦＥＴ６１上の第１の絶縁膜７０は
第２の絶縁！１１７１があるためエツチングにより膜ベ
リする心配はない、しきい値電圧は絶縁膜７１が無応力
絶縁膜であるため、そのまま残置されてもＦＥＴ６１の
しきい値電圧に何ら影響は与えない。
第２の絶縁！１１７１があるためエツチングにより膜ベ
リする心配はない、しきい値電圧は絶縁膜７１が無応力
絶縁膜であるため、そのまま残置されてもＦＥＴ６１の
しきい値電圧に何ら影響は与えない。
次に第３の製造方法について第７図を用いて説明する。
第７図（ａ）〜（ｅ）は集積回路装置におけるＦＥＴ部
分を工程順に示した断面図である。前記第１の製造方法
と同様な工程の説明は省略する。
分を工程順に示した断面図である。前記第１の製造方法
と同様な工程の説明は省略する。
まず第７図（ａ）に示すように、ＧａＡｓ基板１に形成
されたＦＥＴ素子６０およびＦＥＴ素子６１の全面に、
第１の絶縁膜７０として例えば膜応力を有するＰＥ−３
ｉＯｚを１００００人設け、次に金属膜９０を全面に設
ける。金属膜は後に絶縁膜を設ける工程において反応、
溶融等の問題がなく、且つ化学ｓ！！ｌ！法またはドラ
イエツチング法により容易に除去される物質であればよ
く、例えばアルミニウム（ＡＩ）膜を５００人程度設け
る。次に所定の領域に例えばＦＥＴ６０にホトレジスト
マスク８０を設け他を開口部とする。
されたＦＥＴ素子６０およびＦＥＴ素子６１の全面に、
第１の絶縁膜７０として例えば膜応力を有するＰＥ−３
ｉＯｚを１００００人設け、次に金属膜９０を全面に設
ける。金属膜は後に絶縁膜を設ける工程において反応、
溶融等の問題がなく、且つ化学ｓ！！ｌ！法またはドラ
イエツチング法により容易に除去される物質であればよ
く、例えばアルミニウム（ＡＩ）膜を５００人程度設け
る。次に所定の領域に例えばＦＥＴ６０にホトレジスト
マスク８０を設け他を開口部とする。
次に第７図中）に示すように、ホトレジストマスり８０
の開口部のＦＥＴ５Ｉ域の金属膜９０をリン酸（Ｈ２Ｐ
Ｏ，）液を用いてエツチング除去し、第１の絶縁膜７０
を露出し、続けて、この絶縁膜７０をＣＦ、／Ｈ，ガス
を用いて反応性イオンエツチングにより除去する。
の開口部のＦＥＴ５Ｉ域の金属膜９０をリン酸（Ｈ２Ｐ
Ｏ，）液を用いてエツチング除去し、第１の絶縁膜７０
を露出し、続けて、この絶縁膜７０をＣＦ、／Ｈ，ガス
を用いて反応性イオンエツチングにより除去する。
次に第７図（Ｃ）に示すように、全面に第２の絶縁膜７
１として例えば膜応力を有するＰＥ”５１０ｇ膜を４５
０ＯＡ設け、次に全面にホトレジスト８１を平坦に設け
る。
１として例えば膜応力を有するＰＥ”５１０ｇ膜を４５
０ＯＡ設け、次に全面にホトレジスト８１を平坦に設け
る。
次に第７図（ｄ）に示すように、ＣＦ ＝／ Ｏｔガス
を用いたエッチバック法により、金属膜９０が露出する
までエッチバックする。このとき、ＦＥＴ６１の第２の
絶縁膜７１上には未だホトレジスト８１が残っている。
を用いたエッチバック法により、金属膜９０が露出する
までエッチバックする。このとき、ＦＥＴ６１の第２の
絶縁膜７１上には未だホトレジスト８１が残っている。
次に第７図（ｅ）に示すように、金属ｌｌ９０を再びＨ
，ＰＯ，液によりエツチング除去し、更にホトレジスト
８１を除去してＦＥＴ６０の絶縁膜７０とＦＥＴ６１の
絶縁膜７１がそれぞれ異なる膜厚で設けることができる
。
，ＰＯ，液によりエツチング除去し、更にホトレジスト
８１を除去してＦＥＴ６０の絶縁膜７０とＦＥＴ６１の
絶縁膜７１がそれぞれ異なる膜厚で設けることができる
。
以上述べたように金属膜を用いることにより、ドライエ
ツチングのストッパーとなり、またエンドポイントモニ
ターとすることができる。また、この製造方法によれば
、膜応力を有する厚い絶縁膜のＦＥＴに隣接して薄い絶
縁膜を形成したＦＥＴを得ることができる。
ツチングのストッパーとなり、またエンドポイントモニ
ターとすることができる。また、この製造方法によれば
、膜応力を有する厚い絶縁膜のＦＥＴに隣接して薄い絶
縁膜を形成したＦＥＴを得ることができる。
尚この実施例ではＦＥＴ６０にＰＥ−３ｉ○２膜を１０
０００Å形成することにより、元のスレッショホルド電
圧よりも０．２５Ｖ負側に変化させることが可能となり
、一方ＦＥＴ６１は４５００Åの膜厚のため０．１■負
側に変動させることができる。これはまた当然ながら、
いずれの膜応力の絶縁膜を用いることも可能であり、例
えばＦＥＴ６０を負方向にＦＥＴ６１を正方向に、ある
いは両方のＦＥＴ共正方向に変化させることができる。
０００Å形成することにより、元のスレッショホルド電
圧よりも０．２５Ｖ負側に変化させることが可能となり
、一方ＦＥＴ６１は４５００Åの膜厚のため０．１■負
側に変動させることができる。これはまた当然ながら、
いずれの膜応力の絶縁膜を用いることも可能であり、例
えばＦＥＴ６０を負方向にＦＥＴ６１を正方向に、ある
いは両方のＦＥＴ共正方向に変化させることができる。
以上３つの製造方法について述べたが、これらの方法を
適宜組合せることにより、さらに絶縁膜の構成は多様化
され集積回路装置におけるＦＥＴはより最適化が可能と
なる。
適宜組合せることにより、さらに絶縁膜の構成は多様化
され集積回路装置におけるＦＥＴはより最適化が可能と
なる。
例えば、第８図に示すようにＦＥＴ素子６０．６１゜６
２の複数のＦＥＴのしきい値電圧を、ＦＥＴ６２は変更
せず、ＦＥＴ６１を変更し、ＦＥＴ６０は更に大きく変
化させる場合の製造方法について説明する。
２の複数のＦＥＴのしきい値電圧を、ＦＥＴ６２は変更
せず、ＦＥＴ６１を変更し、ＦＥＴ６０は更に大きく変
化させる場合の製造方法について説明する。
まず第８図（ａ）に示すように、複数のＦＥＴ素子、例
えばＦＥＴ６”０．ＦＥＴ６１．ＦＥＴ６２を設け、第
１の絶縁膜７０に膜応力を有するＰ Ｅ−３１０ｚを膜
厚７０００人設け、次に金属膜９０例えばアルミニウム
（Ａｌ＞を５００人設ける。次に所定の領域に例えばＦ
ＥＴ６２を除いた他のＦＥＴ６０およびＦＥＴ６１に、
通常のホトレジストマスク８０を設ける。
えばＦＥＴ６”０．ＦＥＴ６１．ＦＥＴ６２を設け、第
１の絶縁膜７０に膜応力を有するＰ Ｅ−３１０ｚを膜
厚７０００人設け、次に金属膜９０例えばアルミニウム
（Ａｌ＞を５００人設ける。次に所定の領域に例えばＦ
ＥＴ６２を除いた他のＦＥＴ６０およびＦＥＴ６１に、
通常のホトレジストマスク８０を設ける。
次に第８図（ｂ）に示すように、ＦＥＴ６１ｉＪｆ域の
金属膜９０をリン酸（ＨｓＰＯｎ）でエツチング除去し
、続いて、ＣＦ ａ／ Ｈｔガスを用いた反応性イオン
エツチング法により第１の絶縁膜７０を除去し、次にホ
トレジストマスク８０を除去したのち、全面に第２の絶
縁膜７１としてＰＥ−３ｉＯＮ膜を４０００人設け、次
にホトレジスト膜８１を全面に平坦に設ける。
金属膜９０をリン酸（ＨｓＰＯｎ）でエツチング除去し
、続いて、ＣＦ ａ／ Ｈｔガスを用いた反応性イオン
エツチング法により第１の絶縁膜７０を除去し、次にホ
トレジストマスク８０を除去したのち、全面に第２の絶
縁膜７１としてＰＥ−３ｉＯＮ膜を４０００人設け、次
にホトレジスト膜８１を全面に平坦に設ける。
次に第８図（Ｃ）に示すように、ホトレジスト膜８１を
エッチバック法により金属膜９０が露出されるまでエッ
チバックする。次にＦＥＴ６２上に残されたホトレジス
ト膜８１を除去し、所定の領域例えばＦＥＴ６１上の金
属膜上にホトレジストマスク８２を設け、次に露出され
ているＡｌ膜９０を前記と同様にリン酸（ＨｉＰ０４）
でエツチング除去し、ＦＥＴ６１上だけに金属膜９０を
設ける。
エッチバック法により金属膜９０が露出されるまでエッ
チバックする。次にＦＥＴ６２上に残されたホトレジス
ト膜８１を除去し、所定の領域例えばＦＥＴ６１上の金
属膜上にホトレジストマスク８２を設け、次に露出され
ているＡｌ膜９０を前記と同様にリン酸（ＨｉＰ０４）
でエツチング除去し、ＦＥＴ６１上だけに金属膜９０を
設ける。
次に第８図（ｄ）に示すように、ホトレジストマスク８
２を除去したのち、全面に膜応力を有する第３の絶縁膜
７２として例えばＰＥ−３ｉＯ２を３０００人形威し、
ＦＥＴ６０領域にホトレジストマスク８３を設ける。
２を除去したのち、全面に膜応力を有する第３の絶縁膜
７２として例えばＰＥ−３ｉＯ２を３０００人形威し、
ＦＥＴ６０領域にホトレジストマスク８３を設ける。
次に第８図（ｅ）に示すように、ＣＦ、／Ｈ！ガスを用
いた反応性イオンエツチングにより第３の絶縁膜７２を
金属膜９０が露出されるまでエツチング除去する。ここ
で金属膜９０はエツチングのエンドモニターとなると同
時に、第１の絶縁膜７０のエツチング保護の役割も果た
している。
いた反応性イオンエツチングにより第３の絶縁膜７２を
金属膜９０が露出されるまでエツチング除去する。ここ
で金属膜９０はエツチングのエンドモニターとなると同
時に、第１の絶縁膜７０のエツチング保護の役割も果た
している。
次に第８図（ｆ）に示すように、金属膜９０およびホト
レジストマスク８３を除去して、ＦＥＴ６２の第２の絶
縁膜７１がＰ Ｒ−Ｓ ｉ ０Ｎ４０００人で設けられ
、ＦＥＴ６１の第１の絶縁膜７０がＰＥ−３ｉＯ□７０
００人で設けられ、さらにＦＥＴ６０は第１の絶縁膜７
０に第３の絶縁膜７２が３０００Å設けられて１０００
０大の絶縁膜が設けられた、それぞれ絶縁膜厚さの異な
るＦＥＴが設けられる。
レジストマスク８３を除去して、ＦＥＴ６２の第２の絶
縁膜７１がＰ Ｒ−Ｓ ｉ ０Ｎ４０００人で設けられ
、ＦＥＴ６１の第１の絶縁膜７０がＰＥ−３ｉＯ□７０
００人で設けられ、さらにＦＥＴ６０は第１の絶縁膜７
０に第３の絶縁膜７２が３０００Å設けられて１０００
０大の絶縁膜が設けられた、それぞれ絶縁膜厚さの異な
るＦＥＴが設けられる。
以上のようにして得られた集積回路装置のＦＥＴのスレ
ッショホルド電圧は、ＦＥＴ６２は変化せず、ＦＥＴ６
１は負方向に変化し、ＦＥＴ６０は負方向に更に大きく
変化させることができる。
ッショホルド電圧は、ＦＥＴ６２は変化せず、ＦＥＴ６
１は負方向に変化し、ＦＥＴ６０は負方向に更に大きく
変化させることができる。
尚、用いられる絶縁膜の組合せは実施例に限られない。
従って、負方向に変化させることも、正方向に変化させ
ることも可能である。
ることも可能である。
また、個々の異なる絶縁膜上に跨がり更に絶縁膜を設け
ることも可能である。
ることも可能である。
以上詳述したように本発明によれば、しきい値電圧が最
゛適な構造のＦＥＴが集積された半導体集積回路装置お
よびその製造方法が得られる。
゛適な構造のＦＥＴが集積された半導体集積回路装置お
よびその製造方法が得られる。
第１図、第２図、第３図および第４図は集積回路装置の
複数のＦＥＴに個々に互いに異なる膜応力の絶縁膜が設
けられたＦＥＴ断面図、第５図、第６図、第７図および
第８図は本発明による製造方法の各側を工程順に示した
集積回路装置の複数のＦＥＴ断面図、 第９図は従来の集積回路装置の断面図、第１０図は絶縁
膜のスレッショホルド電圧特性を示す図である。 １・・・・・半絶縁性ＧａＡｓ基板 ２．３・・・オーミック電極、引出し電極４．５・・・
ソース電極、ドレイン電極６・・・・・ダイオード ７・・・・・抵抗 １８、１９．２０．２１・・・動作層 １７、７０．７１．７２．７３・・・絶縁膜３０、３１
．３２・・・・・ゲート電極６０、６１．６２・・・・
・ＦＥＴ
複数のＦＥＴに個々に互いに異なる膜応力の絶縁膜が設
けられたＦＥＴ断面図、第５図、第６図、第７図および
第８図は本発明による製造方法の各側を工程順に示した
集積回路装置の複数のＦＥＴ断面図、 第９図は従来の集積回路装置の断面図、第１０図は絶縁
膜のスレッショホルド電圧特性を示す図である。 １・・・・・半絶縁性ＧａＡｓ基板 ２．３・・・オーミック電極、引出し電極４．５・・・
ソース電極、ドレイン電極６・・・・・ダイオード ７・・・・・抵抗 １８、１９．２０．２１・・・動作層 １７、７０．７１．７２．７３・・・絶縁膜３０、３１
．３２・・・・・ゲート電極６０、６１．６２・・・・
・ＦＥＴ
Claims (4)
- （１）半導体基板上に、ショットキー障壁ゲート型電界
効果トランジスタ、ダイオード、抵抗の素子が含まれて
集積化され、これら素子上に、絶縁膜が設けられて成る
半導体集積回路装置において、各素子に膜応力の異なる
絶縁膜が設けられ、あるいは更に前記各素子に設けられ
た膜応力の異なる絶縁膜上に同一種の絶縁膜が設けられ
て成ることを特徴とする半導体集積回路装置。 - （２）半導体基板上に設けられたＦＥＴ素子表面に膜応
力を有する第１の絶縁膜を設ける工程と、前記第１の絶
縁膜上に膜応力のない第２の絶縁膜を設ける工程と、 前記第２の絶縁膜上の所定の領域に第１のホトレジスト
マスクを設ける工程と、 所定の前記第２の絶縁膜を反応性イオンエッチングによ
り除去する工程と、 前記第１のホトレジストマスクを除去し、膜応力を有す
る第３の絶縁膜を全面またはゲートを含みその周辺に設
ける工程と、 全面に第２のホトレジストマスクを設けエッチバックし
て前記第２の絶縁膜を露出し、前記第２のホトレジスト
マスクを除去する工程とを含むことを特徴とする半導体
集積回路装置の製造方法。 - （３）半導体基板上に設けられたＦＥＴ素子表面に第１
の絶縁膜とその表面に金属膜を設ける工程と、 所定のＦＥＴの前記金属膜上に第１のホトレジストマス
クを設ける工程と、 化学腐蝕法および反応性イオンエッチングにより所定の
前記金属膜および第１の絶縁膜を除去し、前記第１のホ
トレジストマスクを除去する工程と、全面に第２の絶縁
膜を設け、この第２の絶縁上の全面に第２のホトレジス
ト膜を平坦に設ける工程と、 全面をエッチバックして金属膜を露出し、前記第２のホ
トレジスト膜および金属膜を除去する工程とを含むこと
を特徴とする半導体集積回路装置の製造方法。 - （４）半導体基板上に設けられた複数のＦＥＴ素子の表
面に第１の絶縁膜を設け、 前記第１の絶縁膜上に金属膜を設け、この金属膜上の所
定のＦＥＴ領域に第１のホトレジストマスクを設ける工
程と、 前記第１のホトレジストマスク下以外の前記金属膜およ
び第１の絶縁膜を除去する工程と、前記第１のホトレジ
ストマスクを除去し、全面に第２の絶縁膜を設け、この
絶縁膜上の全面に第２のホトレジストを平坦に設ける工
程と、 エッチバックして前記金属膜を露出し、この金属膜上の
所定のＦＥＴ領域に第３のホトレジストマスクを設け、
この第３のマスク下以外の露出された金属膜をエッチン
グ除去する工程と、 前記第３のホトレジストマスクを除去し、第３の絶縁膜
を全面に設け、この膜上の前記金属膜上を除いた所定の
ＦＥＴ領域に第４のホトレジストマスクを設ける工程と
、 この第４のマスク下以外の前記第３の絶縁膜を除去して
前記金属膜を露出する工程と、 前記第４のホトレジストマスクと金属膜を除去する工程
とを含むことを特徴とする半導体集積回路装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2036095A JPH03240265A (ja) | 1990-02-19 | 1990-02-19 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2036095A JPH03240265A (ja) | 1990-02-19 | 1990-02-19 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03240265A true JPH03240265A (ja) | 1991-10-25 |
Family
ID=12460205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2036095A Pending JPH03240265A (ja) | 1990-02-19 | 1990-02-19 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03240265A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007091301A1 (ja) | 2006-02-07 | 2007-08-16 | Fujitsu Limited | 半導体装置とその製造方法 |
-
1990
- 1990-02-19 JP JP2036095A patent/JPH03240265A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007091301A1 (ja) | 2006-02-07 | 2007-08-16 | Fujitsu Limited | 半導体装置とその製造方法 |
| EP2325871A2 (en) | 2006-02-07 | 2011-05-25 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| US7960763B2 (en) | 2006-02-07 | 2011-06-14 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| US8163653B2 (en) | 2006-02-07 | 2012-04-24 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| US8227838B2 (en) | 2006-02-07 | 2012-07-24 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| US8399361B2 (en) | 2006-02-07 | 2013-03-19 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4149307A (en) | Process for fabricating insulated-gate field-effect transistors with self-aligned contacts | |
| KR900008277B1 (ko) | 전계효과 트랜지스터의 제조방법 | |
| JPH0661423A (ja) | 半導体装置の製造方法 | |
| JPS5950567A (ja) | 電界効果トランジスタの製造方法 | |
| JPS5814068B2 (ja) | 自動的に位置合せされたド−ピング領域を形成する方法 | |
| US4977100A (en) | Method of fabricating a MESFET | |
| JPH02299245A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6110279A (ja) | 薄膜電界効果トランジスタの製造方法およびその方法によつて得られるトランジスタ | |
| US7585733B2 (en) | Method of manufacturing semiconductor device having multiple gate insulation films | |
| JPH05865B2 (ja) | ||
| US6015732A (en) | Dual gate oxide process with increased reliability | |
| JPH03240265A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS61207073A (ja) | アクテイブマトリクス基板の製造方法 | |
| JP3489183B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3131850B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0548046A (ja) | 半導体装置の製造方法 | |
| JPH05259450A (ja) | 半導体装置及び製造方法 | |
| JPH06338614A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH03145160A (ja) | 半導体装置の製造方法 | |
| JPS6298780A (ja) | 自己整列したＧａＡｓデジタル集積回路の製造方法 | |
| JPH0282523A (ja) | 半導体装置の製造方法 | |
| JPS61116833A (ja) | 半導体装置の製造方法 | |
| JPH045860A (ja) | ショットキーダイオード | |
| JPS5961966A (ja) | ゲ−ト構造の形成方法 | |
| JPH03244129A (ja) | 半導体集積回路装置およびその製造方法 |