JPS6110279A - 薄膜電界効果トランジスタの製造方法およびその方法によつて得られるトランジスタ - Google Patents

薄膜電界効果トランジスタの製造方法およびその方法によつて得られるトランジスタ

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JPS6110279A
JPS6110279A JP60128395A JP12839585A JPS6110279A JP S6110279 A JPS6110279 A JP S6110279A JP 60128395 A JP60128395 A JP 60128395A JP 12839585 A JP12839585 A JP 12839585A JP S6110279 A JPS6110279 A JP S6110279A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電極が自己整合されるタイプの薄膜電界効果
トランジスタ及びその製造方法に関する。
本発明の製造方法は、マイクロエレク］・口ごクス分野
の広い表面を有するデバイス適用され、特に平らな液晶
スクリーンやイメージセッサの制御とアトレジフグに適
用される。捷だ本発明の製造方法は広い表面の高速スイ
ッチ素子を集積して形成するのにも使用が可能である。
（従来の技術） 現在、薄膜ノリコ／を用いる方法は、広い表面のエレク
トロニクスデバイスへの使用のためのかなり幅広い開発
がされている。この薄膜／リコノはアモルファス体ある
いは多結晶体で使われる。
現在実施されている大部分の研究は、薄膜ＭＩＳＦＥＴ
　）ランジスタを扱っている。広い面に適用するには、
薄膜トランジスタ（ＴＰＴ）は最少の応答時間を持つ必
要がある。アモルファス／クコ／の場合、そのキャリア
移動度が限られていることは周知であり、作動周波数が
現在数百ＫＨｚに限られている１１　ｇＥに、この材料
を使うとき５飽和電流が低く、そのためこの様なトラン
ジスタの適用は、液晶スクリー／の一点一点のアＦ゛レ
ン／グに限定さねてし１う。表示スクリーンやノットレ
ジスタの周辺機器制御として適用するためには飽和電流
が大きいのでより高い作動周波数が要求される。これら
の結果を得るためには、ある技術の制限全克服する必要
がある。キャリアの走行時間とトラップを最少にするた
めに、チャネル長を最少に低減する心安がある。特にア
モルファス７リコンの場合、高い飽和電流を得るために
、チャネル幅を大きく選ぶのが好ましい。良好な半導体
−絶縁物のイノターフエースを保護するために薄膜半導
体とデー　ト絶縁物は連続的に付着され、そして同じ付
着デバイスである必要がある。良好なソースとドレイン
の接触を持つことは必要である。
広い表面上に製造される薄膜デバイスの場合、しばしば
電極の自己整合技術の使用が、絶対に必要となる。
現在開発されているＴＦＴタイプのトランジスタは、ゲ
ートに対しソース電極とドレイン電極の自己整合を持つ
ものあるいは持たないものがありそのチャネル長は、約
１０μｍである。より小さなチャネル長が既に得られて
きている。オーダーの減少においては、チャネル幅Ｗが
１００μｎ１に対し、チャネル長が１８μｍ（ワイ、オ
オクボらによるニスアイデー８２ダイジエストＰ４０　
（Ｙ、　０ＫＵＢＯｅｔａｌ　、　５ＩＤ８２　Ｄｉｇ
ｅｓｔ　、　Ｐ２Ｏ）　）、幅Ｗ＝　４５　ｐｍ　Ｋχ
・４し７μｍ　（エム、ヤマノらによる日本ディスプレ
イ８３　、　Ｐ、３５６　（Ｍ、ＹＡＭＡＮＯｅｔ　ａ
ｌ　、　ＪａｐａｎＤｉｓｐｌａｙ８３　、　Ｐ２Ｓ５
　））に参照され前記２つのトランジスタは、液晶スク
リーンのマトリクス状のアドレスに用いられる。チャネ
ル長３μｍのトランジスタの製造とイメージセ／す向け
の参考文献がでている。（エイ、ジエイスネルらにより
１９８３年ノン−クリスト、ンル、５９と６０のジャー
ナルＰ１２１１　（ＡＪ　５ＮＥＬＬ　ｅｔ　　ａｌ、
Ｊｏｕｒｎａｌ　　ｏｆ　Ｎｏｎ−Ｃｒｙｓｔ　、　Ｓ
ｏｌ、　５９　ａｎｄ　６０．１９８３．Ｐ１２１１　
）　）　　これらの３つの参考文献の場合、一般的なホ
）　ＩＩングラフ工程を用いる１方にゲート’を持つト
ランジスタが製造された。
一般的なホトグラビア製造方法において、チャネル幅は
、チャネル長に依存する。得られたもののうち最も広い
幅は、（ケイ、スズキらにヨルエスアイテー８３ダイジ
ェスト、　Ｐ１４６　（Ｋ、ＳＵパ■ｅｔ　ａｌ　、　
５ｌｌ）８３１）ｉｇｃｓｔ　Ｐ１４６　）　）　１０
μｍの長さに対しチャネル幅が約１５００μｍである。
アモルファス７リコン が通常であるこれ以上は、マスク機械と合せ機械、付着
、エッチ７７作用の範囲の限定等の問題解決といった現
状の方法に直結した技術的困難が生じる。
これらの障害を克服するため、本発明は、ソースとドレ
インを持ちサブミクロ／の自己整合のゲートヲ持つ’ｒ
ＦＴタイプのトランジスタの集積的な製造方法を提案す
る。一般に、チャネル長は０５〜１１１ｍであろう。ア
モルファスシリコノのようなトランジスタは、Ｍ十ＭＨ
ｚの周波数を使うことができる。もし、トランジスタが
多結晶の７１ノコ７からなるならば、使用可能な周波数
は、数百ＭＨｚである。このタイプのトランジスタは、
高速の広い表面のエレクトロニクスデノくイスに使用さ
れる。
（発明の課題） 本発明は、第１金属膜と第１物質の膜を基板の第１面に
付着する第１工程、 前記第１物質のメサを形成する第２工程。
与えられた厚さに第２物質膜を付着する第３工程。
前記メサの側面あるいは端に第２物質の肩部が残るまで
前記第２物質をエノナノグする第４工程。
前記メサが完全に除去されるまでエソテノグする第５工
程、 前記第２物質の肩部によって保護される金属屑部になる
まで前記第１金属膜をエソチノグする第６工程、 前記第２物質の肩部が完全に除去されるまでエソチノグ
する第７工程、 グリット絶縁膜と半導体物質膜を連続的に付着する第８
工程、 感光樹脂膜を付着し、基板の第２面から樹脂を照射し照
射された樹脂の部分を除去する第９工程、ソースとドレ
イ７のオーム接触を形成する第１０工程、 第２金属膜を付着し樹脂を除去する第１１工程、および
ゲート電極、ソース電極とドレイン電極の範囲を限定す
る第１２工程とからなる透明な絶縁基板の第１面に連続
的に付着して得られるトランジスタであり、少なくとも
１つ電極の自己整合を持つタイプのＭ膜電界効果トラ／
ジスタを製造する方法である。
本発明は又、第１絶縁膜と第１物質膜を前記基板の第１
面に付着する第１工程、 前記第１物質のメサを形成する第２工程ｆ、与えられた
厚さに第２物質を付着する第３工程、前記メサの側面あ
るいは端に第２物質の肩部が残るまで前記第２物質をエ
ツチングする第４工程、第３物質膜を付着し前記肩部を
除去することによって穴を形成する第５工程、 前記基板の第１面に到るまで前記第１絶縁膜をエツチン
グすることにより前記穴を深くする第６工程、 第１金属膜を付着し、前記第１．第２物質膜を除去する
第７工程、 前記第１絶縁膜と一致しゲート絶縁膜を形成する第２絶
縁膜だけでなく半導体物質膜を連続的に付着する第８工
程、 感光樹脂膜を付着し、基板の第２面から樹脂を照射し照
射された樹脂の部分を除去する第９工程、ソースとドレ
インのオーム接触を形成する第１０工程、 第２金属膜を付着し樹脂を除去する第１１工程、および
グリット電極、ソース電極とドレイン電極の範囲を限定
する第１２工程とからなる透明な絶縁基板の第１面に連
続的に付着形成されるトランジスタであり、少なくとも
１つ電極の自己整合を持つタイプの薄膜電界効果トラン
ジスタを製造する方法である。
又本発明は、前記の方法の１つによって得られるトラン
ジスタに関する。
（実施例） 下側にゲートを持つトランジスタの場合、すなわち基板
と接触（〜ている場合、精密さを必要とする自己整合に
おいて２つの製造手順が考えられる。
第１図から第１１図までは、第１２）実施例に関するも
のである。第１図は、本発明の製造方法の第１工程を説
明するものである。ゲート電極を形成するための金属膜
２が透明な例えばガラスのような絶縁基板ｌに付着され
る。付着された金属は。
一般的な蒸着方法によって付着されるアルミニウムやニ
ッケル−クロム合金あるいはクロムラ用いることができ
る０、膜２の厚さは、約１１００ｎが可能である。第１
物質膜３は、約０５μｍの厚さを持つ二酸化硅素（Ｓ１
０２）が可能であり、膜２の上に付着される。第２図に
示すように１本発明の製造方法の第２工程中に膜３は、
メサ４を形成するため一般的なホトリソグラフ方法によ
ってエツチングされる。第２図に示すように、エツチン
グは５金属膜２に到達するまで続けられる。第２図とそ
れ以降の図は、部分的な図である。この様に、図に負担
をかけすぎないようにするため１つのトランジスタの製
造についてのみ示す。しかしながら。
１つのメサから幾つかのトランジスタの製造が可能であ
ることは明白である。メサ４のエツチングは、第１２）
マスク段階からなる。
第３図に示すように、本発明の製造方法の第３工程は、
例えば、ＬＰＣＶＤ方法あるいは、光放電（７！ｕｍｉ
ｎｏｕｓ　ｄｉｓｃｈａｒｇｅ　）方法を用いた基板と
適合性のある温度で付着することからなり、第２物質膜
５は、膜３の物質と異なりもし膜３が二酸化硅素（Ｓｉ
ｎ２）であるならば、付着膜５は、アモルファスノリコ
ン（あるいは多結晶ノリコ／）である。
これらの方法は、たとえガスベクトルの摂取に関して基
板との角度があっても、付着の厚嘔は均一である。膜５
の厚さは、要求されるゲート長の関数であり、実際上は
、０５〜ｌｐｍの間である。膜５は、膜２とメサ４によ
って構成された起伏に適合するように付着される。
本発明の製造方法の第４工程は、膜５０指向性エツチン
グからなる。第４図に示すように、メサ４の側面あるい
し１端に膜５が後に肩部６になるまで前記のエツチング
が続行される。指向性エツチングは、ＣＦ＜プラズマだ
けかあるいは、それに酸素を助長して使用する反応イオ
ンエツチング（ＲＩＥ）によって実施される。
メサ４の除去からなる第５工程は、エツチング媒体の選
択により容易に実施できる。第５工程後に得られたデバ
イスを第５図に示す。
第６工程は、肩部６によって保護されていない金属膜２
をエツチングすることからなる。この工程は、金属屑部
７によってメタライズてれたサブミクロ／のゲートの長
さを形成することができ、第６図に示すようになる。第
７工程の化学的なエツチングは、肩部６を除去する。従
って、次期トランジスタゲートハ完全にメタリックでお
り、それゆえ事実上電気抵抗０になるであろう。第８工
程中に金属肩部７を支持する基板ｌの面は、絶縁ゲー　
ト膜８と半導体物質膜９と場合によっては不活性絶縁膜
１０とによって構成される連続的な付着で覆われる。ゲ
ート絶縁体８は、二酸化硅素（Ｓｉｎ２）あるいは酸窒
化硅素（ＳｉＯＮ）あるいは窒化硅素（ｓｌｓＮｑ）が
可能である。膜８の厚さは、約０１２μｍである。半導
体膜９は、ＬＰＣＶＤあるいは、光放電（ｇｕｍｉｎｏ
ｕｓ　ｄｉｓｃｈａｒｇｅ　）方法によって付着される
アモルファスシリコ／（ａ−８１）アルいは、多結晶シ
リコンからなることが可能である。
膜９の厚さは約Ｏ１μｍである。膜１０は、０２ないし
０．５μｍの厚さであり、二酸化硅素（Ｓ＋０２）から
なることが可能である。第７図は、第８工程の最後に得
られたデバイスを示す。膜８と場合によって付着される
膜１０は、無理のない透明な物質から形成される。半導
体膜９は、照射光源に対し透明であるために十分薄い必
要がある。
第９工程は、最終付着膜上に感光樹脂膜】１を付着する
ことからなる。第８図に示す様に、樹脂は、透明基板を
通して照射される。それから現像され。
デバイス上に残存するすべての部分は、金属肩部７によ
って構成されるスクリーンによって照射されていない樹
脂の部分である。不活性絶縁膜１０が付着されていた場
合、膜１０は、残存する樹脂によって覆われている部分
を除いて化学的なエツチングによって除去される。第９
図は、この工程で得られたデバイスを説明するものであ
る。
良好なソースとドレインのオーム接触を持つことが好ま
１．＜、そｈは別の方法で得られる。例えば、ｎ４にド
ーピングされたアモルファスノリコン膜によって構成さ
れる新しい付着が形成されることができるこの提案され
た適用例の場合には、す／、やひ素イＡンのようなドー
ピングを１を用い半導体膜９にイオノ注入を行うことも
可能である。
自己整合は、不活性絶縁膜１０と樹脂膜Ｊ１２）残存す
る元素によって実施される。一般に、注入イオン量は、
半導体膜厚の関数として５ｏから２５０ＫｅＶのエネル
ギー範囲で約１０／７である。トランジスタの必要とさ
れる性能の関数として注入イオンの分布を最適にするた
め、異なるエネルギーレベルで注入を行う小は、有益で
ある。イオン注入後。
注入物を再活性化するためにアニーリングが必要である
。注入物の活性化は、約２００〜３００℃の温度で中性
ガス流下においてアニーリングされることにより実施さ
れる。本発明の製造方法の第１０工程は、ソースとドレ
インのオーム接触ヲ得ることからなる。本発明の製造方
法の第１１工程は。
ソースとドレイン電極を形成するための金属膜１２を付
着する仁とからなる。金属膜１２は１例えばアルミニウ
ムなどであり蒸着によって約０．２１１ｍの厚さに付着
される。第１０図は、本発明の製造方法の第１１工程で
得られるデバイスを説明するものである。第１１工程は
、又残存樹脂１１２）リフｌ−オフからなり、それはソ
ースとじレイン電極の境界を初めて形成する。
本発明の製造方法の第１２工程は、それぞれゲート’［
極１３．　　ソース電極１４とドレイン［極１５　（Ｄ
　形成を可能にする。この工程は、第２のマスク段階カ
ラナリ、このマスク段階は、トランジスタごとに形成さ
れる全てのメサの製造にも使用されることができる。最
終的に得られたデバイスを第１１図に示す。
このサイズの小さいゲート製造工程で（３６０ｎｍ〜４
２０ｎｍ）用いる波長の関数である照射源の制限された
精度に適合するように極端に厚い活性膜や不活性膜が付
着されるべきでない。もし膜９七１０があまりにも厚い
と、ゲート電極の厚さのため前記膜が、基板に対し傾斜
するエツジを持つために。
照射光の回折や屈折が生じうる。この様な現象は、正確
さを強いられるチャネル長に関して不利な影響を力えう
る。より高い精度は、前記のエツジを除去する第２の実
施例によって得られることができる。
本発明の製造方法の第２の実施例は、第１２図から第１
９図に説明される。第１２図は、絶縁透明基板加、第１
絶縁膜２１と絶縁体２１と異なる第１物質膜２２の連続
的な付着からなる本発明の製造方法の第１工程に相当す
る。膜２１は、約１１００ｎの厚さであり、窒化硅素（
Ｓｉ３Ｎ４）が可能である。膜ｎは、二酸化硅素（Ｓｉ
Ｏ□）が可能であり、約０５μｍの厚さである。基板加
はガラスであってもよい。
第１３図に示すように、本発明の製造方法の第２工程は
、第１２）実施例と同様にメサ２３（（なるまで（第１
マスク段階）膜２２ヲエソテノグすることからなる。第
３工程は、第１４図に示すように第２物質膜２４の付着
からなる。この膜２４は、メサ７：、３と膜２１２）露
出面を覆う。膜２４は、アモルファスシリコンが可能で
あり、ＣＶＤ助長によるプラズマあるいはＬ　Ｐ　Ｇ　
ＶＤによって付着されることができる。膜厚は、要求さ
れるチャネル長に依存する〇一般に、２４の膜厚は、０
５〜１μｍである。本発明の製造方法の第４工程は、脱
勢の指向性エノナノグからなる。第１５図に示す様に、
このエツチ７グは、メサ乙の側面に膜２４が後に肩部ゐ
になる捷で、実施される。本発明の製造方法の第１２）
実施例のときと同様に、この工程は反応イオノエツチン
グ（ＲＩＥ）からなる。本発明の製造方法の第４工程で
、デバイスは、第１２）実施例の第４工程の最後に得ら
れるデバイスに類似しているか、基板によって直接支持
される膜が、メタリックのかわりに絶縁質からなってい
るという本質的な違いかある。
第５工程は、膜２４と膜２１２）両物質と異なる第３物
質の付着膜２６からなる。もし、膜２１が窒化硅素で６
　＋）　、　ＩＩＩ　２＝１がフ゛モルファスシリコ／
ならば、膜２６は二酸化硅素（ｓ　１ｏ２）が可能であ
る。肩部５のりフトーオフにより、肩部５の場所と、前
記肩部２５の真上に位１賀された膜２６の部分に相当す
るサブミクロンの穴が得られる。第６工程は、前工程に
得られたザブミクロ／の穴を深めることからなる。
もし、膜２１が窒化硅素からな、リメサ２３と膜２６が
二酸化硅素ならば、この工程は、プラズマエッチフグに
より容易に実施されることができる。第１６図に示す様
にザブミクロンの穴が、参照４０を付すように基板２０
に到達捷でエツチ７グが続けられる。
本発明の製造方法の第７工程は、第６工程の最後に得ら
れたデバイス上に金属膜を付着することからなる。穴の
測面に金属の付着を妨げるためこの付着は、アルミ；−
ラムの様なジュール効果を使った金属の蒸着によって好
捷しく得られる。例えば、膜２１に相当する穴４０の部
分を満たすのに必要な金属量が溶解される。第７工程は
また、選択した適用例において両方とも二酸化硅素（Ｓ
　１ｏ２）の膜おと膜２６のりフトーオフからなる。デ
バイスは、第１７図に示される形状である。この作用の
残存物は、この作用に相当する第１２）実施例の残存物
と一致する。第８工程は、連続的な絶縁膜の付着からな
り、例えば絶縁膜２１を形成する窒化硅素（ＳｉｘＮ４
）と共通の絶縁膜路、半導体物質膜２９と場合によって
は付着する不活性絶縁膜間である、。
得られたデバイスは、第１８図に示す形状である。
半導体膜２９は、アモルファスシリコンあるいは多結晶
のノリコ／が可能である。不活性絶縁体は、二酸化硅素
（Ｓｉ２０）からなる。２８　、２９　、　玉１２）膜
厚は、第１２）実施例で述べられている膜に相当する膜
厚と同じ大きさのオーダーである。
第９工程は、感光樹脂膜の付着からなり、基板加の下面
からの照射と、樹脂の照射された部分の除去からなる。
不活性絶縁膜間が、付着きれている場合、膜３０は、樹
脂の残存により覆われている部分を除き化学的なエツチ
７グにより除去さね、る。
第１０工程は、前述の方法のソースとドレインのオーム
接触の形成からなる。第１１工程は、ソ−スとドレイン
電極を形成する金属膜の付着からなる。この膜は０２μ
ｍの厚さで蒸着によって付着される。この工程はまた、
ソースとドレイン電極の境界を初めて構成する残存樹脂
のリフト−オフからなる。本発明の製造方法の第１２工
程は、それぞれゲート電極３ソース電極３２とドレイン
電極３３ヲ完全に形成することを可能とする。この作用
は、第２のマスク段階を必要とし、それは、トランジス
タごとに構成される全てのメサを形成するのに使用され
うる。第１９図に最後に得られたデバイスをｊ・す。
本発明の製造方法の２つの実施例は、チャネル長０５〜
１μｍとチャネル幅約ｌＯＯμｒｒ＋ｆ持つトランジス
タを製造することができる。
このサブミクロントランジスタの製造方法は、ゲートが
上方に位置するトランジスタにも使用可能である。初め
の基板は、もはや単なるガラスではなく、ゲートを形成
する金属膜が付着される前に、半導体膜と絶縁ゲート膜
によって覆われていなければならない。
（発明の効果） 以上説明したように５本発明によれば、月下の効果が得
られる。
（イ）従来のトランジスタのチャネル長にくらべて非常
に小さなチャネル要約０５〜１μｍｆ製造することがで
きるため、アモルファスシリコンのようなトランジスタ
では、数十ＭＨｚ　の周波数の使用が可能となる。１だ
、もし、多結晶シリコンならば数百ＭＨｚである。
（Ｉ：Ｉ）本発明によって得られたこのようなトランジ
スタは、高速で、広い表面のエレクトロニクスデバイス
、特に、平らな液晶スクリー／やイメージセ／すの制御
やアドレシングに適用できる。
【図面の簡単な説明】
第１図、第２図、第３図、第４図、第５図、第６図、第
７図、第８図、第９図、第１０図、第１１図は、本発明
による製造方法の第１２）実施例の異なる工程を示すも
のである。 第１２図、第１３図、第１４図、第１５図、第１６図、
第１７図、第１８図、第１９図は、本発明による製造方
法の第２の実施例の異方る工程を示すものである。） ｌ　絶縁基板５２　・金属膜、３　第１物質膜。 ４　メサ、５　第２物質膜、６　肩部、７・・金属肩部
、８　絶縁ゲート膜、９・半導体物質膜、１０不活性絶
縁膜、１１　・樹脂膜、１２　　金属膜、１３ゲート電
極、１４　　ソース電極、１５・ドレイン電極、２０・
絶縁基板、２１　　第１絶縁膜、２２　　第１物質膜。

Claims (30)

    【特許請求の範囲】
  1. （１）第１金属膜と第１物質の膜を基板の第１面に付着
    する第１工程、前記第１物質のメサを形成する第２工程
    、与えられた厚さに第２物質膜を付着する第３工程、前
    記メサの側面あるいは端に第２物質の肩部が残るまで前
    記第２物質をエッチングする第４工程、前記メサが完全
    に除去されるまでエッチングする第５工程、前記第２物
    質の肩部によつて保護される金属肩部になるまで前記第
    １金属膜をエツチングする第６工程、前記第２物質の肩
    部が完全に除去されるまでエッチングする第７工程、グ
    リツト絶縁膜と半導体物質膜を連続的に付着する第８工
    程、感光樹脂膜を付着し、基板の第２面から樹脂を照射
    し照射された樹脂の部分を除去する第９工程、ソースと
    ドレインのオーム接触を形成する第１０工程、第２金属
    膜を付着し樹脂を除去する第１１工程、およびゲート電
    極、ソース電極とドレイン電極の範囲を限定する第１２
    工程、とからなる透明な絶縁基板の第１面に連続的に付
    着して得られるトランジスタであり、少なくとも１つ電
    極の自己整合を持つタイプの薄膜電界効果トランジスタ
    を製造する方法。
  2. （２）前記第１金属膜が蒸着によつて付着されるアルミ
    ニウム膜であることを特徴とする特許請求の範囲第１項
    に記載の製造方法。
  3. （３）前記第１金属膜が蒸着によつて付着されるクロム
    膜あるいはニッケル−クロム合金膜であることを特徴と
    する特許請求の範囲第１項に記載の製造方法。
  4. （４）前記第１物質が二酸化硅素（ＳｉＯ＿２）である
    ことを特徴とする特許請求の範囲第１項に記載の製造方
    法。
  5. （５）前記第２物質が、プラズマを用いるＣＶＤあるい
    はＬＰＣＶＤによつて付着されるアモルファスシリコン
    あるいは多結晶シリコンであることを特徴とする特許請
    求の範囲第１項に記載の製造方法。
  6. （６）前記第４工程中に形成される前記第２物質のエツ
    チングが反応イオンエッチング（ＲＩＥ）であることを
    特徴とする特許請求の範囲第１項に記載の製造方法。
  7. （７）前記ゲート絶縁体が二酸化硅素（ＳｉＯ＿２）、
    酸窒化硅素（ＳｉＯＮ）あるいは窒化硅素（Ｓｉ＿３Ｎ
    ＿４）であることを特徴とする特許請求の範囲第１項に
    記載の製造方法。
  8. （８）前記第８工程で付着された前記半導体物質がアモ
    ルファスシリコンあるいは多結晶シリコンであることを
    特徴とする特許請求の範囲第１項に記載の製造方法。
  9. （９）前記第１０工程の前記オーム接触がｎにドーピン
    グされた半導体付着によつて得られることを特徴とする
    特許請求の範囲第１項に記載の製造方法。
  10. （１０）前記第１０工程の前記オーム接触が、イオン注
    入と引き続くアニーリングによつて得られることを特徴
    とする特許請求の範囲第１項に記載の製造方法。
  11. （１１）注入物が、リンイオンあるいはヒ素イオンによ
    つて実施されることを特徴とする特許請求の範囲第１０
    項に記載の製造方法。
  12. （１２）イオン注入が異なるエネルギーレベルによつて
    実施されることを特徴とする特許請求の範囲第１０項に
    記載の製造方法。
  13. （１３）前記第２金属膜が蒸着によつて付着されるアル
    ミニウムからなることを特徴とする特許請求の範囲第１
    項に記載の製造方法。
  14. （１４）前記第８工程中に、不活性絶縁膜が前記半導体
    膜上に付着されることと前記第９工程の最後に前記樹脂
    の非照射部分によつて保護されていない前記不活性絶縁
    体の部分が除去されることを特徴とする特許請求の範囲
    第１項に記載の製造方法。
  15. （１５）第１絶縁膜と第１物質膜を前記基板の第１面に
    付着する第１工程、前記第１物質のメサを形成する第２
    工程、与えられた厚さに第２物質を付着する第３工程、
    前記メサの側面あるいは端に第２物質の肩部が残るまで
    前記第２物質をエツチングする第４工程、第３物質膜を
    付着し前記肩部を除去することによつて穴を形成する第
    ５工程、前記基板の第１面に到るまで前記第１絶縁膜を
    エツチングすることにより前記穴を深くする第６工程、
    第１金属膜を付着し、前記第１、第２物質膜を除去する
    第７工程、前記第１絶縁膜と一致しゲート絶縁膜を形成
    する第２絶縁膜と同様に半導体物質膜を連続的に付着す
    る第８工程、感光樹脂膜を付着し、基板の第２面から樹
    脂を照射し照射された樹脂の部分を除去する第９工程、
    ソースとドレインのオーム接触を形成する第１０工程、
    第２金属膜を付着し樹脂を除去する第１１工程、および
    グリット電極、ソース電極とドレイン電極の範囲を限定
    する第１２工程、とからなる透明な絶縁基板の第１面に
    連続的に付着形成されるトランジスタであり、少なくと
    も１つ電極の自己整合を持つタイプの薄膜電界効果トラ
    ンジスタを製造する方法。
  16. （１６）前記第１絶縁膜が窒化硅素（Ｓｉ＿３Ｎ＿４）
    からなることを特徴とする特許請求の範囲第１５項に記
    載の製造方法。
  17. （１７）前記第１物質膜が二酸化硅素（ＳｉＯ＿２）か
    らなることを特徴とする特許請求の範囲第１５項に記載
    の製造方法。
  18. （１８）前記第２物質がアモルファスシリコンであるこ
    とを特徴とする特許請求の範囲第１５項に記載の製造方
    法。
  19. （１９）前記第４工程中に行われた前記第２物質のエツ
    チングが、反応イオンエッチング（ＲＩＥ）であること
    を特徴とする特許請求の範囲第１５項に記載の製造方法
    。
  20. （２０）前記第３物質が前記第１絶縁膜の物質と前記第
    ２物質と異なることを特徴とする特許請求の範囲第１５
    項に記載の製造方法。
  21. （２１）前記第３物質が二酸化硅素（ＳｉＯ＿２）であ
    ることを特徴とする特許請求の範囲第２０項に記載の製
    造方法。
  22. （２２）前記第１金属膜が蒸着によって付着されること
    を特徴とする特許請求の範囲第１５項に記載の製造方法
    。
  23. （２３）前記第８工程中に付着される前記半導体物質が
    、アモルファスシリコンあるいは多結晶シリコンからな
    ることを特徴とする特許請求の範囲第１５項に記載の製
    造方法。
  24. （２４）前記第１０工程の前記オーム接触がｎにドーピ
    ングされた半導体付着によって得られることを特徴とす
    る特許請求の範囲第１５項に記載の製造方法。
  25. （２５）前記第１０工程中の前記オーム接触が、イオン
    注入と引き続くアニーリングによって得られることを特
    徴とする特許請求の範囲第１５項に記載の製造方法。
  26. （２６）注入物が、リンあるいはヒ素によって行われる
    ことを特徴とする特許請求の範囲第２５項に記載の製造
    方法。
  27. （２７）イオン注入が、異なるエネルギーレベルに従つ
    て実施されることを特徴とする特許請求の範囲第２５項
    に記載の製造方法。
  28. （２８）前記第２金属膜が蒸着により付着されるアルミ
    ニウムからなることを特徴とする特許請求の範囲第１５
    項に記載の製造方法。
  29. （２９）前記第８工程中に、不活性絶縁膜が、前記半導
    体膜上にも付着されることと前記第９工程中の最後に前
    記樹脂の非照射部分によつて保護されていない前記不活
    性絶縁体の部分が除去されることを特徴とする特許請求
    の範囲第１５項に記載の製造方法。
  30. （３０）第１金属膜と第１物質の膜を基板の第１面に付
    着する第１工程、前記第１物質のメサを形成する第２工
    程、与えられた厚さに第２物質膜を付着する第３工程、
    前記メサの側面あるいは端に第２物質の肩部が残るまで
    前記第２物質をエツチングする第４工程、前記メサが完
    全に除去されるまでエツチングする第５工程、前記第２
    物質の肩部によつて保護される金属肩部になるまで前記
    第１金属膜をエッチングする第６工程、前記第２物質の
    肩部が完全に除去されるまでエツチングする第７工程、
    グリツト絶縁膜と半導体物質膜を連続的に付着する第８
    工程、感光樹脂膜を付着し、基板の第２面から樹脂を照
    射し、照射された樹脂の部分を除去する第９工程、ソー
    スとドレインのオーム接触を形成する第１０工程、第２
    金属膜を付着し樹脂を除去する第１１工程、およびゲー
    ト電極、ソース電極とドレイン電極の範囲を限定する第
    １２工程からなる製造方法によつて得られる絶縁基板上
    に形成される電極の自己整合を持つタイプの薄膜電界効
    果トランジスタ。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6427271A (en) * 1987-07-22 1989-01-30 Nec Corp Manufacture of thin-film transistor

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6784033B1 (en) * 1984-02-15 2004-08-31 Semiconductor Energy Laboratory Co., Ltd. Method for the manufacture of an insulated gate field effect semiconductor device
US5166086A (en) * 1985-03-29 1992-11-24 Matsushita Electric Industrial Co., Ltd. Thin film transistor array and method of manufacturing same
EP0196915B1 (en) * 1985-03-29 1991-08-14 Matsushita Electric Industrial Co., Ltd. Thin film transistor array and method of manufacturing same
JPH07120765B2 (ja) * 1985-12-20 1995-12-20 キヤノン株式会社 センサ装置、光導電型センサの駆動方法及び駆動装置
US5604099A (en) * 1986-03-13 1997-02-18 Hoffmann-La Roche Inc. Process for detecting specific nucleotide variations and genetic polymorphisms present in nucleic acids
JPS62291067A (ja) * 1986-06-10 1987-12-17 Nec Corp 薄膜トランジスタの製造方法
US4994877A (en) * 1987-02-12 1991-02-19 Ricoh Company, Ltd. Photoelectric conversion semiconductor device with noise limiting circuit
US4888632A (en) * 1988-01-04 1989-12-19 International Business Machines Corporation Easily manufacturable thin film transistor structures
US4960719A (en) * 1988-02-04 1990-10-02 Seikosha Co., Ltd. Method for producing amorphous silicon thin film transistor array substrate
JPH0242761A (ja) * 1988-04-20 1990-02-13 Matsushita Electric Ind Co Ltd アクティブマトリクス基板の製造方法
US5202286A (en) * 1989-02-27 1993-04-13 Mitsubishi Denki Kabushiki Kaisha Method of forming three-dimensional features on substrates with adjacent insulating films
US5173753A (en) * 1989-08-10 1992-12-22 Industrial Technology Research Institute Inverted coplanar amorphous silicon thin film transistor which provides small contact capacitance and resistance
US5331164A (en) * 1991-03-19 1994-07-19 California Institute Of Technology Particle sensor array
JP2863363B2 (ja) * 1992-01-24 1999-03-03 シャープ株式会社 表示装置
KR0145899B1 (ko) * 1995-02-11 1998-09-15 김광호 완전 자기 정렬형 액정 표시 장치용 박막 트랜지스터 기판의 제조방법
JP3478012B2 (ja) * 1995-09-29 2003-12-10 ソニー株式会社 薄膜半導体装置の製造方法
US5597747A (en) * 1995-12-15 1997-01-28 Industrial Technology Research Institute Method of making inverted thin film transistor using backsick exposure and negative photoresist
US7527994B2 (en) 2004-09-01 2009-05-05 Honeywell International Inc. Amorphous silicon thin-film transistors and methods of making the same
KR101107245B1 (ko) * 2004-12-24 2012-01-25 엘지디스플레이 주식회사 수평 전계 박막 트랜지스터 기판 및 그 제조 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4174217A (en) * 1974-08-02 1979-11-13 Rca Corporation Method for making semiconductor structure
US4393572A (en) * 1980-05-29 1983-07-19 Rca Corporation Method of making low leakage N-channel SOS transistors utilizing positive photoresist masking techniques
US4358340A (en) * 1980-07-14 1982-11-09 Texas Instruments Incorporated Submicron patterning without using submicron lithographic technique
JPS58170067A (ja) * 1982-03-31 1983-10-06 Fujitsu Ltd 薄膜トランジスタの製造方法
US4461071A (en) * 1982-08-23 1984-07-24 Xerox Corporation Photolithographic process for fabricating thin film transistors
US4551905A (en) * 1982-12-09 1985-11-12 Cornell Research Foundation, Inc. Fabrication of metal lines for semiconductor devices
US4542577A (en) * 1982-12-30 1985-09-24 International Business Machines Corporation Submicron conductor manufacturing
US4532698A (en) * 1984-06-22 1985-08-06 International Business Machines Corporation Method of making ultrashort FET using oblique angle metal deposition and ion implantation

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6427271A (en) * 1987-07-22 1989-01-30 Nec Corp Manufacture of thin-film transistor

Also Published As

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FR2566186A1 (fr) 1985-12-20
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DE3568669D1 (en) 1989-04-13
FR2566186B1 (fr) 1986-08-29
US4685195A (en) 1987-08-11

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