JPH05304171A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH05304171A JPH05304171A JP10778792A JP10778792A JPH05304171A JP H05304171 A JPH05304171 A JP H05304171A JP 10778792 A JP10778792 A JP 10778792A JP 10778792 A JP10778792 A JP 10778792A JP H05304171 A JPH05304171 A JP H05304171A
- Authority
- JP
- Japan
- Prior art keywords
- active layer
- ohmic contact
- source
- amorphous silicon
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】簡単な工程でばらつきの小さい優れた特性を得
ることができるＴＦＴを提供することを目的とする。 【構成】ガラス基板１１上に、Ｍｏ−Ｔａ合金によるゲ
ート電極１２がパターン形成され、このゲート電極１２
が形成された基板上はゲート絶縁膜１３で覆われ、この
上にアンドープの微結晶シリコンからなる活性層１４が
形成されている。微結晶シリコン活性層１４の膜厚は１
００nm以下とする。微結晶シリコン活性層１４のソー
ス，ドレイン領域にはｎ+ 型非晶質シリコンからなるオ
ーミックコンタクト層１５が形成され、この上にソー
ス，ドレイン電極１６が形成されている。
ることができるＴＦＴを提供することを目的とする。 【構成】ガラス基板１１上に、Ｍｏ−Ｔａ合金によるゲ
ート電極１２がパターン形成され、このゲート電極１２
が形成された基板上はゲート絶縁膜１３で覆われ、この
上にアンドープの微結晶シリコンからなる活性層１４が
形成されている。微結晶シリコン活性層１４の膜厚は１
００nm以下とする。微結晶シリコン活性層１４のソー
ス，ドレイン領域にはｎ+ 型非晶質シリコンからなるオ
ーミックコンタクト層１５が形成され、この上にソー
ス，ドレイン電極１６が形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタに関
する。
する。
【０００２】
【従来の技術】非晶質シリコンを用いた薄膜トランジス
タ（ＴＦＴ）は、アクティブマトリクス型液晶表示装置
の主要デバイスである。アクティブマトリクス型液晶表
示装置では、ＴＦＴは逆スタガー型として構成される。
タ（ＴＦＴ）は、アクティブマトリクス型液晶表示装置
の主要デバイスである。アクティブマトリクス型液晶表
示装置では、ＴＦＴは逆スタガー型として構成される。
【０００３】図４(a) は、従来の逆スタガー型ＴＦＴの
一例である。絶縁性基板として例えばガラス基板１を用
い、この上に上にまずゲート電極２が形成され、この上
にゲート絶縁膜３を介してアンドープの非晶質シリコン
からなる活性層４が形成される。非晶質シリコン活性層
４のソース，ドレイン領域には低抵抗のｎ+ 型非晶質シ
リコンからなるオーミックコンタクト層５を介してソー
ス，ドレイン電極６が形成されている。
一例である。絶縁性基板として例えばガラス基板１を用
い、この上に上にまずゲート電極２が形成され、この上
にゲート絶縁膜３を介してアンドープの非晶質シリコン
からなる活性層４が形成される。非晶質シリコン活性層
４のソース，ドレイン領域には低抵抗のｎ+ 型非晶質シ
リコンからなるオーミックコンタクト層５を介してソー
ス，ドレイン電極６が形成されている。
【０００４】この様なＴＦＴにおいて、オン時に伝導に
寄与する電荷は、活性層４のゲート電極２側界面近傍の
５０nm以下の領域に誘起される。一方オフ時のリーク電
流の原因となる電荷は、活性層の真性キャリアと光励起
キャリアであるが、これらはいずれも活性層全体にほぼ
均一に存在する。したがって、活性層の膜厚が大きいと
それだけオフ電流が大きいものとなる。オン電流とオフ
電流の比を十分大きくとるために、活性層の膜厚は５０
〜１００nm程度以下に制限される。
寄与する電荷は、活性層４のゲート電極２側界面近傍の
５０nm以下の領域に誘起される。一方オフ時のリーク電
流の原因となる電荷は、活性層の真性キャリアと光励起
キャリアであるが、これらはいずれも活性層全体にほぼ
均一に存在する。したがって、活性層の膜厚が大きいと
それだけオフ電流が大きいものとなる。オン電流とオフ
電流の比を十分大きくとるために、活性層の膜厚は５０
〜１００nm程度以下に制限される。
【０００５】ところで、図４(a) の構造を得るには、ソ
ース，ドレイン電極６をパターン形成した後に、これら
ソース，ドレイン電極６の間にあるオーミックコンタク
ト層をケミカルドライエッチング（ＣＤＥ）によってエ
ッチング除去する工程が必要である。この時、ｎ+ 型非
晶質シリコンからなるオーミックコンタクト層５とアン
ドープの非晶質シリコンからなる活性層４との間でエッ
チング速度にほとんど差がないので、ソース，ドレイン
間のオーミックコンタクト層を確実に除去しようとする
と、図４(a) に示したように活性層４の表面の一部をエ
ッチングする結果となる。とくに大型基板に多数のＴＦ
Ｔを形成する場合、基板内でのエッチングのばらつきを
考慮すると、この様な活性層の膜厚減少と活性層膜厚の
ばらつきが避けられない。このことは、基板内での素子
特性のばらつきの大きな原因となる。
ース，ドレイン電極６をパターン形成した後に、これら
ソース，ドレイン電極６の間にあるオーミックコンタク
ト層をケミカルドライエッチング（ＣＤＥ）によってエ
ッチング除去する工程が必要である。この時、ｎ+ 型非
晶質シリコンからなるオーミックコンタクト層５とアン
ドープの非晶質シリコンからなる活性層４との間でエッ
チング速度にほとんど差がないので、ソース，ドレイン
間のオーミックコンタクト層を確実に除去しようとする
と、図４(a) に示したように活性層４の表面の一部をエ
ッチングする結果となる。とくに大型基板に多数のＴＦ
Ｔを形成する場合、基板内でのエッチングのばらつきを
考慮すると、この様な活性層の膜厚減少と活性層膜厚の
ばらつきが避けられない。このことは、基板内での素子
特性のばらつきの大きな原因となる。
【０００６】活性層厚みを大きくすれば、この様な活性
層エッチングの影響は当然小さくなるが、前述のように
活性層厚みを大きくすることは素子のオフ電流を大きく
することになるため、制限される。
層エッチングの影響は当然小さくなるが、前述のように
活性層厚みを大きくすることは素子のオフ電流を大きく
することになるため、制限される。
【０００７】この様な問題を解決するＴＦＴとして、図
４(b) に示すように、活性層４のソース，ドレイン分離
領域にエッチングストッパとなるシリコン窒化膜７を設
ける構造が提案されている。このシリコン窒化膜７は、
活性層４を形成した後、オーミックコンタクト層５を形
成する前にパターン形成される。
４(b) に示すように、活性層４のソース，ドレイン分離
領域にエッチングストッパとなるシリコン窒化膜７を設
ける構造が提案されている。このシリコン窒化膜７は、
活性層４を形成した後、オーミックコンタクト層５を形
成する前にパターン形成される。
【０００８】この図４(b) のＴＦＴ構造と製法を採用す
れば、活性層の厚みを１００nm以下に設定することがで
きる。しかしこの構造は、図４(a) と比較して明らかな
ように、工程数の増加をもたらし、安価なＴＦＴを得る
ことが難しくなるという難点がある。
れば、活性層の厚みを１００nm以下に設定することがで
きる。しかしこの構造は、図４(a) と比較して明らかな
ように、工程数の増加をもたらし、安価なＴＦＴを得る
ことが難しくなるという難点がある。
【０００９】
【発明が解決しようとする課題】以上のように従来のＴ
ＦＴは、簡単な工程で活性層膜厚を１００nm以下で薄く
かつ均一に形成することが難しく、オン電流とオフ電流
の比を十分大きくすることができないという問題があっ
た。本発明は、この様な問題を解決して、簡単な工程で
ばらつきの小さい優れた特性を得ることができるＴＦＴ
を提供することを目的とする。
ＦＴは、簡単な工程で活性層膜厚を１００nm以下で薄く
かつ均一に形成することが難しく、オン電流とオフ電流
の比を十分大きくすることができないという問題があっ
た。本発明は、この様な問題を解決して、簡単な工程で
ばらつきの小さい優れた特性を得ることができるＴＦＴ
を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明に係るＴＦＴは、
絶縁性基板上にゲート電極がパターン形成され、このゲ
ート電極が形成された基板上にゲート絶縁膜を介して形
成された活性層が形成され、この活性層上にオーミック
コンタクト層を介してソース，ドレイン電極が形成され
た構造において、活性層として高抵抗の微結晶シリコン
を用い、オーミックコンタクト層として低抵抗の非晶質
シリコンを用いたことを特徴とする。
絶縁性基板上にゲート電極がパターン形成され、このゲ
ート電極が形成された基板上にゲート絶縁膜を介して形
成された活性層が形成され、この活性層上にオーミック
コンタクト層を介してソース，ドレイン電極が形成され
た構造において、活性層として高抵抗の微結晶シリコン
を用い、オーミックコンタクト層として低抵抗の非晶質
シリコンを用いたことを特徴とする。
【００１１】
【作用】本発明者等の研究によると、膜堆積の条件によ
っては、非晶質シリコンと微結晶シリコンの間で、ドラ
イエッチング、例えばＣＦ4 ガスとＯ2 ガスの混合ガス
を用いたケミカルドライエッチングで大きな選択比が得
られることが明らかになった。すなわち微結晶シリコン
のエッチング速度を、非晶質シリコンのそれの１／１０
以下に制御することができる。
っては、非晶質シリコンと微結晶シリコンの間で、ドラ
イエッチング、例えばＣＦ4 ガスとＯ2 ガスの混合ガス
を用いたケミカルドライエッチングで大きな選択比が得
られることが明らかになった。すなわち微結晶シリコン
のエッチング速度を、非晶質シリコンのそれの１／１０
以下に制御することができる。
【００１２】したがって本発明のように、微結晶シリコ
ン活性層と非晶質シリコンオーミックコンタクト層の組
み合わせを用いれば、シリコン窒化膜等の活性層保護膜
を設けることなくとも、活性層上のオーミックコンタク
ト層を、活性層をほとんどエッチングしない状態で選択
エッチングすることができる。この結果、簡単な工程で
薄い均一な膜厚の活性層を持つＴＦＴを得ることができ
る。
ン活性層と非晶質シリコンオーミックコンタクト層の組
み合わせを用いれば、シリコン窒化膜等の活性層保護膜
を設けることなくとも、活性層上のオーミックコンタク
ト層を、活性層をほとんどエッチングしない状態で選択
エッチングすることができる。この結果、簡単な工程で
薄い均一な膜厚の活性層を持つＴＦＴを得ることができ
る。
【００１３】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１４】図１は、本発明の一実施例に係るＴＦＴの
断面図である。絶縁性基板としてこの実施例ではガラス
基板１１を用い、この上にまず、Ｍｏ−Ｔａ合金による
ゲート電極１２がパターン形成されている。このゲート
電極１２が形成された基板上はゲート絶縁膜１３で覆わ
れ、この上にアンドープのまたはｎ- 型の微結晶シリコ
ンからなる活性層１４が形成されている。微結晶シリコ
ン活性層１４の膜厚は１００nm以下とする。微結晶シリ
コン活性層１４のソース，ドレイン領域にはｎ+ 型非晶
質シリコンからなるオーミックコンタクト層１５が形成
され、この上にソース，ドレイン電極１６が形成されて
いる。
断面図である。絶縁性基板としてこの実施例ではガラス
基板１１を用い、この上にまず、Ｍｏ−Ｔａ合金による
ゲート電極１２がパターン形成されている。このゲート
電極１２が形成された基板上はゲート絶縁膜１３で覆わ
れ、この上にアンドープのまたはｎ- 型の微結晶シリコ
ンからなる活性層１４が形成されている。微結晶シリコ
ン活性層１４の膜厚は１００nm以下とする。微結晶シリ
コン活性層１４のソース，ドレイン領域にはｎ+ 型非晶
質シリコンからなるオーミックコンタクト層１５が形成
され、この上にソース，ドレイン電極１６が形成されて
いる。
【００１５】図２(a) 〜(d) は、この実施例のＴＦＴの
具体的な製造工程を示す断面図である。図２(a) に示す
ように、ガラス基板１１にまずスパッタ法によってＭｏ
−Ｔａ合金膜を堆積し、これをパターニングしてゲート
電極１２を形成する。ついで、図２(b) に示すように、
ＣＶＤシリコン酸化膜等のゲート絶縁膜１３を形成した
後、その上に微結晶シリコン活性層１４とｎ+ 型非晶質
シリコンオーミックコンタクト層１５を連続的に膜堆積
して、これらをリソグラフィ工程を経てパターニングす
る。
具体的な製造工程を示す断面図である。図２(a) に示す
ように、ガラス基板１１にまずスパッタ法によってＭｏ
−Ｔａ合金膜を堆積し、これをパターニングしてゲート
電極１２を形成する。ついで、図２(b) に示すように、
ＣＶＤシリコン酸化膜等のゲート絶縁膜１３を形成した
後、その上に微結晶シリコン活性層１４とｎ+ 型非晶質
シリコンオーミックコンタクト層１５を連続的に膜堆積
して、これらをリソグラフィ工程を経てパターニングす
る。
【００１６】微結晶シリコンの形成は例えば、光ＣＶＤ
法で行う。光源に水銀ランプを用いた水銀増感光ＣＶＤ
法では、基板温度２４０℃で原料ガスにモノシラン（Ｓ
ｉＨ4 ）を用い、水素（Ｈ2 ）で分圧比５％に希釈して
膜形成を行うことで、微結晶シリコンを得ることができ
る。ｎ+ 型非晶質シリコンの形成は、例えばプラズマＣ
ＶＤ法で、原料ガスのモノシランに１％程度のフォスフ
ィン（ＰＨ3 ）を添加して、ガス圧を０．５〜１Torr、
基板温度を２００〜３００℃に設定して膜形成を行えば
良い。
法で行う。光源に水銀ランプを用いた水銀増感光ＣＶＤ
法では、基板温度２４０℃で原料ガスにモノシラン（Ｓ
ｉＨ4 ）を用い、水素（Ｈ2 ）で分圧比５％に希釈して
膜形成を行うことで、微結晶シリコンを得ることができ
る。ｎ+ 型非晶質シリコンの形成は、例えばプラズマＣ
ＶＤ法で、原料ガスのモノシランに１％程度のフォスフ
ィン（ＰＨ3 ）を添加して、ガス圧を０．５〜１Torr、
基板温度を２００〜３００℃に設定して膜形成を行えば
良い。
【００１７】その後、図２(c) に示すように、金属膜の
形成とパターニングにより、ソース，ドレイン電極１６
を形成する。最後に、図２(d) に示すように、ＣＦ4 ガ
スとＯ2 ガスの混合ガスを用いたケミカルドライエッチ
ングによって、ソース，ドレイン電極１６の間に露出し
ている非晶質シリコンオーミックコンタクト層１５をエ
ッチング除去する。
形成とパターニングにより、ソース，ドレイン電極１６
を形成する。最後に、図２(d) に示すように、ＣＦ4 ガ
スとＯ2 ガスの混合ガスを用いたケミカルドライエッチ
ングによって、ソース，ドレイン電極１６の間に露出し
ている非晶質シリコンオーミックコンタクト層１５をエ
ッチング除去する。
【００１８】この実施例によると、図２(d) の非晶質シ
リコンオーミックコンタクト層１５のエッチング工程
で、微結晶シリコン活性層１４との間で大きなエッチン
グ選択比がとれ、活性層膜厚を減少させることなく、ソ
ース，ドレイン分離領域のオーミックコンタクト層を確
実に除去することができる。
リコンオーミックコンタクト層１５のエッチング工程
で、微結晶シリコン活性層１４との間で大きなエッチン
グ選択比がとれ、活性層膜厚を減少させることなく、ソ
ース，ドレイン分離領域のオーミックコンタクト層を確
実に除去することができる。
【００１９】図３は、微結晶シリコンのｎ+ 型非晶質シ
リコンに対するエッチング速度比を測定した結果であ
る。図の横軸は、微結晶シリコン膜堆積時の水素希釈率
であり、縦軸は、ＣＦ4 ガスとＯ2 ガスの混合ガスを用
いたケミカルドライエッチングでの微結晶シリコンのｎ
+ 型非晶質シリコンに対するエッチング速度比である。
図から明らかなように、膜堆積時のモノシラン濃度を低
くするに従って微結晶シリコンのエッチング速度は低下
する。モノシラン濃度５％では、微結晶シリコンのエッ
チング速度はｎ+ 型非晶質シリコンのそれのおよそ１／
１０になる。従って微結晶シリコン活性層の表面をほと
んどエッチングすることなく、この上のｎ+ 型非晶質シ
リコンをエッチング除去することができる。
リコンに対するエッチング速度比を測定した結果であ
る。図の横軸は、微結晶シリコン膜堆積時の水素希釈率
であり、縦軸は、ＣＦ4 ガスとＯ2 ガスの混合ガスを用
いたケミカルドライエッチングでの微結晶シリコンのｎ
+ 型非晶質シリコンに対するエッチング速度比である。
図から明らかなように、膜堆積時のモノシラン濃度を低
くするに従って微結晶シリコンのエッチング速度は低下
する。モノシラン濃度５％では、微結晶シリコンのエッ
チング速度はｎ+ 型非晶質シリコンのそれのおよそ１／
１０になる。従って微結晶シリコン活性層の表面をほと
んどエッチングすることなく、この上のｎ+ 型非晶質シ
リコンをエッチング除去することができる。
【００２０】なお実施例では、ｎ+ 型非晶質シリコンオ
ーミックコンタクト層のエッチングにＣＦ4 ガスとＯ2
ガスの混合ガスによるケミカルドライエッチングを用い
たが、反応性イオンエッチング等の、化学気相反応を利
用する他のドライエッチングを用いた場合にも、本発明
は有効である。
ーミックコンタクト層のエッチングにＣＦ4 ガスとＯ2
ガスの混合ガスによるケミカルドライエッチングを用い
たが、反応性イオンエッチング等の、化学気相反応を利
用する他のドライエッチングを用いた場合にも、本発明
は有効である。
【００２１】また実施例では、微結晶シリコン活性層を
光ＣＶＤ法により形成した。これは、活性層とゲート絶
縁膜の間の界面準位を少なくしてオン電流とオフ電流の
比を大きくする上で有効な方法であるが、例えばプラズ
マＣＶＤ法等他の方法で微結晶シリコンを形成すること
もでき、その場合にも本発明は有効である。その他本発
明は、その趣旨を逸脱しない範囲で種々変形して実施す
ることができる。
光ＣＶＤ法により形成した。これは、活性層とゲート絶
縁膜の間の界面準位を少なくしてオン電流とオフ電流の
比を大きくする上で有効な方法であるが、例えばプラズ
マＣＶＤ法等他の方法で微結晶シリコンを形成すること
もでき、その場合にも本発明は有効である。その他本発
明は、その趣旨を逸脱しない範囲で種々変形して実施す
ることができる。
【００２２】
【発明の効果】以上述べたように本発明によれば、微結
晶シリコン活性層と非晶質シリコンオーミックコンタク
ト層の組み合わせを用いることにより、活性層保護膜を
設けることなく活性層上のオーミックコンタクト層をエ
ッチング除去することができ、簡単な工程で薄い均一な
膜厚の活性層を持つＴＦＴを得ることができる。
晶シリコン活性層と非晶質シリコンオーミックコンタク
ト層の組み合わせを用いることにより、活性層保護膜を
設けることなく活性層上のオーミックコンタクト層をエ
ッチング除去することができ、簡単な工程で薄い均一な
膜厚の活性層を持つＴＦＴを得ることができる。
【図１】本発明の一実施例のＴＦＴを示す図。
【図２】同実施例のＴＦＴの製造工程を示す図。
【図３】微結晶シリコンの膜形成条件とエッチング速度
の関係を示す図。
の関係を示す図。
【図４】従来のＴＦＴの構造を示す図。
１１…ガラス基板、 １２…ゲート電極、 １３…ゲート絶縁膜、 １４…微結晶シリコン活性層、 １５…ｎ+ 型非晶質シリコンオーミックコンタクト層、 １６…ソース，ドレイン電極。
Claims (1)
- 【請求項１】絶縁性基板と、 この基板上に形成されたゲート電極と、 このゲート電極が形成された基板上にゲート絶縁膜を介
して形成された微結晶シリコンからなる活性層と、 この活性層上に前記微結晶シリコンよりも低抵抗の非晶
質シリコンからなるオーミックコンタクト層を介して形
成されたソース，ドレイン電極と、を備えたことを特徴
とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10778792A JPH05304171A (ja) | 1992-04-27 | 1992-04-27 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10778792A JPH05304171A (ja) | 1992-04-27 | 1992-04-27 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05304171A true JPH05304171A (ja) | 1993-11-16 |
Family
ID=14468020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10778792A Pending JPH05304171A (ja) | 1992-04-27 | 1992-04-27 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05304171A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5808316A (en) * | 1995-05-25 | 1998-09-15 | Central Glass Company, Limited | Microcrystal silicon thin film transistor |
| US5834796A (en) * | 1995-05-25 | 1998-11-10 | Central Glass Company, Limited | Amorphous silicon thin film transistor and method of preparing same |
| US6579749B2 (en) | 1998-11-17 | 2003-06-17 | Nec Corporation | Fabrication method and fabrication apparatus for thin film transistor |
| JP2005268553A (ja) * | 2004-03-19 | 2005-09-29 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| JP2009088501A (ja) * | 2007-09-14 | 2009-04-23 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及び薄膜トランジスタを有する表示装置の作製方法 |
| JP2009117405A (ja) * | 2007-11-01 | 2009-05-28 | Semiconductor Energy Lab Co Ltd | 半導体層、および半導体装置の作製方法 |
| WO2010147032A1 (ja) | 2009-06-18 | 2010-12-23 | シャープ株式会社 | 半導体装置 |
| US8378348B2 (en) | 2008-01-25 | 2013-02-19 | Sharp Kabushiki Kaisha | Semiconductor element and method for manufacturing the same |
| US8436353B2 (en) | 2008-09-16 | 2013-05-07 | Sharp Kabushiki Kaisha | Thin film transistor with recess |
| US8575615B2 (en) | 2008-09-17 | 2013-11-05 | Sharp Kabushiki Kaisha | Semiconductor device |
| WO2020006978A1 (zh) * | 2018-07-02 | 2020-01-09 | 惠科股份有限公司 | 一种薄膜晶体管及其制造方法、以及显示面板 |
-
1992
- 1992-04-27 JP JP10778792A patent/JPH05304171A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5808316A (en) * | 1995-05-25 | 1998-09-15 | Central Glass Company, Limited | Microcrystal silicon thin film transistor |
| US5834796A (en) * | 1995-05-25 | 1998-11-10 | Central Glass Company, Limited | Amorphous silicon thin film transistor and method of preparing same |
| US6579749B2 (en) | 1998-11-17 | 2003-06-17 | Nec Corporation | Fabrication method and fabrication apparatus for thin film transistor |
| JP2005268553A (ja) * | 2004-03-19 | 2005-09-29 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| JP2009088501A (ja) * | 2007-09-14 | 2009-04-23 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及び薄膜トランジスタを有する表示装置の作製方法 |
| JP2009117405A (ja) * | 2007-11-01 | 2009-05-28 | Semiconductor Energy Lab Co Ltd | 半導体層、および半導体装置の作製方法 |
| US8378348B2 (en) | 2008-01-25 | 2013-02-19 | Sharp Kabushiki Kaisha | Semiconductor element and method for manufacturing the same |
| US8436353B2 (en) | 2008-09-16 | 2013-05-07 | Sharp Kabushiki Kaisha | Thin film transistor with recess |
| US8575615B2 (en) | 2008-09-17 | 2013-11-05 | Sharp Kabushiki Kaisha | Semiconductor device |
| WO2010147032A1 (ja) | 2009-06-18 | 2010-12-23 | シャープ株式会社 | 半導体装置 |
| US8921857B2 (en) | 2009-06-18 | 2014-12-30 | Sharp Kabushiki Kaisha | Semiconductor device |
| WO2020006978A1 (zh) * | 2018-07-02 | 2020-01-09 | 惠科股份有限公司 | 一种薄膜晶体管及其制造方法、以及显示面板 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6537890B2 (en) | Poly-silicon thin film transistor having back bias effects and fabrication method thereof | |
| US4746628A (en) | Method for making a thin film transistor | |
| JPH05235034A (ja) | 薄膜トランジスタの製造方法 | |
| JPH1093102A (ja) | 薄膜トランジスタの製造方法 | |
| US6558986B1 (en) | Method of crystallizing amorphous silicon thin film and method of fabricating polysilicon thin film transistor using the crystallization method | |
| JPH05304171A (ja) | 薄膜トランジスタ | |
| JP3352191B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3452679B2 (ja) | 薄膜トランジスタの製造方法、薄膜トランジスタおよび液晶表示装置 | |
| JPH11274505A (ja) | 薄膜トランジスタ構造およびその製造方法 | |
| JPH06169086A (ja) | 多結晶シリコン薄膜トランジスタ | |
| JPH0738111A (ja) | 薄膜トランジスタの形成方法 | |
| JP2000124463A (ja) | 薄膜トランジスタ素子及びその製造方法 | |
| JPH118396A (ja) | 薄膜トランジスタの製造方法および薄膜トランジスタ | |
| JPH07263704A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP3492710B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| KR100303710B1 (ko) | 비정질실리콘박막트랜지스터와액정표시소자구조및제조방법 | |
| JPH02189935A (ja) | 薄膜トランジスタの製造方法 | |
| JPS63155766A (ja) | 薄膜トランジスタ | |
| JP3025342B2 (ja) | 薄膜トランジスタおよびその形成方法 | |
| JPH0330296B2 (ja) | ||
| JPH0669503A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH02196470A (ja) | 薄膜トランジスタとその製造方法 | |
| JPH02297969A (ja) | 薄膜トランジスタとその製造方法 | |
| JPH05198814A (ja) | 半導体装置及びその製造方法 | |
| JPH02206131A (ja) | 薄膜トランジスタの製造方法 |