JPH0330296B2 - - Google Patents
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- JPH0330296B2 JPH0330296B2 JP2679081A JP2679081A JPH0330296B2 JP H0330296 B2 JPH0330296 B2 JP H0330296B2 JP 2679081 A JP2679081 A JP 2679081A JP 2679081 A JP2679081 A JP 2679081A JP H0330296 B2 JPH0330296 B2 JP H0330296B2
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- polycrystalline silicon
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- film transistor
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
この発明は、多結晶シリコンを用いた薄膜トラ
ンジスタに関するものである。
ンジスタに関するものである。
薄膜トランジスタは、絶縁体基板上に蒸着等に
より半導体薄膜を披着形成して能動素子を作つた
もので、通常は電界効果型であり、構造および動
作共にMOS−FETに類似する。しかし、MOS−
FETが通常単結晶シリコン基板を用いて形成さ
れるのに対し、この薄膜トランジスタは絶縁体基
板上に形成した半導体薄膜によつて構成されるた
めに、大面積トランジスタアレイを作製できると
いう利点を有している。このため、例えば液晶マ
トリクスデイスプレイのクロストーク防止用のス
イツチング素子として極めて好適である。即ち、
液晶マトリクスデイスプレイは近年ポケツトテレ
ビやコンピユータ端末用として開発が進められ、
画像の一層の精細化が求められているが、画素数
な増加に伴うクロストーク防止するためには各画
素にスイツチング素子を付設する手段が有効であ
り、この場合、薄膜トランジスタを用いれば、デ
イスプレイパネルが一方の基板に作り付けること
ができるからである。薄膜を構成する半導体とし
ては、CdSe、CdS等の化合物やアモルフアスシ
リコン等も用いられるが、特性の安定や無公害の
観点から多結晶シリコンが最も優れている。
より半導体薄膜を披着形成して能動素子を作つた
もので、通常は電界効果型であり、構造および動
作共にMOS−FETに類似する。しかし、MOS−
FETが通常単結晶シリコン基板を用いて形成さ
れるのに対し、この薄膜トランジスタは絶縁体基
板上に形成した半導体薄膜によつて構成されるた
めに、大面積トランジスタアレイを作製できると
いう利点を有している。このため、例えば液晶マ
トリクスデイスプレイのクロストーク防止用のス
イツチング素子として極めて好適である。即ち、
液晶マトリクスデイスプレイは近年ポケツトテレ
ビやコンピユータ端末用として開発が進められ、
画像の一層の精細化が求められているが、画素数
な増加に伴うクロストーク防止するためには各画
素にスイツチング素子を付設する手段が有効であ
り、この場合、薄膜トランジスタを用いれば、デ
イスプレイパネルが一方の基板に作り付けること
ができるからである。薄膜を構成する半導体とし
ては、CdSe、CdS等の化合物やアモルフアスシ
リコン等も用いられるが、特性の安定や無公害の
観点から多結晶シリコンが最も優れている。
なお、本願の審査請求に当たり先行技術調査を
行なつた結果、本願に最も近い先行技術として、
本願の出願後に公開された、特開昭56−135968号
公報（昭和５年３月27日出願）があることが判つ
た。同公報には堆積方法によるソース、ドレイン
の形成方法が記載されているが、対象とするトラ
ンジスタの母体は前述したアモルフアス（非晶
質）シリコンであり、多結晶シリコンについては
何ら記載、示唆されていない。従来、公知の多結
晶シリコン薄膜トランジスタのソース、ドレイン
形成方法は下記の通りである。
行なつた結果、本願に最も近い先行技術として、
本願の出願後に公開された、特開昭56−135968号
公報（昭和５年３月27日出願）があることが判つ
た。同公報には堆積方法によるソース、ドレイン
の形成方法が記載されているが、対象とするトラ
ンジスタの母体は前述したアモルフアス（非晶
質）シリコンであり、多結晶シリコンについては
何ら記載、示唆されていない。従来、公知の多結
晶シリコン薄膜トランジスタのソース、ドレイン
形成方法は下記の通りである。
第１図は従来用いられているこの種の薄膜トラ
ンジスタの一例を示す断面図である。同図におい
て、ガラス等の絶縁体基板１の上に形成された多
結晶シリコン膜２に、高不純物濃度を有するソー
スおよびドレイン領域２ａ，２ｂが形成され、絶
縁膜３を介してAl膜からなるゲート電極４が形
成されている。またソースおよびドレイン領域２
ａ，２ｂから、絶縁膜３を貫通してAlからなる
ソースおよびドレイン電極５ａ，５ｂが引出され
ているが、ソースおよびドレイン領域２ａ，２ｂ
を高不純物濃度に形成したことにより、これらの
領域と前記両電極との間の電気的接続をオーム性
とすることができる。
ンジスタの一例を示す断面図である。同図におい
て、ガラス等の絶縁体基板１の上に形成された多
結晶シリコン膜２に、高不純物濃度を有するソー
スおよびドレイン領域２ａ，２ｂが形成され、絶
縁膜３を介してAl膜からなるゲート電極４が形
成されている。またソースおよびドレイン領域２
ａ，２ｂから、絶縁膜３を貫通してAlからなる
ソースおよびドレイン電極５ａ，５ｂが引出され
ているが、ソースおよびドレイン領域２ａ，２ｂ
を高不純物濃度に形成したことにより、これらの
領域と前記両電極との間の電気的接続をオーム性
とすることができる。
上記構成を有する薄膜トランジスタにおいて、
多結晶シリコン膜２は、蒸着やCVD法を用いて
絶縁体基板１の上にシリコンを堆積させることに
よつて形成することができる。この場合、通常の
蒸着やCVDにおいては900〜1000℃の高温に加熱
しなければならないために絶縁体基板１として石
英ガラスを用いる必要があるが、10-8Torr以下
の超高真空蒸着による場合には、500℃程度の加
熱で十分であるために、通常のホウ珪酸ガラスを
使用することができる。次いでこの多結晶シリコ
ン膜２の表面からイオン打込みもしくは熱拡散法
によつてＰまたはＢ等の不純物をドープし、n+
またはP+型とすることによつてソースおよびド
レイン領域２ａ，２ｂを形成する。絶縁膜３は通
常SiO2からなり、CVD、スパツタ、蒸着もしく
は多結晶シリコン膜２の表面自体を熱酸化する等
の方法によつて形成される。
多結晶シリコン膜２は、蒸着やCVD法を用いて
絶縁体基板１の上にシリコンを堆積させることに
よつて形成することができる。この場合、通常の
蒸着やCVDにおいては900〜1000℃の高温に加熱
しなければならないために絶縁体基板１として石
英ガラスを用いる必要があるが、10-8Torr以下
の超高真空蒸着による場合には、500℃程度の加
熱で十分であるために、通常のホウ珪酸ガラスを
使用することができる。次いでこの多結晶シリコ
ン膜２の表面からイオン打込みもしくは熱拡散法
によつてＰまたはＢ等の不純物をドープし、n+
またはP+型とすることによつてソースおよびド
レイン領域２ａ，２ｂを形成する。絶縁膜３は通
常SiO2からなり、CVD、スパツタ、蒸着もしく
は多結晶シリコン膜２の表面自体を熱酸化する等
の方法によつて形成される。
このように、多結晶シリコン膜２の中にソース
およびドレイン領域を形成するためにはイオン打
込みもしくは熱拡散の工程が必要であるが、トラ
ンジスタアレイの面積が大きい場合、通常のイオ
ン打込み装置の使用は困難で、特別な仕様を有す
る装置が必要となり、非常に高価なものとなる。
他方、熱拡散工程による場合には1000℃以上の高
温処理となるために、多結晶シリコン膜２の形成
に超高真空蒸着を使用した場合でも絶縁体基板１
として安価なホウ珪酸ガラスを使用することがで
きず、高価な石英ガラスを用いなければならな
い。
およびドレイン領域を形成するためにはイオン打
込みもしくは熱拡散の工程が必要であるが、トラ
ンジスタアレイの面積が大きい場合、通常のイオ
ン打込み装置の使用は困難で、特別な仕様を有す
る装置が必要となり、非常に高価なものとなる。
他方、熱拡散工程による場合には1000℃以上の高
温処理となるために、多結晶シリコン膜２の形成
に超高真空蒸着を使用した場合でも絶縁体基板１
として安価なホウ珪酸ガラスを使用することがで
きず、高価な石英ガラスを用いなければならな
い。
この発明は、以上のような状況に鑑みてなされ
たものであり、その目的は、安価かつ容易に薄膜
トランジスタを形成することにある。
たものであり、その目的は、安価かつ容易に薄膜
トランジスタを形成することにある。
このような目的を達成するために、この発明に
よる薄膜トランジスタは、ソースおよびドレイン
領域を構成する高濃度不純物領域を、絶縁体基板
上に形成した多結晶シリコン膜の上に新たに堆積
した構造としたものである。以下、実施例を用い
てこの発明による薄膜トランジスタを詳細に説明
する。
よる薄膜トランジスタは、ソースおよびドレイン
領域を構成する高濃度不純物領域を、絶縁体基板
上に形成した多結晶シリコン膜の上に新たに堆積
した構造としたものである。以下、実施例を用い
てこの発明による薄膜トランジスタを詳細に説明
する。
第２図は、この発明による薄膜トランジスタの
実施例を示す断面図であり、第１図と同一部分は
同一記号を用いてその詳細説明を省略する。第２
図において、ガラスからなる絶縁体基板１の上に
形成された多結晶シリコン膜２の上に、高濃度に
不純物をドープされた多結晶シリコン膜６ａ，６
ｂがソースおよびドレイン領域として配設されて
いる。また、これらの多結晶シリコン膜６ａ，６
ｂの上に形成された絶縁膜３を介してゲート電極
４が形成され、また多結晶シリコン膜６ａ，６ｂ
からソースおよびドレイン電極５ａ，５ｂが引出
されている。
実施例を示す断面図であり、第１図と同一部分は
同一記号を用いてその詳細説明を省略する。第２
図において、ガラスからなる絶縁体基板１の上に
形成された多結晶シリコン膜２の上に、高濃度に
不純物をドープされた多結晶シリコン膜６ａ，６
ｂがソースおよびドレイン領域として配設されて
いる。また、これらの多結晶シリコン膜６ａ，６
ｂの上に形成された絶縁膜３を介してゲート電極
４が形成され、また多結晶シリコン膜６ａ，６ｂ
からソースおよびドレイン電極５ａ，５ｂが引出
されている。
上記構成を有する薄膜トランジスタを製造する
場合、先ず、10-8Torr以下の超高真空下におい
て、500℃程度に加熱した絶縁体基板１の上にシ
リコンを蒸着することにより、多結晶シリコン膜
２を形成する。引続き、10-8Torr以下の圧力下
でシリコンを蒸着することにより、ソースおよび
ドレイン領域としての多結晶シリコン膜６ａ，６
ｂを形成するが、この際同時に別の蒸発源、例え
ば第３図に示すようなクヌードセンセル７に不純
物材料８を収容したものを用いて、Ｐ、Sb、In、
Ｂ等を蒸発させる。即ち第４図に示すように、多
結晶シリコン膜２を形成した絶縁体基板１からな
るサブストート９に対し、シリコン蒸発源１０と
不純物蒸発源としてのクヌードセンセル７とを
別々に配して蒸着を行なう。このようにシリコン
と不純物とを独立に配して蒸発させることによ
り、形成される多結晶シリコン膜６ａ，６ｂに含
まれる不純物量の制御が可能となり、n+または
P+にドープされた多結晶シリコン膜６ａ，６ｂ
が容易に形成できる。このようにして形成される
多結晶シリコン膜６ａ，６ｂを所定のパターンに
整形するためには、上述した２元蒸着の際に、蒸
発用メタルマスクを用いてもよいが、第５図に示
すようなフオトリソグラフイの手法を用いれば、
より微細なパターンを形成することができる。即
ち、先ず第５図ａに示すように多結晶シリコン膜
２の上にSiO2膜１１を形成した後、ソースおよ
びドレイン領域に相当する部分をフオトエツチン
グにより除去して多結晶シリコン２の表面を露出
させる。次にこの上に前述したように２元蒸着に
よつてn+またはP+にドープされた多結晶シリコ
ン膜を堆積した後、同図ｂに示すようにソースお
よびドレイン領域に相当する多結晶シリコン膜６
ａ，６ｂの部分以外をフオトエツチングにより除
去する。次いで、先に形成したSiO2膜１１をエ
ツチング除去することにより、同図ｃに示すよう
に、多結晶シリコン膜２の上にソースおよびドレ
イン領域に相当する多結晶シリコン膜６ａ，６ｂ
を所望のパターンに形成することができる。以
下、従来周知の方法に従い、絶縁膜３を形成した
後フオトエツチングによつて穴あけを行ない、
Al等の金属膜を形成した後フオトエツチングに
よつてソースおよびドレイン電極５ａ，５ｂなら
びにゲート電極４を所望パターンに形成する。
場合、先ず、10-8Torr以下の超高真空下におい
て、500℃程度に加熱した絶縁体基板１の上にシ
リコンを蒸着することにより、多結晶シリコン膜
２を形成する。引続き、10-8Torr以下の圧力下
でシリコンを蒸着することにより、ソースおよび
ドレイン領域としての多結晶シリコン膜６ａ，６
ｂを形成するが、この際同時に別の蒸発源、例え
ば第３図に示すようなクヌードセンセル７に不純
物材料８を収容したものを用いて、Ｐ、Sb、In、
Ｂ等を蒸発させる。即ち第４図に示すように、多
結晶シリコン膜２を形成した絶縁体基板１からな
るサブストート９に対し、シリコン蒸発源１０と
不純物蒸発源としてのクヌードセンセル７とを
別々に配して蒸着を行なう。このようにシリコン
と不純物とを独立に配して蒸発させることによ
り、形成される多結晶シリコン膜６ａ，６ｂに含
まれる不純物量の制御が可能となり、n+または
P+にドープされた多結晶シリコン膜６ａ，６ｂ
が容易に形成できる。このようにして形成される
多結晶シリコン膜６ａ，６ｂを所定のパターンに
整形するためには、上述した２元蒸着の際に、蒸
発用メタルマスクを用いてもよいが、第５図に示
すようなフオトリソグラフイの手法を用いれば、
より微細なパターンを形成することができる。即
ち、先ず第５図ａに示すように多結晶シリコン膜
２の上にSiO2膜１１を形成した後、ソースおよ
びドレイン領域に相当する部分をフオトエツチン
グにより除去して多結晶シリコン２の表面を露出
させる。次にこの上に前述したように２元蒸着に
よつてn+またはP+にドープされた多結晶シリコ
ン膜を堆積した後、同図ｂに示すようにソースお
よびドレイン領域に相当する多結晶シリコン膜６
ａ，６ｂの部分以外をフオトエツチングにより除
去する。次いで、先に形成したSiO2膜１１をエ
ツチング除去することにより、同図ｃに示すよう
に、多結晶シリコン膜２の上にソースおよびドレ
イン領域に相当する多結晶シリコン膜６ａ，６ｂ
を所望のパターンに形成することができる。以
下、従来周知の方法に従い、絶縁膜３を形成した
後フオトエツチングによつて穴あけを行ない、
Al等の金属膜を形成した後フオトエツチングに
よつてソースおよびドレイン電極５ａ，５ｂなら
びにゲート電極４を所望パターンに形成する。
以上説明したように、この発明による薄膜トラ
ンジスタによれば、ソースおよびドレイン領域と
しての高不純物濃度を有する多結晶シリコン膜
を、絶縁体基板上に形成された多結晶シリコン膜
の上に配設した構成をとることにより、シリコン
と不純物材料との２蒸発元を用いて超高真空下で
蒸着を行なう等の方法により、極めて容易に当該
ソースおよびドレイン領域を形成することができ
る。このため、従来のように非常に高価なイオン
打込み装置を用いる必要もなく、また絶縁体基板
として高価な石英ガラスを必要とする熱拡散によ
ることもなしに、安価なホウ珪酸ガラス等を基板
として薄膜トランジスタを構成することができ
る。従つて大面積のトランジスタアレイも安価か
つ容易に構成することが可能である。また、ソー
スおよびドレイン領域としてな高不純物濃度領域
が、絶縁体基板上に形成されてチヤネル領域を構
成する多結晶シリコン膜の表面上に配設されるた
め、従来の当該多結晶シリコン膜内に配設された
ものと異なつて不純物が周囲に拡散する可能性が
殆んどなく、安定した特性を得ることができる等
の種々優れた効果を有する。
ンジスタによれば、ソースおよびドレイン領域と
しての高不純物濃度を有する多結晶シリコン膜
を、絶縁体基板上に形成された多結晶シリコン膜
の上に配設した構成をとることにより、シリコン
と不純物材料との２蒸発元を用いて超高真空下で
蒸着を行なう等の方法により、極めて容易に当該
ソースおよびドレイン領域を形成することができ
る。このため、従来のように非常に高価なイオン
打込み装置を用いる必要もなく、また絶縁体基板
として高価な石英ガラスを必要とする熱拡散によ
ることもなしに、安価なホウ珪酸ガラス等を基板
として薄膜トランジスタを構成することができ
る。従つて大面積のトランジスタアレイも安価か
つ容易に構成することが可能である。また、ソー
スおよびドレイン領域としてな高不純物濃度領域
が、絶縁体基板上に形成されてチヤネル領域を構
成する多結晶シリコン膜の表面上に配設されるた
め、従来の当該多結晶シリコン膜内に配設された
ものと異なつて不純物が周囲に拡散する可能性が
殆んどなく、安定した特性を得ることができる等
の種々優れた効果を有する。
第１図は従来の薄膜トランジスタを示す断面
図、第２図はこの発明による薄膜トランジスタの
一実施例を示す断面図、第３図は第２図の薄膜ト
ランジスタの製造に用いる不純物蒸発源を示す断
面図、第４図は第２図の薄膜トランジスタを製造
する際の蒸着工程を示す配置図、第５図は各製造
工程における本発明の薄膜トランジスタを示す断
面図である。 １……絶縁体基板、２……多結晶シリコン膜、
３……絶縁基板、４……ゲート電極、５ａ，５ｂ
……ソースおよびドレイン電極、６ａ，６ｂ……
多結晶シリコン膜。
図、第２図はこの発明による薄膜トランジスタの
一実施例を示す断面図、第３図は第２図の薄膜ト
ランジスタの製造に用いる不純物蒸発源を示す断
面図、第４図は第２図の薄膜トランジスタを製造
する際の蒸着工程を示す配置図、第５図は各製造
工程における本発明の薄膜トランジスタを示す断
面図である。 １……絶縁体基板、２……多結晶シリコン膜、
３……絶縁基板、４……ゲート電極、５ａ，５ｂ
……ソースおよびドレイン電極、６ａ，６ｂ……
多結晶シリコン膜。
Claims (1)
- １ 多結晶シリコン半導体層と、この半導体層上
に導電型決定不純物を含むシリコン半導体を堆積
させて形成したソース、ドレインと、上記ソー
ス、ドレイン間の上記多結晶シリコン半導体層上
に絶縁膜を介して形成されたゲート電極とを具備
して成ることを特徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2679081A JPS57141961A (en) | 1981-02-27 | 1981-02-27 | Thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2679081A JPS57141961A (en) | 1981-02-27 | 1981-02-27 | Thin film transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57141961A JPS57141961A (en) | 1982-09-02 |
| JPH0330296B2 true JPH0330296B2 (ja) | 1991-04-26 |
Family
ID=12203103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2679081A Granted JPS57141961A (en) | 1981-02-27 | 1981-02-27 | Thin film transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57141961A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT201800009452A1 (it) | 2018-10-15 | 2020-04-15 | Cannon Ergos Spa | Metodo ed apparato per l'avanzamento di articoli da termoformare |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4670763A (en) * | 1984-05-14 | 1987-06-02 | Energy Conversion Devices, Inc. | Thin film field effect transistor |
| JP2635542B2 (ja) * | 1984-12-25 | 1997-07-30 | 株式会社東芝 | 薄膜トランジスタ |
-
1981
- 1981-02-27 JP JP2679081A patent/JPS57141961A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT201800009452A1 (it) | 2018-10-15 | 2020-04-15 | Cannon Ergos Spa | Metodo ed apparato per l'avanzamento di articoli da termoformare |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57141961A (en) | 1982-09-02 |
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