JP3603968B2 - 薄膜トランジスタおよびその製造方法 - Google Patents
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Description
【産業上の利用分野】
本発明は、液晶表示装置において絵素選択用のスイッチング素子や液晶駆動用のドライバー素子として用いられる薄膜トランジスタ(以下TFTと称する)およびその製造方法に関する。
【0002】
【従来の技術】
従来、液晶表示装置は、薄型で低消費電力であることから様々な分野で広く用いられている。このような液晶表示装置の内、スイッチング素子や駆動素子としてTFTを用いたものは、コントラストが高く、応答速度を速くできる等、高性能を有しているので、主にパーソナルコンピューターの表示部や携帯用テレビ等に利用され、近年市場規模が大きく伸びている。
【0003】
このようなTFTの内、そのチャネル部分の半導体層に多結晶シリコン(ポリシリコン:以下p−Siと称する)を用いた液晶表示装置は、従来の非晶質シリコン(アモルファスシリコン:以下a−Siと称する)を用いたものに比べて、さらに低消費電力および高速応答が可能であるという利点を有するので、将来のマルチメディア対応の液晶表示装置として有望視されている。
【0004】
図7および図8に、従来のp−Si TFTの一例を示す。このTFT32は、ガラス基板21上に、チャネル部22および不純物が高濃度にドープされたSi層26を含むp−Si半導体層35が形成されている。このp−Si半導体層35の上を覆うように第1の絶縁膜23が形成され、その上でチャネル部22と対向するように、ゲート配線24から分岐されたゲート電極25が形成されている。さらに、ゲート電極25を覆うように基板のほぼ全面に、第2の絶縁膜27が形成されている。
【0005】
この第1の絶縁膜23と第2の絶縁膜27とは、p−Si層26に達するように一部が除去されている。第2の絶縁膜27の上には、ソース配線30から分岐されたソース電極28および画素電極31に接続されたドレイン電極29が形成されており、第1の絶縁膜23と第2の絶縁膜27の除去部においてp−Si半導体層35に接続されている。上記不純物が高濃度にドープされたSi層26が形成されていることにより、p−Si半導体層35と、金属層からなるソース電極28およびドレイン電極29とのオーミックコンタクトが良好に形成される。このTFT32は、以下のようにして製造される。
【0006】
まず、ガラス等からなる絶縁性基板21上にCVD(化学気相成長)法によりSi膜を被着形成し、これをパターニングして半導体層35を形成する。
【0007】
次に、このSi膜を熱アニールまたはレーザーアニールによって固相成長させて多結晶Si膜とし、その上にスパッタリングにより第1の絶縁膜23としてSiO2を被着形成する。
【0008】
次に、AlまたはTi等の金属膜もしくはリン等の不純物を高濃度に含んだn+Si膜を被着し、これをパターニングしてゲート配線24およびゲート電極25を形成する。
【0009】
次に、ゲート電極25をマスクとして基板表面にリン等の不純物イオンを高濃度にドーピングして、半導体層35に不純物イオンが高濃度にドープされたn+Siまたはp+Si層26を形成する。この場合、ボロン等のIII族元素を不純物として用いるとp+Si層26が得られ、リン等のV族元素を不純物として用いるとn+Si層26が得られる。
【0010】
さらに、基板の全面にスパッタリングにより、SiO2からなる第2の絶縁膜27を形成し、第1の絶縁膜23および第2の絶縁膜27の一部をエッチングすることによりn+Siまたはp+Si層26の一部を露出させてコンタクトホールを形成する。
【0011】
その後、Mo、TiまたはAlなどの金属を被着形成し、これをパターニングして、ソース配線30、ソース電極28およびドレイン電極29を形成する。ソース電極28およびドレイン電極29はそれぞれ、第1の絶縁膜23および第2の絶縁膜27の除去部を通じてn+Siまたはp+Si層26の露出部と接するように形成される。
【0012】
最後にドレイン電極29に接するように、ITO(Indium Tin Oxide)透明導電膜等を被着形成して画素電極31を形成する。
【0013】
【発明が解決しようとする課題】
ところで、上述したp−Si TFTは、半導体層における電界効果移動度を高くすることができるので、高いON電流が得られるという利点を有する。その反面、OFF電流が高くなって、ON/OFF比が小さくなって良好なTFT特性を得られないという問題点を有する。
【0014】
この問題を解決するために、図9のようにチャネル部22の幅をゲート電極25の幅よりも大きくしてオフセット領域37を形成するオフセット構造が考えられている。または、図10のようにチャネル部22とリンを高濃度にドープしたn+Si層26との間に、リンのドープ量を少なくして形成したn−SiからなるLDD(Lightly Doped Drain)領域38を形成するLDD構造等によりOFF電流の低減が図られている。このLDD構造のTFTについては、例えば特公平3ー38755号公報(セイコーエプソン株式会社)等に記載されている。
【0015】
しかしながら、これらのp−Si TFTにおいては、いずれもコンタクト領域となるn+Siまたはp+Si層26を形成するために、不純物を高濃度にドープさせている。このため、高加速電圧、長時間のイオンドーピングを行う必要があり、他の膜、例えば絶縁膜へのダメージが大きくなって膜の剥がれや電流リークの原因となる。なお、不純物の高濃度ドープを行う場合における条件としては、例えば電圧は60〜100keV、ドーズ量は1015〜1017個/cm2としてある。
【0016】
また、LDD構造のTFTでは不純物濃度の低いn−Siまたはp−SiからなるLDD領域38を形成するためのマスクを形成工程が必要であり、オフセット構造のTFTでは、オフセット領域37を形成するためのマスク形成工程が必要となるので、いずれも製造が繁雑になるという問題がある。
【0017】
本発明は、上記従来の問題点を解決するためになされたものであり、絶縁膜等へのダメージが少なく、OFF電流の低減が図れると共に製造プロセスの簡略化が図れる薄膜トランジスタおよびその製造方法を提供することを目的とする。
【0018】
【課題を解決するための手段】
本発明の薄膜トランジスタは、絶縁性基板と、イオンドーピングがされていない多結晶状態で該絶縁性基板上に設けられた第1の半導体層と、前記絶縁性基板上に該第1の半導体層を覆った状態で設けられ、該第1の半導体層における中央部および該中央部の両側のオフセット領域を挟んだ一対の領域のそれぞれの表面に達する一対の除去部分を有する第1の絶縁膜と、前記第1の絶縁膜上であって、前記第1の半導体層の前記中央部の上方に設けられたゲート電極と、前記第1の絶縁膜上に該ゲート電極を覆った状態で設けられ、前記第1の絶縁膜に設けられた前記一対の除去部分にそれぞれ達する一対の除去部分を有する第2の絶縁膜と、前記第2の絶縁膜上に相互に分断した状態で設けられるとともに、それぞれの一部が、前記第2の絶縁膜の前記各除去部分内および前記第1の絶縁膜の前記各除去部分内に配置されて前記第1の半導体層の表面に接しており、それぞれに不純物が高濃度にドープされた一対の第2の半導体層と、前記第2の絶縁膜上にて相互に分断された状態で設けられており、前記一対の第2の半導体層のそれぞれに対してそれぞれが接しているソース電極およびドレイン電極とを備えた薄膜トランジスタであって、前記一対の第2の半導体層のそれぞれは、少なくとも前記第1の半導体層と接している部分が、熱アニールにより該第1の半導体層の結晶を結晶成長核としてエピタキシャル成長した多結晶状態であり、そのことにより上記目的が達成される。
【0019】
この薄膜トランジスタにおいて、前記第2の半導体層にドープされている不純物が、III族元素またはV族元素である構成とすることができる。
【0021】
この薄膜トランジスタにおいて、前記第2の半導体層と、前記ソース電極およびドレイン電極を構成する金属層とが、同一形状にパターン形成されている構成とすることができる。
【0023】
本発明の薄膜トランジスタの製造方法は、多結晶状態であってイオンドーピングがされていない第1の半導体層を備えた薄膜トランジスタを製造する方法であって、絶縁性基板上に、多結晶状態であってイオンドーピングがされていない第1の半導体層を形成する工程と、該第1の半導体層を覆った状態で前記絶縁性基板上に第1の絶縁膜を形成する工程と、該第1の半導体層における中央部の上方の第1の絶縁膜の上にゲート電極を形成する工程と、該ゲート電極および前記第1の半導体層を覆った状態で前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、前記第1の半導体層における前記ゲート電極の両側に設けられたオフセット領域を挟んだ一対の領域の表面がそれぞれ露出するように、前記第2の絶縁膜および該第1の絶縁膜の一部を除去する工程と、不純物が高濃度にドープされた第2の半導体層を、該第1の半導体層の露出したそれぞれの表面に接した状態で前記第2の絶縁膜上に堆積する工程と、該第2の半導体層を、相互に分断された一対の部分が形成されるようにパターニングする工程と、前記第2の半導体層の相互に分断された各部分における前記第1の半導体層と接しているそれぞれの部分を、熱アニールにより該第1の半導体層の結晶を結晶成長核として多結晶状態にエピタキシャル成長させる工程と、その後に、金属層を、前記第2の半導体層の分断された各部分にそれぞれ接した状態で前記第2の半導体層上に堆積する工程と、該金属層をパターニングすることによって、相互に分断されたソース電極およびドレイン電極を形成する工程と、を含むので、そのことにより上記目的が達成される。
【0025】
前記第2の半導体層の相互に分断された各部分における前記第1の半導体層と接しているそれぞれの部分を、熱アニールにより該第1の半導体層の結晶を結晶成長核として多結晶状態にエピタキシャル成長させる工程と、該第2の半導体層に含まれる不純物を活性化させるアニール工程とを同一工程として行うようにしてもよい。
【0026】
【作用】
本発明においては、金属膜からなるソース電極およびドレイン電極と第1の半導体層とのコンタクト部となるn+Si層またはp+Si層が、イオンドーピングではまく第2の半導体層を堆積することにより形成されている。このため、絶縁膜または金属膜等、他の膜に対するダメージを小さくすることができる。
【0027】
第2の半導体層にドープされている不純物としては、ボロン等のIII族元素またはリン等のV族元素のいずれも用いることができる。
【0028】
第1の半導体層の一部に、第2の半導体層と同一の導電型の不純物を低濃度にドープすることによりLDD構造のTFTとすることができる。
【0029】
第2の半導体層と、ソース電極およびドレイン電極を構成する金属層とは、同時にパターン形成することができる。よって、マスクの形成工程を増加させることなくオフセット構造またはLDD構造のTFTとすることができ、OFF電流の低減を図ることができる。
【0030】
第2の半導体層において、少なくとも前記第1の半導体層と接している部分をアニールすることにより、第1の半導体層の結晶性を利用してエピタキシャル成長した多結晶状態にすることもできる。このため、第2の半導体層が高抵抗であるために生じるON電流の低下や電界効果移動度の低下を防ぐことができる。
【0031】
この第2の半導体層を多結晶状態にするアニール工程と、第2の半導体層に含まれる不純物を活性化させるアニール工程とは、同一工程として行うことができるので製造工程を増やす必要が無い。
【0032】
【実施例】
以下、図面を参照しながら本発明の実施例について説明する。
【0033】
(実施例1)
図1は、本実施例のTFTの平面図であり、図2は図1のA−A’線断面図である。
【0034】
このTFT12は、ガラス等からなる絶縁性基板1上に、p−Siからなるチャネル層(第1の半導体層)2が形成され、その上に、基板全面にSiO2等か
らなる第1の絶縁膜3が形成されている。第1の絶縁膜3上のチャネル層2上方には、ゲート配線4から分岐されたゲート電極5が形成され、ゲート電極5を覆うように基板のほぼ全面に、Si02等からなる第2の絶縁膜6が形成されて
いる。
【0035】
この第1の絶縁膜3と第2の絶縁膜6とは、チャネル層2に達するように一部除去されている。第2の絶縁膜6の上にはコンタクト層(第2の半導体層)7a、7bが堆積され、第1の絶縁膜3と第2の絶縁膜6の除去部においてチャネル層2と接続されている。さらにその上に、ソース配線10から分岐されたソース電極8、およびITO等からなる画素電極11に接続されたドレイン電極9が形成されている。
【0036】
図3(a)〜(f)に、本実施例のTFT12の製造工程を示す。
【0037】
まず、ガラス等からなる絶縁性基板1上に、減圧CVD法等により厚み50〜150nmのSi膜を全面に形成する。このSi膜に、例えば600℃、24時間の加熱を行って固相成長を促し、またはエキシマレーザによりSiを融解・凝固させて、多結晶化させる。得られたp−Si膜に、ホトレジスト膜などを用いてパターニングおよびエッチングを行い、図3(a)に示すようなp−Si膜からなるチャネル層2を形成する。尚、この工程において、パターニングの後で多結晶化工程を行ってもよい。
【0038】
次に、図3(b)に示すように、スパッタリング法やTEOS法等により、第1の絶縁膜3となるSiO2膜を厚み100nmで基板全面に形成する。その上に、リン等の不純物を高濃度に含んだn+Siを被着形成し、パターニングおよびエッチングを行うことにより、ゲート配線4およびゲート電極5を形成する。この場合の不純物の高濃度の範囲としては、例えば1017〜1019個/cm3である。また、このゲート配線4およびゲート電極5は、AlまたはTi等の金属膜により形成してもよい。
【0039】
次に、スパッタリング法やTEOS法等により、第2の絶縁膜6となるSiO2膜を厚み500nmで基板全面に形成し、第1の絶縁膜3と共にパターニングおよびエッチングを行うことにより、図3(c)に示すようにチャネル層2の一部を露出させる。この露出部分の端からゲート電極5の端までがオフセット領域17になるので、このパターニング工程は高精度で行う必要がある。
【0040】
次に、例えばCVD法等により基板全面に、リン等の不純物を高濃度に含んだn+Siを厚み数10nmで被着形成し、パターニングおよびエッチングを行うことにより、図3(d)に示すようなコンタクト層7a、7bを形成する。
【0041】
次に、スパッタリング法等により、AlまたはTi等の金属層を厚み300nmで形成し、これをパターニングおよびエッチングを行うことにより図3(e)に示すようなソース電極8、ドレイン電極9およびソース配線10を形成する。最後に、透明導電膜であるITOを基板上に形成し、パターニングおよびエッチングを行うことにより、図3(f)に示すような画素電極11を形成する。
【0042】
このTFT12においては、コンタクト層7a、7bを堆積により形成しているので、高加速電圧または長時間のイオンドーピングを行う必要がない。よって、絶縁膜または金属膜等、他の膜に対してダメージを与えず、膜の剥離や電流リークが生じなかった。
【0043】
また、チャネル層2において、露出部からゲート電極5の端部までがオフセット領域17となるので、低OFF電流とすることができた。さらに、チャネル層2とソース電極8およびドレイン電極9との間にコンタクト層7a、7bが設けられているので、これらの間にオーミックコンタクトが取れ、良好な特性を得ることができた。
【0044】
(実施例2)
図4は、本実施例のTFTの平面図であり、図5は図1のB−B’線断面図である。
【0045】
このTFT12’は、ガラス等からなる絶縁性基板1上に、不純物が低濃度にドープされたp−Si層(以下LD−Si層と称する)20およびp−Siからなるチャネル層2を有する第1の半導体層15が形成され、その上に、基板全面にSiO2等からなる第1の絶縁膜3が形成されている。第1の絶縁膜3上のチャネル層2上方には、ゲート配線4から分岐されたゲート電極5が形成され、ゲート電極25を覆うように基板のほぼ全面に、Si02等からなる第2の絶縁膜6が形成されている。
【0046】
この第1の絶縁膜3と第2の絶縁膜6とは、LD−Si層20に達するように一部除去されている。第2の絶縁膜6の上にはコンタクト層(第2の半導体層)7a、7bが堆積され、第1の絶縁膜3と第2の絶縁膜6の除去部においてLD−Si層20と接続されている。さらにその上に、ソース配線10から分岐されたソース電極18、およびITO等からなる画素電極11に接続されたドレイン電極19が形成されている。
【0047】
図6(a)〜(g)に、本実施例のTFTの製造工程を示す。
【0048】
まず、ガラス等からなる絶縁性基板1上に、減圧CVD法等により厚み50〜150nmのSi膜を全面に形成する。このSi膜に、例えば600℃、24時間の加熱を行って固相成長を促し、またはエキシマレーザによりSiを融解・凝固させて、多結晶化させる。得られたp−Si膜に、ホトレジスト膜などを用いてパターニングおよびエッチングを行い、図6(a)に示すようなp−Si膜からなる第1の半導体層25を形成する。尚、この工程において、パターニングの後で多結晶化工程を行ってもよい。
【0049】
次に、図6(b)に示すように、スパッタリング法やTEOS法等により、第1の絶縁膜3となるSiO2膜を厚み100nmで基板全面に形成する。その上に、リン等の不純物を高濃度に含んだn+Siを被着形成し、パターニングおよびエッチングを行うことにより、ゲート配線4およびゲート電極5を形成する。このゲート配線4およびゲート電極5は、AlまたはTi等の金属膜により形成してもよい。
【0050】
次に、図6(c)に示すように、ゲート電極5を自己整合パターンとして、イオンドーピング法により、第1の半導体層25に、リン等の不純物を低濃度にドープしてLD−Si層20を形成する。この時、ゲート電極5下部の第1の半導体層25は不純物がドープされず、チャネル層2となる。上記LD−Si層20に含まれる不純物の低濃度の範囲としては、例えば1014〜1016個/cm3である。また、ドーピングされる不純物は、LD−Si層20とコンタクト層7a、7bとを同一の導電型とするものを用いる。なお、この実施例では、ドーピングの際の条件としては、例えば加速電圧は60〜100keV、ドーズ量は1012〜1014個/cm2とした。
【0051】
次に、スパッタリング法やTEOS法等により、第2の絶縁膜6となるSiO2膜を厚み500nmで基板全面に形成し、第1の絶縁膜3と共にパターニングおよびエッチングを行うことにより、図6(d)に示すようにLD−Si層20の一部を露出させる。この露出部分の端からゲート電極5の端までがLDD領域18になるので、このパターニング工程は高精度で行う必要がある。
【0052】
次に、例えばCVD法等により基板全面に、リン等の不純物を高濃度に含んだn+Siを厚み数10nmで被着形成し、パターニングおよびエッチングを行うことにより、図6(e)に示すようなコンタクト層7a、7bを形成する。この場合の不純物の高濃度の範囲としては、例えば1017〜1019個/cm3である。 次に、スパッタリング法等により、AlまたはTi等の金属層を厚み300nmで形成し、これをパターニングおよびエッチングを行うことにより図6(f)に示すようなソース電極8、ドレイン電極9およびソース配線10を形成する。 最後に、透明導電膜であるITOを基板上に形成し、パターニングおよびエッチングを行うことにより、図6g(f)に示すような画素電極11を形成する。 このTFT12’においては、コンタクト層7a、7bを堆積により形成しており、LD−Si層20を形成する工程は低電圧または低ドーズ量のイオンドーピングを行うだけである。よって、絶縁膜または金属膜等、他の膜に対してダメージを与えず、膜の剥離や電流リークが生じなかった。
【0053】
また、第1の半導体層25において、露出部からゲート電極5の端部までがLDD領域18となるので、低OFF電流とすることができた。さらに、チャネル層2とソース電極8およびドレイン電極9との間にコンタクト層7a、7bが設けられているので、これらの間にオーミックコンタクトが取れ、良好な特性を得ることができた。
【0054】
以上、本発明の実施例について説明したが、本発明は上記実施例1、2に限定されるものではなく、各種の変形が可能である。
【0055】
コンタクト層7a、7bにドープされている不純物としては、ボロン等のIII族元素またはリン等のV族元素を用いることができる。III族元素を用いた場合にはp+Si層が形成され、V族元素を用いた場合にはn+Si層が形成される。
【0056】
コンタクト層7a、7bは、多結晶化させてもよい。例えば、コンタクト層7a、7bの形成後、400℃以上の温度で熱アニールを行うことにより、チャネル層2の結晶を結晶成長核として、チャネル層2に接する部分から順にエピタキシャル成長させて多結晶化させることができる。また、エキシマレーザを50〜600mJ/cm2、好ましくは100〜400mJ/cm2の条件でコンタクト層7a、7bに照射することにより、同様に多結晶化させることができる。エキシマレーザの条件は、50mJ/cm2未満ではSiが充分に融解しないので多結晶化が起こらず、600mJ/cm2を超える場合には絶縁膜や半導体層等にダメージを与えるので、この範囲に設定した。このようにコンタクト層7a、7bを多結晶化させることにより、コンタクト層7a、7bが高抵抗であるために生じるON電流の低下や電界効果移動度の低下を防ぐことができる。また、このアニール工程を行うことにより、コンタクト層7a、7bに含まれる不純物を活性化することができるので、さらに寄生抵抗を少なくすることができる。
【0057】
ソース電極8、ドレイン電極9およびソース配線10のパターニングおよびエッチング工程は、コンタクト層7a、7bのエッチングおよびパターニング工程と同時に行うことができる。この場合、不純物を多く含んだSi層の堆積後、連続して金属層を形成し、同一パターンでエッチングを行う。この方法によれば、製造工程を少なくすることができる。
【0058】
また、本発明より得られるTFTは、液晶画素のスイッチング素子として用いられるだけでなく、液晶パネルの外周部に設置して液晶駆動用のドライバーTFTとして用いることもできる。この場合には、画素電極11を形成する必要はない。
【0059】
【発明の効果】
以上の説明から明らかなように、本発明によれば、不純物が高濃度にドープされたコンタクト層を堆積することにより形成しているので、高濃度のイオンドーピング工程を行う必要が無い。よって、絶縁膜に対するダメージを与えることなく良好なTFT特性を得ることができる。得られるTFTは、オフセット構造やLDD構造とすることができるので、OFF電流を低減させることができる。コンタクト層が形成されているので、チャネル部とソース電極およびドレイン電極との間にオーミックコンタクトを取ることができる。また、このコンタクト層は、アニール工程を経ることにより、チャネル層を構成するp−Si半導体層の結晶性を反映させて多結晶状態にすることができる。よって、ソース電極およびドレイン電極間の抵抗を低くして良好なコンタクトを取ることができ、ON電流の低下や電界効果移動度の低下を防ぐことができる。このアニール工程を行うことにより、コンタクト層に含まれる不純物を活性化することができるので、さらに寄生抵抗を少なくしてTFTの特性を向上させることができる。コンタクト層のパターニング工程は、ソース電極およびドレイン電極のパターニング工程と同時に行うことができ、製造工程を少なくすることができる。
【図面の簡単な説明】
【図1】実施例1の薄膜トランジスタを示す平面図である。
【図2】図1のA−A’線断面図である。
【図3】実施例1の薄膜トランジスタの製造工程を示す断面図である。
【図4】実施例2の薄膜トランジスタを示す平面図である。
【図5】図4のB−B’線断面図である。
【図6】実施例2の薄膜トランジスタの製造工程を示す断面図である。
【図7】従来の薄膜トランジスタを示す平面図である。
【図8】図7のC−C’線断面図である。
【図9】従来のオフセット構造の薄膜トランジスタを示す断面図である。
【図10】従来のLDD構造の薄膜トランジスタを示す断面図である。
【符号の説明】
1 絶縁性基板
2 チャネル層
3 第1の絶縁膜
4 ゲート配線
5 ゲート電極
6 第2の絶縁膜
7a、7b コンタクト層
8 ソース電極
9 ドレイン電極
10 ソース配線
11 画素電極
12、12’ p−Si TFT
15 第1の半導体層
17 オフセット領域
18 LDD領域
20 LD−Si層
Claims (5)
- 絶縁性基板と、
イオンドーピングがされていない多結晶状態で該絶縁性基板上に設けられた第1の半導体層と、
前記絶縁性基板上に該第1の半導体層を覆った状態で設けられ、該第1の半導体層における中央部および該中央部の両側のオフセット領域を挟んだ一対の領域のそれぞれの表面に達する一対の除去部分を有する第1の絶縁膜と、
前記第1の絶縁膜上であって、前記第1の半導体層の前記中央部の上方に設けられたゲート電極と、
前記第1の絶縁膜上に該ゲート電極を覆った状態で設けられ、前記第1の絶縁膜に設けられた前記一対の除去部分にそれぞれ達する一対の除去部分を有する第2の絶縁膜と、
前記第2の絶縁膜上に相互に分断した状態で設けられるとともに、それぞれの一部が、前記第2の絶縁膜の前記各除去部分内および前記第1の絶縁膜の前記各除去部分内に配置されて前記第1の半導体層の表面に接しており、それぞれに不純物が高濃度にドープされた一対の第2の半導体層と、
前記第2の絶縁膜上にて相互に分断された状態で設けられており、前記一対の第2の半導体層のそれぞれに対してそれぞれが接しているソース電極およびドレイン電極とを備えた薄膜トランジスタであって、
前記一対の第2の半導体層のそれぞれは、少なくとも前記第1の半導体層と接している部分が、熱アニールにより該第1の半導体層の結晶を結晶成長核としてエピタキシャル成長した多結晶状態である、薄膜トランジスタ。 - 前記第2の半導体層にドープされている不純物が、III族元素またはV族元素である請求項1に記載の薄膜トランジスタ。
- 前記第2の半導体層と、前記ソース電極およびドレイン電極を構成する金属層とが、同一形状にパターン形成されている請求項1に記載の薄膜トランジスタ。
- 多結晶状態であってイオンドーピングがされていない第1の半導体層を備えた薄膜トランジスタを製造する方法であって、
絶縁性基板上に、多結晶状態であってイオンドーピングがされていない第1の半導体層を形成する工程と、
該第1の半導体層を覆った状態で前記絶縁性基板上に第1の絶縁膜を形成する工程と、
該第1の半導体層における中央部の上方の第1の絶縁膜の上にゲート電極を形成する工程と、
該ゲート電極および前記第1の半導体層を覆った状態で前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、
前記第1の半導体層における前記ゲート電極の両側に設けられたオフセット領域を挟んだ一対の領域の表面がそれぞれ露出するように、前記第2の絶縁膜および該第1の絶縁膜の一部を除去する工程と、
不純物が高濃度にドープされた第2の半導体層を、該第1の半導体層の露出したそれぞれの表面に接した状態で前記第2の絶縁膜上に堆積する工程と、
該第2の半導体層を、相互に分断された一対の部分が形成されるようにパターニングする工程と、
前記第2の半導体層の相互に分断された各部分における前記第1の半導体層と接しているそれぞれの部分を、熱アニールにより該第1の半導体層の結晶を結晶成長核として多結晶状態にエピタキシャル成長させる工程と、
その後に、金属層を、前記第2の半導体層の分断された各部分にそれぞれ接した状態で前記第2の半導体層上に堆積する工程と、
該金属層をパターニングすることによって、相互に分断されたソース電極およびドレイン電極を形成する工程と、
を含む薄膜トランジスタの製造方法。 - 前記第2の半導体層の相互に分断された各部分における前記第1の半導体層と接しているそれぞれの部分を、熱アニールにより該第1の半導体層の結晶を結晶成長核として多結晶状態にエピタキシャル成長させる工程と、該第2の半導体層に含まれる不純物を活性化させるアニール工程とを同一工程として行う請求項4に記載の薄膜トランジスタの製造方法。
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