KR101084261B1 - 박막 트랜지스터, 이를 구비한 표시 장치, 및 그 제조 방법들 - Google Patents
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Abstract
박막 트랜지스터, 이를 구비한 표시 장치, 및 그 제조 방법들에서, 본 발명의 실시예에 따른 박막 트랜지스터는 기판 상에 형성된 액티브층과, 상기 액티브층의 일부 영역 위에 형성된 게이트 절연막 패턴과, 상기 게이트 절연막 패턴의 일부 영역 위에 형성된 게이트 전극과, 상기 게이트 절연막 패턴 및 상기 게이트 전극을 덮는 식각 방지막 패턴, 그리고 상기 액티브층 및 상기 식각 방지막 패턴 위에 형성된 소스 부재 및 드레인 부재를 포함한다.
Description
본 발명의 실시예는 박막 트랜지스터, 이를 구비한 표시 장치, 및 그 제조 방법들에 관한 것으로, 보다 상세하게는 대면적화된 표시 장치에 효과적으로 사용될 수 있는 박막 트랜지스터 구조에 관한 것이다.
유기 발광 표시 장치(organic light emitting diode display) 및 액정 표시 장치(liquid crystal display) 등과 같은 대부분의 평판형 표시 장치들은 박막 트랜지스터(thin film transistor)를 포함한다. 특히, 저온 다결정 규소 박막 트랜지스터(LTPS TFT)는 전자 이동도(carrier mobility)가 우수하여 널리 사용되고 있다.
일반적으로 다결정 규소 박막 트랜지스터의 소스 영역과 드레인 영역에 각각 형성되는 저항성 접촉층은 이온 샤워(ion shower)나 이온 임플랜터(ion implanter)를 통해 형성되었다. 저항성 접촉층은 액티브층과 전극 간의 접촉 저항을 감소시켜주는 역할을 한다.
하지만, 표시 장치가 대형화될수록 이온 샤워 또는 이온 임플랜터를 사용하여 저항성 접촉층을 형성하기 어려운 문제점이 있다.
본 발명의 실시예들은 상대적으로 대면적화된 표시 장치에 효과적으로 사용될 수 있는 박막 트랜지스터를 제공한다.
또한, 상기한 박막 트랜지스터를 구비한 표시 장치를 제공한다.
또한, 상기한 박막 트랜지스터 및 표시 장치의 제조 방법을 제공한다.
본 발명의 실시예에 따르면, 박막 트랜지스터는 기판 상에 형성된 액티브층과, 상기 액티브층의 일부 영역 위에 형성된 게이트 절연막 패턴과, 상기 게이트 절연막 패턴의 일부 영역 위에 형성된 게이트 전극과, 상기 게이트 절연막 패턴 및 상기 게이트 전극을 덮는 식각 방지막 패턴, 그리고 상기 액티브층 및 상기 식각 방지막 패턴 위에 형성된 소스 부재 및 드레인 부재를 포함한다.
상기 게이트 절연막 패턴과 상기 식각 방지막 패턴은 서로 동일한 패턴으로 패터닝될 수 있다.
상기 소스 부재 및 상기 드레인 부재는 상기 게이트 전극 상에 위치하는 소정의 공간을 사이에 두고 서로 이격될 수 있다.
상기 소스 부재와 상기 드레인 부재가 서로 이격된 것을 제외하면, 상기 액티브층은 상기 소스 부재 및 상기 드레인 부재와 동일한 패턴으로 형성될 수 있다.
상기한 박막 트랜지스터에서, 상기 식각 방지막 패턴은 상기 소스 부재 및 상기 드레인 부재와 다른 식각 선택비를 가질 수 있다.
상기 소스 부재는 소스 전극 및 상기 소스 전극과 상기 액티브층 사이에 배치된 소스 저항성 접촉층을 포함하고, 상기 드레인 부재는 드레인 전극 및 상기 드레인 전극과 상기 액티브층 사이에 배치된 드레인 저항성 접촉층을 포함할 수 있다.
상기 소스 저항성 접촉층 및 상기 드레인 저항성 접촉층은 n형 또는 p형 불순물이 도핑된 수소화 비정질 규소(hydrogenated amorphous silicon, a-Si:H)막으로 형성될 수 있다.
또한, 본 발명의 실시예에 따르면, 박막 트랜지스터 제조 방법은 기판 상에 액티브층을 형성하는 단계와, 상기 액티브층의 일부 영역 위에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막의 일부 영역 위에 게이트 전극을 형성하는 단계와, 상기 게이트 절연막 및 상기 게이트 전극을 덮는 식각 방지막을 형성하는 단계와, 상기 게이트 절연막 및 상기 식각 방지막을 함께 패터닝하여 서로 동일한 패턴으로 게이트 절연막 패턴 및 식각 방지막 패턴을 형성하는 단계, 그리고 상기 액티브층 및 상기 식각 방지막 패턴 위에 소스 부재 및 드레인 부재를 형성하는 단계를 포함한다.
상기 소스 부재 및 상기 드레인 부재는 상기 게이트 전극 상에 위치하는 소정의 공간을 사이에 두고 서로 이격될 수 있다.
상기 소스 부재와 상기 드레인 부재가 서로 이격된 것을 제외하면, 상기 액티브층은 상기 소스 부재 및 상기 드레인 부재와 동일한 패턴으로 형성될 수 있다.
상기한 박막 트랜지스터 제조 방법에서, 상기 식각 방지막 패턴은 상기 소스 부재 및 상기 드레인 부재와 다른 식각 선택비를 가질 수 있다.
상기 소스 부재는 소스 전극 및 상기 소스 전극과 상기 액티브층 사이에 배치된 소스 저항성 접촉층을 포함하고, 상기 드레인 부재는 드레인 전극 및 상기 드레인 전극과 상기 액티브층 사이에 배치된 드레인 저항성 접촉층을 포함할 수 있다.
상기 소스 저항성 접촉층 및 상기 드레인 저항성 접촉층은 n형 또는 p형 불순물이 도핑된 수소화 비정질 규소(hydrogenated amorphous silicon, a-Si:H)막으로 형성될 수 있다.
상기 소스 저항성 접촉층 및 상기 드레인 저항성 접촉층은 화학 기상 성장법(chemical vapor deposition, CVD)을 통해 형성될 수 있다.
또한, 본 발명의 실시예에 따르면, 표시 장치는 기판 상에 형성된 액티브층과, 상기 액티브층의 일부 영역 위에 형성된 게이트 절연막 패턴과, 상기 게이트 절연막 패턴의 일부 영역 위에 형성된 게이트 전극과, 상기 게이트 절연막 패턴 및 상기 게이트 전극을 덮는 식각 방지막 패턴, 그리고 상기 액티브층 및 상기 식각 방지막 패턴 위에 형성된 소스 부재 및 드레인 부재를 포함한다.
상기 게이트 절연막 패턴과 상기 식각 방지막 패턴은 서로 동일한 패턴으로 패터닝될 수 있다.
상기 소스 부재 및 상기 드레인 부재는 상기 게이트 전극 상에 위치하는 소정의 공간을 사이에 두고 서로 이격될 수 있다.
상기 소스 부재와 상기 드레인 부재가 서로 이격된 것을 제외하면, 상기 액티브층은 상기 소스 부재 및 상기 드레인 부재와 동일한 패턴으로 형성될 수 있다.
상기 식각 방지막 패턴은 상기 소스 부재 및 상기 드레인 부재와 다른 식각 선택비를 가질 수 있다.
상기 소스 부재는 소스 전극 및 상기 소스 전극과 상기 액티브층 사이에 배치된 소스 저항성 접촉층을 포함하고, 상기 드레인 부재는 드레인 전극 및 상기 드레인 전극과 상기 액티브층 사이에 배치된 드레인 저항성 접촉층을 포함할 수 있다.
상기 소스 저항성 접촉층 및 상기 드레인 저항성 접촉층은 n형 또는 p형 불순물이 도핑된 수소화 비정질 규소(hydrogenated amorphous silicon, a-Si:H)막으로 형성될 수 있다.
상기한 표시 장치에서, 상기 액티브층과 동일한 층에 형성된 제1 캐패시터 전극과, 상기 제1 캐패시터 전극 위에 형성된 게이트 절연막 패턴, 그리고 상기 게이트 절연막 패턴 위에 상기 게이트 전극과 동일한 소재로 형성된 제2 캐패시터 전극을 포함하는 캐패시터를 더 포함할 수 있다.
상기 캐패시터는 상기 식각 방지막 패턴을 사이에 두고 상기 제2 캐패시터 전극 위에 형성된 더미(dummy) 저항성 접촉층 및 상기 더미 저항성 접촉층 위에 형성된 더미 전극을 더 포함할 수 있다.
상기 제1 캐패시터 전극, 상기 게이트 절연막 패턴, 상기 식각 방지막 패턴, 상기 더미 저항성 접촉층, 및 상기 더미 전극은 서로 동일한 패턴으로 형성될 수 있다.
상기 기판 상에 형성된 유기 발광 소자를 더 포함할 수 있다.
상기 기판 상에 형성된 액정층을 더 포함할 수 있다.
또한, 본 발명의 실시예에 따르면, 표시 장치 제조 방법은 기판 상에 액티브층을 형성하는 단계와, 상기 액티브층의 일부 영역 위에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막의 일부 영역 위에 게이트 전극을 형성하는 단계와, 상기 게이트 절연막 및 상기 게이트 전극을 덮는 식각 방지막을 형성하는 단계와, 상기 게이트 절연막 및 상기 식각 방지막을 함께 패터닝하여 서로 동일한 패턴으로 게이트 절연막 패턴 및 식각 방지막 패턴을 형성하는 단계, 그리고 상기 액티브층 및 상기 식각 방지막 패턴 위에 소스 부재 및 드레인 부재를 형성하는 단계를 포함한다.
상기 소스 부재 및 상기 드레인 부재는 상기 게이트 전극 상에 위치하는 소정의 공간을 사이에 두고 서로 이격될 수 있다.
상기 소스 부재와 상기 드레인 부재가 서로 이격된 것을 제외하면, 상기 액티브층은 상기 소스 부재 및 상기 드레인 부재와 동일한 패턴으로 형성될 수 있다.
상기 식각 방지막 패턴은 상기 소스 부재 및 상기 드레인 부재와 다른 식각 선택비를 가질 수 있다.
상기 소스 부재는 소스 전극 및 상기 소스 전극과 상기 액티브층 사이에 배치된 소스 저항성 접촉층을 포함하고, 상기 드레인 부재는 드레인 전극 및 상기 드레인 전극과 상기 액티브층 사이에 배치된 드레인 저항성 접촉층을 포함할 수 있다.
상기 소스 저항성 접촉층 및 상기 드레인 저항성 접촉층은 n형 또는 p형 불순물이 도핑된 수소화 비정질 규소(hydrogenated amorphous silicon, a-Si:H)막으로 형성될 수 있다.
상기 소스 저항성 접촉층 및 상기 드레인 저항성 접촉층은 화학 기상 성장법(chemical vapor deposition, CVD)을 통해 형성될 수 있다.
상기한 표시 장치 제조 방법에서, 상기 액티브층과 동일한 층에 형성된 제1 캐패시터 전극과, 상기 제1 캐패시터 전극 위에 형성된 게이트 절연막 패턴, 그리고 상기 게이트 절연막 패턴 위에 상기 게이트 전극과 동일한 소재로 형성된 제2 캐패시터 전극을 포함하는 캐패시터를 형성하는 단계를 더 포함할 수 있다.
상기 캐패시터는 상기 식각 방지막 패턴을 사이에 두고 상기 제2 캐패시터 전극 위에 형성된 더미(dummy) 저항성 접촉층 및 상기 더미 저항성 접촉층 위에 형성된 더미 전극을 더 포함할 수 있다.
상기 제1 캐패시터 전극, 상기 게이트 절연막 패턴, 상기 식각 방지막 패턴, 상기 더미 저항성 접촉층, 및 상기 더미 전극은 서로 동일한 패턴으로 형성될 수 있다.
상기 기판 상에 유기 발광 소자를 형성하는 단계를 더 포함할 수 있다.
상기 기판 상에 액정층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 박막 트랜지스터는 상대적으로 대면적화된 표시 장치에 효과적으로 사용될 수 있다.
또한, 상기한 박막 트랜지스터를 사용하여 대면적화된 표시 장치를 효과적으로 제조할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 표시 장치의 구조를 개략적으로 나타낸 평면도이다.
도 2는 도 1의 표시 장치가 갖는 화소 회로를 나타낸 회로도이다.
도 3은 도 1의 표시 장치에 사용된 박막 트랜지스터 및 캐패시터를 확대 도시한 부분 단면도이다.
도 4 내지 도 10는 도 3의 박막 트랜지스터 및 캐패시터의 제조 과정을 순차적으로 나타낸 단면도들이다.
도 11은 본 발명의 제2 실시예에 따른 표시 장치에 사용된 박막 트랜지스터 및 캐패시터를 확대 도시한 부분 단면도이다.
도 12 내지 도 16은 도 11의 박막 트랜지스터 및 캐패시터의 제조 과정을 순차적으로 나타낸 단면도들이다.
도 17은 본 발명의 제3 실시예에 따른 표시 장치가 갖는 화소 회로를 나타낸 등가 회로도이다.
도 2는 도 1의 표시 장치가 갖는 화소 회로를 나타낸 회로도이다.
도 3은 도 1의 표시 장치에 사용된 박막 트랜지스터 및 캐패시터를 확대 도시한 부분 단면도이다.
도 4 내지 도 10는 도 3의 박막 트랜지스터 및 캐패시터의 제조 과정을 순차적으로 나타낸 단면도들이다.
도 11은 본 발명의 제2 실시예에 따른 표시 장치에 사용된 박막 트랜지스터 및 캐패시터를 확대 도시한 부분 단면도이다.
도 12 내지 도 16은 도 11의 박막 트랜지스터 및 캐패시터의 제조 과정을 순차적으로 나타낸 단면도들이다.
도 17은 본 발명의 제3 실시예에 따른 표시 장치가 갖는 화소 회로를 나타낸 등가 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
또한, 명세서 전체를 통하여 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 그리고 여러 실시예들에 있어서, 제1 실시예 이외의 실시예들에서는 제1 실시예와 다른 구성을 중심으로 설명한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 도 1 내지 도 3를 참조하여 본 발명의 제1 실시예에 따른 박막 트랜지스터(0)를 포함한 표시 장치(101)를 설명한다.
도 1에 도시한 바와 같이, 표시 장치(101)는 표시 영역(DA)과 비표시 영역(NA)으로 구분된 기판 본체(111)를 포함한다. 기판 본체(111)의 표시 영역(DA)에는 다수의 화소 영역들(PE)이 형성되어 화상을 표시하고, 비표시 영역(NA)에는 하나 이상의 구동 회로(910, 920)가 형성된다. 여기서, 화소 영역(PE)은 화상을 표시하는 최소 단위인 화소가 형성된 영역을 말한다. 하지만, 본 발명의 제1 실시예에서, 반드시 비표시 영역(NA)에 모든 구동 회로(910, 920)가 형성되어야 하는 것은 아니며 구동 회로(910, 920)의 일부 또는 전부 생략될 수도 있다.
도 2에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 표시 장치(101)는 하나의 화소 영역(PE)마다 유기 발광 소자(organic light emitting diode)(70), 두 개의 박막 트랜지스터(thin film transistor, TFT)들(10, 20), 그리고 하나의 캐패시터(capacitor)(80)이 배치된 2Tr-1Cap 구조를 갖는 유기 발광 표시 장치이다. 하지만, 본 발명의 제1 실시예가 이에 한정되는 것은 아니다. 따라서, 표시 장치(101)는 하나의 화소 영역(PE)마다 셋 이상의 박막 트랜지스터와 둘 이상의 캐패시터가 배치된 구조를 갖는 유기 발광 표시 장치일 수도 있다. 또한, 표시 장치(101)는 별도의 배선이 더 형성되어 다양한 구조를 갖도록 형성될 수도 있다. 이와 같이, 추가로 형성되는 박막 트랜지스터 및 캐패시터 중 하나 이상은 보상 회로의 구성이 될 수 있다.
보상 회로는 각 화소 영역(PE)마다 형성된 유기 발광 소자(70)의 균일성을 향상시켜 화질(畵質)에 편차가 생기는 것을 억제한다. 일반적으로 보상 회로는 2개 내지 8개의 박막 트랜지스터를 포함할 수 있다.
또한, 기판 본체(111)의 비표시 영역(NA) 상에 형성된 구동 회로(910, 920)(도 1에 도시)도 추가의 박막 트랜지스터들을 포함할 수 있다.
유기 발광 소자(70)는 정공 주입 전극인 애노드(anode) 전극과, 전자 주입 전극인 캐소드(cathode) 전극, 그리고 애노드 전극과 캐소드 전극 사이에 배치된 유기 발광층을 포함한다.
구체적으로, 본 발명의 제1 실시예에서, 표시 장치(101)는 하나의 화소 영역(PE)마다 제1 박막 트랜지스터(10)와 제2 박막 트랜지스터(20)를 포함한다. 제1 박막 트랜지스터(10) 및 제2 박막 트랜지스터(20)는 각각 게이트 전극, 액티브층, 소스 전극, 및 드레인 전극을 포함한다.
도 2에는 게이트 라인(GL), 데이터 라인(DL), 및 공통 전원 라인(VDD)과 함께 캐패시터 라인(CL)이 나타나 있으나, 본 발명의 제1 실시예가 도 2에 도시된 구조에 한정되는 것은 아니다. 따라서, 캐패시터 라인(CL)은 경우에 따라 생략될 수도 있다.
데이터 라인(DL)에는 제2 박막 트랜지스터(20)의 소스 전극이 연결되고, 게이트 라인(GL)에는 제2 박막 트랜지스터(20)의 게이트 전극이 연결된다. 그리고 제2 박막 트랜지스터(20)의 드레인 전극은 캐패시터(80)을 통하여 캐패시터 라인(CL)에 연결된다. 그리고 제2 박막 트랜지스터(20)의 드레인 전극과 캐패시터(80) 사이에 노드가 형성되어 제1 박막 트랜지스터(10)의 게이트 전극이 연결된다. 그리고 제1 박막 트랜지스터(10)의 드레인 전극에는 공통 전원 라인(VDD)이 연결되며, 소스 전극에는 유기 발광 소자(70)의 애노드 전극이 연결된다.
제2 박막 트랜지스터(20)는 발광시키고자 하는 화소 영역(PE)을 선택하는 스위칭 소자로 사용된다. 제2 박막 트랜지스터(20)가 순간적으로 턴온되면 캐패시터(80)는 축전되고, 이때 축전되는 전하량은 데이터 라인(DL)으로부터 인가되는 전압의 전위에 비례한다. 그리고 제2 박막 트랜지스터(20)가 턴오프된 상태에서 캐패시터 라인(CL)에 한 프레임 주기로 전압이 증가하는 신호가 입력되면, 제1 박막 트랜지스터(10)의 게이트 전위는 캐패시터(80)에 축전된 전위를 기준으로 인가되는 전압의 레벨이 캐패시터 라인(CL)을 통하여 인가되는 전압을 따라서 상승한다. 그리고 제1 박막 트랜지스터(10)는 게이트 전위가 문턱 전압을 넘으면 턴온된다. 그러면 공통 전원 라인(VDD)에 인가되던 전압이 제1 박막 트랜지스터(10)를 통하여 유기 발광 소자(70)에 인가되고, 유기발광 소자(70)는 발광된다.
이와 같은 화소 영역(PE)의 구성은 전술한 바에 한정되지 않고 해당 기술 분야의 종사자가 용이하게 변형 실시할 수 있는 범위 내에서 다양하게 변형 가능하다.
이하, 도 3을 참조하여 본 발명의 제1 실시예에 따른 박막 트랜지스터(10, 20) 및 캐패시터(80)의 구조를 적층 순서에 따라 상세히 설명한다. 박막 트랜지스터(10, 20)는 제1 박막 트랜지스터(10)를 예로 들어 설명한다.
기판(111)은 유리, 석영, 세라믹, 및 플라스틱 등으로 이루어진 투명한 절연성 기판으로 형성된다. 그러나 본 발명의 제1 실시예가 이에 한정되는 것은 아니며, 기판(111)이 스테인리스 강 등으로 이루어진 금속성 기판으로 형성될 수도 있다. 또한, 기판(111)이 플라스틱 등으로 만들어질 경우 플렉서블(flexible)한 기판으로 형성될 수도 있다.
기판(111) 상에는 버퍼층(120)이 형성된다. 버퍼층(120)은 질화규소(SiNx)의 단일막 또는 질화규소(SiNx)와 산화규소(SiO2)가 적층된 이중막 구조로 형성될 수 있다. 버퍼층(120)은 불순 원소 또는 수분과 같이 불필요한 성분의 침투를 방지하고 표면을 평탄화하는 역할을 할 수 있다. 버퍼층(120)은 기판(111)의 종류 및 공정 조건에 따라 사용되거나 생략될 수 있다.
버퍼층(120) 위에는 액티브(active)층(131) 및 제1 캐패시터 전극(138)이 형성된다. 액티브층(131) 및 제1 캐패시터 전극(138)은 다결정 규소막(1300)(도 4에 도시)을 패터닝하여 형성된다. 즉, 액티브층(131) 및 제1 캐패시터 전극(138)은 동일한 소재로 형성된다. 하지만, 본 발명의 제1 실시예가 이에 한정되는 것은 아니다. 경우에 따라, 액티브층(131)은 비정질 규소막으로 형성될 수도 있다. 또한, 액티브층(131)과 제1 캐패시터 전극(138)이 서로 다른 소재로 형성될 수도 있다.
액티브층(131) 및 제1 캐패시터 전극(138) 위에는 게이트 절연막 패턴(140)이 형성된다. 구체적으로, 게이트 절연막 패턴(140)은 액티브층(131)의 일부 영역 위와 제1 캐패시터 전극(138)의 전 영역 위에 형성된다. 즉, 게이트 절연막 패턴(140)은 제1 캐패시터 전극(138)은 모두 커버하지만, 액티브층(131)은 일부만 커버한다.
게이트 절연막 패턴(140)은 테트라에톡시실란(tetra ethyl ortho silicate, TEOS), 질화 규소(SiNx), 및 산화 규소(SiO2) 등과 같이 해당 기술 분야의 종사자에게 공지된 다양한 절연 물질 중 하나 이상을 포함하여 형성된다.
게이트 절연막 패턴(140) 위에는 게이트 전극(151) 및 제2 캐패시터 전극(158)이 형성된다. 이때, 게이트 전극(151)은 액티브층(131) 바로 위에 형성된 게이트 절연막 패턴(140)의 일부 영역 위에 형성된다. 반면, 제2 캐패시터 전극(158)은 제1 캐패시터 전극(138) 바로 위에 형성된 게이트 절연막 패턴(140)의 전부 또는 일부 영역 위에 형성될 수 있다.
게이트 전극(151)과 제2 캐패시터 전극(158)은 동일한 소재로 형성된다. 게이트 전극(151) 및 제2 캐패시터 전극(158)은 몰리브덴(Mo), 크롬(Cr), 알루미늄(Al), 은(Ag), 티타늄(Ti), 탄탈(Ta), 및 텅스텐(W) 등과 같이 해당 기술 분야의 종사자에게 공지된 다양한 금속 물질 중 하나 이상을 포함하여 형성된다.
게이트 전극(151) 및 제2 캐패시터 전극(158) 위에는 식각 방지막 패턴(160)이 형성된다. 구체적으로, 식각 방지막 패턴(160)은 게이트 절연막 패턴(140) 위에서 게이트 전극(151)을 덮도록 형성된다. 또한, 식각 방지막 패턴(160)은 게이트 절연막 패턴(140) 위에서 제2 캐패시터 전극(158)을 덮도록 형성된다. 식각 방지막 패턴(160)은 게이트 전극(151) 및 제2 캐패시터 전극(158)을 게이트 절연막 패턴(140)과의 사이에 두고 게이트 절연막 패턴(140)과 동일한 패턴으로 함께 형성된다.
이와 같이 형성된 제1 캐패시터 전극(151), 제2 캐패시터 전극(158), 및 이들 사이에 배치된 게이트 절연막 패턴(140)은 캐패시터(80)가 된다.
식각 방지막 패턴(160)은 후술할 소스 저항성 접촉층(173) 및 드레인 저항성 접촉층(175)과 다른 식각 선택비를 갖는 절연 물질로 형성된다. 여기서, 식각 선택비가 다르다 함은 소스 저항성 접촉층(173) 및 드레인 저항성 접촉층(175)이 식각될 때, 식각 방지막 패턴(160)은 식각되지 않음을 말한다.
식각 방지막 패턴(160)은 후속 공정에서 게이트 전극(151) 및 제2 캐패시터 전극(158)을 보호하며, 액티브층(131)이 식각되어 손상되는 것을 방지한다.
액티브층(131)과 식각 방지막 패턴(160) 위에는 소스 저항성 접촉층(173) 및 드레인 저항성 접촉층(175)이 형성된다. 구체적으로, 소스 저항성 접촉층(172) 및 드레인 저항성 접촉층(175)은 식각 방지막 패턴(160)과 중첩되지 않은 액티브층(131) 위에서 식각 방지막 패턴(160) 위에 걸쳐 형성된다. 또한, 소스 저항성 접촉층(173)과 드레인 저항성 접촉층(175)은 게이트 전극(151)을 사이에 두고 서로 이격된다. 즉, 소스 저항성 접촉층(173) 및 드레인 저항성 접촉층(175)은 게이트 전극(151) 상에 위치하는 소정의 공간을 사이에 두고 서로 이격된다.
소스 저항성 접촉층(173)과 드레인 저항성 접촉층(175)은 n형 또는 p형 불순물이 도핑된 수소화 비정질 규소(hydrogenated amorphous silicon, a-Si:H)막(1700)(도 10도시)으로 형성된다. 따라서, 본 발명의 제1 실시예에 따르면, 표시 장치(101)의 제조 공정에서 이온 샤워(ion shower) 또는 이온 임플랜터(ion implanter) 공정을 생략할 수 있다.
소스 저항성 접촉층(173)과 드레인 저항성 접촉층(175)은 화학 기상 성장법(chemical vapor deposition, CVD)을 통해 형성된다. 하지만, 본 발명의 제1 실시예가 이에 한정되는 것은 아니며, 해당 기술 분야의 종사자에게 공지된 여러 방법을 통해 형성될 수도 있다.
소스 저항성 접촉층(173) 및 드레인 저항성 접촉층(175) 위에는 각각 소스 전극(183) 및 드레인 전극(185)이 형성된다. 구체적으로, 소스 전극(183) 및 드레인 전극(185)은 각각 소스 저항성 접촉층(173) 및 드레인 저항성 접촉층(175)과 함께 동일한 패턴으로 형성된다. 따라서, 소스 전극(183) 및 드레인 전극(185)도 소스 저항성 접촉층(173) 및 드레인 저항성 접촉층(175)과 마찬가지로 서로 이격된다.
그리고 소스 저항성 접촉층(173) 및 소스 전극(183)을 소스 부재라 하고, 드레인 저항성 접촉층(175) 및 드레인 전극(185)을 드레인 부재라 한다. 앞서 살펴본 바와 같이, 소스 부재 및 드레인 부재가 서로 이격된 것을 제외하면, 액티브층(131)은 소스 부재 및 드레인 부재와 동일한 패턴으로 형성된다.
이와 같이 형성된, 액티브층(131), 게이트 전극(151), 소스 전극(183), 및 드레인 전극(185)은 박막 트랜지스터(10)가 된다.
또한, 소스 전극(183) 및 드레인 전극(185)도 마찬가지로 게이트 전극(151) 상에 위치하는 소정의 공간을 사이에 두고 서로 이격된다. 즉, 본 발명의 제1 실시예에 다른 표시 장치(101)는 소스 전극(183) 및 드레인 전극(185)이 게이트 전극(151)으로부터 수평 방향으로 이격된, 즉 중첩되지 않은 오프셋(offset) 구조의 박막 트랜지스터(10)를 포함한다. 이와 같이 박막 트랜지스터(10)가 오프셋 구조로 형성되면, 누설 전류가 감소된다. 그리고 식각 방지막 패턴(160)은 게이트 전극(151)으로부터 소스 전극(183) 및 드레인 전극(185)을 수평 방향으로 이격되도록 패터닝할 때, 액티브층(131)이 일부 식각되어 손상되는 것을 방지한다.
또한, 소스 전극(183) 및 드레인 전극(185)은 게이트 전극(151)과 같이 해당 기술 분야의 종사자에게 공지된 다양한 금속 물질로 형성될 수 있다.
또한, 도 3에서 도시하지는 않았으나. 캐패시터(80)는 식각 방지막 패턴(160) 위에 형성된 더미 저항성 접촉층 및 더미 전극을 더 포함할 수 있다. 더미 저항성 접촉층은 소스 저항성 접촉층(173) 및 드레인 저항성 접촉층(175)과 동일한 층에 동일한 소재로 형성될 수 있다. 더미 전극은 소스 전극(183) 및 드레인 전극(185)과 동일한 층에 동일한 소재로 형성될 수 있다. 이와 같이, 캐패시터(80)가 더미 전극을 포함하는 듀얼 구조가 될 수도 있다.
이와 같은 구성에 의하여, 본 발명의 제1 실시예에 따른 표시 장치(101)는 효과적으로 대형화할 수 있다. 즉, 표시 장치(101)는 다결정 규소 박막 트랜지스터를 사용하면서도 대면적 공정에 불리한 이온 샤워(ion shower) 또는 이온 임플랜터(ion implanter) 공정을 사용하지 않고 제조될 수 있다.
또한, 표시 장치(101)는 과식각을 방지하여 안정적으로 제조될 수 있다.
이하, 도 4 내지 도 10을 참조하여 본 발명의 제1 실시예에 따른 박막 트랜지스터(10)를 중심으로 표시 장치(101)의 제조 방법을 설명한다.
먼저, 도 4에 도시한 바와 같이, 기판(111) 상에 버퍼층(120) 및 다결정 규소막(1300)을 형성한다. 버퍼층(120)은 질화규소(SiNx)의 단일막 또는 질화규소(SiNx)와 산화규소(SiO2)가 적층된 이중막 구조로 형성될 수 있다. 다결정 규소막(1300)은 버퍼층(120) 위에 비정질 규소막(미도시)을 증착하고 이를 결정화시키는 방법으로 형성할 수 있다. 비정질 규소막을 결정화시키는 방법으로는 열 또는 레이저를 가하거나 금속 촉매를 이용하는 등 해당 기술 분야의 종사자에게 공지된 다양한 방법을 사용할 수 있다.
다음, 다결정 규소막(1300)을 패터닝하여, 도 5에 도시한 바와 같이, 액티브층(131) 및 제1 캐패시터 전극(138)을 형성한다. 이때, 액티브층(131) 및 제1 캐패시터 전극(138)은 사진 식각 공정을 통해 패터닝될 수 있다.
다음, 도 6에 도시한 바와 같이, 액티브층(131) 및 제1 캐패시터 전극(138) 위에 게이트 절연막(1400) 및 게이트 금속막(1500)을 형성한다. 그리고, 게이트 금속막(1500)을 패터닝하여, 도 7에 도시한 바와 같이, 게이트 전극(151) 및 제2 캐패시터 전극(158)을 형성한다. 이때, 게이트 전극(151) 및 제2 캐패시터 전극(158)은 사진 식각 공정을 통해 패터닝될 수 있다.
다음, 도 8에 도시한 바와 같이, 게이트 전극(151) 및 제2 캐패시터 전극(158) 위에서 게이트 절연막(1400) 위에 걸쳐 식각 방지막(1600)을 형성한다. 식각 방지막(1600)은 후술할 소스 저항성 접촉층(173) 및 드레인 저항성 접촉층(175)과 다른 식각 선택비를 갖는 물질로 만들어진다.
다음, 도 9에 도시한 바와 같이, 식각 방지막(1600) 및 게이트 절연막(1400)을 함께 패터닝하여 식각 방지막 패턴(160) 및 게이트 절연막 패턴(140)을 형성한다. 이때, 게이트 절연막 패턴(140)은 액티브층(131)의 일부 영역 위에 형성되고, 제1 캐패시터 전극(138)은 모두 커버할 수 있도록 형성된다. 식각 방지막 패턴(160)은 게이트 전극(151) 및 제2 캐패시터 전극(158)을 게이트 절연막 패턴(140)과의 사이에 두고 게이트 절연막 패턴(140)과 동일한 패턴으로 형성된다. 이때, 식각 방지막 패턴(160) 및 게이트 절연막 패턴(140)은 사진 식각 공정을 통해 패터닝될 수 있다.
다음, 도 10에 도시한 바와 같이, 식각 방지막 패턴(160) 위에 n형 또는 p형 불순물이 도핑된 수소화 비정질 규소(a-Si:H)막(1700) 및 데이터 금속막(1800)을 전면(全面)에 걸쳐 차례로 형성한다.
다음, n형 또는 p형 불순물이 도핑된 수소화 비정질 규소(a-Si:H)막(1700) 및 데이터 금속막(1800)을 함께 패터닝하여, 앞서 도 3에서 도시한 바와 같이, 소스 저항성 접촉층(173), 드레인 저항성 접촉층(175), 소스 전극(183), 및 드레인 전극(185)을 형성한다. 이때, 소스 저항성 접촉층(173), 드레인 저항성 접촉층(175), 소스 전극(183), 및 드레인 전극(185)은 사진 식각 공정을 통해 패터닝된다. 이때, 사진 식각 공정은 이중 노광 또는 하프톤(half tone) 노광 공정을 포함한다.
소스 저항성 접촉층(173) 및 드레인 저항성 접촉층(175)은 식각 방지막 패턴(160)과 중첩되지 않은 액티브층(131) 위에서 식각 방지막 패턴(160) 위에 걸쳐 형성된다. 또한, 소스 저항성 접촉층(173)과 드레인 저항성 접촉층(175)은 게이트 전극(151)을 사이에 두고 서로 이격된다.
소스 전극(183) 및 드레인 전극(185)은 각각 소스 저항성 접촉층(173) 및 드레인 저항성 접촉층(175)과 함께 동일한 패턴으로 형성된다. 따라서, 소스 전극(183) 및 드레인 전극(185)도 소스 저항성 접촉층(173) 및 드레인 저항성 접촉층(175)과 마찬가지로 서로 이격된다.
이와 같이, 소스 부재 및 드레인 부재가 서로 이격된 것을 제외하면, 액티브층(131)은 소스 부재 및 드레인 부재와 동일한 패턴으로 형성된다.
또한, 소스 저항성 접촉층(173), 드레인 저항성 접촉층(175), 소스 전극(183), 및 드레인 전극(185)은 게이트 전극(151)과 수평 방향으로 이격된다. 그리고 식각 방지막 패턴(160)은 게이트 전극(151)으로부터 소스 저항성 접촉층(173), 드레인 저항성 접촉층(175), 소스 전극(183), 및 드레인 전극(185)을 수평 방향으로 이격되도록 패터닝할 때, 액티브층(131)이 손상되는 것을 방지한다. 구체적으로, 식각 방지막 패턴(160)은 액티브층(131) 상에 위치하는 소스 저항성 접촉층(173), 드레인 저항성 접촉층(175), 소스 전극(183), 및 드레인 전극(185)의 단부 아래에 식각 방지막 패턴(160)이 위치한다. 따라서, 식각 방지막 패턴(160)은 식각 공정에서 과식각을 방지하여 액티브층(131)을 보호한다.
또한, 식각 방지막 패턴(160)은 소스 저항성 접촉층(173), 드레인 저항성 접촉층(175), 소스 전극(183), 및 드레인 전극(185)을 형성하는 과정에서 게이트 전극(151) 및 제2 캐패시터 전극(158)도 보호한다.
또한, 소스 저항성 접촉층(173) 및 드레인 저항성 접촉층(175)은 n형 또는 p형 불순물이 도핑된 수소화 비정질 규소(a-Si:H)막을 패터닝하여 형성되므로, 표시 장치(101)의 제조 공정에서 대면적 공정에서 상대적으로 사용하기 어려운 이온 샤워(ion shower) 또는 이온 임플랜터(ion implanter) 공정을 생략할 수 있다.
이상과 같은 제조 방법을 통하여, 본 발명의 제1 실시예에 따른 표시 장치(101)를 제조할 수 있다. 즉, 대면적화된 표시 장치(101)를 효과적으로 제조할 수 있다. 구체적으로, 다결정 규소 박막 트랜지스터를 사용하면서도 대면적 공정에 불리한 이온 샤워(ion shower) 또는 이온 임플랜터(ion implanter) 공정을 사용하지 않고 표시 장치(101)를 제조할 수 있다.
또한, 과식각을 방지하여 안정적으로 표시 장치(101)를 제조할 수 있다.
이하, 도 11을 참조하여 본 발명의 제2 실시예에 따른 표시 장치(102)를 설명한다. 제2 실시예에 따른 표시 장치(102)도 유기 발광 표시 장치이다.
도 11에 도시한 바와 같이, 본 발명의 제2 실시예에 따른 표시 장치(102)의 소스 저항성 접촉층(273) 및 드레인 저항성 접촉층(275)은 식각 방지막 패턴(160)과 중첩되는 영역을 제외하면, 액티브층(231)과 동일한 패턴으로 형성된다. 그리고 소스 전극(283) 및 드레인 전극(285)은 각각 소스 저항성 접촉층(273) 및 드레인 저항성 접촉층(275)과 동일한 패턴으로 형성된다.
소스 저항성 접촉층(273) 및 드레인 저항성 접촉층(275)은 식각 방지막 패턴(160)과 중첩되지 않은 액티브층(131) 위에서 식각 방지막 패턴(160) 위에 걸쳐 형성된다. 또한, 소스 저항성 접촉층(273)과 드레인 저항성 접촉층(275)은 게이트 전극(151)을 사이에 두고 서로 이격된다.
소스 전극(283) 및 드레인 전극(285)은 각각 소스 저항성 접촉층(273) 및 드레인 저항성 접촉층(275)과 함께 동일한 패턴으로 형성된다. 따라서, 소스 전극(283) 및 드레인 전극(285)도 소스 저항성 접촉층(273) 및 드레인 저항성 접촉층(275)과 마찬가지로 서로 이격된다.
또한, 소스 저항성 접촉층(273), 드레인 저항성 접촉층(275), 소스 전극(283), 및 드레인 전극(285)은 게이트 전극(151)과 수평 방향으로 이격된다.
캐패시터(80)는 식각 방지막 패턴(160) 위에 형성된 더미(dummy) 저항성 접촉층(278)과, 더미 저항상 접촉층(278) 위에 형성된 더미 전극(288)을 더 포함한다. 더미 전극(288)은 기능없이 형성될 수도 있으며, 캐패시터(80)가 듀얼 구조를 갖기 위한 구성으로 사용될 수도 있다.
또한, 제1 캐패시터 전극(238), 더미 저항성 접촉층(278), 및 더미 전극(288)은 함께 동일한 패턴으로 형성된다. 제1 캐패시터 전극(238)은 액티브층(231)과 동일한 소재로 형성된다. 더미 저항성 접촉층(278)은 소스 저항성 접촉층(273) 및 드레인 저항성 접촉층(275)과 동일한 소재로 형성된다. 더미 전극(288)은 소스 전극(283) 및 드레인 전극(285)과 동일한 소재로 형성된다.
이와 같은 구성에 의하여, 본 발명의 제2 실시예에 따른 표시 장치(102)는 효과적으로 대형화할 수 있을 뿐만아니라 제조 공정을 간소화할 수 있다.
구체적으로, 액티브층(231), 제1 캐패시터 전극(238), 소스 저항성 접촉층(273), 드레인 저항성 접촉층(275), 더미 저항성 접촉층(278), 소스 전극(283), 드레인 전극(285), 및 더미 전극(288)은 하나의 사진 식각 공정을 통해 함께 형성할 수 있다. 따라서, 제1 실시예와 비교하여 적어도 한번의 사진 식각 공정을 줄일 수 있다.
또한, 표시 장치(102)는 다결정 규소 박막 트랜지스터를 사용하면서도 대면적 공정에 불리한 이온 샤워(ion shower) 또는 이온 임플랜터(ion implanter) 공정을 사용하지 않고 제조될 수 있다.
또한, 표시 장치(102)는 과식각을 방지하여 안정적으로 제조될 수 있다.
이하, 도 12 내지 도 16을 참조하여 본 발명의 제2 실시예에 따른 표시 장치(102)의 제조 방법을 설명한다.
먼저, 도 12에 도시한 바와 같이, 기판(111) 상에 버퍼층(120), 다결정 규소막(2300), 게이트 절연막(1400), 및 게이트 금속막(1500)을 차례로 형성한다.
다음, 도 13에 도시한 바와 같이, 게이트 금속막(1500)을 패터닝하여 게이트 전극(151) 및 제2 캐패시터 전극(158)을 형성한다. 이때, 게이트 전극(151) 및 제2 캐패시터 전극(158)은 사진 식각 공정을 통해 패터닝될 수 있다.
다음, 도 14에 도시한 바와 같이, 게이트 전극(151) 및 제2 캐패시터 전극(158) 위에서 게이트 절연막(1400) 위에 걸쳐 식각 방지막(1600)을 형성한다. 식각 방지막(1600)은 후술할 소스 저항성 접촉층(273) 및 드레인 저항성 접촉층(275)과 다른 식각 선택비를 갖는 물질로 만들어진다.
다음, 도 15에 도시한 바와 같이, 식각 방지막(1600) 및 게이트 절연막(1400)을 함께 패터닝하여 식각 방지막 패턴(160) 및 게이트 절연막 패턴(140)을 함께 형성한다. 이때, 게이트 절연막 패턴(140) 및 식각 방지막 패턴(160)은 다결정 규소막(2300)의 일부 영역들 위에 형성된다. 식각 방지막 패턴(160)은 게이트 전극(151) 및 제2 캐패시터 전극(158)을 게이트 절연막 패턴(140)과의 사이에 두고 게이트 절연막 패턴(140)과 동일한 패턴으로 형성된다. 이때, 식각 방지막 패턴(160) 및 게이트 절연막 패턴(140)은 사진 식각 공정을 통해 패터닝될 수 있다.
다음, 도 16에 도시한 바와 같이, 식각 방지막 패턴(160) 위에 n형 또는 p형 불순물이 도핑된 수소화 비정질 규소(a-Si:H)막(1700) 및 데이터 금속막(1800)을 전면(全面)에 걸쳐 차례로 형성한다.
다음, n형 또는 p형 불순물이 도핑된 수소화 비정질 규소(a-Si:H)막(1700), 데이터 금속막(180), 및 다결정 규소막(2300)을 함께 패터닝하여, 앞서 도 11에서 도시한 바와 같이, 소스 저항성 접촉층(273), 드레인 저항성 접촉층(275), 소스 전극(283), 드레인 전극(285), 액티브층(231), 및 제1 캐패시터 전극(238)을 형성한다. 이때, 소스 저항성 접촉층(273), 드레인 저항성 접촉층(275), 소스 전극(283), 드레인 전극(285), 액티브층(231), 및 제1 캐패시터 전극(238)은 사진 식각 공정을 통해 패터닝된다.
소스 저항성 접촉층(273) 및 드레인 저항성 접촉층(275)은 식각 방지막 패턴(160)과 중첩되지 않은 액티브층(231) 위에서 식각 방지막 패턴(160) 위에 걸쳐 형성된다. 또한, 소스 저항성 접촉층(273)과 드레인 저항성 접촉층(275)은 게이트 전극(151)을 사이에 두고 서로 이격된다.
소스 전극(283) 및 드레인 전극(285)은 각각 소스 저항성 접촉층(273) 및 드레인 저항성 접촉층(275)과 함께 동일한 패턴으로 형성된다. 따라서, 소스 전극(283) 및 드레인 전극(285)도 소스 저항성 접촉층(273) 및 드레인 저항성 접촉층(275)과 마찬가지로 서로 이격된다.
또한, 소스 저항성 접촉층(273), 드레인 저항성 접촉층(275), 소스 전극(283), 및 드레인 전극(285)은 게이트 전극(151)과 수평 방향으로 이격된다.
이상과 같은 제조 방법을 통하여, 본 발명의 제2 실시예에 따른 표시 장치(102)를 제조할 수 있다. 즉, 대면적화된 표시 장치(102)를 효과적으로 제조할 수 있을 뿐만아니라 전체적인 제조 공정을 간소화할 수 있다.
구체적으로, 액티브층(131), 제1 캐패시터 전극(138), 소스 저항성 접촉층(173), 드레인 저항성 접촉층(175), 더미 저항성 접촉층(178), 소스 전극(183), 드레인 전극(185), 및 더미 전극(188)은 하나의 사진 식각 공정을 통해 함께 형성할 수 있다. 따라서, 제2 실시예에 따르면, 제1 실시예와 비교하여 전체적으로 적어도 한번의 사진 식각 공정을 줄일 수 있다.
또한, 다결정 규소 박막 트랜지스터를 사용하면서도 대면적 공정에 불리한 이온 샤워(ion shower) 또는 이온 임플랜터(ion implanter) 공정을 사용하지 않고 표시 장치(102)를 제조할 수 있다.
또한, 과식각을 방지하여 안정적으로 표시 장치(102)를 제조할 수 있다.
이하, 도 17을 참조하여 본 발명의 제3 실시예에 따른 표시 장치를 설명한다.
본 발명의 제3 실시예에 따른 표시 장치(102)는 유기 발광 소자(70)(도 2에 도시) 대신 액정층(300)을 포함하며, 박막 트랜지tm터(10) 및 캐패시터(20)는 제1 실시예와 동일한 구조를 갖는다. 즉, 본 발명의 제2 실시예에서, 표시 장치(102)는 액정 표시 장치이다.
액정층(300)은 해당 기술 분야의 종사자에게 공지된 다양한 액정을 포함할 수 있다.
또한, 표시 장치(102)는 액정층(300)을 사이에 두고 기판(111)와 대향 배치된 대향 기판(211)을 더 포함한다.
기판(111)에는 박막 트랜지스터(10)의 드레인 전극과 연결된 화소 전극(310)이 형성되고, 대향 기판(211)에는 화소 전극(310)과 대향하는 공통 전극(320)이 형성된다. 액정층(300)은 화소 전극(310)과 공통 전극(320) 사이에 배치되어 액정이 거동한다.
또한, 표시 장치(102)는 기판 본체(111) 및 대향 기판(211)에 각각 부착된 편광판들(미도시)을 더 포함할 수 있다.
또한, 본 발명의 제2 실시예에 따른 표시 장치(102)의 박막 트랜지스터(10) 및 캐패시터(80)를 제조하는 방법도 제1 실시예와 동일하다.
본 발명의 제3 실시예에서, 액정층(300) 및 대향 기판(211)이 도 17에 도시한 구조에 한정되는 것은 아니다. 액정층(300) 및 대향 기판(211)은 해당 기술 분야의 종사자가 용이하게 변경 가능한 범위 내에서 다양한 구조를 가질 수 있다.
본 발명을 앞서 기재한 바에 따라 바람직한 실시예를 통해 설명하였지만, 본 발명은 이에 한정되지 않으며 다음에 기재하는 특허청구범위의 개념과 범위를 벗어나지 않는 한, 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.
10, 20: 박막 트랜지스터 70: 유기 발광 소자
80: 캐패시터 101, 102: 표시 장치
111: 기판 120: 버퍼층
131, 231: 액티브층 138, 238: 제1 캐패시터 전극
140: 게이트 절연막 패턴 151: 게이트 전극
160: 식각 방지막 패턴 173, 273: 소스 저항성 접촉층
175, 275: 드레인 저항성 접촉층 183, 283: 소스 전극
185, 285: 드레인 전극 278: 더미 저항성 접촉층
288: 더미 전극 910, 920: 구동 회로
CL 캐패시터 라인 DA: 표시 영역
DL: 데이터 라인 GL: 게이트 라인
NA: 비표시 영역 PE: 화소 영역
VDD: 공통 전원 라인
80: 캐패시터 101, 102: 표시 장치
111: 기판 120: 버퍼층
131, 231: 액티브층 138, 238: 제1 캐패시터 전극
140: 게이트 절연막 패턴 151: 게이트 전극
160: 식각 방지막 패턴 173, 273: 소스 저항성 접촉층
175, 275: 드레인 저항성 접촉층 183, 283: 소스 전극
185, 285: 드레인 전극 278: 더미 저항성 접촉층
288: 더미 전극 910, 920: 구동 회로
CL 캐패시터 라인 DA: 표시 영역
DL: 데이터 라인 GL: 게이트 라인
NA: 비표시 영역 PE: 화소 영역
VDD: 공통 전원 라인
Claims (38)
- 기판 상에 형성된 액티브층;
상기 액티브층의 일부 영역 위에 형성된 게이트 절연막 패턴;
상기 게이트 절연막 패턴의 일부 영역 위에 형성된 게이트 전극;
상기 게이트 절연막 패턴 및 상기 게이트 전극을 덮는 식각 방지막 패턴; 그리고
상기 액티브층 및 상기 식각 방지막 패턴 위에 형성된 소스 부재 및 드레인 부재
를 포함하는 박막 트랜지스터. - 제1항에서,
상기 게이트 절연막 패턴과 상기 식각 방지막 패턴은 서로 동일한 패턴으로 패터닝된 박막 트랜지스터. - 제1항에서,
상기 소스 부재 및 상기 드레인 부재는 상기 게이트 전극 상에 위치하는 소정의 공간을 사이에 두고 서로 이격된 박막 트랜지스터. - 제3항에서,
상기 소스 부재와 상기 드레인 부재가 서로 이격된 것을 제외하면, 상기 액티브층은 상기 소스 부재 및 상기 드레인 부재와 동일한 패턴으로 형성된 박막 트랜지스터. - 제1항 내지 제4항 중 어느 한 항에서,
상기 식각 방지막 패턴은 상기 소스 부재 및 상기 드레인 부재와 다른 식각 선택비를 갖는 박막 트랜지스터. - 제4항에서,
상기 소스 부재는 소스 전극 및 상기 소스 전극과 상기 액티브층 사이에 배치된 소스 저항성 접촉층을 포함하고,
상기 드레인 부재는 드레인 전극 및 상기 드레인 전극과 상기 액티브층 사이에 배치된 드레인 저항성 접촉층을 포함하는 박막 트랜지스터. - 제6항에서,
상기 소스 저항성 접촉층 및 상기 드레인 저항성 접촉층은 n형 또는 p형 불순물이 도핑된 수소화 비정질 규소(hydrogenated amorphous silicon, a-Si:H)막으로 형성된 박막 트랜지스터. - 기판 상에 액티브층을 형성하는 단계;
상기 액티브층의 일부 영역 위에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막의 일부 영역 위에 게이트 전극을 형성하는 단계;
상기 게이트 절연막 및 상기 게이트 전극을 덮는 식각 방지막을 형성하는 단계;
상기 게이트 절연막 및 상기 식각 방지막을 함께 패터닝하여 서로 동일한 패턴으로 게이트 절연막 패턴 및 식각 방지막 패턴을 형성하는 단계; 그리고
상기 액티브층 및 상기 식각 방지막 패턴 위에 소스 부재 및 드레인 부재를 형성하는 단계
를 포함하는 박막 트랜지스터 제조 방법. - 제8항에서,
상기 소스 부재 및 상기 드레인 부재는 상기 게이트 전극 상에 위치하는 소정의 공간을 사이에 두고 서로 이격되는 박막 트랜지스터 제조 방법. - 제9항에서,
상기 소스 부재와 상기 드레인 부재가 서로 이격된 것을 제외하면, 상기 액티브층은 상기 소스 부재 및 상기 드레인 부재와 동일한 패턴으로 형성되는 박막 트랜지스터 제조 방법. - 제8항 내제 제10항 중 어느 한 항에서,
상기 식각 방지막 패턴은 상기 소스 부재 및 상기 드레인 부재와 다른 식각 선택비를 갖는 박막 트랜지스터 제조 방법. - 제11항에서,
상기 소스 부재는 소스 전극 및 상기 소스 전극과 상기 액티브층 사이에 배치된 소스 저항성 접촉층을 포함하고,
상기 드레인 부재는 드레인 전극 및 상기 드레인 전극과 상기 액티브층 사이에 배치된 드레인 저항성 접촉층을 포함하는 박막 트랜지스터 제조 방법. - 제12항에서,
상기 소스 저항성 접촉층 및 상기 드레인 저항성 접촉층은 n형 또는 p형 불순물이 도핑된 수소화 비정질 규소(hydrogenated amorphous silicon, a-Si:H)막으로 형성되는 박막 트랜지스터 제조 방법. - 제13항에서,
상기 소스 저항성 접촉층 및 상기 드레인 저항성 접촉층은 화학 기상 성장법(chemical vapor deposition, CVD)을 통해 형성되는 박막 트랜지스터 제조 방법. - 기판 상에 형성된 액티브층;
상기 액티브층의 일부 영역 위에 형성된 게이트 절연막 패턴;
상기 게이트 절연막 패턴의 일부 영역 위에 형성된 게이트 전극;
상기 게이트 절연막 패턴 및 상기 게이트 전극을 덮는 식각 방지막 패턴; 그리고
상기 액티브층 및 상기 식각 방지막 패턴 위에 형성된 소스 부재 및 드레인 부재
를 포함하는 표시 장치. - 제15항에서,
상기 게이트 절연막 패턴과 상기 식각 방지막 패턴은 서로 동일한 패턴으로 패터닝된 표시 장치. - 제15항에서,
상기 소스 부재 및 상기 드레인 부재는 상기 게이트 전극 상에 위치하는 소정의 공간을 사이에 두고 서로 이격된 표시 장치. - 제17항에서,
상기 소스 부재와 상기 드레인 부재가 서로 이격된 것을 제외하면, 상기 액티브층은 상기 소스 부재 및 상기 드레인 부재와 동일한 패턴으로 형성된 표시 장치. - 제15항에서,
상기 식각 방지막 패턴은 상기 소스 부재 및 상기 드레인 부재와 다른 식각 선택비를 갖는 표시 장치. - 제19항에서,
상기 소스 부재는 소스 전극 및 상기 소스 전극과 상기 액티브층 사이에 배치된 소스 저항성 접촉층을 포함하고,
상기 드레인 부재는 드레인 전극 및 상기 드레인 전극과 상기 액티브층 사이에 배치된 드레인 저항성 접촉층을 포함하는 표시 장치. - 제20항에서,
상기 소스 저항성 접촉층 및 상기 드레인 저항성 접촉층은 n형 또는 p형 불순물이 도핑된 수소화 비정질 규소(hydrogenated amorphous silicon, a-Si:H)막으로 형성된 표시 장치. - 제15항 내지 제21항 중 어느 한 항에서,
상기 액티브층과 동일한 층에 형성된 제1 캐패시터 전극과, 상기 제1 캐패시터 전극 위에 형성된 게이트 절연막 패턴, 그리고 상기 게이트 절연막 패턴 위에 상기 게이트 전극과 동일한 소재로 형성된 제2 캐패시터 전극을 포함하는 캐패시터를 더 포함하는 표시 장치. - 제22항에서,
상기 캐패시터는 상기 식각 방지막 패턴을 사이에 두고 상기 제2 캐패시터 전극 위에 형성된 더미(dummy) 저항성 접촉층 및 상기 더미 저항성 접촉층 위에 형성된 더미 전극을 더 포함하는 표시 장치. - 제23항에서,
상기 제1 캐패시터 전극, 상기 게이트 절연막 패턴, 상기 식각 방지막 패턴, 상기 더미 저항성 접촉층, 및 상기 더미 전극은 서로 동일한 패턴으로 형성된 표시 장치. - 제22항에서,
상기 기판 상에 형성된 유기 발광 소자를 더 포함하는 표시 장치. - 제22항에서,
상기 기판 상에 형성된 액정층을 더 포함하는 표시 장치. - 기판 상에 액티브층을 형성하는 단계;
상기 액티브층의 일부 영역 위에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막의 일부 영역 위에 게이트 전극을 형성하는 단계;
상기 게이트 절연막 및 상기 게이트 전극을 덮는 식각 방지막을 형성하는 단계;
상기 게이트 절연막 및 상기 식각 방지막을 함께 패터닝하여 서로 동일한 패턴으로 게이트 절연막 패턴 및 식각 방지막 패턴을 형성하는 단계; 그리고
상기 액티브층 및 상기 식각 방지막 패턴 위에 소스 부재 및 드레인 부재를 형성하는 단계
를 포함하는 표시 장치 제조 방법. - 제27항에서,
상기 소스 부재 및 상기 드레인 부재는 상기 게이트 전극 상에 위치하는 소정의 공간을 사이에 두고 서로 이격되는 표시 장치 제조 방법. - 제28항에서,
상기 소스 부재와 상기 드레인 부재가 서로 이격된 것을 제외하면, 상기 액티브층은 상기 소스 부재 및 상기 드레인 부재와 동일한 패턴으로 형성되는 표시 장치 제조 방법. - 제27항에서,
상기 식각 방지막 패턴은 상기 소스 부재 및 상기 드레인 부재와 다른 식각 선택비를 갖는 표시 장치 제조 방법. - 제30항에서,
상기 소스 부재는 소스 전극 및 상기 소스 전극과 상기 액티브층 사이에 배치된 소스 저항성 접촉층을 포함하고,
상기 드레인 부재는 드레인 전극 및 상기 드레인 전극과 상기 액티브층 사이에 배치된 드레인 저항성 접촉층을 포함하는 표시 장치 제조 방법. - 제31항에서,
상기 소스 저항성 접촉층 및 상기 드레인 저항성 접촉층은 n형 또는 p형 불순물이 도핑된 수소화 비정질 규소(hydrogenated amorphous silicon, a-Si:H)막으로 형성되는 표시 장치 제조 방법. - 제32항에서,
상기 소스 저항성 접촉층 및 상기 드레인 저항성 접촉층은 화학 기상 성장법(chemical vapor deposition, CVD)을 통해 형성되는 표시 장치 제조 방법. - 제27항 내지 제33항 중 어느 한 항에서,
상기 액티브층과 동일한 층에 형성된 제1 캐패시터 전극과, 상기 제1 캐패시터 전극 위에 형성된 게이트 절연막 패턴, 그리고 상기 게이트 절연막 패턴 위에 상기 게이트 전극과 동일한 소재로 형성된 제2 캐패시터 전극을 포함하는 캐패시터를 형성하는 단계를 더 포함하는 표시 장치 제조 방법. - 제34항에서,
상기 캐패시터는 상기 식각 방지막 패턴을 사이에 두고 상기 제2 캐패시터 전극 위에 형성된 더미(dummy) 저항성 접촉층 및 상기 더미 저항성 접촉층 위에 형성된 더미 전극을 더 포함하는 표시 장치 제조 방법. - 제35항에서,
상기 제1 캐패시터 전극, 상기 게이트 절연막 패턴, 상기 식각 방지막 패턴, 상기 더미 저항성 접촉층, 및 상기 더미 전극은 서로 동일한 패턴으로 형성되는 표시 장치 제조 방법. - 제34항에서,
상기 기판 상에 유기 발광 소자를 형성하는 단계를 더 포함하는 표시 장치 제조 방법. - 제34항에서,
상기 기판 상에 액정층을 형성하는 단계를 더 포함하는 표시 장치 제조 방법.
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