JPH08186262A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH08186262A JPH08186262A JP31538294A JP31538294A JPH08186262A JP H08186262 A JPH08186262 A JP H08186262A JP 31538294 A JP31538294 A JP 31538294A JP 31538294 A JP31538294 A JP 31538294A JP H08186262 A JPH08186262 A JP H08186262A
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Abstract
(57)【要約】
【目的】 非晶質シリコンの固相結晶化工程時間を短縮
させて生産性を向上させ、多結晶シリコンの結晶粒の大
きさの均一度を向上させてＴＦＴの電気的な特性を向上
させた多結晶シリコン薄膜トランジスタの製造方法を提
供。 【構成】 ａ）透明性絶縁基板上に真性非晶質シリコン
薄膜を成膜し、ｂ）前記非晶質シリコン薄膜を高圧−酸
素雰囲気で熱処理して多結晶シリコン薄膜と酸化膜を形
成し、ｃ）前記多結晶シリコン薄膜と酸化膜をパターニ
ングしてトランジスタの活性領域およびゲート酸化膜を
定義し、ｄ）前記定義された活性領域の多結晶シリコン
薄膜とゲート酸化膜の側壁に側壁酸化膜を形成し、ｅ）
前記ゲート酸化膜の所定の部位にゲート電極を形成し、
このゲート電極をマスクとしてイオン注入して前記活性
領域にソース／ドレイン領域を形成し、ｆ）金属電極を
配線して、多結晶シリコン薄膜トランジスタを製造す
る。
させて生産性を向上させ、多結晶シリコンの結晶粒の大
きさの均一度を向上させてＴＦＴの電気的な特性を向上
させた多結晶シリコン薄膜トランジスタの製造方法を提
供。 【構成】 ａ）透明性絶縁基板上に真性非晶質シリコン
薄膜を成膜し、ｂ）前記非晶質シリコン薄膜を高圧−酸
素雰囲気で熱処理して多結晶シリコン薄膜と酸化膜を形
成し、ｃ）前記多結晶シリコン薄膜と酸化膜をパターニ
ングしてトランジスタの活性領域およびゲート酸化膜を
定義し、ｄ）前記定義された活性領域の多結晶シリコン
薄膜とゲート酸化膜の側壁に側壁酸化膜を形成し、ｅ）
前記ゲート酸化膜の所定の部位にゲート電極を形成し、
このゲート電極をマスクとしてイオン注入して前記活性
領域にソース／ドレイン領域を形成し、ｆ）金属電極を
配線して、多結晶シリコン薄膜トランジスタを製造す
る。
Description
【０００１】
【産業上の利用分野】本発明は、高画質のアクティブマ
トリックスの液晶表示装置に有用な薄膜トランジスタの
製造方法に関するもので、特に、改善された多結晶シリ
コン薄膜トランジスタ(polysilicon thin film transis
tor)を製造する方法に関するものである。
トリックスの液晶表示装置に有用な薄膜トランジスタの
製造方法に関するもので、特に、改善された多結晶シリ
コン薄膜トランジスタ(polysilicon thin film transis
tor)を製造する方法に関するものである。
【０００２】
【従来の技術】一般的に、多結晶シリコン薄膜トランジ
スタは、高画質のアクティブマトリックスの液晶表示装
置(active matrix LCD:Liquid Crystal Display)からパ
ネルの画素スイッチまたは周辺駆動集積回路(drive IC)
に利用されている。
スタは、高画質のアクティブマトリックスの液晶表示装
置(active matrix LCD:Liquid Crystal Display)からパ
ネルの画素スイッチまたは周辺駆動集積回路(drive IC)
に利用されている。
【０００３】図１は従来の製造方法によって製作された
一般的な平面形(coplanar)の多結晶シリコン薄膜トラン
ジスタの断面構造を示す。
一般的な平面形(coplanar)の多結晶シリコン薄膜トラン
ジスタの断面構造を示す。
【０００４】図１を参照して、製造方法を簡略に説明す
ると次のようである。
ると次のようである。
【０００５】まず、ガラスまたは石英等の透明性絶縁基
板（１１）の上にプラズマ増加化学気相蒸着(PECVD:Pla
sma Enhanced Chemical Vapor Deposition)法または低
圧化学気相蒸着(LPCVD:Low Pressure CVD)法によってＳ
ｉＨ4やＳｉ2Ｈ4ガスを使用して非晶質シリコン（ａ−
Ｓｉ）を蒸着してから、固相(solid phase)または液相
(liquid phase)の結晶化によって多結晶シリコンを形成
する。
板（１１）の上にプラズマ増加化学気相蒸着(PECVD:Pla
sma Enhanced Chemical Vapor Deposition)法または低
圧化学気相蒸着(LPCVD:Low Pressure CVD)法によってＳ
ｉＨ4やＳｉ2Ｈ4ガスを使用して非晶質シリコン（ａ−
Ｓｉ）を蒸着してから、固相(solid phase)または液相
(liquid phase)の結晶化によって多結晶シリコンを形成
する。
【０００６】続いて、写真石版術の工程を利用して前記
多結晶シリコンをパターニングして、チャンネル領域
（１２）とソース／ドレイン領域を定義する。
多結晶シリコンをパターニングして、チャンネル領域
（１２）とソース／ドレイン領域を定義する。
【０００７】その後、一般的な自己整列の技術を利用し
てゲート酸化膜（１３）、ゲート電極（１４）、ソース
／ドレイン（１５）、保護酸化膜（１６）、および金属
電極（１７）を形成して、多結晶シリコン薄膜トランジ
スタを製作する。
てゲート酸化膜（１３）、ゲート電極（１４）、ソース
／ドレイン（１５）、保護酸化膜（１６）、および金属
電極（１７）を形成して、多結晶シリコン薄膜トランジ
スタを製作する。
【０００８】上述のように製作された平面形の構造の薄
膜トランジスタは、オフ状態時の漏泄電流が大きいとい
う問題点がある。
膜トランジスタは、オフ状態時の漏泄電流が大きいとい
う問題点がある。
【０００９】このような漏泄電流を減少させるための方
法として、次のような技術が提案されている。
法として、次のような技術が提案されている。
【００１０】図２はゲート電極（２４）とソース／ドレ
イン領域（２５）が垂直的に相互に重畳されないオフセ
ット構造の多結晶シリコン薄膜トランジスタを示す。
イン領域（２５）が垂直的に相互に重畳されないオフセ
ット構造の多結晶シリコン薄膜トランジスタを示す。
【００１１】この技術は日本国の特開昭６０−２５１６
６７号に開示されている。
６７号に開示されている。
【００１２】この製造方法は図１と類似であり、オフセ
ット領域を作るための工程が追加される。
ット領域を作るための工程が追加される。
【００１３】前記オフセット構造の薄膜トランジスタか
らソース／ドレイン領域の中でドレイン領域のみオフセ
ット構造によってトランジスタを製造することができ
る。
らソース／ドレイン領域の中でドレイン領域のみオフセ
ット構造によってトランジスタを製造することができ
る。
【００１４】図３は高濃度にドーピングされたソース／
ドレイン領域（３５）の側面に低濃度にドーピングされ
たＬＤＤ(Lightly Doped Region)の領域（３５−）を具
備した多結晶シリコン薄膜トランジスタを示している。
ドレイン領域（３５）の側面に低濃度にドーピングされ
たＬＤＤ(Lightly Doped Region)の領域（３５−）を具
備した多結晶シリコン薄膜トランジスタを示している。
【００１５】この技術は、Nakazawa等による“Lightly
Doped Drain TFT Structure for Poly-Si LCDs", SID 9
0 Digestに開示されている。
Doped Drain TFT Structure for Poly-Si LCDs", SID 9
0 Digestに開示されている。
【００１６】この製造方法は、やはり図１の方法と類似
であり、前記ＬＤＤ領域（３５−）を作るための工程が
追加される。
であり、前記ＬＤＤ領域（３５−）を作るための工程が
追加される。
【００１７】図４は多重ゲート電極（４４）を具備した
多結晶シリコン薄膜トランジスタの断面構造を示してい
るもので、R.E.Proano等による“Development and Elec
trical Properties of Undoped Poly-Si TFTs", Proc o
f SID Vol.30/2に開示されている。それぞれのゲート
は、電気的に相互に連結されている。
多結晶シリコン薄膜トランジスタの断面構造を示してい
るもので、R.E.Proano等による“Development and Elec
trical Properties of Undoped Poly-Si TFTs", Proc o
f SID Vol.30/2に開示されている。それぞれのゲート
は、電気的に相互に連結されている。
【００１８】この製造方法は、図１の製造工程から、ゲ
ート電極用マスクのみ変えると、図の方法と同一の工程
によって製作することができる。
ート電極用マスクのみ変えると、図の方法と同一の工程
によって製作することができる。
【００１９】
【発明が解決しようとする課題】以上説明した多数の多
結晶シリコン薄膜トランジスタにおいて、電気的な特性
は、チャンネル領域である多結晶シリコン（１２，２
２，３２，または４２）とゲート酸化膜（１３，２３，
３３，または４３）との界面状態によって決定される。
結晶シリコン薄膜トランジスタにおいて、電気的な特性
は、チャンネル領域である多結晶シリコン（１２，２
２，３２，または４２）とゲート酸化膜（１３，２３，
３３，または４３）との界面状態によって決定される。
【００２０】また、製造工程でのボトルネック現象は、
前記多結晶シリコン形成工程から主に発生している。
前記多結晶シリコン形成工程から主に発生している。
【００２１】前述のように、薄膜トランジスタにおいて
前記多結晶シリコン薄膜は、蒸着された非晶質シリコン
の結晶化工程によって製作される。
前記多結晶シリコン薄膜は、蒸着された非晶質シリコン
の結晶化工程によって製作される。
【００２２】前記非晶質シリコンは、ＬＰＣＶＤまたは
ＰＥＣＶＤによって５８０℃以下で蒸着して形成すると
か、ＬＰＣＶＤによって６００℃以上の温度で蒸着され
た多結晶シリコンをシリコン自己イオン注入(Si salf i
on implantation)によって非晶質化させて形成する。
ＰＥＣＶＤによって５８０℃以下で蒸着して形成すると
か、ＬＰＣＶＤによって６００℃以上の温度で蒸着され
た多結晶シリコンをシリコン自己イオン注入(Si salf i
on implantation)によって非晶質化させて形成する。
【００２３】前記結晶化工程には、電気炉の熱処理また
は急速熱処理を利用した固相結晶化方法とレーザーアニ
ーリングによる液相結晶化方法とがある。これらの中
で、薄膜の均一性と生産性から有利な固相結晶化方法が
広く利用されている。即ち、従来の製造方法において、
前記活性層である多結晶シリコンは、非晶質シリコンを
通常圧以下の非活性ガスの雰囲気で２０時間以上の長時
間の間熱処理する固相結晶化方法によって主に形成され
る。
は急速熱処理を利用した固相結晶化方法とレーザーアニ
ーリングによる液相結晶化方法とがある。これらの中
で、薄膜の均一性と生産性から有利な固相結晶化方法が
広く利用されている。即ち、従来の製造方法において、
前記活性層である多結晶シリコンは、非晶質シリコンを
通常圧以下の非活性ガスの雰囲気で２０時間以上の長時
間の間熱処理する固相結晶化方法によって主に形成され
る。
【００２４】このような方法によって形成された多結晶
シリコンは、大きな結晶粒をもつ反面、結晶粒内の欠陥
が多いのであり、結晶化熱処理時間が長い短所がある。
また、結晶化時間が長いので、各結晶粒の結晶核生成(n
ucleation)の時期および結晶粒成長(grain growth)の時
間がそれぞれに異なって、最終的に得られる多結晶シリ
コンの結晶粒の大きさが大変不均一である。
シリコンは、大きな結晶粒をもつ反面、結晶粒内の欠陥
が多いのであり、結晶化熱処理時間が長い短所がある。
また、結晶化時間が長いので、各結晶粒の結晶核生成(n
ucleation)の時期および結晶粒成長(grain growth)の時
間がそれぞれに異なって、最終的に得られる多結晶シリ
コンの結晶粒の大きさが大変不均一である。
【００２５】したがって、多結晶シリコンとゲート酸化
膜との間の界面特性が低下する。
膜との間の界面特性が低下する。
【００２６】その結果、上述の方法によって形成された
多結晶シリコンを利用して薄膜トランジスタを製造する
場合、製造生産性が低く、トランジスタの電気的な特性
が低下し、薄膜トランジスタの高集積化に多大な障碍に
なっている。
多結晶シリコンを利用して薄膜トランジスタを製造する
場合、製造生産性が低く、トランジスタの電気的な特性
が低下し、薄膜トランジスタの高集積化に多大な障碍に
なっている。
【００２７】本発明は、このような問題点を解決するた
めに案出されたもので、その目的は、非晶質シリコンの
固相結晶化工程時間を短縮させて製造生産性を向上させ
るとともに、多結晶シリコンの結晶粒の大きさの均一度
を向上させてＴＦＴの電気的な特性を向上させることが
できる多結晶シリコン薄膜トランジスタの製造方法を提
供することにある。
めに案出されたもので、その目的は、非晶質シリコンの
固相結晶化工程時間を短縮させて製造生産性を向上させ
るとともに、多結晶シリコンの結晶粒の大きさの均一度
を向上させてＴＦＴの電気的な特性を向上させることが
できる多結晶シリコン薄膜トランジスタの製造方法を提
供することにある。
【００２８】
【課題を解決するための手段】前記目的を達成するため
の本発明の第１の態様は、 ａ）透明性絶縁基板上に真性非晶質シリコン薄膜を成膜
する工程； ｂ）前記非晶質シリコン薄膜を高圧−酸素（Ｏ2）雰囲
気の電気炉から熱処理して良質の多結晶シリコン薄膜と
酸化膜を形成する固相結晶化および酸化工程； ｃ）前記多結晶シリコン薄膜と酸化膜をパターニングし
てトランジスタの活性領域およびゲート酸化膜を定義す
る工程； ｄ）前記定義された活性領域の多結晶シリコン薄膜とゲ
ート酸化膜の側壁に側壁酸化膜を形成する工程； ｅ）前記ゲート酸化膜の所定の部位にゲート電極を形成
する工程、およびこのゲート電極をマスクとして利用し
たイオン注入工程を通じて前記活性領域にソース／ドレ
イン領域を形成する工程；および ｆ）金属電極を形成するための配線工程からなる。
の本発明の第１の態様は、 ａ）透明性絶縁基板上に真性非晶質シリコン薄膜を成膜
する工程； ｂ）前記非晶質シリコン薄膜を高圧−酸素（Ｏ2）雰囲
気の電気炉から熱処理して良質の多結晶シリコン薄膜と
酸化膜を形成する固相結晶化および酸化工程； ｃ）前記多結晶シリコン薄膜と酸化膜をパターニングし
てトランジスタの活性領域およびゲート酸化膜を定義す
る工程； ｄ）前記定義された活性領域の多結晶シリコン薄膜とゲ
ート酸化膜の側壁に側壁酸化膜を形成する工程； ｅ）前記ゲート酸化膜の所定の部位にゲート電極を形成
する工程、およびこのゲート電極をマスクとして利用し
たイオン注入工程を通じて前記活性領域にソース／ドレ
イン領域を形成する工程；および ｆ）金属電極を形成するための配線工程からなる。
【００２９】前記目的を達成するための本発明の第２の
態様は、 ａ）透明性絶縁基板上に真性非晶質シリコン薄膜を成膜
する工程； ｂ）前記非晶質シリコン薄膜を高圧−酸素（Ｏ2）雰囲
気の電気炉から熱処理して良質の多結晶シリコン薄膜と
酸化膜を形成する固相結晶化および酸化工程； ｄ）前記多結晶シリコン薄膜と酸化膜をパターニングし
てトランジスタの活性領域を定義してから、前記酸化膜
を除去する工程； ｄ）前記活性領域が定義された基板の全面にゲート酸化
膜を蒸着する工程； ｅ）前記ゲート酸化膜の所定の部位にゲート電極を形成
する工程、およびこのゲート電極をマスクとして利用し
たイオン注入工程を通じて前記活性領域にソース／ドレ
イン領域を形成する工程；および ｆ）金属電極を形成するための配線工程からなる。
態様は、 ａ）透明性絶縁基板上に真性非晶質シリコン薄膜を成膜
する工程； ｂ）前記非晶質シリコン薄膜を高圧−酸素（Ｏ2）雰囲
気の電気炉から熱処理して良質の多結晶シリコン薄膜と
酸化膜を形成する固相結晶化および酸化工程； ｄ）前記多結晶シリコン薄膜と酸化膜をパターニングし
てトランジスタの活性領域を定義してから、前記酸化膜
を除去する工程； ｄ）前記活性領域が定義された基板の全面にゲート酸化
膜を蒸着する工程； ｅ）前記ゲート酸化膜の所定の部位にゲート電極を形成
する工程、およびこのゲート電極をマスクとして利用し
たイオン注入工程を通じて前記活性領域にソース／ドレ
イン領域を形成する工程；および ｆ）金属電極を形成するための配線工程からなる。
【００３０】
【作用】本発明によると、工程時間を短縮させて製造生
産性を向上させており、結晶粒の大きさの均一度が高
い、良質の多結晶シリコンを得ることができる。
産性を向上させており、結晶粒の大きさの均一度が高
い、良質の多結晶シリコンを得ることができる。
【００３１】特に、本発明の第１の態様によると、ゲー
ト絶縁膜が非晶質上から熱酸化によって成長されるの
で、絶縁特性および多結晶シリコンとの界面特性が優秀
である。
ト絶縁膜が非晶質上から熱酸化によって成長されるの
で、絶縁特性および多結晶シリコンとの界面特性が優秀
である。
【００３２】本発明の第２の態様によると、ゲート絶縁
膜の厚さの制限を除去して高電圧用のゲート絶縁膜とし
て使用することができる。
膜の厚さの制限を除去して高電圧用のゲート絶縁膜とし
て使用することができる。
【００３３】本発明の他の特徴は、添付図面を参照して
詳細に説明される実施例によってより明確になるであろ
う。
詳細に説明される実施例によってより明確になるであろ
う。
【００３４】
【実施例】図５は本発明の第１実施例によるＰｏｌｙ−
Ｓｉ ＴＦＴの製造方法を示しており、図６は本発明の
第２実施例によるＰｏｌｙ−Ｓｉ ＴＦＴの製造方法を
図示している。
Ｓｉ ＴＦＴの製造方法を示しており、図６は本発明の
第２実施例によるＰｏｌｙ−Ｓｉ ＴＦＴの製造方法を
図示している。
【００３５】容易な説明のために、素子を構成する各要
素は、終りの数の番号が同一の参照符号を付与してお
り、重複の部分に対する説明は省略する。
素は、終りの数の番号が同一の参照符号を付与してお
り、重複の部分に対する説明は省略する。
【００３６】以下、本発明の第１実施例を図５（ａ）〜
図６（ｆ）を参照して詳細に説明する。
図６（ｆ）を参照して詳細に説明する。
【００３７】図５（ａ）に示した第１工程は、透明性絶
縁基板（５１）の上に真性非晶質シリコン層（５２＊）
を蒸着する工程である。
縁基板（５１）の上に真性非晶質シリコン層（５２＊）
を蒸着する工程である。
【００３８】前記透明性絶縁基板（５１）は、ガラスま
たは石英中のある一つからなる。前記非晶質シリコン層
（５２＊）は、ＳｉＨ4、またはＳｉ2Ｈ6ガスを使用し
たＬＰＣＶＤまたはＰＥＣＶＤによって約２００〜１，
５００オングストローム厚さに形成される。
たは石英中のある一つからなる。前記非晶質シリコン層
（５２＊）は、ＳｉＨ4、またはＳｉ2Ｈ6ガスを使用し
たＬＰＣＶＤまたはＰＥＣＶＤによって約２００〜１，
５００オングストローム厚さに形成される。
【００３９】第２工程は、前記非晶質シリコン薄膜（５
２＊）を高圧酸素雰囲気の電気炉から熱処理して多結晶
シリコン（５２）および酸化膜（５３）を形成する工程
である。
２＊）を高圧酸素雰囲気の電気炉から熱処理して多結晶
シリコン（５２）および酸化膜（５３）を形成する工程
である。
【００４０】図５（ｂ）に図示のように、約６００℃以
下の温度と、通常圧以上から１００ａｔｍ以下の高圧の
Ｏ2雰囲気の条件をもつ電気炉から前記非晶質シリコン
の固相結晶化および酸化工程を連続的に遂行して多結晶
シリコン（５２）とゲート酸化膜（５３）を形成する。
下の温度と、通常圧以上から１００ａｔｍ以下の高圧の
Ｏ2雰囲気の条件をもつ電気炉から前記非晶質シリコン
の固相結晶化および酸化工程を連続的に遂行して多結晶
シリコン（５２）とゲート酸化膜（５３）を形成する。
【００４１】この工程のように、熱酸化工程を利用して
形成されたゲート酸化膜（５３）は絶縁特性が優秀であ
り、その厚さを非常に薄い膜に制御することが容易な反
面、５００オングストローム以上の厚さを要する高電圧
用には使用が制限される。
形成されたゲート酸化膜（５３）は絶縁特性が優秀であ
り、その厚さを非常に薄い膜に制御することが容易な反
面、５００オングストローム以上の厚さを要する高電圧
用には使用が制限される。
【００４２】第３工程は、図５（ｃ）に図示のように、
写真石版術の工程を利用して、前記多結晶シリコン（５
２）と酸化膜（５３）をパターニングしてＴＦＴの活性
領域を定義する工程である。
写真石版術の工程を利用して、前記多結晶シリコン（５
２）と酸化膜（５３）をパターニングしてＴＦＴの活性
領域を定義する工程である。
【００４３】図６（ｄ）に示した第４工程は、前記工程
を通じてパターニングされた多結晶シリコン（５２）と
ゲート酸化膜（５３）との側壁に、側壁酸化膜（５３
＋）を形成する工程である。前記側壁酸化膜（５３＋）
は、６００℃以下の高圧酸化の工程を利用して形成され
る。
を通じてパターニングされた多結晶シリコン（５２）と
ゲート酸化膜（５３）との側壁に、側壁酸化膜（５３
＋）を形成する工程である。前記側壁酸化膜（５３＋）
は、６００℃以下の高圧酸化の工程を利用して形成され
る。
【００４４】第５工程は、ゲート電極およびソース／ド
レイン領域を形成する工程である。
レイン領域を形成する工程である。
【００４５】図６（ｅ）に図示のように、まず前記ゲー
ト酸化膜（５３）と側壁酸化膜（５３＋）との上に、多
結晶シリコンを約１，０００〜３，０００オングストロ
ーム蒸着してから、写真石版術の工程を利用してゲート
電極（５４）を形成する。
ト酸化膜（５３）と側壁酸化膜（５３＋）との上に、多
結晶シリコンを約１，０００〜３，０００オングストロ
ーム蒸着してから、写真石版術の工程を利用してゲート
電極（５４）を形成する。
【００４６】続いて、前記ゲート電極（５４）をマスク
として利用してドーパント不純物をイオン注入してソー
ス／ドレイン領域（５５）を形成する。前記ドーパント
不純物としては、ｎ−チャンネルＴＦＴの場合、砒素
（Ａｓ）または燐（Ｐ）イオンを約５×１０14／ｃｍ2
以上に注入し、ｐ−チャンネルＴＦＴの場合、硼素
（Ｂ）またはＢＦ2を５×１０14／ｃｍ2以上に注入す
る。
として利用してドーパント不純物をイオン注入してソー
ス／ドレイン領域（５５）を形成する。前記ドーパント
不純物としては、ｎ−チャンネルＴＦＴの場合、砒素
（Ａｓ）または燐（Ｐ）イオンを約５×１０14／ｃｍ2
以上に注入し、ｐ−チャンネルＴＦＴの場合、硼素
（Ｂ）またはＢＦ2を５×１０14／ｃｍ2以上に注入す
る。
【００４７】このとき、ゲートおよびソース／ドレイン
を形成する前記第５工程は、前述のように、各種の構造
によって製作されることができる。
を形成する前記第５工程は、前述のように、各種の構造
によって製作されることができる。
【００４８】まず、ゲート電極（５４）とソース／ドレ
イン領域（５５）が相互に重畳されないオフセット構造
（図２参照）のＴＦＴを製作するためには、前記ゲート
電極（５４）のパタンをマスクとして利用せずに、イオ
ン注入時の側面拡散領域を考慮して製作された別途のマ
スク（ゲート電極パタンの幅より大きい）を使用して、
イオン注入工程を実施するとよい。
イン領域（５５）が相互に重畳されないオフセット構造
（図２参照）のＴＦＴを製作するためには、前記ゲート
電極（５４）のパタンをマスクとして利用せずに、イオ
ン注入時の側面拡散領域を考慮して製作された別途のマ
スク（ゲート電極パタンの幅より大きい）を使用して、
イオン注入工程を実施するとよい。
【００４９】図３を参照したＬＤＤ構造のＴＦＴも、や
はりＬＤＤ領域に対応するマスクを使用したイオン注入
工程を追加するとよい。
はりＬＤＤ領域に対応するマスクを使用したイオン注入
工程を追加するとよい。
【００５０】多重ゲート電極を形成するためには、多重
ゲートパタンと対応するマスクを使用するとよい。
ゲートパタンと対応するマスクを使用するとよい。
【００５１】最終的に、図６（ｆ）に図示のように、金
属電極（５７）の配線工程を遂行してＰｏｌｙ−Ｓｉ
ＴＦＴの製作を完了する。
属電極（５７）の配線工程を遂行してＰｏｌｙ−Ｓｉ
ＴＦＴの製作を完了する。
【００５２】まず、化学気相蒸着法を利用して３，００
０〜７，０００オングストローム厚さの保護膜（５６）
を蒸着してから、写真石版術の工程を利用して接触ホー
ルを形成する。
０〜７，０００オングストローム厚さの保護膜（５６）
を蒸着してから、写真石版術の工程を利用して接触ホー
ルを形成する。
【００５３】続いて、前記接触ホールにアルミニウムの
ような金属を蒸着して金属電極（５７）を形成して、Ｔ
ＦＴの製作を完了する。
ような金属を蒸着して金属電極（５７）を形成して、Ｔ
ＦＴの製作を完了する。
【００５４】次は、本発明の第２実施例を図７（ａ）〜
図８（ｆ）を参照して詳細に説明する。
図８（ｆ）を参照して詳細に説明する。
【００５５】本発明の第２実施例は、絶縁特性が優秀で
厚さを大変薄膜に（超薄膜に）制御することができるよ
うに、熱酸化工程を利用してゲート酸化膜を形成する第
１実施例と異なり、高電圧が印加される高電圧用のＴＦ
Ｔに使用されることができるように蒸着工程を利用して
ゲート酸化膜が製作される。
厚さを大変薄膜に（超薄膜に）制御することができるよ
うに、熱酸化工程を利用してゲート酸化膜を形成する第
１実施例と異なり、高電圧が印加される高電圧用のＴＦ
Ｔに使用されることができるように蒸着工程を利用して
ゲート酸化膜が製作される。
【００５６】また、側壁酸化膜（図６（ｄ）の５３＋）
の形成工程のないことが異なる。
の形成工程のないことが異なる。
【００５７】第２実施例の第１および第２工程（図７
（ａ）および図８（ｂ）は、第１実施例の第１および第
２工程と同一である。
（ａ）および図８（ｂ）は、第１実施例の第１および第
２工程と同一である。
【００５８】図７（ｃ）に示した第３工程は、写真石版
術の工程を利用して多結晶シリコン（６２）と酸化膜
（６３＋）をパターニングして活性領域を定義してか
ら、前記薄形の酸化膜（６３＋）を湿式蝕刻の工程によ
って除去する工程である。前記酸化膜（６３＋）を除去
するための望ましい蝕刻液としてフッ酸溶液を使用す
る。
術の工程を利用して多結晶シリコン（６２）と酸化膜
（６３＋）をパターニングして活性領域を定義してか
ら、前記薄形の酸化膜（６３＋）を湿式蝕刻の工程によ
って除去する工程である。前記酸化膜（６３＋）を除去
するための望ましい蝕刻液としてフッ酸溶液を使用す
る。
【００５９】第４工程は、図８（ｄ）に図示のように、
活性領域が定義された基板（６１）の全面にゲート酸化
膜（６３）を蒸着する工程である。ゲート酸化膜（６
３）の蒸着の厚さは、約１００〜１，０００オングスト
ロームが望ましいのであるが、蒸着の工程を利用するの
で、厚さに制限はない。
活性領域が定義された基板（６１）の全面にゲート酸化
膜（６３）を蒸着する工程である。ゲート酸化膜（６
３）の蒸着の厚さは、約１００〜１，０００オングスト
ロームが望ましいのであるが、蒸着の工程を利用するの
で、厚さに制限はない。
【００６０】ゲート電極（６４）およびソース／ドレイ
ン領域（６５）の形成工程と、金属電極（６７）の配線
工程は、第１実施例と同一である。
ン領域（６５）の形成工程と、金属電極（６７）の配線
工程は、第１実施例と同一である。
【００６１】第１実施例と同様に、前記ゲート電極（６
４）を多重ゲート構造によって形成することができ、オ
フセットおよびＬＤＤ構造の製作も可能であることは勿
論である。
４）を多重ゲート構造によって形成することができ、オ
フセットおよびＬＤＤ構造の製作も可能であることは勿
論である。
【００６２】以上説明のように、本発明によると、薄膜
トランジスタのチャンネル領域である多結晶シリコン薄
膜の形成のための非晶質シリコンの固相結晶化の工程
を、高圧の酸素雰囲気で遂行することによって、結晶核
生成および結晶粒の工程を短い時間内に誘導して、全体
的な固相結晶化の熱処理時間を短縮すると同時に、均一
の結晶粒をもつ良質の多結晶シリコンからなるチャンネ
ル領域を形成することができる。
トランジスタのチャンネル領域である多結晶シリコン薄
膜の形成のための非晶質シリコンの固相結晶化の工程
を、高圧の酸素雰囲気で遂行することによって、結晶核
生成および結晶粒の工程を短い時間内に誘導して、全体
的な固相結晶化の熱処理時間を短縮すると同時に、均一
の結晶粒をもつ良質の多結晶シリコンからなるチャンネ
ル領域を形成することができる。
【００６３】図９（ａ）および図９（ｂ）は、従来およ
び本発明による方法によって固相結晶化された多結晶シ
リコンの表面を、ＡＦＭ(Atomic Force Microscope)に
よって測定して、表面凹凸の高さの分布をそれぞれ示し
ているヒストグラムである。
び本発明による方法によって固相結晶化された多結晶シ
リコンの表面を、ＡＦＭ(Atomic Force Microscope)に
よって測定して、表面凹凸の高さの分布をそれぞれ示し
ているヒストグラムである。
【００６４】従来の固相結晶化のための熱処理条件（１
ａｔｍ Ｎ2中３０時間）によると、図９（ａ）に示す
ように、表面凹凸の平均値が２０オングストローム上に
表面が相常に荒さを知ることができる。
ａｔｍ Ｎ2中３０時間）によると、図９（ａ）に示す
ように、表面凹凸の平均値が２０オングストローム上に
表面が相常に荒さを知ることができる。
【００６５】反面に、フッ酸（ＨＦ）溶液によって除去
した後に多結晶シリコンの表面を測定した本発明は、図
９（ｂ）に示しているように、表面凹凸の平均値が１０
オングストローム以下である。
した後に多結晶シリコンの表面を測定した本発明は、図
９（ｂ）に示しているように、表面凹凸の平均値が１０
オングストローム以下である。
【００６６】したがって、平坦度が大変優秀な多結晶シ
リコン薄膜を得ることができ、この薄膜を活性領域とし
て利用して、高性能のＴＦＴを製作することができる。
リコン薄膜を得ることができ、この薄膜を活性領域とし
て利用して、高性能のＴＦＴを製作することができる。
【図１】一般的な平面型の多結晶シリコン薄膜トランジ
スタの断面図。
スタの断面図。
【図２】従来オフセット構造の多結晶シリコン薄膜トラ
ンジスタの断面図。
ンジスタの断面図。
【図３】従来のＬＤＤ領域を具備した多結晶シリコン薄
膜トランジスタの断面図。
膜トランジスタの断面図。
【図４】従来の多重ゲートを具備した多結晶シリコン薄
膜トランジスタの断面図。
膜トランジスタの断面図。
【図５】本発明の第１実施例による多結晶シリコン薄膜
トランジスタを製作するための方法について、（ａ）〜
（ｃ）の各段階を示している工程断面図。
トランジスタを製作するための方法について、（ａ）〜
（ｃ）の各段階を示している工程断面図。
【図６】本発明の第１実施例による多結晶シリコン薄膜
トランジスタを製作するための方法について（ｄ）〜
（ｆ）の各段階を示している工程断面図。
トランジスタを製作するための方法について（ｄ）〜
（ｆ）の各段階を示している工程断面図。
【図７】本発明の第２実施例による多結晶シリコン薄膜
トランジスタを製作するための方法について（ａ）〜
（ｃ）の各段階を示している工程断面図。
トランジスタを製作するための方法について（ａ）〜
（ｃ）の各段階を示している工程断面図。
【図８】本発明の第２実施例による多結晶シリコン薄膜
トランジスタを製作するための方法について（ｄ）〜
（ｆ）の各段階を示している工程断面図。
トランジスタを製作するための方法について（ｄ）〜
（ｆ）の各段階を示している工程断面図。
【図９】（ａ）は従来の方法によって形成された多結晶
シリコンの表面凹凸の高さの分布を示しているヒストグ
ラム、（ｂ）は本発明によって形成された多結晶シリコ
ンの表面凹凸の高さの分布を示しているヒストグラム。
シリコンの表面凹凸の高さの分布を示しているヒストグ
ラム、（ｂ）は本発明によって形成された多結晶シリコ
ンの表面凹凸の高さの分布を示しているヒストグラム。
１１，２１，３１，４１，５１，６１ 透明性絶縁基
板 １２，２２，・・・・・・・・，６２ 真性多結晶シ
リコン １３，２３，・・・・・・・・，６３ ゲート酸化膜 １４，２４，・・・・・・・・，６４ ゲート電極 １５，２５，・・・・・・・・，６５ ソース／ドレ
イン １６，２６，・・・・・・・・，６６ 保護酸化膜 １７，２７，・・・・・・・・，６７ 金属電極 ５２＊，６２＊ 非晶質シリコン ５３＋，６３＋ 側壁酸化膜
板 １２，２２，・・・・・・・・，６２ 真性多結晶シ
リコン １３，２３，・・・・・・・・，６３ ゲート酸化膜 １４，２４，・・・・・・・・，６４ ゲート電極 １５，２５，・・・・・・・・，６５ ソース／ドレ
イン １６，２６，・・・・・・・・，６６ 保護酸化膜 １７，２７，・・・・・・・・，６７ 金属電極 ５２＊，６２＊ 非晶質シリコン ５３＋，６３＋ 側壁酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｒ Ｈ０１Ｌ 29/78 ６１７ Ｖ
Claims (13)
- 【請求項１】 薄膜トランジスタを製造する方法におい
て、 ａ）透明性絶縁基板上に真性非晶質シリコン薄膜を成膜
する工程； ｂ）前記非晶質シリコン薄膜を高圧−酸素（Ｏ2）雰囲
気の電気炉で熱処理して良質の多結晶シリコン薄膜と酸
化膜を形成する固相結晶化および酸化工程； ｃ）前記多結晶シリコン薄膜と酸化膜をパターニングし
てトランジスタの活性領域およびゲート酸化膜を定義す
る工程； ｄ）前記定義された活性領域の多結晶シリコン薄膜とゲ
ート酸化膜の側壁に側壁酸化膜を形成する工程； ｅ）前記ゲート酸化膜の所定の部位にゲート電極を形成
する工程、およびこのゲート電極をマスクとして利用し
たイオン注入工程を通じて前記活性領域にソース／ドレ
イン領域を形成する工程；および ｆ）金属電極を形成するための配線工程からなる多結晶
シリコン薄膜トランジスタの製造方法。 - 【請求項２】 前記（ａ）工程の透明性絶縁基板が、ガ
ラスおよび石英中のある一つからなる多結晶シリコンで
あることを特徴とする請求項１記載の薄膜トランジスタ
の製造方法。 - 【請求項３】 前記（ｂ）工程の固相結晶化のための熱
処理条件として、酸素雰囲気の圧力を１ａｔｍ−１００
ａｔｍに制御する多結晶シリコンであることを特徴とす
る請求項１記載の薄膜トランジスタの製造方法。 - 【請求項４】 前記（ｂ）工程の固相結晶化のための熱
処理条件として、６００℃以下の温度から遂行する多結
晶シリコンであることを特徴とする請求項１記載の薄膜
トランジスタの製造方法。 - 【請求項５】 前記（ｄ）工程の側壁酸化膜を６００℃
以下の高圧酸化の工程によって形成する多結晶シリコン
であることを特徴とする請求項１記載の薄膜トランジス
タの製造方法。 - 【請求項６】 前記（ｅ）工程のソース／ドレイン領域
を、ゲート電極のパタンの幅より広いマスク（ドーパン
トの側面拡散を考慮した）を使用してオフセット構造か
ら形成する多結晶シリコンであることを特徴とする請求
項１記載の薄膜トランジスタの製造方法。 - 【請求項７】 前記（ｅ）工程に別途のマスクを使用し
たイオン注入工程を付加して、前記活性領域にＬＤＤ(L
ightly Doped Drain)の領域を形成する工程をさらに包
含する多結晶シリコンであることを特徴とする請求項１
記載の薄膜トランジスタの製造方法。 - 【請求項８】 前記（ｅ）工程のゲート電極を多重ゲー
ト電極によって形成する多結晶シリコンであることを特
徴とする請求項１記載の薄膜トランジスタの製造方法。 - 【請求項９】 薄膜トランジスタを製造する方法におい
て、 ａ）透明性絶縁基板上に真性非晶質シリコン薄膜を成膜
する工程； ｂ）前記非晶質シリコン薄膜を高圧−酸素（Ｏ2）雰囲
気の電気炉で熱処理して良質の多結晶シリコン薄膜と酸
化膜を形成する固相結晶化および酸化工程； ｃ）前記多結晶シリコン薄膜と酸化膜をパターニングし
てトランジスタの活性領域を定義してから、前記酸化膜
を除去する工程； ｄ）前記活性領域が定義された基板の全面にゲート酸化
膜を形成する工程； ｅ）前記ゲート酸化膜の所定の部位にゲート電極を形成
する工程、およびこのゲート電極をマスクとして利用し
たイオン注入工程を通じて前記活性領域にソース／ドレ
イン領域を形成する工程；および ｆ）金属電極を形成するための配線工程からなる多結晶
シリコン薄膜トランジスタの製造方法。 - 【請求項１０】 前記（ｃ）工程の酸化膜がフッ酸溶液
を使用した湿式蝕刻によって除去される多結晶シリコン
であることを特徴とする請求項９記載の薄膜トランジス
タの製造方法。 - 【請求項１１】 前記（ｅ）工程のソース／ドレイン領
域をゲート電極のパタンの幅より広いマスク（ドーパン
トの側面拡散を考慮した）を使用してゲート電極と重畳
されないオフセット構造から形成する多結晶シリコンで
あることを特徴とする請求項９記載の薄膜トランジスタ
の製造方法。 - 【請求項１２】 前記（ｅ）工程に別途のマスクを使用
したイオン注入工程を付加して前記活性領域にＬＤＤ(L
ightiy Doped Drain)の領域を形成する工程をさらに包
含する多結晶シリコンであることを特徴とする請求項９
記載の薄膜トランジスタの製造方法。 - 【請求項１３】 前記（ｅ）工程のゲート電極を多重ゲ
ート電極によって形成する多結晶シリコンであることを
特徴とする請求項９記載の薄膜トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31538294A JPH08186262A (ja) | 1994-12-19 | 1994-12-19 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31538294A JPH08186262A (ja) | 1994-12-19 | 1994-12-19 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08186262A true JPH08186262A (ja) | 1996-07-16 |
Family
ID=18064738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31538294A Pending JPH08186262A (ja) | 1994-12-19 | 1994-12-19 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08186262A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100510438B1 (ko) * | 1997-09-24 | 2005-10-21 | 삼성전자주식회사 | 비정질 실리콘의 결정화방법 |
| JP2015073138A (ja) * | 2006-12-05 | 2015-04-16 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の作製方法 |
| JP2015073137A (ja) * | 2006-12-05 | 2015-04-16 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の作製方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6239070A (ja) * | 1985-08-09 | 1987-02-20 | ゼネラル エレクトリツク カンパニイ | トランジスタの製造法 |
| JPH04226080A (ja) * | 1990-05-17 | 1992-08-14 | Sharp Corp | 薄膜トランジスタの製造方法 |
| JPH05121439A (ja) * | 1991-10-25 | 1993-05-18 | Sharp Corp | 薄膜トランジスタの製造方法 |
| JPH05275450A (ja) * | 1992-01-30 | 1993-10-22 | Mitsubishi Electric Corp | 薄膜トランジスタの製造方法 |
| JPH05291295A (ja) * | 1992-04-13 | 1993-11-05 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
-
1994
- 1994-12-19 JP JP31538294A patent/JPH08186262A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6239070A (ja) * | 1985-08-09 | 1987-02-20 | ゼネラル エレクトリツク カンパニイ | トランジスタの製造法 |
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| JPH05275450A (ja) * | 1992-01-30 | 1993-10-22 | Mitsubishi Electric Corp | 薄膜トランジスタの製造方法 |
| JPH05291295A (ja) * | 1992-04-13 | 1993-11-05 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
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|---|---|---|---|---|
| KR100510438B1 (ko) * | 1997-09-24 | 2005-10-21 | 삼성전자주식회사 | 비정질 실리콘의 결정화방법 |
| JP2015073138A (ja) * | 2006-12-05 | 2015-04-16 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の作製方法 |
| JP2015073137A (ja) * | 2006-12-05 | 2015-04-16 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の作製方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990525 |