JP2734359B2 - 薄膜トランジスタ及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、薄膜トランジスタの製
造方法に関し、特にエキシマレーザアニールによる結晶
化半導体層を用いた薄膜トランジスタの製造方法に関す
る。

【０００２】

【従来の技術】高度情報化時代の進展に伴い、入出力装
置の重要性が急激に増しており、装置の高機能化が求め
られている。このような状況のなかで薄膜トランジスタ
（ＴＦＴ）を用いたアクティブマトリクス液晶表示素子
（ＡＭ−ＬＣＤ）や、密着型イメージセンサ（ＣＩＳ）
等の研究開発が活発に行われている。ＴＦＴは大別し
て、多結晶シリコン薄膜トランジスタ（ｐｏｌｙ−Ｓｉ
ＴＦＴ）とアモルファスシリコン薄膜トランジスタ
（ａ−Ｓｉ ＴＦＴ）に分けられるが、ｐｏｌｙ−Ｓｉ
ＴＦＴはａ−Ｓｉ ＴＦＴに比べ、移動度が１０〜１
００倍程度高いという特徴を有しており、薄膜回路の高
速動作が可能である。このため、デバイス外部に接続し
ていた周辺駆動回路を、デバイスと同一基板上に形成す
ることができる。この周辺駆動回路一体化により、ＬＳ
Ｉ接続のためのコストの削減、デバイスの小型化、信頼
性の向上が実現できる。ｐｏｌｙ−Ｓｉ ＴＦＴを用い
たデバイスとしては、これまでにシリコンＬＳＩと同様
な高温プロセスを用いた駆動回路一体型ＬＣＤが実用化
されている。（文献エスアイディ８４ダイジェスト（Ｓ
ＩＤ ８４ ＤＩＧＥＳＴ）ｐｐ．３１６−３１９）し
かし、高温プロセスでは最高プロセス温度が１２００℃
付近に達するため、高価な石英基板を用いる必要があ
り、長尺または大型デバイスを低コストで作製すること
は困難である。そこで、安価なガラス基板が使用可能な
６００℃以下の低温プロセスを用いてｐｏｌｙ−Ｓｉ
ＴＦＴの高性能化を行う技術が必要とされている。その
ための方法として、エキシマレーザアニール（ＥＬＡ）
法が提案され、近年活発に研究されている。本法は、極
長短パルスのエキシマレーザビームを半導体層に照射し
半導体層のみを溶融・結晶化する方法であり、基板にダ
メージを与えずに高品質な半導体層を形成することがで
きる。ＥＬＡ法を用いることにより１００ｃｍ² ／Ｖ・
ｓ以上の電界効果移動度を有するｐｏｌｙ−Ｓｉ ＴＦ
Ｔが作製可能であり、薄膜回路の高速動作が実現でき
る。

【０００３】現在、一般的に用いられているエキシマレ
ーザビームの強度プロファイルを図５（ａ）、（ｂ）に
示す。同図（ｂ）は強度プロファイルの平面概念図であ
り、同図（ａ）は（ｂ）のＡ−Ａ’でのビーム強度の位
置依存性を示している。同図（ｂ）に示す様に、ビーム
強度が均一な領域５０２の周辺にビーム強度が不均一な
領域５０１が存在する。また、現状ではビームサイズは
数ｍｍ角である。そのため、ビームよりもサイズが大き
い薄膜回路をＥＬＡ法で形成するためには、活性層が形
成される領域にビームを重ねて照射する必要があった。

【０００４】一例として、従来のＥＬＡ法を密着型イメ
ージセンサの駆動回路の作製に応用した例を図５（ｃ）
に示す。活性層のエキシマレーザアニールにおいて、駆
動回路が形成される領域５０４の端からビームを重ね合
わせながら第１ショット５０５、第２ショット５０６、
第３ショット５０７と順次照射して活性層全体を結晶化
する。このとき、ビーム周辺部が照射された領域５０８
では、ビーム強度が急激に変化しているため、この領域
の結晶性はビーム強度が均一な領域の結晶性と大きく異
なり、さらに位置によるバラツキが大きい。ＴＦＴの特
性は活性層の結晶性に大きく依存するため、ＴＦＴ特性
もビーム周辺部と中央部で大きく異なる。従って、ビー
ムを重ね合わせる方法では、ＴＦＴ特性が不均一となる
ために、歩留まりが低下したり、薄膜回路の高性能化が
困難になる等の問題があった。そこで、これらの問題を
解決するために、ブロック照射法が提案されている。
（文献エスアイディ９３ダイジェスト（ＳＩＤ ９３
ＤＩＧＥＳＴ）ｐｐ．３５６−３５８）本法は図５
（ｄ）に示すように、駆動回路をビーム強度が均一な領
域よりも小さな複数のブロックに分割し、各ブロック内
に形成されるＴＦＴの活性層のレーザアニールをビーム
強度の均一な領域のみを用いて行う方法である。本法に
よれば、ビーム周辺部の強度が不均一なビームが照射さ
れた領域にはＴＦＴは形成されないため、活性層の結晶
性はブロック内、ブロック間共に均一となる。このよう
に、ブロック内ブロック間共にＴＦＴ特性を均一とする
ことができるため、高速動作が可能な駆動回路を高い良
品率で作製することができる。本法を用いた順スタガ型
ｎ−ｃｈ ＴＦＴの作製プロセスについて図６を用いて
説明する。まず図６（ａ）に示すように、ガラス基板６
０１上に、減圧気相成長（ＬＰＣＶＤ）法によりＳｉＯ
₂ 膜を堆積し保護膜６０２を形成する。次に、リンを高
濃度に含有するｎ⁺ ｐｏｌｙ−Ｓｉ膜を堆積した後パ
ターニングを行いソース・ドレイン領域６０３を形成す
る。このとき、エキシマレーザアニール時の目合わせ用
マーカ６０４を同時にパターニングにより形成する。さ
らに、ＬＰＣＶＤ法によりａ−Ｓｉ膜を堆積し半導体層
６０５を形成する。次に図６（ｂ）に示すように、マー
カ６０４を用いて目合わせを行い、半導体層６０５にエ
キシマレーザビームを照射する。このとき、強度が均一
なビーム６０６の周辺には、強度が不均一なビーム６０
７が存在する。このため、半導体層６０５には、強度が
均一なビームが照射された領域６０８とその周辺に強度
が不均一なビームが照射された領域６０９が形成され
る。ここで、目合わせを行うことにより、強度が均一な
ビームが照射された領域内にソース・ドレイン領域６０
３が含まれるように照射する。次に、図６（ｃ）に示す
ように、パターニングを行い、強度が均一なビーム６０
８内に活性層６１０を形成する。さらに、ＬＰＣＶＤ法
によりＳｉＯ₂ 膜を堆積してゲート絶縁膜６１１を形成
した後、ＬＰＣＶＤ法により、リンを高濃度に含有する
ｎ⁺ ｐｏｌｙ−Ｓｉ膜を堆積した後、パターニングを
行い、ゲート電極６１２を形成する。さらに、プラズマ
ＣＶＤ法によりＳｉＮｘ膜を堆積して層間絶縁膜６１３
を形成した後、パターニングを行って層間絶縁膜６１
３、ゲート絶縁膜６１１および活性層６１０の３層の一
部をエッチングしてコンタクトホールを形成する。さら
に、スパッタ法によりアルミを堆積した後、パターニン
グを行ってゲート電極６１２を形成する。このようにし
て、活性層の結晶性が各ＴＦＴ間で均一になるため、Ｔ
ＦＴ特性が均一になり、高性能な薄膜回路を作製するこ
とができる。

【０００５】一方、デバイスの高性能化のために、リー
ク電流の低減が重要となっている。ｐｏｌｙ−Ｓｉ Ｔ
ＦＴは、ミッドギャップ付近の準位を介した電界エミッ
ション電流によりバルクシリコンに形成したＭＯＳＦＥ
Ｔに比べて大きなリーク電流が流れる。（文献アイイー
イーイー トランザクション オン エレクトロンデバ
イスイズ（ＩＥＥＥ Ｔｒａｎｓ．ｏｎ Ｅｌｅｃｔｒ
ｏｎ Ｄｅｖｉｃｅｓ），Ｖｏｌ．ＥＤ−３２ Ｎｏ．
９ ｐｐ．１８７８）このリーク電流を低減するために
は、ドレイン端での電界を緩和することが効果的であ
り、これまでにＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造（文献電子通信学会総合全国大会，２
−２０，ｐｐ．２７１ １９７８）やオフセット構造
（文献アイイーイーイー エレクトロン デバイス レ
ターズ（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
Ｌｅｔｔｅｒｓ），Ｖｏｌ．ＥＤＬ−８ Ｎｏ．９ ｐ
ｐ．４３４，１９８７）が提案されてきた。さらに、Ｅ
ＬＡ法で保護膜として用いた絶縁膜をそのままゲート絶
縁膜に用いるキャップアニール法がＴＦＴの高性能化の
ために有利と考えられている。（特開平０３−０３３９
３５号公報）これは、レーザアニール時に半導体層と絶
縁膜界面が半導体層の融点付近まで加熱されるため、界
面を構成する原子が安定な構造に変化し、界面準位が減
少するためである。ここでは、このキャップアニール法
を用いたオフセット構造ｎ−ｃｈ ＴＦＴの作製プロセ
スの一例について述べる。まず、図７（ａ）に示すよう
に、ガラス基板７０１上にＬＰＣＶＤ法によりＳｉＯ₂
膜を堆積し第１保護膜７０２を形成する。次に、ＬＰＣ
ＶＤ法によりａ−Ｓｉ膜を堆積し半導体層７０３を形成
し、さらに、ＬＰＣＶＤ 法を用いてＳｉＯ₂ 膜を堆積
して第２保護膜７０４を堆積した後、エキシマレーザビ
ーム７０５を照射して半導体層７０３を結晶化する。次
に、同図（ｂ）に示すように、結晶化した半導体層７０
３と第２保護膜７０４を同一マスクで島状構造にパター
ニングして、活性層７０６と第１ゲート絶縁膜７０７を
形成する。さらに、ＬＰＣＶＤ法によりＳｉＯ₂ 膜を堆
積して第２ゲート絶縁膜７０８を形成した後、ＬＰＣＶ
Ｄ法によりリンを高濃度に含有するｎ⁺ ｐｏｌｙ−Ｓ
ｉ膜を堆積した後パターニングを行って、ゲート電極７
０９を形成する。次に、同図（ｃ）に示すように、ゲー
ト電極をマスクとしてパターニングを行い、第１ゲート
絶縁膜７０７及び第２ゲート絶縁膜７０８をエッチング
した後、イオン注入法によりリンイオン７１０を注入
し、活性層７０６の一部にソース・ドレイン領域７１１
を形成する。次に、同図（ｄ）に示すように、ゲート電
極７０９をパターニングして、オフセット領域７１２を
形成した後、ＬＰＣＶＤ法によりＳｉＯ₂ 膜を堆積し層
間絶縁膜７１３を形成する。さらに、パターニングを行
って、コンタクトホールを形成した後、スパッタ法によ
りアルミを堆積しパターニングを行ってソース・ドレイ
ン電極７１４を形成する。このようにして、オフセット
構造を形成することにより、ドレイン端での電界が緩和
され、リーク電流を低減することができる。

【０００６】

【発明が解決しようとする課題】以上述べたように、ス
タガ型ＴＦＴのように活性層となる半導体層の下部にソ
ース・ドレイン領域が形成される場合には、ソース・ド
レイン領域をパターニングする際に同時にマーカを形成
することによりレーザアニール時に目合わせを行うこと
ができ、ブロック照射法が採用できるため、半導体層の
うち薄膜回路が形成される領域を強度が均一なビームを
用いてレーザアニールを行うことができる。このため薄
膜回路を構成するＴＦＴ特性は均一となり、高性能な薄
膜回路を作製することができた。一方、プレーナ型ＴＦ
Ｔの場合、活性層となる半導体層の下部にはマーカとな
るべきパターンは形成されない。このため、上述したよ
うなブロック照射法を用いることができず、エキシマレ
ーザビームを部分的に重ね合わせながら走査して照射を
行っていた。この場合、前述したように、ビーム周辺部
ではビーム強度が急峻に変化するため、結晶性が大きく
変化し、ビーム周辺部が照射された領域に形成したＴＦ
Ｔの特性は不均一となっていた。このため、プレーナ型
ではビームサイズよりも大きい薄膜回路の高性能化が困
難であった。

【０００７】さらに、従来のオフセット構造では、イオ
ン注入工程後にゲート電極の形状を小さくする必要があ
り、工程数が増加するという問題が生じていた。

【０００８】本発明の目的は、プレーナ型ＴＦＴであっ
ても、ビームサイズよりも大きい薄膜回路を高性能に作
製できる薄膜トランジスタおよびその製造方法を提供す
ることにある。

【０００９】

【課題を解決するための手段】上述した問題点を解決す
るため、第１の発明は、絶縁性基板上に形成された、不
純物を高濃度に含有するソース・ドレイン領域と、活性
層と、ゲート絶縁膜と、ゲート電極と、層間絶縁膜と、
ソース・ドレイン電極からなる薄膜トランジスタにおい
て、島状構造を有する半導体からなる活性層と、前記活
性層の一部を覆うように形成された第１ゲート絶縁膜
と、前記活性層及び前記第１ゲート絶縁膜を覆うように
形成された第２ゲート絶縁膜と、前記第１ゲート絶縁膜
の一部を覆うように形成されたゲート電極と、前記活性
層のうち、前記第２ゲート絶縁膜のみが形成された領域
に形成された不純物を高濃度に含有するソース・ドレイ
ン領域と、前記活性層のうち、前記第１ゲート絶縁膜お
よび前記第２ゲート絶縁膜が形成された領域に形成され
た、不純物濃度が前記ソース・ドレイン領域よりも低い
低不純物濃度領域と、前記第２ゲート絶縁膜および前記
ゲート電極を覆うように形成された層間絶縁膜と、前記
層間絶縁膜及び前記第２ゲート絶縁膜の一部に形成され
たコンタクトホールと前記コンタクトホールを介して、
前記ソース・ドレイン領域と電気的に接続されたソース
・ドレイン電極からなる薄膜トランジスタを提供する。

【００１０】また、絶縁性基板上に形成されたソース・
ドレイン領域と、活性層と、ゲート絶縁膜と、ゲート電
極と、層間絶縁膜と、ソース・ドレイン電極からなる薄
膜トランジスタの製造方法において、絶縁性基板上にア
モルファスシリコンあるいは多結晶シリコン等の半導体
層からなる活性層を形成する工程と、前記活性層上にレ
ーザビームを吸収しない透明絶縁膜からなる保護膜を形
成する工程と、前記保護膜の一部をエッチング等により
除去して溝を形成する工程と、前記溝をマーカとして位
置決めを行いレーザを照射して前記活性層を結晶化する
工程を有することを特徴とする薄膜トランジスタの製造
方法を提供する。

【００１１】さらに、絶縁性基板上に活性層となる非結
晶性の半導体膜を形成する工程と、前記半導体膜の上に
第１ゲート絶縁膜となる第２保護膜を形成する工程と、
該第２保護膜をパターニングしマーカを形成すると同時
に第１ゲート絶縁膜を形成する工程と、該マーカを目印
にレーザを照射し、前記半導体膜を結晶化する工程と、
前記レーザ照射された領域のうちの強度が均一なビーム
が照射された領域を残して前記活性層を形成する工程
と、前記活性層と前記第１ゲート絶縁膜とを覆うように
第２ゲート絶縁膜を形成する工程と、前記第２ゲート絶
縁膜を介して、前記第１ゲート絶縁膜の一部を覆うよう
にゲート電極を形成する工程と、前記ゲート電極をマス
クとして不純物をイオン注入し、前記第１ゲート絶縁膜
が形成されていない領域に不純物を高濃度に含有するソ
ース・ドレイン領域を形成する工程と、前記第２ゲート
絶縁膜および前記ゲート電極を覆うように層間絶縁膜を
形成する工程と、前記ソース・ドレイン領域上の前記層
間絶縁膜及び前記第２ゲート絶縁膜の一部にコンタクト
ホールを形成する工程と、前記コンタクトホールを介し
て、前記ソース・ドレイン領域と電気的に接続されたソ
ース・ドレイン電極を形成する工程とからなる薄膜トラ
ンジスタの製造方法を提供する。

【００１２】

【実施例】次に、請求項２記載の発明について図面を参
照して説明する。本発明の一実施例として、本発明を駆
動回路一体型液晶表示素子に応用した例について示す。
まず図１（ａ）に示すように、洗浄を行ったガラス基板
１０１上に、ＬＰＣＶＤ法によりシランガスおよび酸素
ガスを用いて基板温度４００℃でＳｉＯ₂ 膜を２０００
オングストローム堆積し、第１保護膜１０２を形成し
た。次に、ＬＰＣＶＤ法により、ａ−Ｓｉ膜を１０００
オングストローム堆積し、半導体層１０３を１０００オ
ングストローム堆積した。さらにＬＰＣＶＤ法によりＳ
ｉＯ₂ 膜を堆積して第２保護膜１０４を形成した。さら
に、フォトリソグラフィー法によりパターニングを行い
第２保護膜の一部をドライエッチすることにより溝を形
成し目合わせ用マーカ１０５を形成した。次に、図１
（ｂ）に示すように、マーカ１０５を用いて目合わせを
行い、半導体層１０３に、将来ＴＦＴが形成される領域
を含む領域にエキシマレーザビームを照射し結晶化し
た。このとき、エキシマレーザビームには強度が均一な
ビーム１０６の周辺に強度が不均一なビーム１０７が存
在し、両者が半導体層１０３の異なる領域に照射され
る。このため、半導体層１０３には強度が均一なビーム
が照射された領域１０８の周辺に強度が不均一なビーム
が照射された領域１０９が形成される。次に、図１
（ｃ）に示すように、第２保護膜１０４を剥離した後、
フォトリソグラフィー法により強度が均一なビームが照
射された領域１０８を島状構造にパターニングし活性層
１１０を形成した。さらに、ＬＰＣＶＤ法によりＳｉＯ
₂ 膜を１０００オングストローム堆積した後、ＬＰＣＶ
Ｄ法によりシランガスとフォスフィンガスを用いて基板
温度６００℃でリンを１０^{2 1} ｃｍ^{- 3} 以上含有するｎ
⁺ ｐｏｌｙ−Ｓｉ膜を２０００オングストローム堆積し
た後、パターニングを行いゲート絶縁膜１１１及びゲー
ト電極１１２を形成した。さらに、イオン注入法により
リンイオン１１３を加速電圧４０ＫｅＶ、注入量５×１
０^{1 5} ｃｍ^{- 2} で注入し、ソース・ドレイン領域１１４
を形成した。次に、図１（ｄ）に示すように、６００℃
でアニールを行いソース・ドレイン領域の活性化を行っ
た後、プラズマＣＶＤ法によりＳｉＮｘ膜を２０００オ
ングストローム堆積し層間絶縁膜１１５を形成した後、
コンタクトホールを形成した。さらに、スパッタ法によ
りアルミニウムを３０００オングストローム堆積し、フ
ォトリソグラフィー法によりパターニングを行いソース
・ドレイン電極１１６を形成した。さらに、ｐｏｌｙ−
Ｓｉ膜中の結晶粒界に存在するダングリングボンドを終
端すために、水素プラズマ雰囲気中でアニールを行っ
た。

【００１３】以上のような工程で作製した、駆動回路一
体型ＬＣＤの平面図を図２に示す。同図に示すように、
アクティブマトリクスアレイ１１７に接続されたデータ
ドライバ１１８及びゲートドライバ１１９からなる駆動
回路は数ブロックに分割されて形成されている。これら
の駆動回路は、上述したように、均一な強度を有するエ
キシマレーザビームを用いて結晶化された活性層を有す
るプレーナ型ＴＦＴにより構成されている。このよう
に、各ブロック内のＴＦＴ特性の均一性が向上しただけ
でなく、各ブロック間でもＴＦＴ特性は向上し、駆動回
路全体の移動度、しきい値、オン電流、オフ電流等のＴ
ＦＴ特性のバラツキを±３％以下に抑ることができた。
このように、ＴＦＴ特性の均一性を向上させることによ
り薄膜回路の高性能化を実現することができ、駆動回路
を駆動電圧１０Ｖで最大クロック周波数５ＭＨｚで動作
させることができた。

【００１４】次に、請求項１および請求項３記載の発明
の実施例について、図面を参照しながら説明する。まず
図３（ａ）に示すように、ガラス基板３０１上に、ＬＰ
ＣＶＤ法によりＳｉＯ₂ 膜を２０００オングストローム
堆積し第１保護膜３０２を形成し、さらに、ＬＰＣＶＤ
法によりａ−Ｓｉ膜を１０００オングストローム堆積し
半導体層３０３を形成した。さらに、ＬＰＣＶＤ法によ
りＳｉＯ₂ 膜を１０００オングストローム堆積して、第
２保護膜３０４を形成した後パターニングを行い、第１
ゲート絶縁膜３０６及びマーカ３０５を形成した。次
に、図３（ｂ）に示すように、エキシマレーザビームを
照射し半導体層３０３を結晶化した。このとき、強度が
均一なビーム３０７の周辺に強度が不均一なビーム３０
８存在し、両者が半導体層３０３に照射される。このた
め、半導体層３０３には強度が均一なビームが照射され
た領域３０９の周辺に、強度が不均一なビームが照射さ
れた領域３１０が形成される。次に、図３（ｃ）に示す
ように、強度が均一なビームが照射された領域３０９を
パターニングして、島状構造の活性層３１１を形成し
た。次に図４（ａ）に示すように、ＬＰＣＶＤ法により
ＳｉＯ₂ 膜を５００ オングストローム堆積して第２ゲ
ート絶縁膜３１３を形成した。次に、ＬＰＣＶＤ法によ
り、シランガスとフォスフィンガスを用いてリンを１０
^{2 1} ｃｍ^{- 3} 以上含有するｎ⁺ ｐｏｌｙ−Ｓｉ膜を２
０００オングストローム堆積した後、パターニングを行
いゲート電極３１３を形成した。このとき、ゲート電極
３１３は第１ゲート絶縁膜３０６よりも小さくなるよう
にパターニングを行う。次に、ゲート電極３１３をマス
クとして、イオン注入法によりリンイオン３１４を加速
電圧６０ＫｅＶ、ドーズ量６×１０^{1 5} ｃｍ^{- 2} で注入
した。このとき、膜厚５００オングストロームの第２ゲ
ート絶縁膜のみが形成された活性層３１１にはリンを１
０^{2 1} ｃｍ^{- 3} 以上含有するソース・ドレイン領域３１
５が形成される。一方、ゲート電極３１３が形成されて
おらず、膜厚１５００オングストロームの第１ゲート絶
縁膜３０６及び膜厚５００オングストロームの第２ゲー
ト絶縁膜３１２が形成された領域にはリン濃度は１０
^{1 9} ｃｍ^{- 3} 以下のオフセット領域３１６が形成され
る。次に、図４（ｂ）に示すように、プラズマＣＶＤ法
によりＳｉＮｘ膜を２０００オングストローム堆積し層
間絶縁膜３１７を形成した後、コンタクトホールを形成
し、さらにスパッタ法によりアルミを３０００オングス
トローム堆積した後パターニングを行いソース・ドレイ
ン電極３１８を形成する。

【００１５】本法によれば、オフセット領域を形成する
際、イオン注入後にゲート電極をパターニングする工程
を省略することができる。従って、オフセット構造ＴＦ
Ｔが従来に比べ少ない工程数で作製することができた。
さらに、エキシマレーザアニール時に用いた保護絶縁膜
をそのままゲート絶縁膜として用いているために、界面
準位密度の低い良好な界面が形成され、リーク電流が低
く、かつしきい値電圧が低い高性能なＴＦＴが作製でき
た。本実施例では、オフセット構造について述べてきた
が、ゲート絶縁膜厚及びイオン注入加速電圧を変えるこ
とで低濃度不純物領域の不純物濃度を変えることがで
き、同一マスクを用いてＬＤＤ構造ＴＦＴを作製するこ
とも可能である。

【００１６】

【発明の効果】以上説明したように、請求項２記載の発
明により、プレーナ型ＴＦＴのように、半導体層の下部
にマーカが形成されていない場合においても、半導体層
の所望の位置にエキシマレーザビームを照射することが
でき、プレーナ型ＴＦＴにおいてもブロック照射法が適
用できた。このため、５０ｃｍ×５０ｃｍのガラス基板
上に形成したＴＦＴの特性ばらつきを±３％以内に抑え
ることができ、駆動回路を駆動電圧１０Ｖで最大クロッ
ク周波数５ＭＨｚで動作させることができた。

【００１７】さらに、半導体層上に保護酸化膜を設けて
エキシマレーザアニールを行っているため、エキシマレ
ーザアニールにおける半導体層中への不純物の混入を保
護酸化膜を形成しない場合に比べ１００分の１以下に抑
えることができ、高品質なｐｏｌｙ−Ｓｉ膜が得られ
た。さらに、保護膜を形成しているために、エキシマレ
ーザアニールにおける溶融・結晶化過程で起こる表面の
凹凸を±５ｎｍ以下に抑えられ、電界効果移動度２００
ｃｍ² ／Ｖ・ｓを有するｐｏｌｙ−Ｓｉ ＴＦＴが作製
できた。

【００１８】さらに、保護膜として用いたゲート絶縁膜
を通してエキシマレーザビームを照射して活性層を溶融
・結晶化することにより、活性層とゲート絶縁膜の界面
は１４００℃以上に加熱される。このため、界面準位密
度を従来のエキシマレーザアニール法に比べて１／１０
０以下に抑えることができた。

【００１９】また、請求項１および請求項３記載の発明
により、オフセット長を０．５μｍとしたときに、オン
電流を１ｍＡに保ったまま、リーク電流を０．１ｐＡ以
下に低減することができた。さらに、エキシマレーザア
ニール時に用いた保護絶縁膜をゲート絶縁膜に用いるこ
とにより、良好な界面が得られ、しきい値電圧をｎ−ｃ
ｈ ＴＦＴで３Ｖ、ｐ−ｃｈ ＴＦＴで−３Ｖと低く抑
えることができた。さらに、エキシマレーザビームの強
度が均一な領域のみを用いて活性化を行っているため、
大面積基板上に形成したＴＦＴの特性ばらつきを±３％
以内に抑えることができ、作製したシフトレジスタを最
大クロック周波数５ＭＨｚで動作させることができた。

【図面の簡単な説明】

【図１】請求項２記載の発明の実施例。

【図２】請求項２記載の発明の実施例。

【図３】請求項１および請求項３記載の発明の実施例。

【図４】請求項１および請求項３記載の発明の実施例。

【図５】エキシマレーザビームプロファイル及びＴＦＴ
特性の均一性。

【図６】ブロック照射法によるスタガ型ＴＦＴの工程
図。

【図７】オフセット構造ＴＦＴの工程図。

【符号の説明】

１０１ ガラス基板 １０２ 第１保護膜 １０３ 半導体層 １０４ 第２保護膜 １０５ マーカ １０６ 強度が均一なビーム １０７ 強度が不均一なビーム １０８ 強度が均一なビームが照射された領域 １０９ 強度が不均一なビームが照射された領域 １１０ 活性層 １１１ ゲート絶縁膜 １１２ ゲート電極 １１３ リンイオン １１４ ソース・ドレイン領域 １１５ 層間絶縁膜 １１６ ソース・ドレイン電極 １１７ アクティブマトリクスアレイ １１８ データドライバ １１９ ゲートドライバン領域 ３０１ ガラス基板 ３０２ 第１保護膜 ３０３ 半導体層 ３０４ 第２保護膜 ３０５ マーカ ３０６ 第１ゲート絶縁膜 ３０７ 強度が均一なビーム ３０８ 強度が不均一なビーム ３０９ 強度が均一なビームが照射された領域 ３３０ 強度が不均一なビームが照射された領域 ３１１ 活性層 ３１２ 第２ゲート絶縁膜 ３１３ ゲート電極 ３１４ リンイオン ３１５ ソース・ドレイン領域 ３１６ オフセット領域 ３１７ 層間絶縁膜 ３１８ ソース・ドレイン電極 ５０１ ビーム強度が不均一な領域 ５０２ ビーム強度が均一な領域 ５０３ ガラス基板 ５０４ 駆動回路が形成される領域 ５０５ 第１ショット ５０６ 第２ショット ５０７ 第３ショット ５０８ 強度が不均一なビームが照射された領域 ５０９ センサアレイ ５１０ ガラス基板 ５１１ 駆動回路が形成される領域 ５１２ 第１ショット ５１３ 第２ショット ５１４ 第３ショット ５１５ センサアレイ ５１６ 強度が均一なビームが照射された領域 ５１７ 強度が不均一なビームが照射された領域 ６０１ ガラス基板 ６０２ 保護膜 ６０３ ソース・ドレイン領域 ６０４ マーカ ６０５ 半導体層 ６０６ 強度が均一なビーム ６０７ 強度が不均一なビーム ６０８ 強度が均一なビームが照射された領域 ６０９ 強度が不均一なビームが照射された領域 ６１０ 活性層 ６１１ ゲート絶縁膜 ６１２ ゲート電極 ６１３ 層間絶縁膜 ６１４ ソース・ドレイン電極 ７０１ ガラス基板 ７０２ 第１保護膜 ７０３ 半導体層 ７０４ 第２保護膜 ７０５ エキシマレーザビーム ７０６ 活性層 ７０７ 第１ゲート絶縁膜 ７０８ 第２ゲート絶縁膜 ７０９ ゲート電極 ７１０ リンイオン ７１１ ソース・ドレイン領域 ７１２ オフセット領域 ７１３ 層間絶縁膜 ７１４ ソース・ドレイン電極

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 絶縁性基板上に形成された、ソース・ド
   レイン領域と、活性層と、ゲート絶縁膜と、ゲート電極
   と、層間絶縁膜と、ソース・ドレイン電極からなる薄膜
   トランジスタにおいて、 アモルファスシリコンあるいは多結晶シリコン等の半導
   体からなる島状構造の活性層と、 前記活性層の一部を覆うように形成された第１ゲート絶
   縁膜と、 前記活性層及び前記第１ゲート絶縁膜を覆うように形成
   された第２ゲート絶縁膜と、 前記第２ゲート絶縁膜を介して、前記第１ゲート絶縁膜
   の一部を覆うように形成されたゲート電極と、 前記活性層のうち、前記第２ゲート絶縁膜が形成され、
   かつ前記第１ゲート絶縁膜が形成されていない領域に形
   成された、不純物を高濃度に含有するソース・ドレイン
   領域と、 前記活性層のうち、前記第１ゲート絶縁膜お
   よび前記第２ゲート絶縁膜が形成され、かつ前記ゲート
   電極が形成されていない領域に形成された、不純物濃度
   が前記ソース・ドレイン領域よりも低い低不純物濃度領
   域と、 前記第２ゲート絶縁膜および前記ゲート電極を覆うよう
   に形成された層間絶縁膜と、 前記ソース・ドレイン領域上の前記層間絶縁膜及び前記
   第２ゲート絶縁膜の一部に形成されたコンタクトホール
   と前記コンタクトホールを介して、前記ソース・ドレイ
   ン領域と電気的に接続されたソース・ドレイン電極とか
   らなる薄膜トランジスタ。
2. 【請求項２】 絶縁性基板上に形成されたソース・ドレ
   イン領域と、活性層と、ゲート絶縁膜と、ゲート電極
   と、層間絶縁膜と、ソース・ドレイン電極からなる薄膜
   トランジスタの製造方法において、 絶縁性基板上にアモルファスシリコンあるいは多結晶シ
   リコン等の半導体層からなる活性層を形成する工程と、 前記活性層上にレーザビームを吸収しない透明絶縁膜か
   らなる保護膜を形成する工程と、 前記保護膜の一部をエッチング等により除去して溝を形
   成する工程と、 前記溝をマーカとして位置決めを行いレーザを照射して
   前記活性層を結晶化する工程とを有することを特徴とす
   る薄膜トランジスタの製造方法。
3. 【請求項３】 絶縁性基板上に活性層となる非結晶性の
   半導体膜を形成する工程と、 前記半導体膜の上に第１ゲート絶縁膜となる保護膜を形
   成する工程と、 該第２保護膜をパターニングしマーカを形成すると同時
   に第１ゲート絶縁膜を形成する工程と、 該マーカを目印にレーザを照射し、前記半導体膜を結晶
   化する工程と、 前記レーザ照射された領域のうちの強度が均一なビーム
   が照射された領域を残して前記活性層を形成する工程
   と、 前記活性層と前記第１ゲート絶縁膜とを覆うように第２
   ゲート絶縁膜を形成する工程と、 前記第２ゲート絶縁膜を介して、前記第１ゲート絶縁膜
   の一部を覆うようにゲート電極を形成する工程と、 前記ゲート電極をマスクとして不純物をイオン注入し、
   前記第１ゲート絶縁膜が形成されていない領域に不純物
   を高濃度に含有するソース・ドレイン領域を形成する工
   程と、 前記第２ゲート絶縁膜および前記ゲート電極を覆うよう
   に層間絶縁膜を形成する工程と、 前記ソース・ドレイン領域上の前記層間絶縁膜及び前記
   第２ゲート絶縁膜の一部にコンタクトホールを形成する
   工程と、 前記コンタクトホールを介して、前記ソース・ドレイン
   領域と電気的に接続されたソース・ドレイン電極を形成
   する工程とからなる薄膜トランジスタの製造方法。