JP2001156295A - 半導体装置の作製方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明では、複雑な工程を用いずにボトムゲ
ート型の多結晶シリコンＴＦＴの特性を向上させること
を目的とする。 【解決手段】 ボトムゲート型の多結晶シリコンＴＦＴ
で、少なくともチャネル形成領域の上に絶縁膜がある状
態で、ファーネスアニール法を用いて５００℃〜７００
℃で熱処理を行い、さらにその絶縁膜を除去しないこと
を特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は基板上に形成された
ＴＦＴ（特にボトムゲート型ＴＦＴ）およびそれを用い
た電気光学装置の作製方法に関する。なお、電気光学装
置としては代表的には液晶表示装置もしくはＥＬ（エレ
クトロルミネッセンス）表示装置が挙げられる。なお、
本願明細書において半導体装置とは、半導体特性を利用
することで機能する装置全般を指し、上記ＴＦＴ、電気
光学装置およびその電気光学装置を表示部に用いた電子
機器も含むものとする。

【従来の技術】

【０００２】従来のボトムゲート型の多結晶シリコン
（ポリシリコンともいう）ＴＦＴの作製工程を以下に説
明する。また、従来のボトムゲート型ＴＦＴの概略断面
図を図１２に示す。

【０００３】従来のボトムゲート型の多結晶シリコンＴ
ＦＴは、ガラス基板５００１上にタンタル（Ｔａ）、チ
タン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍ
ｏ）、クロム（Ｃｒ）もしくはアルミニウム（Ａｌ）か
ら選ばれた元素またはいずれかを主成分とする材料を用
いたゲート電極５００２を形成し、ゲート電極の上方に
ゲート電極を覆うように酸化シリコン、窒化シリコンを
成分とする材料のゲート絶縁膜５００３および非晶質シ
リコン薄膜を積層する。この非晶質シリコン薄膜をレー
ザーアニール法を用いて多結晶化し、多結晶シリコン膜
を形成する。

【０００４】多結晶シリコン膜にソース領域５００５、
ドレイン領域５００６およびチャネル形成領域５００４
を形成するために、チャネル形成領域５００４の上にマ
スクを設けｎ型またはｐ型を付与する不純物元素である
リン（Ｐ）またはボロン（Ｂ）等をドーピングする。マ
スクは一般的にレジストもしくは酸化シリコン等の絶縁
膜を用いる。レジストを用いた場合はイオンドーピン後
にマスクは除去し、それぞれの濃度で添加された不純物
元素の活性化を行った後、層間絶縁膜５００７を成膜す
る。活性化は、レーザーアニール法、ラピッドサーマル
アニール法（ＲＴＡ法）で行われ、ファーネスアニール
法ならば、３５０℃〜４５０℃の温度で行われる。ま
た、これらの方法を併用することもある。絶縁膜を用い
た場合は、レジストを用いた場合と同様に、マスクを除
去し活性化後に層間絶縁膜を成膜する場合と、マスクを
除去せずに活性化し、その後除去し層間絶縁膜を成膜す
る場合と、マスクを除去せずに活性化し層間絶縁膜の一
部とする場合がある。そして、その上にソース配線５０
０８およびドレイン配線５００９を形成し図１２の構成
を得る。

【０００５】一般に上記構造のＴＦＴでは、ゲート電極
直上のチャネル形成領域５００４の結晶性が、ソース領
域５００５およびドレイン領域５００６よりも悪く結晶
粒径も小さくなるため、移動度が低くＴＦＴの特性もよ
くない。この現象は、レーザー等で非晶質シリコン薄膜
をアニールしたとき、基板に比べてゲート電極５００２
の熱伝導性が高いため、レーザー等による熱がソース領
域５００５およびドレイン領域５００６に比べチャネル
形成領域５００４では速く逃げ、チャネル形成領域５０
０４における非晶質シリコン薄膜の結晶成長に十分な時
間が確保されないために生じる。

【０００６】この問題に対する解決手段として、基板を
加熱しながらレーザー照射する方法（以下加熱レーザー
法という）や、非晶質シリコンまたはゲート絶縁膜の膜
厚をチャネル形成領域とソース領域およびドレイン領域
で選択的に変える方法が提案されている。

【０００７】加熱レーザー法では、あらかじめ基板を加
熱することで、非晶質シリコン薄膜の結晶成長に十分な
時間が確保されるため、結晶性は良くなり結晶粒径を大
きくすることができる。

【０００８】また、非晶質シリコンまたはゲート絶縁膜
の膜厚を選択的に変える方法では、非晶質シリコンまた
はゲート絶縁膜の膜厚を変えることで、結晶性および結
晶粒径を変えることができることを利用して、チャネル
形成領域とソース領域およびドレイン領域の結晶性を均
一化することができる。

【０００９】しかしながら、加熱レーザー法では、レー
ザーの最適照射パワーは低くすることができるが、基板
を高温で加熱しながらレーザーで結晶化するために、常
温で結晶化する時に比べてスループットは悪くなる。

【００１０】そして、非晶質シリコンまたはゲート絶縁
膜の膜厚を選択的に変える方法は、パターニング、エッ
チング等の工程が付加されるため、マスク枚数が増加し
スループットも悪くなり工程が複雑化してしまう。

【００１１】

【発明が解決しようとする課題】本発明では、複雑な工
程を用いずにボトムゲート型の多結晶シリコンＴＦＴの
特性を向上させることを目的としている。

【００１２】

【課題を解決するための手段】本発明者は、チャネル形
成領域とソース領域およびドレイン領域の結晶性および
粒径を均一にし、移動度を高くする方法として、非晶質
シリコンの膜厚に対してゲート絶縁膜の膜厚を適度に厚
くすることを見いだした。ゲート絶縁膜の膜厚を適度に
厚くすることで、ゲート電極の放熱の影響を小さくして
結晶性および粒径を均一にすることができる。

【００１３】しかしながら、ゲート絶縁膜の膜厚を厚く
すると、スイッチング素子としてのＴＦＴの性能を決め
るサブスレッショルド係数（以後Ｓ値とする）が高くな
ってしまうという問題がある。このＳ値が小さいＴＦＴ
は、オン状態とオフ状態を切り替えるのに必要な電圧の
振幅が小さくてすみ、高速で低消費電力のスイッチング
動作が可能となる。そこで、本発明はＳ値を改善させる
ことで、上記目的を達成するためになされたＴＦＴであ
る。

【００１４】上記の課題を解決するための本発明の半導
体装置の作製方法は、基板上にゲート電極を形成する第
１の工程と、前記ゲート電極を覆うゲート絶縁膜を形成
する第２の工程と、前記ゲート絶縁膜上に半導体膜を形
成する第３の工程と前記半導体膜を結晶化して結晶質半
導体膜を形成する第４工程と、前記多結晶シリコン膜の
少なくともチャネル形成領域上に絶縁膜を形成する第５
工程と、前記絶縁膜に対して熱処理を行う第６工程と、
前記絶縁膜の上に層間絶縁膜を形成する第７工程と、を
有することを特徴としている。

【００１５】また、他の発明の作製方法は、基板上にゲ
ート電極を形成する第１の工程と、前記ゲート電極を覆
うゲート絶縁膜を形成する第２の工程と、前記ゲート絶
縁膜上に半導体膜を形成する第３の工程と前記半導体膜
を結晶化して結晶質半導体膜を形成する第４工程と、前
記結晶質半導体膜の少なくともチャネル形成領域上に第
１の絶縁膜を形成する第５の工程と、前記絶縁膜を含む
第１の絶縁膜を除去する第６の工程と、前記第６の工程
の後、少なくともチャネル形成領域上に層間絶縁膜もし
くは層間絶縁膜の一部となる第２の絶縁膜を形成する第
７の工程と、前記第６の工程の後、熱処理を行う第８工
程と、を有することを特徴としている。

【００１６】前記結晶質半導体は、多結晶シリコンであ
ることであることを特徴としている。

【００１７】非晶質シリコン薄膜を多結晶化して前記多
結晶シリコン膜からなる活性層を形成するとき、前記チ
ャネル形成領域、前記ソース領域および前記ドレイン領
域の結晶性ならびに粒径が均一となるように、前記ゲー
ト絶縁膜の膜厚はケイ素を含む絶縁膜のとき１４０ｎｍ
〜３００ｎｍ、また酸化タンタルのとき１２０ｎｍ〜２
５０ｎｍとする。

【００１８】また、前記熱処理はファーネスアニールま
たは電磁エネルギーを用いたアニールを行い、加熱温度
は５００℃〜７００℃であることを特徴としている。

【００１９】上記作製方法のＴＦＴは、少なくともチャ
ネル形成領域の上に絶縁膜がある状態で、ファーネスア
ニール法を用いて５００℃〜７００℃で熱処理を行い、
さらにその絶縁膜を除去しないことでＳ値の改善がみら
れている。

【００２０】チャネル形成領域上に絶縁膜がない状態で
ファーネスアニールを行っても、Ｓ値の改善がみられな
いことを本発明者は実験で確認している。このことか
ら、少なくともチャネル形成領域上に絶縁膜があること
が必要条件であることがわかる。また、チャネル形成領
域上に絶縁膜がある場合において、ファーネスアニール
法を用いるとＳ値の改善がみられ、レーザーアニール法
を用いたときはＳ値の改善があまりみられないことも確
認されている。さらに、ファーネスアニール法を用いる
場合において、加熱温度を５００℃〜７００℃としたと
きにＳ値の改善が顕著になることが確認されている。フ
ァーネスアニール法がレーザーアニール法と全く異なる
点として、ファーネスアニール法は、基板、ゲート電
極、ゲート絶縁膜、多結晶シリコン膜およびチャネル形
成領域上の絶縁膜の全体を加熱することができるのに対
し、レーザーアニール法は、光の吸収量の多い部分であ
るゲート電極や多結晶シリコン膜を中心に部分的にしか
加熱されないことが挙げられる。このことは、ラピッド
サーマルアニール法も同様と考えられる。これらのこと
から、ファーネスアニール法によってゲート電極および
多結晶シリコン膜だけではなく、ゲート絶縁膜およびチ
ャネル形成領域上の絶縁膜をも一緒に加熱することと、
５００℃〜７００℃で加熱することが必要条件であるこ
とがわかる。

【００２１】一方で、ファーネスアニールを行った後、
チャネル形成領域上の絶縁膜を除去してしまうと、Ｓ値
の改善がみられないことが実験で確認されている。しか
しながら、ファーネスアニールを行った後チャネル形成
領域上の絶縁膜を除去しても、再度チャネル形成領域上
に絶縁膜を形成しファーネスアニールを行うことによ
り、Ｓ値が改善されることが確認されている。また、フ
ァーネスアニール法のように基板、ゲート電極、ゲート
絶縁膜、多結晶シリコン膜およびチャネル形成領域上の
絶縁膜の全体を加熱することができるアニール方法とし
て、電磁エネルギーを用いたアニール方法も挙げられ、
ファーネスアニール法を用いたときと同様の効果が期待
できる。

【００２２】以上のことは、チャネル形成領域が絶縁膜
に挟まれた状態で熱処理されることにより、チャネル形
成領域とその上面に接する絶縁膜およびチャネル形成領
域とその下面に接する絶縁膜との界面において応力のバ
ランスが保たれた状態になったためと考えられる。そこ
で、本発明では、そのような応力バランスを崩さないよ
うに、チャネル形成領域上に形成された絶縁膜を除去せ
ずにＴＦＴを作製する。その結果として、チャネル形成
領域とゲート絶縁膜の界面の応力バランスが保たれ、Ｓ
値が向上すると考えられる。

【発明の実施の形態】

【００２３】本発明の実施の形態について、以下に示す
実施例により詳細な説明を行う。 [実施例１]

【００２４】図１（Ａ）において、基板１０１には低ア
ルカリガラス基板や石英基板を用いることができる。こ
の基板１０１のＴＦＴを形成する表面には、酸化シリコ
ン膜、窒化シリコン膜または窒化酸化シリコン膜などの
絶縁膜を形成しておいても良い（図示せず）。ゲート電
極１０２は、Ｔａ、Ｔｉ、Ｗ、Ｍｏ、ＣｒまたはＡｌか
ら選ばれた元素またはいずれかを主成分とする材料を用
い、スパッタ法や真空蒸着法などの公知の成膜法を用い
て被膜を形成した後、端面がテーパ形状となるようにエ
ッチング処理してパターン形成した。例えば、スパッタ
法でＴａ膜を２００ｎｍ〜３００ｎｍの厚さに形成し、
所定の形状にレジストマスクを形成した後、ＣＦ₄とＯ₂
の混合ガスでプラズマエッチング処理をすれば所望の形
状に加工することができる。また、ゲート電極は窒化タ
ンタル（ＴａＮ）とＴａ、または窒化タングステン（Ｗ
Ｎ）とＷなどによる２層構造としても良い。本実施例で
は、ＴａＮの上にＴａの積層した構造とし、膜厚はＴａ
Ｎが５０ｎｍ、Ｔａが２５０ｎｍとした（図示せず）。
ここでは図示はしてないが、ゲート電極に接続するゲー
ト配線も同時に形成した。

【００２５】図１（Ｂ）において、ゲート絶縁膜１０３
ａおよび１０３ｂは酸化シリコン、窒化シリコンを成分
とする材料で、１４０〜３００ｎｍ、または、酸化タン
タルを成分とする材料で、１２０ｎｍ〜２５０ｎｍの厚
さで形成する。例えばプラズマＣＶＤ法で、ＳｉＨ₄、
ＮＨ₃、Ｎ₂を原料とした窒化シリコン膜１０３ａとＳｉ
Ｈ₄とＮ₂Ｏを原料とした窒化酸化シリコン膜１０３ｂを
積層形成してゲート絶縁膜としても良い。もちろん、窒
化シリコン膜や酸化シリコン膜からなる一層としても何
ら差し支えない。また、清浄な表面を得るために、ゲー
ト絶縁膜の成膜の前にプラズマ水素処理を施すことは適
切な処置として用いることができる。本実施例では、プ
ラズマＣＶＤ法で水素処理をした後、窒化シリコン膜１
０３ａの上に窒化酸化シリコン膜１０３ｂを積層した。
各膜厚は窒化シリコンが２５ｎｍ、窒化酸化シリコンが
１２５ｎｍとした。

【００２６】次に、非晶質半導体膜を成膜する。非晶質
半導体としては、シリコンを含む非晶質半導体膜、例え
ば非晶質シリコン膜、微結晶を有する非晶質半導体膜、
微結晶シリコン膜、非晶質ゲルマニウム膜、Ｓｉx Ｇｅ
₁-x （０＜Ｘ＜１）で示される非晶質シリコンゲルマニ
ウム膜またはこれらの積層膜を１０ｎｍ〜１５０ｎｍの
膜厚範囲、より好ましくは１５ｍ〜１００ｎｍの膜厚範
囲で用いることができる。非晶質半導体膜の形成手段と
しては熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ
法、蒸着法、スパッタリング法等の形成方法を用いるこ
とができる。本実施例では、非晶質シリコン膜をプラズ
マＣＶＤ法で３０ｎｍの厚さに形成した。非晶質シリコ
ン膜の作製条件に限定されるものはないが、膜中に含ま
れる酸素、窒素の不純物元素を５×１０¹⁸ｃｍ^-3以下に
低減させておくことが望ましい。また、ゲート絶縁膜１
０３と非晶質シリコン膜１０４とは同じ成膜法で形成す
ることが可能なので、両者を連続形成しても良い。ゲー
ト絶縁膜１０３を形成した後、一旦大気雰囲気に晒さな
いことでその表面の汚染を防ぐことが可能となり、作製
するＴＦＴの特性バラツキやしきい値電圧の変動を低減
させることができる。

【００２７】そして、図１（Ｃ）において、公知の結晶
化技術を使用して多結晶シリコン膜１０５を形成する。
例えば、レーザーアニール法や、ラピッドサーマルアニ
ール法（ＲＴＡ法）で多結晶シリコン膜１０５を形成し
ても良い。本実施例では、レーザーアニール法を用いて
多結晶シリコン膜１０５を形成した。また、結晶化を促
進する触媒元素を用いて多結晶シリコン膜１０５を形成
しても良い。この触媒元素を用いる方法は、結晶化を促
進する元素として、Ｎｉ（ニッケル）、Ｃｏ（コバル
ト）、Ｆｅ（鉄）、Ｐｄ（パラジウム）、Ｃｕ（銅）、
Ａｕ（金）、Ｇｅ（ゲルマニウム）、Ｓｎ（錫）、Ｐｂ
（鉛）のうちの少なくとも一元素を用い、これらの触媒
元素を含有する溶液を非晶質シリコン膜上に塗布する方
法や、スパッタリング法やＣＶＤ法を用いて触媒元素を
含有する被膜、クラスタ等を非晶質シリコン膜に密着さ
せる方法、あるいはイオン注入法を用いて触媒元素を非
晶質シリコン膜に添加した後に加熱処理をして結晶化さ
せる方法である。

【００２８】ゲート絶縁膜１０３の膜厚はチャネル形成
領域の結晶性・粒径を確保するために適度に厚い膜厚が
好ましい。例えばプラズマＣＶＤ法で成膜した非晶質シ
リコン膜をレーザーアニール法で結晶化し、走査型電子
顕微鏡で結晶粒径を観察すると、ソース領域およびドレ
イン領域の結晶粒径は非晶質シリコン膜の膜厚に依らず
２００〜２５０ｎｍである。しかしながら、ゲート電極
直上のチャネル形成領域の結晶粒径は非晶質シリコン膜
の膜厚が薄いとき小さく、厚いときに大きくなる。そこ
で、ソース領域およびドレイン領域とチャネル形成領域
の結晶粒径や結晶性を均一にするためには、非晶質シリ
コン膜の膜厚が５５ｎｍのとき、ゲート絶縁膜の膜厚を
２００〜２７５ｎｍにすることが好ましく、非晶質シリ
コン膜の膜厚が３０ｎｍのとき、ゲート絶縁膜の膜厚を
１２０〜２５０ｎｍにすることが好ましい。

【００２９】また、多結晶シリコン膜１０５のＮチャネ
ル型ＴＦＴが形成される領域には、しきい値電圧を制御
する目的で１×１０¹⁶〜５×１０¹⁷ｃｍ^-3程度のＢを添
加しておいても良い。Ｂの添加はイオンドープ法で実施
しても良いし、非晶質シリコン膜を成膜するときに同時
に添加しておくこともできる。

【００３０】こうして形成された多結晶シリコン膜１０
５上にマスク絶縁膜１０６を形成する。この絶縁膜１０
６は後の工程によりパターニングされて不純物の添加工
程時にチャネル形成領域を保護する。このマスク絶縁膜
１０６としては、酸化シリコン膜、窒化シリコン膜、酸
化窒化シリコン膜またはこれらの積層膜等を１００〜４
００ｎｍの膜厚範囲で用いることができる。本実施例で
は、酸化窒化シリコン膜を１２０ｎｍ形成した。そし
て、マスク絶縁膜１０６上に公知のパターニング技術、
例えば通常の露光や裏面露光等を用いてチャネル保護膜
を形成するためのレジストマスク１０７を形成する。本
実施例では、フォトマスクを使用しない裏面露光により
形成されたレジストマスク１０７を形成した（図１
（Ｄ）参照）。

【００３１】次に、このレジストマスク１０７を使用し
てマスク絶縁膜１０６をエッチング除去し、チャネル保
護膜１０８を形成した。下地となる多結晶シリコン膜１
０５に対して選択性良くマスク絶縁膜１０６をエッチン
グするために、本実施例では、フッ酸系の溶液を用いた
ウエットエッチング法を採用した。もちろん、ドライエ
ッチング法で行っても良く、例えばＣＨＦ₃ガスで絶縁
膜１０６をエッチングすることができる。いずれにして
もこの工程ではオーバーエッチングして、レジストマス
ク１０７の端面より内側にチャネル保護膜１０８が形成
されるようにした。この工程により多結晶シリコン膜の
表面が露呈されるため、レジストマスク１０７の除去後
に表面の汚染を防止するための薄い酸化膜を、オゾン水
による酸化処理、酸化雰囲気での熱処理またはＵＶ光の
照射等により形成する工程を加えてもよい。

【００３２】次いで、フォトマスクを用いてＮチャネル
型ＴＦＴの一部とＰチャネル型ＴＦＴを覆うレジストマ
スク１０９を形成し、多結晶シリコン膜にｎ型を付与す
る不純物元素を添加する工程を行い、第１の不純物領域
（ｎ⁺領域）１１０ａを形成する（図２（Ｂ）参照）。
ここでＮチャネル型ＴＦＴの一部を覆うレジストマスク
１０９のソース領域からドレイン領域方向の大きさ（長
さ）はゲート電極（ゲート配線）の大きさ（長さ）より
も大きくして、上面から見て第１の不純物領域１１０ａ
とゲート配線が重ならないようにした。半導体材料に対
してｎ型を付与する不純物元素としては、１５族に属す
る不純物元素、例えばＰ、砒素（Ａ）、アンチモン（Ｓ
ｂ）、窒素（Ｎ）またはビスマス（Ｂｉ）等を用いるこ
とができる。この工程では、プラスマドーピング法によ
りドーピング条件（ドーズ量、加速電圧等）を適宜設定
して表面が露出している多結晶シリコン膜にＰを添加す
る。本実施例では、ドーピングガスとして水素で５％に
希釈したフォスフィン（ＰＨ₃）を用い、ドーズ量５×
１０¹⁴ａｔｏｍｓ／ｃｍ² とした。また、この第１の不
純物領域１１０ａは高濃度不純物領域であり、後のＮチ
ャネル型ＴＦＴのソース領域またはドレイン領域となる
のでＴＦＴ作製完了時のシート抵抗が５００Ω以下（好
ましくは ３００Ω以下）となるように、ドーズ量を設
定する。

【００３３】次いで、レジストマスク１０９を除去した
後、チャネル保護膜１０８をマスクとして多結晶シリコ
ン膜にｎ型を付与する不純物元素を添加する工程を行
い、第２の不純物領域（ｎ^-領域）１１２を形成する
（図２（Ｃ）参照）。本実施例では、水素で５％に希釈
したＰＨ₃を用い、ドーズ量３×１０¹³ａｔｏｍｓ／ｃ
ｍ²とした。第２の不純物領域はゲート配線よりも小さ
なチャネル保護膜１０８をマスクとして形成されている
ので、第２の不純物領域の一部は上面からみてゲート配
線と重なった構成となっている。また、第２の不純物領
域はゲート配線よりも大きなレジストマスク１０９が除
去された領域に形成されるので、第２の不純物領域の一
部は上面からみてゲート配線と重ならない構成となって
いる。こうして形成された第２の不純物領域１１２は低
濃度不純物領域（ＬＤＤ領域）として機能するものであ
る。この工程において、さらに不純物が添加されて第１
の不純物領域１１０ｂが形成され、チャネル保護膜の直
下は、ｐ型またはｎ型を付与するの不純物元素が添加さ
れていない領域、またはしきい値電圧を制御する目的で
不純物元素が添加された領域となる。

【００３４】次いで、フォトマスクを用いてＮチャネル
型ＴＦＴを覆うレジストマスク１１４を形成し、多結晶
シリコン膜にｐ型を付与する不純物元素を添加する工程
を行い、第３の不純物領域（ｐ⁺領域）１１３を形成す
る（図２（Ｄ）参照）。半導体材料に対してｐ型を付与
する不純物元素としては、１３族に属する不純物元素、
例えばＢ、Ａｌ、ガリウム（Ｇａ）、インジウム（Ｉ
ｎ）、Ｔｉ等を用いることができ、ここではＢを用い
た。本実施例では、イオンドープ法を用い、ジボラン
（Ｂ₂Ｈ₆）を水素で５％に希釈されたジボラン（Ｂ₂ Ｈ
₆ ）を用い、ドーズ量４×１０¹⁶ａｔｏｍｓ／ｃｍ²と
した。第３の不純物領域１１３は高濃度不純物領域であ
り、Ｐチャネル型ＴＦＴのソース領域またはドレイン領
域となる。

【００３５】その後、それぞれの濃度で添加されたｎ型
またはｐ型を付与する不純物元素の活性化を行う（図３
（Ａ）参照）。この活性化工程は一般的にＲＴＡ法、レ
ーザーアニール法を用いるか、ファーネスアニール法で
あるならば、３５０℃〜４５０℃の、で行われている。
しかし、本実施例では、ファーネスアニール法で５００
℃〜７００℃の温度で熱処理する工程を含むことを特徴
としており、本実施例では、レーザーアニール法で活性
化を行った後に、ファーネスアニール法を用い、窒素雰
囲気中において５５０℃で４時間の熱処理を行った。さ
らに、活性層の活性化の後に水素化を行う。水素化は、
３〜１００％の水素を含む雰囲気中で、３００〜４５０
℃で１〜１２時間の熱処理を行うか、プラズマ水素化
（プラズマにより励起された水素を用いる）を行っても
良い。本実施例では、さらに１００％の水素雰囲気中
で、３５０℃で１時間の水素化を行った。この工程は熱
的に励起された水素により活性層のダングリングボンド
を終端する工程である。

【００３６】活性層となる多結晶シリコン膜１０５を、
非晶質シリコン膜から触媒元素を用いる結晶化の方法で
作製した場合、多結晶シリコン膜１０７中には触媒元素
が残留する。もちろん、そのような状態でもＴＦＴを完
成させ動作させることに問題はないが、残留する触媒元
素を少なくともチャネル形成領域から除去する方がより
好ましい。この触媒元素を除去する手段の一つにＰによ
るゲッタリング作用を利用する手段がある。ゲッタリン
グに必要なリンＰの濃度は図２（Ｂ）で形成した第１の
不純物領域（ｎ⁺）１１０ａと同程度であり、ここで実
施される活性化工程の熱処理により、Ｎチャネル型ＴＦ
ＴおよびＰチャネル型ＴＦＴのチャネル形成領域から、
Ｐが添加されている高濃度不純物領域すなわち第１の不
純物領域へ触媒元素をゲッタリングすることができる
（図３（Ａ）参照）。その結果チャネル形成領域の触媒
元素濃度を低減するが可能となり、前記高濃度不純物領
域に触媒元素が偏析する。

【００３７】その後、公知のパターニング技術により所
望の形状を有する活性層を形成した。

【００３８】以上の工程を経て、図３（Ｂ）に示すよう
に、Ｎチャネル型ＴＦＴのソース領域１１５、ドレイン
領域１１６、低濃度不純物領域（ＬＤＤ領域）１１７、
１１８およびチャネル形成領域１１９が形成され、Ｐチ
ャネル型ＴＦＴのソース領域１２１、ドレイン領域１２
２およびチャネル形成領域１２０が形成された。

【００３９】活性化の後、チャネル保護膜を除去するこ
となく、５００〜１５００ｎｍの厚さの層間絶縁膜１２
３を形成する（図３（Ｃ）参照）。層間絶縁膜１２３と
は、窒化シリコン膜、酸化シリコン膜または窒化酸化シ
リコン膜などで形成すれば良いが、いずれにしても膜の
内部応力を圧縮応力としておくと良かった。本実施例で
は、プラズマＣＶＤ法で窒化酸化シリコン膜の上に酸化
シリコン膜を積層し、膜厚は窒化酸化シリコンが１００
ｎｍ、酸化シリコンが９４０ｎｍとした（図示せず）。

【００４０】その後、それぞれのＴＦＴのソース領域ま
たはドレイン領域に達するコンタクトホールを形成し
て、ソース配線１２４、１２５と、ドレイン配線１２
６、１２７を形成した（図３（Ｄ）参照）。図示してい
ないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎ
ｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５
０ｎｍをスパッタ法で連続して形成した３層構造の積層
膜とした。

【００４１】最後に、全体を水素化してＮチャネル型Ｔ
ＦＴおよびＰチャネル型ＴＦＴを完成させた。この水素
化工程は、３〜１００％の水素を含む雰囲気中で、３０
０〜４５０℃で１〜１２時間の熱処理、あるいはプラズ
マ水素化法を用いても同様の効果が得られる。本実施例
では、３％の水素を含む雰囲気中で、３５０℃で１時間
の熱処理を行った。

【００４２】本実施例の構成とすると、ソース領域、ド
レイン領域およびチャネル形成領域の結晶粒径ならびに
結晶性が均一となるような、厚いゲート絶縁膜であって
も、０．２Ｖ／ｄｅｃａｄｅ〜０．３Ｖ／ｄｅｃａｄｅ
（ソースとドレインの間の電圧が１Ｖのとき）の非常に
良好なＳ値が得ることができた。

【００４３】[実施例２]本実施例を図４を用い、実施例
１とは異なる作製方法で良好なＳ値が得られる例につい
て説明する。以下、実施例１との相違点について説明す
る。

【００４４】ｎ型またはｐ型を付与する不純物元素をド
ーピングする工程まで実施例１と同様に作製した後、そ
れぞれの濃度で添加されたｎ型またはｐ型を付与する不
純物元素の活性化を行う（図４（Ａ）参照）。この活性
化工程は一般的にＲＴＡ法やレーザーアニール法を用い
るか、ファーネスアニール法であるならば、３５０℃〜
４５０℃の温度で行うことができる。本実施例では、レ
ーザーアニール法で活性化を行った。それから、１００
％の水素雰囲気中で、３５０℃で１時間の水素化を行っ
た。水素化は３〜１００％の水素を含む雰囲気中で、３
００〜４５０℃で１〜１２時間の熱処理を行うか、プラ
ズマ水素化（プラズマにより励起された水素を用いる）
を行っても良い。

【００４５】活性化および水素化の後、チャネル保護膜
と活性化や水素化で形成された多結晶シリコン膜上の絶
縁膜および多結晶シリコン膜の自然酸化膜等（図示せ
ず）をフッ酸系の溶液を用いたウエットエッチング法で
除去した。これは、ドーピング工程によってチャネル保
護膜に添加されたｎ型またはｐ型の不純物が、チャネル
形成領域に拡散することを防ぐためである。

【００４６】チャネル保護膜の除去の工程後、公知のパ
ターニング技術により所望の形状を有する活性層を形成
し（図４（Ａ）参照）する。その後、少なくともチャネ
ル形成領域の上に酸化シリコン膜や窒化酸化シリコン膜
から成る５０〜１５００ｎｍの厚さの絶縁膜を形成し、
熱処理工程を行う（図４（Ｂ）参照）。なお、この熱処
理工程は、ファーネスアニール法で５００℃〜７００℃
の温度で熱処理する工程を含む必要がある。そして、熱
処理をした絶縁膜のみを層間絶縁膜とすることができる
が、さらに酸化シリコン膜や窒化シリコン膜から成る５
０〜１５００ｎｍの厚さの絶縁膜を形成し、前記絶縁膜
とあわせて層間絶縁膜としても良い。本実施例では、窒
化酸化シリコン膜から成る１００ｎｍの厚さの絶縁膜１
２８ａを形成し、ファーネスアニール法で窒素雰囲気中
において６００℃で２時間の熱処理を行った。その後、
酸化シリコン膜から成る９４０ｎｍの厚さの絶縁膜１２
８ｂを形成し、前記の窒化酸化シリコン膜から成る絶縁
膜とともに層間絶縁膜１２８とした。この熱処理した絶
縁膜１２８ａを残し、層間絶縁膜１２８として用いるこ
とにより、０．２Ｖ／ｄｅｃａｄｅ〜０．３Ｖ／ｄｅｃ
ａｄｅの非常に良好なＳ値が得られる。

【００４７】その後、それぞれのＴＦＴのソース領域ま
たはドレイン領域に達するコンタクトホールを形成し
て、ソース配線１２４、１２５と、ドレイン配線１２
６、１２７をチャネル形成領域形成した（図４（Ｃ）参
照）。図示していないが、本実施例ではこの電極を、Ｔ
ｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎ
ｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した
３層構造の積層膜とした。

【００４８】最後に、全体を水素化してＮチャネル型Ｔ
ＦＴおよびＰチャネル型ＴＦＴを完成させた。この水素
化工程は、３〜１００％の水素を含む雰囲気中で、３０
０〜４５０℃で１〜１２時間の熱処理、あるいはプラズ
マ水素化法を用いても同様の効果が得られる。本実施例
では、３％の水素を含む雰囲気中で、３５０℃で１時間
の熱処理を行った。

【００４９】[実施例３]本実施例を図５を用い、実施例
１および実施例２とは異なる作製方法で、良好なＳ値が
得られる例について説明する。以下、実施例１との相違
点について説明する。

【００５０】ｎ型またはｐ型を付与する不純物元素をド
ーピングする工程まで実施例１と同様に作製した後、チ
ャネル保護膜と多結晶シリコン膜の自然酸化膜等（図示
せず）を除去し、公知のパターニング技術により所望の
形状を有する活性層を形成する。その後、少なくともチ
ャネル形成領域の上に酸化シリコン膜や窒化酸化シリコ
ン膜から成る５０ｎｍ〜１５００ｎｍの厚さの絶縁膜を
形成し、熱処理工程を行う。この熱処理工程は、ファー
ネスアニール法で５００℃〜７００℃の温度で熱処理す
る工程を含む必要がある。また、この工程で、それぞれ
の濃度で添加されたｎ型またはｐ型を付与する不純物元
素の活性化も行うことができる。

【００５１】このまま、熱処理をした絶縁膜１３０ａを
層間絶縁膜１３０とすることができるが、さらに、酸化
シリコン膜から成る５０ｎｍ〜１５００ｎｍの厚さの絶
縁膜１３０ｂを形成し、前記の熱処理した絶縁膜１３０
ａとともに層間絶縁膜１３０としてもよい。この熱処理
した絶縁膜１３０ａをバックチャネル側へ残し、層間絶
縁膜１３０として用いることにより、０．２Ｖ／ｄｅｃ
ａｄｅ〜０．３Ｖ／ｄｅｃａｄｅの非常に良好なＳ値が
得られる。

【００５２】その後、それぞれのＴＦＴのソース領域ま
たはドレイン領域に達するコンタクトホールを形成し
て、ソース配線１２４、１２５と、ドレイン配線１２
６、１２７を形成する（図３（Ｄ）参照）。図示してい
ないが、この電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含む
アルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッ
タ法で連続して形成した３層構造の積層膜とすることが
できる。

【００５３】最後に、全体を水素化してＮチャネル型Ｔ
ＦＴおよびＰチャネル型ＴＦＴを完成させる。この水素
化工程は、３〜１００％の水素を含む雰囲気中で、３０
０〜４５０℃で１〜１２時間の熱処理、あるいはプラズ
マ水素化法を用いても同様の効果が得られる。

【００５４】［実施例４］上記実施例１〜実施例３の作
製工程を用いたＮチャネル型ＴＦＴおよびＰチャネル型
ＴＦＴを備えた半導体装置について、図６（Ａ）〜
（Ｃ）および図７（Ａ）、（Ｂ）を用いてその構造の一
例を説明する。

【００５５】本実施例の半導体装置は、同一基板上に周
辺駆動回路部と画素部とを備えている。本実施例では図
示を容易にするため、周辺駆動回路部の一部を構成する
ＣＭＯＳ回路を図６に示し、画素部の一部を構成する画
素ＴＦＴ（Ｎチャネル型ＴＦＴ）を図７に示した。な
お、実施例１〜実施例３の作製工程に加え、０．２〜
０．４μｍのパッシベーション膜３１９を形成した。パ
ッシベーションとしては窒素を含む膜、例えば窒化シリ
コン膜を用いることが好ましい。

【００５６】図６で示すＣＭＯＳ回路はインバータ回路
とも呼ばれ、半導体回路を構成する基本回路である。こ
のようなインバータ回路を組み合わせることでＮＡＮＤ
回路、ＮＯＲ回路のような基本論理回路を構成したり、
さらに複雑なロジック回路をも構成することができる。

【００５７】図６（Ａ）は図６（Ｂ）の上面図に相当す
る図であり、図６（Ａ）において、点線Ａ−Ａ’で切断
した部分が、図６（Ｂ）のＣＭＯＳ回路の断面構造に相
当する。また、図６（Ｃ）は、図６（Ａ）および図６
（Ｂ）に対応するインバータ回路の回路図である。

【００５８】基板上３０１の上にゲート電極（ゲート配
線を含む）３０２が形成されている。ゲート電極として
Ｔａ、Ｔｉ、Ｗ、Ｍｏ、ＣｒまたはＡｌから選ばれた元
素またはいずれかを主成分とする材料からからなる導電
膜を用いることが可能である。そしてゲート配線に接し
て、窒化シリコンからなる第１絶縁膜３０３、酸化シリ
コンからなる第２絶縁膜３０４が設けられている。

【００５９】ＣＭＯＳ回路のＰチャネル型ＴＦＴは、第
２絶縁膜に接して活性層としてｐ⁺領域３１２（ドレイ
ン領域）、３１５（ソース領域）とチャネル形成領域３
１４とが形成される。上記実施例１〜実施例３では工程
数を低減するため、Ｐチャネル型ＴＦＴに前記高濃度不
純物領域（ｐ⁺領域）と前記チャネル形成領域の間にｐ
型を付与する元素の低濃度不純物領域（ＬＤＤ領域）を
設けていないが、作製してもよい。活性層の上を覆う第
１の層間絶縁膜形成３１７の工程および構造は、実施例
１〜実施例３の工程および構造で作製する（図示せ
ず）。第１の層間絶縁膜形成３１７にコンタクトホール
が形成され、ｐ⁺領域３１２、３１５に配線３１８、３
２０が接続され、さらにその上にパッシベーション膜３
１９が形成される。簡略化のため図示しないがさらにそ
の上に第２の層間絶縁膜が形成され、配線３２０に引き
出し配線が接続されて、その上を覆って第３の層間絶縁
膜が形成される。

【００６０】一方、Ｎチャネル型のＴＦＴは、活性層と
してｎ⁺領域（ソース領域）３０５、ｎ⁺領域３１１（ド
レイン領域）と、チャネル形成領域３０９と、前記ｎ⁺
型領域とチャネル形成領域の間にｎ^-型領域３０６、３
１０が形成される。なお、ドレイン領域に接するｎ^-型
領域３１０はソース領域に接するｎ^- 型領域３０６より
幅を大きく形成して信頼性を向上させた。活性層の上を
覆う第１の層間絶縁膜３１７にコンタクトホールが形成
され、ｎ⁺型領域３０５、３１１には配線３１６、３１
８が形成され、さらにその上にパッシベーション膜３１
９が形成される。簡略化のため図示しないがさらにその
上に第２の層間絶縁膜が形成され、配線３２０に引き出
し配線が接続されて、その上を覆って第３の層間絶縁膜
が形成される。なお、活性層以外の部分は、上記Ｐチャ
ネル型ＴＦＴと概略同一構造であり簡略化のため説明を
省略する。

【００６１】また、図８（Ａ）は図８（Ｂ）の上面図に
相当する図であり、図８（Ａ）において、点線Ａ−Ａ’
で切断した部分が、図８（Ｂ）の画素部の断面構造に相
当する。

【００６２】画素部に形成されたＮチャネル型ＴＦＴに
ついては、基本的に、ＣＭＯＳ回路のＮチャネル型ＴＦ
Ｔと同一構造である。ガラス基板４０１の上にゲート電
極４０３が形成され、ゲート電極に接して窒化シリコン
からなる第１絶縁膜４０２、酸化シリコンからなる第２
絶縁膜４０４が設けられている。第２絶縁膜に接して、
活性層としてｎ⁺領域４０５、４０９、４１４と、チャ
ネル形成領域４０７、４１１と、前記ｎ⁺型領域とチャ
ネル形成領域の間にｎ^-型領域４０６、４１３が形成さ
れる。活性層の上を覆う第１の層間絶縁膜４１９の工程
および構造は、実施例１〜実施例３の工程および構造で
作製する（図示せず）。活性層の上を覆う第１の層間絶
縁膜４１９にコンタクトホールが形成され、ｎ⁺領域４
０５に配線４１６が接続され、ｎ⁺ 領域４１４に配線４
１７が接続され、さらにその上にパッシベーション膜４
１８が形成される。そして、その上に第２の層間絶縁膜
４２０が形成される。さらに、その上に第３の層間絶縁
膜４２２が形成され、ＩＴＯ、ＳｎＯ₂ 等の透明導電膜
からなる画素電極４２３が接続される。また、４２１は
画素電極４２３と隣接する画素電極である。

【００６３】なお、画素部の容量部は、第１絶縁膜４０
２および第２絶縁膜４０４を誘電体として、容量配線４
１５と、ｎ⁺領域４１４とで形成されている。

【００６４】本実施例では一例として透過型のＬＣＤを
作製したが特に限定されない。例えば、画素電極の材料
として反射性を有する金属材料を用い、画素電極のパタ
ーニングの変更、または幾つかの工程の追加／削除を適
宜行えば反射型のＬＣＤを作製することが可能である。

【００６５】なお、本実施例では、画素部の画素ＴＦＴ
のゲート配線をダブルゲート構造としているが、オフ電
流のバラツキを低減するために、トリプルゲート構造等
のマルチゲート構造としても構わない。また、開口率を
向上させるためにシングルゲート構造としてもよい。

【００６６】〔実施例５〕本実施例では、本願発明によ
って作製された液晶表示装置の例を図８に示す。画素Ｔ
ＦＴ（画素スイッチング素子）の作製方法やセル組工程
は公知の手段を用いれば良いので詳細な説明は省略す
る。

【００６７】図８は、本実施例のアクティブマトリクス
型液晶パネルの概略図である。図８に示すようにアクテ
ィブマトリクス基板と対向基板とが対向し、これらの基
板間に液晶が挟まれている。アクティブマトリクス基板
はガラス基板１０００上に形成された画素部１００１、
走査線駆動回路１００２、信号線駆動回路１００３を有
する。

【００６８】走査線駆動回路１００２、信号線駆動回路
１００３はそれぞれ走査線１０３０、信号線１０４０に
よって画素部１００１に接続されている。これら駆動回
路１００２、１００３はＣＭＯＳ回路で主に構成されて
いる。

【００６９】画素部１００１の行ごとに走査線１０３０
が形成され、列ごとに信号線１０４０が形成されてい
る。走査線１０３０、信号線１０４０の交差部近傍に
は、画素ＴＦＴ８１０が形成されている。画素ＴＦＴ１
０１０のゲート電極は走査線１０３０に接続され、ソー
スは信号線１０４０に接続されている。更に、ドレイン
には画素電極１０６０、保持容量１０７０が接続されて
いる。

【００７０】対向基板１０８０はガラス基板全面にＩＴ
Ｏ膜等の透明導電膜が形成されている。透明導電膜は画
素部１００１の画素電極１０６０に対する対向電極であ
り、画素電極、対向電極間に形成された電界によって液
晶材料が駆動される。対向基板１０８０には必要であれ
ば配向膜や、ブラックマトリクスや、カラーフィルタが
形成されている。

【００７１】アクティブマトリクス基板側のガラス基板
にはＦＰＣ１０３１を取り付ける面を利用してＩＣチッ
プ１０３２、１０３３が取り付けられている。これらの
ＩＣチップ１０３２、１０３３はビデオ信号の処理回
路、タイミングパルス発生回路、γ補正回路、メモリ回
路、演算回路などの回路をシリコン基板上に形成して構
成される。

【００７２】また、本願発明を用いて作製できる液晶表
示部は透過型か反射型かは問わない。どちらを選択する
のも実施者の自由である。この様に本願発明はあらゆる
アクティブマトリクス型の電気光学装置（半導体装置）
に対して適用することが可能である。

【００７３】なお、本実施例に示した半導体装置を作製
するにあたって、実施例１〜実施例３のどの構成を採用
しても良いし、各実施例を自由に組み合わせて用いるこ
とが可能である。

【００７４】〔実施例６〕本願発明はアクティブマトリ
クス型ＥＬ表示装置に適用することも可能である。その
例を図９に示す。

【００７５】図９はアクティブマトリクス型ＥＬ表示装
置の回路図である。８１は表示領域を表わしており、そ
の周辺にはＸ方向周辺駆動回路８２、Ｙ方向周辺駆動回
路８３が設けられている。また、表示領域８１の各画素
は、スイッチ用ＴＦＴ８４、コンデンサ８５、例えば実
施例４の図６で示すＰチャネル型ＴＦＴを用いて形成し
た電流制御用ＴＦＴ８６、有機ＥＬ素子８７を有し、例
えば実施例４の図６で示すＮチャネル型ＴＦＴを用いて
形成したスイッチ用ＴＦＴ８４にＸ方向信号線８８ａ
（または８８ｂ）、Ｙ方向信号線８０ａ（または８０
ｂ、８０ｃ）が接続される。また、電流制御用ＴＦＴ８
６には、電源線８９ａ、８９ｂが接続される。

【００７６】なお、本実施例のアクティブマトリクス型
ＥＬ表示装置に対して実施例１〜３のいずれの構成を組
み合わせても良い。

【００７７】〔実施例７〕本願発明を実施して形成され
たＣＭＯＳ回路や画素部は様々な電気光学装置（アクテ
ィブマトリクス型液晶ディスプレイ、アクティブマトリ
クス型ＥＬディスプレイ、アクティブマトリクス型ＥＣ
ディスプレイ）に用いることができる。即ち、それら電
気光学装置を表示部として組み込んだ電子機器全てに本
願発明を実施できる。

【００７８】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター（リア型またはフ
ロント型）、ヘッドマウントディスプレイ（ゴーグル型
ディスプレイ）、カーナビゲーション、パーソナルコン
ピュータ、携帯情報端末（モバイルコンピュータ、携帯
電話または電子書籍等）などが挙げられる。それらの一
例を図１０および図１１に示す。

【００７９】図１０（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示部２０
０３、キーボード２００４で構成される。本願発明を画
像入力部２００２、表示部２００３やその他の信号制御
回路に適用することができる。

【００８０】図１０（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６で構成される。本願発明を表示部２１０２、音声入力
部２１０３やその他の信号制御回路に適用することがで
きる。

【００８１】図１０（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５で構成される。本願発明は表示部２２０５
やその他の信号制御回路に適用できる。

【００８２】図１０（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示部２３０２、アーム部２３０
３で構成される。本発明は表示部２３０２やその他の信
号制御回路に適用することができる。

【００８３】図１０（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示部２４０２、スピーカ部２４０
３、記録媒体２４０４、操作スイッチ２４０５で構成さ
れる。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇ
ｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を
用い、音楽鑑賞や映画鑑賞やゲームやインターネットを
行うことができる。本発明は表示部２４０２やその他の
信号制御回路に適用することができる。

【００８４】図１０（Ｆ）はデジタルカメラであり、本
体２５０１、表示部２５０２、接眼部２５０３、操作ス
イッチ２５０４、受像部（図示しない）で構成される。
本願発明を表示部２５０２やその他の信号制御回路に適
用することができる。

【００８５】図１１（Ａ）はフロント型プロジェクター
であり、光源光学系および表示部２６０１、スクリーン
２６０２で構成される。本発明は表示部やその他の信号
制御回路に適用することができる。

【００８６】図１１（Ｂ）はリア型プロジェクターであ
り、本体２７０１、光源光学系および表示部２７０２、
ミラー２７０３、スクリーン２７０４で構成される。本
発明は表示部やその他の信号制御回路に適用することが
できる。

【００８７】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、本実施例の電子機器は実施例１〜実施例７
のどのような組み合わせからなる構成を用いても実現す
ることができる。

【００８８】

【発明の効果】本発明を用いることで、簡便にボトムゲ
ート型の多結晶シリコンＴＦＴの特性を向上させること
ができる。

【００８９】

【図面の簡単な説明】

【図１】 実施例１のＴＦＴ作製工程を示す図

【図２】 実施例１のＴＦＴ作製工程を示す図

【図３】 実施例１のＴＦＴ作製工程を示す図

【図４】 実施例２のＴＦＴ作製工程を示す図

【図５】 実施例３のＴＦＴ作製工程を示す図

【図６】 実施例４のＣＭＯＳ回路の上面図、断面図、
回路図

【図７】 実施例４の画素部の上面図、断面図

【図８】 実施例５のアクティブマトリクス基板の例を
示す図

【図９】 実施例６のＥＬパネル回路図を示す図

【図１０】 実施例７の電子機器の例を示す図

【図１１】 実施例７の電子機器の例を示す図

【図１２】 従来のボトムゲート型ＴＦＴの概略の断面
を示す図

フロントページの続き Ｆターム(参考） 2H092 GA59 JA26 JA29 JA38 JA42 JA44 JA46 JB13 JB23 JB32 JB33 JB38 JB42 JB51 JB57 JB58 JB63 JB69 KA04 KA07 KA12 KA16 KA18 MA05 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA22 MA27 MA29 MA30 MA35 MA37 MA42 NA07 NA22 NA25 NA27 NA28 RA05 5F052 AA02 AA24 CA07 DA02 DA03 DA10 DB01 DB02 DB03 DB07 FA24 5F110 AA01 BB02 BB04 CC08 DD02 DD03 DD13 DD14 DD15 EE01 EE03 EE04 EE14 EE23 EE43 EE44 FF01 FF02 FF03 FF04 FF09 FF30 GG02 GG03 GG04 GG13 GG25 GG32 GG34 GG43 GG44 GG45 GG47 GG52 GG55 HJ01 HJ04 HJ13 HJ18 HJ23 HL04 HL06 HM15 NN12 NN22 NN23 NN40 PP02 PP03 PP10 PP34 QQ04 QQ05 QQ12 QQ24 QQ25 QQ28

Claims (7)

【特許請求の範囲】
1. 【請求項１】基板上にゲート電極を形成する第１の工程
   と、 前記ゲート電極を覆うゲート絶縁膜を形成する第２の工
   程と、 前記ゲート絶縁膜上に半導体膜を形成する第３の工程
   と、 前記半導体膜を結晶化して結晶質半導体膜を形成する第
   ４工程と、 前記結晶質半導体膜の少なくともチャネル形成領域上に
   絶縁膜を形成する第５工程と、 前記絶縁膜に対して熱処理を行う第６工程と、 前記絶縁膜の上に層間絶縁膜を形成する第７工程と、 を有することを特徴とする半導体装置の作製方法。
2. 【請求項２】基板上にゲート電極を形成する第１の工程
   と、 前記ゲート電極を覆うゲート絶縁膜を形成する第２の工
   程と、 前記ゲート絶縁膜上に半導体膜を形成する第３の工程と
   前記半導体膜を結晶化して結晶質半導体膜を形成する第
   ４工程と、 前記結晶質半導体膜の少なくともチャネル形成領域上に
   第１の絶縁膜を形成する第５の工程と、 前記絶縁膜を含む第１の絶縁膜を除去する第６の工程
   と、 前記第６の工程の後、少なくともチャネル形成領域上に
   層間絶縁膜もしくは層間絶縁膜の一部となる第２の絶縁
   膜を形成する第７の工程と、 前記第６の工程の後、熱処理を行う第８工程と、 を有することを特徴とする半導体装置の作製方法。
3. 【請求項３】請求項１または請求項２において、前記結
   晶質半導体は、 多結晶シリコンであることであることを特徴とする半導
   体装置の作製方法。
4. 【請求項４】請求項１または請求項２において、前記ゲ
   ート絶縁膜は、 ケイ素を含む絶縁膜で、膜厚は１４０ｎｍ〜３００ｎｍ
   であることを特徴とする半導体装置の作製方法。
5. 【請求項５】請求項１または請求項２において、前記ゲ
   ート絶縁膜は、 酸化タンタルで、膜厚は１２０ｎｍ〜２５０ｎｍである
   ことであることを特徴とする半導体装置の作製方法。
6. 【請求項６】請求項１または請求項２において、前記熱
   処理の加熱温度は、 ５００℃〜７００℃であることを特徴とする半導体装置
   の作製方法。
7. 【請求項７】請求項１、請求項２または請求項６におい
   て前記熱処理はファーネスアニールまたは電磁エネルギ
   ーを用いたアニールであること特徴とする半導体装置の
   作製方法。