JP4386978B2 - 半導体装置の作製方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 114
- 238000000034 method Methods 0.000 title claims description 37
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 230000001681 protective effect Effects 0.000 claims description 51
- 239000000758 substrate Substances 0.000 claims description 36
- 239000013078 crystal Substances 0.000 claims description 34
- 239000010410 layer Substances 0.000 claims description 33
- 239000012535 impurity Substances 0.000 claims description 30
- 230000003647 oxidation Effects 0.000 claims description 13
- 238000007254 oxidation reaction Methods 0.000 claims description 13
- 238000000059 patterning Methods 0.000 claims description 13
- 229910052715 tantalum Inorganic materials 0.000 claims description 12
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 11
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 claims description 10
- 230000001678 irradiating effect Effects 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 8
- 239000011229 interlayer Substances 0.000 claims description 7
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 239000010408 film Substances 0.000 description 229
- 229910052751 metal Inorganic materials 0.000 description 15
- 239000002184 metal Substances 0.000 description 15
- 239000004973 liquid crystal related substance Substances 0.000 description 13
- 239000011159 matrix material Substances 0.000 description 11
- 230000000694 effects Effects 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- -1 polyethylene terephthalate Polymers 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000000356 contaminant Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical group [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229920000139 polyethylene terephthalate Polymers 0.000 description 3
- 239000005020 polyethylene terephthalate Substances 0.000 description 3
- 229910001936 tantalum oxide Inorganic materials 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 230000001747 exhibiting effect Effects 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- 229920003023 plastic Polymers 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910020286 SiOxNy Inorganic materials 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000003749 cleanliness Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000005984 hydrogenation reaction Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000005499 laser crystallization Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 150000003481 tantalum Chemical class 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
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Description
【０００１】
【発明が属する技術分野】
本願発明は半導体薄膜を用いた薄膜トランジスタ（以下、ＴＦＴと呼ぶ）を構成に含む半導体装置及びその作製方法に関する。なお、本明細書中において半導体装置とは半導体特性を利用することで機能しうる装置全般を指し、本明細書中における半導体回路、電気光学装置および電子機器は全て半導体装置である。
【０００２】
【従来の技術】
近年、ポリシリコン膜を利用したＴＦＴで回路を組んだアクティブマトリクス型液晶表示装置が注目されている。これはマトリクス状に配置された複数の画素によって液晶にかかる電界をマトリクス状に制御し、高精細な画像表示を実現するものである。
【０００３】
アクティブマトリクス型液晶表示装置では、各画素毎に形成された画素ＴＦＴで液晶に印加される電圧を制御して画像表示を行っている。現在では画素だけでも１００万個以上の画素を有するため、膨大な数の画素ＴＦＴの特性ばらつきを抑えつつ歩留まり良く形成しなくてはならない。
【０００４】
ＴＦＴ特性を最も左右するパラメータの一つとして活性層とゲート絶縁膜の界面が挙げられる。この界面が汚染されていると、忽ちＴＦＴ特性に悪影響を与える。従って、活性層と他の絶縁膜とが接する界面の清浄化が、良好なＴＦＴ特性を得るためには必要である。
【０００５】
【発明が解決しようとする課題】
本願発明は活性層と絶縁膜との界面を清浄化するために必要な技術を開示するものであり、その様な技術を用いて良好な電気特性を示すＴＦＴを形成することを課題とする。そして、その様なＴＦＴを用いた半導体回路、電気光学装置及び電子機器等の半導体装置を提供することを課題とする。
【０００６】
【課題を解決するための手段】
本明細書で開示する発明の構成は、
ゲート配線が形成された基板上にゲート絶縁膜、半導体膜及び保護膜を順次大気開放しないで積層形成する工程と、
前記半導体膜に対して紫外光又は赤外光を照射して結晶を含む半導体膜を形成する工程と、
前記保護膜をマスクとして前記結晶を含む半導体膜に不純物領域を形成する工程と、
前記結晶を含む半導体膜を島状にパターニングして活性層を形成する工程と、
を含むことを特徴とする。
【０００７】
また、他の発明の構成は、
ゲート配線が形成された基板上にゲート絶縁膜、半導体膜及び保護膜を順次大気開放しないで積層形成する工程と、
前記半導体膜に対して紫外光又は赤外光を照射して結晶を含む半導体膜を形成する工程と、
前記保護膜をマスクとして前記結晶を含む半導体膜に不純物領域を形成する工程と、
前記結晶を含む半導体膜を島状にパターニングして活性層を形成する工程と、
前記活性層をマスクとして前記ゲート絶縁膜をエッチングする工程と、
を含むことを特徴とする。
【０００８】
また、他の発明の構成は、
基板上にゲート配線を形成する工程と、
前記ゲート配線を酸化して当該ゲート配線の表面にゲート酸化膜を形成する工程と、
前記ゲート配線が形成された基板上にゲート絶縁膜、半導体膜及び保護膜を順次大気開放しないで積層形成する工程と、
前記半導体膜に対して紫外光又は赤外光を照射して結晶を含む半導体膜を形成する工程と、
前記保護膜をマスクとして前記結晶を含む半導体膜に不純物領域を形成する工程と、
前記結晶を含む半導体膜を島状にパターニングして活性層を形成する工程と、
を含むことを特徴とする。
【０００９】
また、他の発明の構成は、
基板上にゲート配線を形成する工程と、
前記ゲート配線を酸化して当該ゲート配線の表面にゲート酸化膜を形成する工程と、
前記ゲート配線が形成された基板上にゲート絶縁膜、半導体膜及び保護膜を順次大気開放しないで形成する工程と、
前記半導体膜に対して紫外光又は赤外光を照射して結晶を含む半導体膜を形成する工程と、
前記保護膜をマスクとして前記結晶を含む半導体膜に不純物領域を形成する工程と、
前記結晶を含む半導体膜を島状にパターニングして活性層を形成する工程と、
前記活性層をマスクとして前記ゲート絶縁膜及び前記ゲート酸化膜を順次エッチングする工程と、
を含むことを特徴とする。
【００１０】
なお、本明細書中において「結晶を含む半導体膜」とは、単結晶半導体膜、結晶粒界を含む結晶半導体膜（多結晶半導体膜及び微結晶半導体膜を含む）を指し、全域に渡って非晶質状態である半導体膜（非晶質半導体膜）との区別を明確にしている。勿論、「半導体膜」と記載されていれば、結晶を含む半導体膜以外に非晶質半導体膜も含まれることは言うまでもない。
【００１１】
また、上記構成において、前記ゲート配線はタンタル膜単体で形成しても良いし、タンタル膜と窒化タンタル膜との積層膜で形成しても良い。勿論、これらの膜に他の導電膜やシリコン膜などを積層しても良い。
【００１２】
また、上記構成において、前記ゲート絶縁膜として窒化シリコン膜をいずれかの層に含む積層膜（例えば酸化シリコン膜と窒化シリコン膜との積層膜）を用いることは有効である。この構成では窒化シリコン膜によって基板からの汚染物質の拡散を防止する効果がある。
【００１３】
また、前記ゲート絶縁膜として、ＢＣＢ（ベンゾシクロブテン）をいずれかの層に含む積層膜を用いることは有効である。ＢＣＢは非常に平坦性が高いため、ゲート配線による段差をなくして、ＢＣＢ膜の上方に形成される全ての薄膜の平坦性を高めることができる。
【００１４】
また、上記構成において、前記ゲート酸化膜はプラズマ酸化法、熱酸化法、陽極酸化法のいずれかの手段により形成することができる。特に、プラズマ酸化法は工程が簡易であるのでスループットの向上という面で有効である。
【００１５】
本願発明の要旨は、ボトムゲート構造（代表的には逆スタガ構造）のＴＦＴを形成するにあたって、活性層となる半導体膜の少なくともチャネル形成領域を一度たりとも大気開放させない点にある。この様な構成により活性層界面の汚染を防ぎ、安定且つ良好な電気特性を示すＴＦＴを実現する。
【００１６】
【発明の実施の形態】
本願発明の実施形態について以下に示す実施例でもって詳細な説明を行うこととする。
【００１７】
【実施例】
〔実施例１〕
本実施例では本願発明を用いて逆スタガ型ＴＦＴを作製する場合の例について説明する。なお、本実施例では一つのＴＦＴに注目して説明を行うが同一基板上に複数個を同時形成することもできることは言うまでもない。また、説明には図１〜図３を用いる。
【００１８】
まず、ＴＦＴ形成部の断面を図１に示す。まず、基板１０１としてガラス基板を用意する。ガラス以外にも石英基板、セラミックス基板、ステンレス基板、金属（タンタル、タングステン、モリブデンなど）基板、半導体基板、プラスチック基板（ポリエチレンテレフタレート基板など）を用いることもできる。
【００１９】
その上に下地膜１０２として絶縁膜を形成する。本実施例では窒化シリコン膜を用いてガラス基板１０１からの汚染物質の拡散を防止する。さらに、基板１０１と下地膜１０２との間に金属膜や窒化アルミニウム膜等の放熱層を設ける構成とすることも有効である。
【００２０】
次に、窒化タンタル膜でタンタル膜を挟んだ積層構造を有するゲート配線１０３を形成する。タンタル膜と窒化タンタル膜との積層構造でも良い。また、他の導電性材料を用いることも可能である。
【００２１】
次に、ゲート配線１０３を酸化して表面にゲート酸化膜１０４を形成する。ゲート酸化膜１０４の形成方法としては、プラズマ酸化法、陽極酸化法又は熱酸化法のいずれかの手段を用いれば良い。ただしスループットを考慮するとプラズマ酸化法が好ましいと言える。
【００２２】
こうして図１（Ａ）の状態が得られる。この時、ゲート配線１０３は基板上を縦横に走り、最終的にはゲートコンタクト部に到達する。ゲートコンタクト部とは、ゲート配線と外部配線とを接続するためのコンタクト部であり、同一基板上に形成される。このゲートコンタクト部の断面を図２に示す。
【００２３】
図２（Ａ）は図１（Ａ）の状態が得られたのと同時期のゲートコンタクト部の断面構造である。従って、図２（Ａ）で用いられている符号が図１（Ａ）で用いられている符号と同じ箇所を示す。
【００２４】
こうして図１（Ａ）の状態が得られたら、第１絶縁膜１０５a、第２絶縁膜１０５b、半導体膜１０６、保護膜１０７を順次大気開放しないで積層形成する。この時、成膜手段としてはプラズマＣＶＤ法、スパッタ法のいずれの手段を用いても良いが、完全に高真空環境下におき、大気に触れさせない様にすることでいずれの層の界面にも大気からの汚染物質が付着しない様にすることができる。その結果、非常に清浄化された界面を実現することができる。
【００２５】
なお、本実施例では第１絶縁膜１０５aとして５０nm厚の窒化シリコン膜、第２絶縁膜１０５bとして１５０nm厚の酸化シリコン膜、半導体膜１０６として５０nm厚の非晶質シリコン膜、保護膜１０７として１００nm厚の酸化シリコン膜を用いる。それぞれの膜厚は本実施例に限定される必要はなく、実施者が適宜決定すれば良い。
【００２６】
また、本実施例では第１絶縁膜１０５aと第２絶縁膜１０５bとの積層膜をゲート絶縁膜として採用しているが、第１絶縁膜又は第２絶縁膜を省いて単層としても構わないし、三層以上の積層構造としても良い。
【００２７】
また、本実施例では半導体膜１０６として非晶質シリコン膜を用いているが、微結晶シリコン膜を用いても良いし、この時点で結晶を含む半導体膜（多結晶シリコン膜など）を形成しても良い。さらに、本実施例ではシリコンを例示しているが化合物半導体（代表的にはシリコンゲルマニウム）などの半導体であっても良い。
【００２８】
こうして図１（Ｂ）の状態が得られる。この時、ゲートコンタクト部は図２（Ｂ）に示す様な構造となっている。用いられている符号は図１（Ｂ）で用いられている符号と同一である。
【００２９】
こうして図１（Ｂ）の状態が得られたら、半導体膜１０６に対して紫外光又は赤外光の照射を行う。本実施例ではエキシマレーザー光を照射する。本実施例ではエキシマレーザー光を線状にビーム形成して照射する。照射条件はパルス周波数が３０Ｈｚ、レーザーエネルギー密度が１００〜５００mJ/cm2であり、本実施例では３５０mJ/cm2とする。
【００３０】
この工程により半導体膜１０６は結晶化され、結晶を含む半導体膜１０８に変化する。本実施例において結晶を含む半導体膜とは具体的には多結晶シリコン膜である。この時、レーザー光の照射は保護膜１０７上から行われるので半導体膜１０６中に処理雰囲気から汚染物質が混入する恐れがない。即ち、半導体膜１０６の界面の清浄性を保ったまま、半導体膜１０６の結晶化を行うことができる。
【００３１】
なお、本実施例ではレーザー照射前の段階（成膜段階）で非晶質シリコン膜であったので結晶化という文言を用いたが、成膜段階で多結晶シリコン膜や微結晶シリコン膜であった場合には不適切である。その場合には、結晶性の改善化といった方が適切であろう。即ち、レーザー照射を行うことにより、より高い結晶性を有する半導体膜に変化すると言える。
【００３２】
こうして図１（Ｃ）の状態が得られる。この時、ゲートコンタクト部は図２（Ｃ）に示す様な構造となっている。用いられている符号は図１（Ｃ）で用いられている符号と同一である。
【００３３】
こうして図１（Ｃ）の状態が得られたら、次に保護膜１０７をパターニングして保護膜１０９を形成する。この時、パターニングには裏面露光法を用い、ゲート配線１０３を用いて自己整合的に保護膜１０９を形成する。
【００３４】
保護膜１０９を形成したら、Ｎ型を付与する不純物イオンとしてリンイオンをプラズマドーピング法、イオンインプランテーション法又は気相拡散法により添加して第１不純物領域１１０を形成する。この時、保護膜１０９によって結晶を含む半導体膜１０８の一部が保護される。
【００３５】
なお、本実施例ではＮチャネル型ＴＦＴの場合を例示しているが、Ｐチャネル型ＴＦＴにするならばこの工程でＰ型を付与する不純物イオンとしてボロンイオ
【００３６】
こうして図１（Ｄ）の状態が得られる。この時、ゲートコンタクト部は図２（Ｄ）に示す様な構造となっている。使われている符号は図１（Ｄ）と同一である。また、この時、図１（Ｄ）及び図２（Ｄ）を上面から見た図を図３（Ａ）に示す。なお、図３（Ａ）においてＡ−Ａ'で切った断面に相当するのが図１（Ｄ）であり、Ｂ−Ｂ'で切った断面に相当するのが図２（Ｄ）である。また、図３（Ａ）に用いられている符号は図１（Ｄ）及び図２（Ｄ）に用いられている符号と同一である。
【００３７】
こうして図１（Ｄ）の状態が得られたら、再度保護膜１０９をパターニングして保護膜１１１を形成する。この時はマスク合わせを行う必要がある。そして再びリンイオンを、前回よりも低濃度に添加する。こうして第２不純物領域１１２が形成される。この時も保護膜１１１によって結晶を含む半導体膜１０８の一部が保護される。なお、第１不純物領域１１０にもリンイオンは添加されるが、２〜３桁も少ない量が添加されるだけなので実質的に変化はないと考えて良い。
【００３８】
この２回の不純物添加工程によって後にソース領域及びドレイン領域となる領域（第１不純物領域１１０の一部）と、後にＬＤＤ領域（第２不純物領域１１１の一部）が形成される。不純物領域を形成した後で、ファーネスアニール又はレーザーアニール等の手段により不純物イオンの活性化を行っておく。
【００３９】
こうして図１（Ｅ）の状態が得られる。この時、ゲートコンタクト部の断面は図２（Ｅ）に示す状態、上面図は図３（Ｂ）に示す状態である。保護膜１１１は少なくともチャネル形成領域となる部分を覆う様に残してあれば良い。
【００４０】
こうして図１（Ｅ）の状態が得られたら、結晶を含む半導体膜１０８をパターニングして活性層を形成する。本実施例の場合、活性層はソース領域１１３、ドレイン領域１１４、ＬＤＤ領域１１５及びチャネル形成領域１１６から成り立つ。チャネル形成領域１１６の界面（保護膜１１７又は第２絶縁膜１０５bと接する界面）はここまで一度たりとも大気に触れておらず、非常に清浄である。
【００４１】
次に、活性層をパターニングする際に用いたレジストマスクをそのままマスクとして第２絶縁膜１０５b、第１絶縁膜１０５a及びゲート酸化膜１０４を順次エッチングする。この工程が終了した時点の状態を図３（Ｃ）に示す（図１及び図２には示さない）。この状態ではレジストマスク１２２で覆われた部分（活性層に相当する）以外の領域においてゲート配線１０３が露呈する。
【００４２】
次に、層間絶縁膜１１８として５０nm厚の窒化シリコン膜と９００nm厚の酸化シリコン膜とでなる積層膜を形成する。勿論、他の絶縁膜として樹脂材料（ポリイミドやアクリルなど）を用いても構わない。
【００４３】
層間絶縁膜１１８を形成したら、コンタクトホールを形成して導電膜を形成し、導電膜をパターニングしてソース配線１１９、ドレイン配線１２０を形成する。この際、ゲートコンタクト部ではゲート配線の表面に自然酸化膜が形成されていることがあるので、前処理によって除去しておくことが望ましい。（図１（Ｆ）
【００４４】
またこの時、ゲートコンタクト部ではゲート配線１０３に接続する様に外部配線１２１が、ソース配線１１９やドレイン配線１２０と同一の材料で形成される。（図２（Ｆ））
【００４５】
そして、この時の上面図は図３（Ｄ）に示される様になる。勿論、Ａ−Ａ'で切った断面に相当するのが図１（Ｆ）であり、Ｂ−Ｂ'で切った断面に相当するのが図２（Ｆ）である。
【００４６】
この後、３００℃２時間の水素化処理を行い、図１（Ｆ）に示す様な断面構造を有するＴＦＴが完成する。勿論、本実施例のＴＦＴ構造は本願発明のＴＦＴ構造を限定するものではない。
【００４７】
本実施例の第１の特徴は、半導体膜１０６と接する絶縁膜を全て大気開放しないまま連続的に積層形成する点にある。こうすることで活性層界面の清浄化が保たれ、良好な電気特性を示すＴＦＴが実現される。
【００４８】
また、第２の特徴としてゲート配線１０３をゲート酸化膜１０４で覆うことにより結晶を含む半導体膜１０８の結晶粒径を均一なものにすることができる。実際、ゲート酸化膜を設けない場合には、ゲート配線と重なる部分の粒径だけ極端に小さくなってしまうことが確認されているが、ゲート酸化膜１０４を設けることでその様な現象を防ぐことができる。
【００４９】
さらに、第３の特徴としてレジストマスク１２２をマスクとして第２絶縁膜１０５b、第１絶縁膜１０５a、ゲート酸化膜１０４をエッチングすることは、ゲート配線１０３と外部配線１２１との良好なオーミックコンタクトを確保する上で有効である。
【００５０】
ゲートコンタクト部においてゲート配線１０３上にゲート酸化膜、第１絶縁膜及び第２絶縁膜が存在すると、ソース領域、ドレイン領域及びゲート配線の上に同時にコンタクトホールを形成することが困難になるからである。ところが、上記工程を行っておくことで、層間絶縁膜１１８をエッチングするだけで、ソース領域、ドレイン領域及びゲート配線を露呈させることができる。
【００５１】
また、本実施例の様にゲート配線１０３としてタンタル系材料を用いた場合、ゲート酸化膜はタンタルオキサイドであり、非常にエッチングが困難であるという問題を生じる。さらに、タンタルオキサイドをエッチングしている最中に基板のどこかでシリコン膜が露呈していると、そのシリコン膜までエッチングされてしまう。そういった問題を避けるために、予めゲート酸化膜１０４を除去しておくことは極めて有効である。
【００５２】
以上の様な構成でなる本実施例を実施することで図１（Ｆ）に示す様な基本的なＴＦＴ構造が完成するが、必要に応じてさらにＴＦＴ構造を変えることは本願発明の効果を何ら妨げるものではない。
【００５３】
即ち、同一基板上にＮチャネル型ＴＦＴ及びＰチャネル型ＴＦＴを作製してＣＭＯＳ回路を形成することも可能である。この様なＣＭＯＳ回路はアクティブマトリクス型液晶表示装置のドライバー回路や信号処理回路を構築する。また、絶縁膜で分離された状態でドレイン配線１２０と接続する様に画素電極を形成すれば、アクティブマトリクス型液晶表示装置の画素マトリクス回路を構築することが可能である。
【００５４】
以上の様に、公知の手段を用いれば本願発明を用いてアクティブマトリクス型液晶表示装置を形成することは容易である。また、液晶表示装置等の電気光学装置に限らず、ロジック回路のみを構成した半導体回路を形成することも可能である。
【００５５】
（実施例２）
本実施例では実施例１と異なる構造のＴＦＴを作製した場合の例について図４を用いて説明する。
【００５６】
本実施例では基板４０１としてPET（ポリエチレンテレフタレート）基板、下地膜４０２として酸化窒化シリコン（ＳｉＯｘＮｙで示される）、ゲート配線４０３としてタンタル膜と窒化タンタル膜との積層膜、金属膜４０４としてチタン膜を形成する。ゲート配線４０３と金属膜４０４とは積層形成しておいて、ゲート配線のパターンを形成する際に一括でエッチングしてしまえば良い。
【００５７】
ここでゲート配線４０３及び金属膜４０４に注目した拡大図を図５（Ａ）、（Ｂ）に示す。図５（Ａ）では基板４０１上に下地膜４０２が形成され、その上に窒化タンタル膜５０１、タンタル膜５０２、金属膜（チタン膜）５０３が積層形成されている。
【００５８】
金属膜５０３（図４（Ａ）では４０４で示される）の形成にはタンタル膜又は窒化タンタル膜の表面層が酸化されたり、水素を吸収したりすることを防ぐ目的がある。同様の効果を持つ金属であればチタン以外の金属膜を用いることもできる。また、図５（Ｂ）に示す様に、シリコン膜やシリコンゲルマニウム膜などの半導体膜５０４を用いても同様の効果が得られる。
【００５９】
図１（Ａ）の状態が得られたら、第１絶縁膜４０５としてＢＣＢ（ベンゾシクロブテン）膜を１００nm〜１μm（好ましくは５００〜８００nm）の厚さで形成する。この工程ではゲート配線４０３による段差を完全に平坦化する程度の膜厚が必要である。ＢＣＢ膜の平坦化効果は大きいので、さほど膜厚を厚くしなくても十分な平坦化が可能である。
【００６０】
第１絶縁膜４０５を形成したら、次に第２絶縁膜（窒化シリコン膜）４０６、半導体膜（非晶質シリコン膜）４０７、保護膜（酸化シリコン膜）４０８を順次大気開放しないで積層形成する。こうして連続成膜された絶縁膜及び半導体膜は平坦面上に形成されるため全て平坦である。こうして図１（Ｂ）の状態を得る。
【００６１】
次に、保護膜４０８の上からエキシマレーザー光を照射することによって、半導体膜４０７が結晶を含む半導体膜（多結晶シリコン膜）４０９に変化する。このレーザー結晶化工程の条件は実施例１と同様で良い。この時、半導体膜４０７が平坦であるので結晶粒径の均一な多結晶シリコン膜が得られる。
【００６２】
以上の様に、第１絶縁膜４０５として平坦化に有利なＢＣＢ膜を用いることで平坦面を有する半導体膜を得ることができる。そのため、半導体膜の全域に渡って均一な結晶性を確保することができる。
【００６３】
また、ゲート配線４０３の上面を金属膜（チタン膜）４０４で保護しているため、ゲート配線４０３が酸化したり水素を吸収したりして配線抵抗が高くなる様な問題を防ぐことができる。さらに、ゲートコンタクト部では容易にゲート配線４０３を露呈させることができるので、コンタクトホールの形成に有利である。
【００６４】
図４（Ｃ）以降の工程は実施例１に従えばＴＦＴが完成する。本実施例を実施して作製されたＴＦＴはよりばらつきの少ない電気特性を示す。従って、本実施例を実施例１と組み合わせることは可能である。
【００６５】
（実施例３）
本実施例では、図１（Ｃ）の工程においてエキシマレーザー光を面状に加工して照射する場合の例について説明する。
【００６６】
レーザー光を面状に加工する場合は数十ｃｍ2程度（好ましくは１０ｃｍ2以上）の面積を一括照射できる様にレーザー光を加工する必要がある。そして照射面全体を所望のレーザーエネルギー密度でアニールするためには、トータルエネルギーが５Ｊ以上、好ましくは１０Ｊ以上の出力のレーザー装置を用いる。
【００６７】
その場合、エネルギー密度は１００〜８００mJ/cm2とし、出力パルス幅は１００nsec以上、好ましくは２００nsec〜１msecとすることが好ましい。２００nsec〜１msecというパルス幅を実現するにはレーザー装置を複数台連結し、各レーザー装置の同期をずらすことで複数パルスの混合した状態を作れば良い。
【００６８】
本実施例の様な面状のビーム形状を有するレーザー光を照射することにより大面積に均一なレーザー照射を行うことが可能である。即ち、活性層の結晶性（結晶粒径や欠陥密度等を含む）が均質なものとなり、ＴＦＴ間の電気特性のばらつきを低減することができる。
【００６９】
なお、本実施例は実施例１、実施例２との組み合わせが容易であり、その組み合わせ方は自由である。
【００７０】
（実施例４）
本実施例ではゲートコンタクト部（ゲート配線と外部配線とが電気的に接続する部分）とＴＦＴ部（ＴＦＴが形成される部分）とでゲート配線を覆う材料を異なるものとする構成について説明する。説明には図６を用いる。
【００７１】
まず、基板６０１として下地膜を設けたガラス基板を用意する。その上に窒化タンタル膜、タンタル膜、金属膜（本実施例ではチタン膜）を積層形成して、パターニングによりゲート配線６０２のパターンを形成する。
【００７２】
次に、金属膜のパターニングを行い、ゲートコンタクト部のみに金属膜６０３が残る様にする。そして、金属膜６０３を形成した後でプラズマ酸化を行い、ゲート配線６０２の表面にゲート酸化膜（本実施例の場合はタンタルオキサイド膜）６０４を形成する。勿論、熱酸化法や陽極酸化法を用いても良い。
【００７３】
この後は実施例１に示した様な工程でＴＦＴを作製すれば良い。本実施例の構成を実施することで、次の様な効果を得ることができる。
１．ＴＦＴ部ではゲート酸化膜６０４を設けた効果により活性層を形成する結晶を含む半導体膜の結晶粒径が均一になる。
２．ゲートコンタクト部ではコンタクトホールを形成する際に金属膜６０３（又は金属膜６０３の酸化物）が容易に除去できるので、オーミックコンタクトを得やすい。
【００７４】
以上の様な効果が得られるので、高い歩留まりで高性能なＴＦＴを作製することが可能となり、延いてはその様なＴＦＴで形成された回路を含む半導体装置の性能向上、歩留まり向上を実現することができる。
【００７５】
なお、本実施例は実施例１〜実施例３のどの実施例とも組み合わせることが可
【００７６】
（実施例５）
本実施例では、本願発明によって作製された液晶表示装置の例を図７に示す。画素ＴＦＴ（画素スイッチング素子）の作製方法やセル組工程は公知の手段を用いれば良いので詳細な説明は省略する。
【００７７】
図７において１１は絶縁表面を有する基板（酸化シリコン膜を設けたプラスチック基板）、１２は画素マトリクス回路、１３はソースドライバー回路、１４はゲイトドライバー回路、１５は対向基板、１６はＦＰＣ（フレキシブルプリントサーキット）、１７は信号処理回路である。信号処理回路１７としては、Ｄ／Ａコンバータ、γ補正回路、信号分割回路などの従来ＩＣで代用していた様な処理を行う回路を形成することができる。勿論、基板上にＩＣチップを設けて、ＩＣチップ上で信号処理を行うことも可能である。
【００７８】
さらに、本実施例では液晶表示装置を例に挙げて説明しているが、アクティブマトリクス型の表示装置であればＥＬ（エレクトロルミネッセンス）表示装置やＥＣ（エレクトロクロミックス）表示装置に本願発明を適用することも可能であることは言うまでもない。
【００７９】
また、本願発明を用いて作製できる液晶表示装置は透過型か反射型かは問わない。どちらを選択するのも実施者の自由である。この様に本願発明はあらゆるアクティブマトリクス型の電気光学装置（半導体装置）に対して適用することが可能である。
【００８０】
なお、本実施例に示した半導体装置を作製するにあたって、実施例１〜実施例４のどの構成を採用しても良いし、各実施例を自由に組み合わせて用いることが可能である。
【００８１】
（実施例６）
本願発明は従来のＩＣ技術全般に適用することが可能である。即ち、現在市場に流通している全ての半導体回路に適用できる。例えば、ワンチップ上に集積化されたＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用しても良いし、液晶用ドライバー回路（Ｄ／Ａコンバータ、γ補正回路、信号分割回路等）に代表される信号処理回路や携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周波回路に適用しても良い。
【００８２】
また、マイクロプロセッサ等の半導体回路は様々な電子機器に搭載されて中枢回路として機能する。代表的な電子機器としてはパーソナルコンピュータ、携帯型情報端末機器、その他あらゆる家電製品が挙げられる。また、車両（自動車や電車等）の制御用コンピュータなども挙げられる。本願発明はその様な半導体装置に対しても適用可能である。
【００８３】
なお、本実施例に示した半導体装置を作製するにあたって、実施例１〜実施例４のどの構成を採用しても良いし、各実施例を自由に組み合わせて用いることが可能である。
【００８４】
（実施例９）
本願発明の電気光学装置は、様々な電子機器のディスプレイとして利用される。その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター、プロジェクションＴＶ、ゴーグルディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話、電子書籍等）などが挙げられる。それらの一例を図７に示す。
【００８５】
図７（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示装置２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明を音声出力部２００２、音声入力部２００３、表示装置２００４やその他の信号制御回路に適用することができる。
【００８６】
図７（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明を表示装置２１０２、音声入力部２１０３やその他の信号制御回路に適用することができる。
【００８７】
図７（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本願発明は表示装置２２０５やその他の信号制御回路に適用できる。
【００８８】
図７（Ｄ）はゴーグルディスプレイであり、本体２３０１、表示装置２３０２、アーム部２３０３で構成される。本発明は表示装置２３０２やその他の信号制御回路に適用することができる。
【００８９】
図７（Ｅ）はリア型プロジェクターであり、本体２４０１、光源２４０２、表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は表示装置２４０３やその他の信号制御回路に適用することができる。
【００９０】
図７（Ｆ）は携帯書籍（電子書籍）であり、本体２５０１、表示装置２５０２、２５０３、記憶媒体２５０４、操作スイッチ２５０５、アンテナ２５０６で構成される。本発明は表示装置２５０２、２５０３やその他の信号制御回路に適用することができる。
【００９１】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。
【００９２】
なお、本実施例に示した半導体装置を作製するにあたって、実施例１〜実施例４のどの構成を採用しても良いし、各実施例を自由に組み合わせて用いることが可能である。また、実施例５、実施例６に示した電気光学装置や半導体回路をその様に組み合わせて用いても良い。
【００９３】
【発明の効果】
本願発明を実施することで、ＴＦＴの心臓部である活性層の界面（主表面側及び裏面側）を一度も大気に触れされる事なく工程が終了するため、極めて清浄な界面を実現することができる。
【００９４】
この様な構成により、特にＴＦＴの電気特性を左右する活性層とゲート絶縁膜との界面を清浄なものとすることができるので、ばらつきが少なく、且つ、良好な電気特性を示すＴＦＴが実現される。この時、ＴＦＴの代表的なパラメータであるしきい値電圧はＮチャネル型ＴＦＴで−０．５〜２Ｖ、Ｐチャネル型ＴＦＴで０．５〜−２Ｖを実現できる。また、サブスレッショルド係数（Ｓ値）は０．１〜０．３Ｖ／ｄｅｃａｄｅを実現できる。
【図面の簡単な説明】
【図１】 ＴＦＴの作製工程を示す図。
【図２】 ＴＦＴの作製工程を示す図。
【図３】 ＴＦＴの作製工程を示す図。
【図４】 ＴＦＴの作製工程を示す図。
【図５】 ゲート配線の構造を示す図。
【図６】 ゲート配線の構造を示す図。
【図７】 半導体装置（液晶表示装置）の構成を示す図。
【図８】 半導体装置（電子機器）の例を示す図。
【発明が属する技術分野】
本願発明は半導体薄膜を用いた薄膜トランジスタ（以下、ＴＦＴと呼ぶ）を構成に含む半導体装置及びその作製方法に関する。なお、本明細書中において半導体装置とは半導体特性を利用することで機能しうる装置全般を指し、本明細書中における半導体回路、電気光学装置および電子機器は全て半導体装置である。
【０００２】
【従来の技術】
近年、ポリシリコン膜を利用したＴＦＴで回路を組んだアクティブマトリクス型液晶表示装置が注目されている。これはマトリクス状に配置された複数の画素によって液晶にかかる電界をマトリクス状に制御し、高精細な画像表示を実現するものである。
【０００３】
アクティブマトリクス型液晶表示装置では、各画素毎に形成された画素ＴＦＴで液晶に印加される電圧を制御して画像表示を行っている。現在では画素だけでも１００万個以上の画素を有するため、膨大な数の画素ＴＦＴの特性ばらつきを抑えつつ歩留まり良く形成しなくてはならない。
【０００４】
ＴＦＴ特性を最も左右するパラメータの一つとして活性層とゲート絶縁膜の界面が挙げられる。この界面が汚染されていると、忽ちＴＦＴ特性に悪影響を与える。従って、活性層と他の絶縁膜とが接する界面の清浄化が、良好なＴＦＴ特性を得るためには必要である。
【０００５】
【発明が解決しようとする課題】
本願発明は活性層と絶縁膜との界面を清浄化するために必要な技術を開示するものであり、その様な技術を用いて良好な電気特性を示すＴＦＴを形成することを課題とする。そして、その様なＴＦＴを用いた半導体回路、電気光学装置及び電子機器等の半導体装置を提供することを課題とする。
【０００６】
【課題を解決するための手段】
本明細書で開示する発明の構成は、
ゲート配線が形成された基板上にゲート絶縁膜、半導体膜及び保護膜を順次大気開放しないで積層形成する工程と、
前記半導体膜に対して紫外光又は赤外光を照射して結晶を含む半導体膜を形成する工程と、
前記保護膜をマスクとして前記結晶を含む半導体膜に不純物領域を形成する工程と、
前記結晶を含む半導体膜を島状にパターニングして活性層を形成する工程と、
を含むことを特徴とする。
【０００７】
また、他の発明の構成は、
ゲート配線が形成された基板上にゲート絶縁膜、半導体膜及び保護膜を順次大気開放しないで積層形成する工程と、
前記半導体膜に対して紫外光又は赤外光を照射して結晶を含む半導体膜を形成する工程と、
前記保護膜をマスクとして前記結晶を含む半導体膜に不純物領域を形成する工程と、
前記結晶を含む半導体膜を島状にパターニングして活性層を形成する工程と、
前記活性層をマスクとして前記ゲート絶縁膜をエッチングする工程と、
を含むことを特徴とする。
【０００８】
また、他の発明の構成は、
基板上にゲート配線を形成する工程と、
前記ゲート配線を酸化して当該ゲート配線の表面にゲート酸化膜を形成する工程と、
前記ゲート配線が形成された基板上にゲート絶縁膜、半導体膜及び保護膜を順次大気開放しないで積層形成する工程と、
前記半導体膜に対して紫外光又は赤外光を照射して結晶を含む半導体膜を形成する工程と、
前記保護膜をマスクとして前記結晶を含む半導体膜に不純物領域を形成する工程と、
前記結晶を含む半導体膜を島状にパターニングして活性層を形成する工程と、
を含むことを特徴とする。
【０００９】
また、他の発明の構成は、
基板上にゲート配線を形成する工程と、
前記ゲート配線を酸化して当該ゲート配線の表面にゲート酸化膜を形成する工程と、
前記ゲート配線が形成された基板上にゲート絶縁膜、半導体膜及び保護膜を順次大気開放しないで形成する工程と、
前記半導体膜に対して紫外光又は赤外光を照射して結晶を含む半導体膜を形成する工程と、
前記保護膜をマスクとして前記結晶を含む半導体膜に不純物領域を形成する工程と、
前記結晶を含む半導体膜を島状にパターニングして活性層を形成する工程と、
前記活性層をマスクとして前記ゲート絶縁膜及び前記ゲート酸化膜を順次エッチングする工程と、
を含むことを特徴とする。
【００１０】
なお、本明細書中において「結晶を含む半導体膜」とは、単結晶半導体膜、結晶粒界を含む結晶半導体膜（多結晶半導体膜及び微結晶半導体膜を含む）を指し、全域に渡って非晶質状態である半導体膜（非晶質半導体膜）との区別を明確にしている。勿論、「半導体膜」と記載されていれば、結晶を含む半導体膜以外に非晶質半導体膜も含まれることは言うまでもない。
【００１１】
また、上記構成において、前記ゲート配線はタンタル膜単体で形成しても良いし、タンタル膜と窒化タンタル膜との積層膜で形成しても良い。勿論、これらの膜に他の導電膜やシリコン膜などを積層しても良い。
【００１２】
また、上記構成において、前記ゲート絶縁膜として窒化シリコン膜をいずれかの層に含む積層膜（例えば酸化シリコン膜と窒化シリコン膜との積層膜）を用いることは有効である。この構成では窒化シリコン膜によって基板からの汚染物質の拡散を防止する効果がある。
【００１３】
また、前記ゲート絶縁膜として、ＢＣＢ（ベンゾシクロブテン）をいずれかの層に含む積層膜を用いることは有効である。ＢＣＢは非常に平坦性が高いため、ゲート配線による段差をなくして、ＢＣＢ膜の上方に形成される全ての薄膜の平坦性を高めることができる。
【００１４】
また、上記構成において、前記ゲート酸化膜はプラズマ酸化法、熱酸化法、陽極酸化法のいずれかの手段により形成することができる。特に、プラズマ酸化法は工程が簡易であるのでスループットの向上という面で有効である。
【００１５】
本願発明の要旨は、ボトムゲート構造（代表的には逆スタガ構造）のＴＦＴを形成するにあたって、活性層となる半導体膜の少なくともチャネル形成領域を一度たりとも大気開放させない点にある。この様な構成により活性層界面の汚染を防ぎ、安定且つ良好な電気特性を示すＴＦＴを実現する。
【００１６】
【発明の実施の形態】
本願発明の実施形態について以下に示す実施例でもって詳細な説明を行うこととする。
【００１７】
【実施例】
〔実施例１〕
本実施例では本願発明を用いて逆スタガ型ＴＦＴを作製する場合の例について説明する。なお、本実施例では一つのＴＦＴに注目して説明を行うが同一基板上に複数個を同時形成することもできることは言うまでもない。また、説明には図１〜図３を用いる。
【００１８】
まず、ＴＦＴ形成部の断面を図１に示す。まず、基板１０１としてガラス基板を用意する。ガラス以外にも石英基板、セラミックス基板、ステンレス基板、金属（タンタル、タングステン、モリブデンなど）基板、半導体基板、プラスチック基板（ポリエチレンテレフタレート基板など）を用いることもできる。
【００１９】
その上に下地膜１０２として絶縁膜を形成する。本実施例では窒化シリコン膜を用いてガラス基板１０１からの汚染物質の拡散を防止する。さらに、基板１０１と下地膜１０２との間に金属膜や窒化アルミニウム膜等の放熱層を設ける構成とすることも有効である。
【００２０】
次に、窒化タンタル膜でタンタル膜を挟んだ積層構造を有するゲート配線１０３を形成する。タンタル膜と窒化タンタル膜との積層構造でも良い。また、他の導電性材料を用いることも可能である。
【００２１】
次に、ゲート配線１０３を酸化して表面にゲート酸化膜１０４を形成する。ゲート酸化膜１０４の形成方法としては、プラズマ酸化法、陽極酸化法又は熱酸化法のいずれかの手段を用いれば良い。ただしスループットを考慮するとプラズマ酸化法が好ましいと言える。
【００２２】
こうして図１（Ａ）の状態が得られる。この時、ゲート配線１０３は基板上を縦横に走り、最終的にはゲートコンタクト部に到達する。ゲートコンタクト部とは、ゲート配線と外部配線とを接続するためのコンタクト部であり、同一基板上に形成される。このゲートコンタクト部の断面を図２に示す。
【００２３】
図２（Ａ）は図１（Ａ）の状態が得られたのと同時期のゲートコンタクト部の断面構造である。従って、図２（Ａ）で用いられている符号が図１（Ａ）で用いられている符号と同じ箇所を示す。
【００２４】
こうして図１（Ａ）の状態が得られたら、第１絶縁膜１０５a、第２絶縁膜１０５b、半導体膜１０６、保護膜１０７を順次大気開放しないで積層形成する。この時、成膜手段としてはプラズマＣＶＤ法、スパッタ法のいずれの手段を用いても良いが、完全に高真空環境下におき、大気に触れさせない様にすることでいずれの層の界面にも大気からの汚染物質が付着しない様にすることができる。その結果、非常に清浄化された界面を実現することができる。
【００２５】
なお、本実施例では第１絶縁膜１０５aとして５０nm厚の窒化シリコン膜、第２絶縁膜１０５bとして１５０nm厚の酸化シリコン膜、半導体膜１０６として５０nm厚の非晶質シリコン膜、保護膜１０７として１００nm厚の酸化シリコン膜を用いる。それぞれの膜厚は本実施例に限定される必要はなく、実施者が適宜決定すれば良い。
【００２６】
また、本実施例では第１絶縁膜１０５aと第２絶縁膜１０５bとの積層膜をゲート絶縁膜として採用しているが、第１絶縁膜又は第２絶縁膜を省いて単層としても構わないし、三層以上の積層構造としても良い。
【００２７】
また、本実施例では半導体膜１０６として非晶質シリコン膜を用いているが、微結晶シリコン膜を用いても良いし、この時点で結晶を含む半導体膜（多結晶シリコン膜など）を形成しても良い。さらに、本実施例ではシリコンを例示しているが化合物半導体（代表的にはシリコンゲルマニウム）などの半導体であっても良い。
【００２８】
こうして図１（Ｂ）の状態が得られる。この時、ゲートコンタクト部は図２（Ｂ）に示す様な構造となっている。用いられている符号は図１（Ｂ）で用いられている符号と同一である。
【００２９】
こうして図１（Ｂ）の状態が得られたら、半導体膜１０６に対して紫外光又は赤外光の照射を行う。本実施例ではエキシマレーザー光を照射する。本実施例ではエキシマレーザー光を線状にビーム形成して照射する。照射条件はパルス周波数が３０Ｈｚ、レーザーエネルギー密度が１００〜５００mJ/cm2であり、本実施例では３５０mJ/cm2とする。
【００３０】
この工程により半導体膜１０６は結晶化され、結晶を含む半導体膜１０８に変化する。本実施例において結晶を含む半導体膜とは具体的には多結晶シリコン膜である。この時、レーザー光の照射は保護膜１０７上から行われるので半導体膜１０６中に処理雰囲気から汚染物質が混入する恐れがない。即ち、半導体膜１０６の界面の清浄性を保ったまま、半導体膜１０６の結晶化を行うことができる。
【００３１】
なお、本実施例ではレーザー照射前の段階（成膜段階）で非晶質シリコン膜であったので結晶化という文言を用いたが、成膜段階で多結晶シリコン膜や微結晶シリコン膜であった場合には不適切である。その場合には、結晶性の改善化といった方が適切であろう。即ち、レーザー照射を行うことにより、より高い結晶性を有する半導体膜に変化すると言える。
【００３２】
こうして図１（Ｃ）の状態が得られる。この時、ゲートコンタクト部は図２（Ｃ）に示す様な構造となっている。用いられている符号は図１（Ｃ）で用いられている符号と同一である。
【００３３】
こうして図１（Ｃ）の状態が得られたら、次に保護膜１０７をパターニングして保護膜１０９を形成する。この時、パターニングには裏面露光法を用い、ゲート配線１０３を用いて自己整合的に保護膜１０９を形成する。
【００３４】
保護膜１０９を形成したら、Ｎ型を付与する不純物イオンとしてリンイオンをプラズマドーピング法、イオンインプランテーション法又は気相拡散法により添加して第１不純物領域１１０を形成する。この時、保護膜１０９によって結晶を含む半導体膜１０８の一部が保護される。
【００３５】
なお、本実施例ではＮチャネル型ＴＦＴの場合を例示しているが、Ｐチャネル型ＴＦＴにするならばこの工程でＰ型を付与する不純物イオンとしてボロンイオ
【００３６】
こうして図１（Ｄ）の状態が得られる。この時、ゲートコンタクト部は図２（Ｄ）に示す様な構造となっている。使われている符号は図１（Ｄ）と同一である。また、この時、図１（Ｄ）及び図２（Ｄ）を上面から見た図を図３（Ａ）に示す。なお、図３（Ａ）においてＡ−Ａ'で切った断面に相当するのが図１（Ｄ）であり、Ｂ−Ｂ'で切った断面に相当するのが図２（Ｄ）である。また、図３（Ａ）に用いられている符号は図１（Ｄ）及び図２（Ｄ）に用いられている符号と同一である。
【００３７】
こうして図１（Ｄ）の状態が得られたら、再度保護膜１０９をパターニングして保護膜１１１を形成する。この時はマスク合わせを行う必要がある。そして再びリンイオンを、前回よりも低濃度に添加する。こうして第２不純物領域１１２が形成される。この時も保護膜１１１によって結晶を含む半導体膜１０８の一部が保護される。なお、第１不純物領域１１０にもリンイオンは添加されるが、２〜３桁も少ない量が添加されるだけなので実質的に変化はないと考えて良い。
【００３８】
この２回の不純物添加工程によって後にソース領域及びドレイン領域となる領域（第１不純物領域１１０の一部）と、後にＬＤＤ領域（第２不純物領域１１１の一部）が形成される。不純物領域を形成した後で、ファーネスアニール又はレーザーアニール等の手段により不純物イオンの活性化を行っておく。
【００３９】
こうして図１（Ｅ）の状態が得られる。この時、ゲートコンタクト部の断面は図２（Ｅ）に示す状態、上面図は図３（Ｂ）に示す状態である。保護膜１１１は少なくともチャネル形成領域となる部分を覆う様に残してあれば良い。
【００４０】
こうして図１（Ｅ）の状態が得られたら、結晶を含む半導体膜１０８をパターニングして活性層を形成する。本実施例の場合、活性層はソース領域１１３、ドレイン領域１１４、ＬＤＤ領域１１５及びチャネル形成領域１１６から成り立つ。チャネル形成領域１１６の界面（保護膜１１７又は第２絶縁膜１０５bと接する界面）はここまで一度たりとも大気に触れておらず、非常に清浄である。
【００４１】
次に、活性層をパターニングする際に用いたレジストマスクをそのままマスクとして第２絶縁膜１０５b、第１絶縁膜１０５a及びゲート酸化膜１０４を順次エッチングする。この工程が終了した時点の状態を図３（Ｃ）に示す（図１及び図２には示さない）。この状態ではレジストマスク１２２で覆われた部分（活性層に相当する）以外の領域においてゲート配線１０３が露呈する。
【００４２】
次に、層間絶縁膜１１８として５０nm厚の窒化シリコン膜と９００nm厚の酸化シリコン膜とでなる積層膜を形成する。勿論、他の絶縁膜として樹脂材料（ポリイミドやアクリルなど）を用いても構わない。
【００４３】
層間絶縁膜１１８を形成したら、コンタクトホールを形成して導電膜を形成し、導電膜をパターニングしてソース配線１１９、ドレイン配線１２０を形成する。この際、ゲートコンタクト部ではゲート配線の表面に自然酸化膜が形成されていることがあるので、前処理によって除去しておくことが望ましい。（図１（Ｆ）
【００４４】
またこの時、ゲートコンタクト部ではゲート配線１０３に接続する様に外部配線１２１が、ソース配線１１９やドレイン配線１２０と同一の材料で形成される。（図２（Ｆ））
【００４５】
そして、この時の上面図は図３（Ｄ）に示される様になる。勿論、Ａ−Ａ'で切った断面に相当するのが図１（Ｆ）であり、Ｂ−Ｂ'で切った断面に相当するのが図２（Ｆ）である。
【００４６】
この後、３００℃２時間の水素化処理を行い、図１（Ｆ）に示す様な断面構造を有するＴＦＴが完成する。勿論、本実施例のＴＦＴ構造は本願発明のＴＦＴ構造を限定するものではない。
【００４７】
本実施例の第１の特徴は、半導体膜１０６と接する絶縁膜を全て大気開放しないまま連続的に積層形成する点にある。こうすることで活性層界面の清浄化が保たれ、良好な電気特性を示すＴＦＴが実現される。
【００４８】
また、第２の特徴としてゲート配線１０３をゲート酸化膜１０４で覆うことにより結晶を含む半導体膜１０８の結晶粒径を均一なものにすることができる。実際、ゲート酸化膜を設けない場合には、ゲート配線と重なる部分の粒径だけ極端に小さくなってしまうことが確認されているが、ゲート酸化膜１０４を設けることでその様な現象を防ぐことができる。
【００４９】
さらに、第３の特徴としてレジストマスク１２２をマスクとして第２絶縁膜１０５b、第１絶縁膜１０５a、ゲート酸化膜１０４をエッチングすることは、ゲート配線１０３と外部配線１２１との良好なオーミックコンタクトを確保する上で有効である。
【００５０】
ゲートコンタクト部においてゲート配線１０３上にゲート酸化膜、第１絶縁膜及び第２絶縁膜が存在すると、ソース領域、ドレイン領域及びゲート配線の上に同時にコンタクトホールを形成することが困難になるからである。ところが、上記工程を行っておくことで、層間絶縁膜１１８をエッチングするだけで、ソース領域、ドレイン領域及びゲート配線を露呈させることができる。
【００５１】
また、本実施例の様にゲート配線１０３としてタンタル系材料を用いた場合、ゲート酸化膜はタンタルオキサイドであり、非常にエッチングが困難であるという問題を生じる。さらに、タンタルオキサイドをエッチングしている最中に基板のどこかでシリコン膜が露呈していると、そのシリコン膜までエッチングされてしまう。そういった問題を避けるために、予めゲート酸化膜１０４を除去しておくことは極めて有効である。
【００５２】
以上の様な構成でなる本実施例を実施することで図１（Ｆ）に示す様な基本的なＴＦＴ構造が完成するが、必要に応じてさらにＴＦＴ構造を変えることは本願発明の効果を何ら妨げるものではない。
【００５３】
即ち、同一基板上にＮチャネル型ＴＦＴ及びＰチャネル型ＴＦＴを作製してＣＭＯＳ回路を形成することも可能である。この様なＣＭＯＳ回路はアクティブマトリクス型液晶表示装置のドライバー回路や信号処理回路を構築する。また、絶縁膜で分離された状態でドレイン配線１２０と接続する様に画素電極を形成すれば、アクティブマトリクス型液晶表示装置の画素マトリクス回路を構築することが可能である。
【００５４】
以上の様に、公知の手段を用いれば本願発明を用いてアクティブマトリクス型液晶表示装置を形成することは容易である。また、液晶表示装置等の電気光学装置に限らず、ロジック回路のみを構成した半導体回路を形成することも可能である。
【００５５】
（実施例２）
本実施例では実施例１と異なる構造のＴＦＴを作製した場合の例について図４を用いて説明する。
【００５６】
本実施例では基板４０１としてPET（ポリエチレンテレフタレート）基板、下地膜４０２として酸化窒化シリコン（ＳｉＯｘＮｙで示される）、ゲート配線４０３としてタンタル膜と窒化タンタル膜との積層膜、金属膜４０４としてチタン膜を形成する。ゲート配線４０３と金属膜４０４とは積層形成しておいて、ゲート配線のパターンを形成する際に一括でエッチングしてしまえば良い。
【００５７】
ここでゲート配線４０３及び金属膜４０４に注目した拡大図を図５（Ａ）、（Ｂ）に示す。図５（Ａ）では基板４０１上に下地膜４０２が形成され、その上に窒化タンタル膜５０１、タンタル膜５０２、金属膜（チタン膜）５０３が積層形成されている。
【００５８】
金属膜５０３（図４（Ａ）では４０４で示される）の形成にはタンタル膜又は窒化タンタル膜の表面層が酸化されたり、水素を吸収したりすることを防ぐ目的がある。同様の効果を持つ金属であればチタン以外の金属膜を用いることもできる。また、図５（Ｂ）に示す様に、シリコン膜やシリコンゲルマニウム膜などの半導体膜５０４を用いても同様の効果が得られる。
【００５９】
図１（Ａ）の状態が得られたら、第１絶縁膜４０５としてＢＣＢ（ベンゾシクロブテン）膜を１００nm〜１μm（好ましくは５００〜８００nm）の厚さで形成する。この工程ではゲート配線４０３による段差を完全に平坦化する程度の膜厚が必要である。ＢＣＢ膜の平坦化効果は大きいので、さほど膜厚を厚くしなくても十分な平坦化が可能である。
【００６０】
第１絶縁膜４０５を形成したら、次に第２絶縁膜（窒化シリコン膜）４０６、半導体膜（非晶質シリコン膜）４０７、保護膜（酸化シリコン膜）４０８を順次大気開放しないで積層形成する。こうして連続成膜された絶縁膜及び半導体膜は平坦面上に形成されるため全て平坦である。こうして図１（Ｂ）の状態を得る。
【００６１】
次に、保護膜４０８の上からエキシマレーザー光を照射することによって、半導体膜４０７が結晶を含む半導体膜（多結晶シリコン膜）４０９に変化する。このレーザー結晶化工程の条件は実施例１と同様で良い。この時、半導体膜４０７が平坦であるので結晶粒径の均一な多結晶シリコン膜が得られる。
【００６２】
以上の様に、第１絶縁膜４０５として平坦化に有利なＢＣＢ膜を用いることで平坦面を有する半導体膜を得ることができる。そのため、半導体膜の全域に渡って均一な結晶性を確保することができる。
【００６３】
また、ゲート配線４０３の上面を金属膜（チタン膜）４０４で保護しているため、ゲート配線４０３が酸化したり水素を吸収したりして配線抵抗が高くなる様な問題を防ぐことができる。さらに、ゲートコンタクト部では容易にゲート配線４０３を露呈させることができるので、コンタクトホールの形成に有利である。
【００６４】
図４（Ｃ）以降の工程は実施例１に従えばＴＦＴが完成する。本実施例を実施して作製されたＴＦＴはよりばらつきの少ない電気特性を示す。従って、本実施例を実施例１と組み合わせることは可能である。
【００６５】
（実施例３）
本実施例では、図１（Ｃ）の工程においてエキシマレーザー光を面状に加工して照射する場合の例について説明する。
【００６６】
レーザー光を面状に加工する場合は数十ｃｍ2程度（好ましくは１０ｃｍ2以上）の面積を一括照射できる様にレーザー光を加工する必要がある。そして照射面全体を所望のレーザーエネルギー密度でアニールするためには、トータルエネルギーが５Ｊ以上、好ましくは１０Ｊ以上の出力のレーザー装置を用いる。
【００６７】
その場合、エネルギー密度は１００〜８００mJ/cm2とし、出力パルス幅は１００nsec以上、好ましくは２００nsec〜１msecとすることが好ましい。２００nsec〜１msecというパルス幅を実現するにはレーザー装置を複数台連結し、各レーザー装置の同期をずらすことで複数パルスの混合した状態を作れば良い。
【００６８】
本実施例の様な面状のビーム形状を有するレーザー光を照射することにより大面積に均一なレーザー照射を行うことが可能である。即ち、活性層の結晶性（結晶粒径や欠陥密度等を含む）が均質なものとなり、ＴＦＴ間の電気特性のばらつきを低減することができる。
【００６９】
なお、本実施例は実施例１、実施例２との組み合わせが容易であり、その組み合わせ方は自由である。
【００７０】
（実施例４）
本実施例ではゲートコンタクト部（ゲート配線と外部配線とが電気的に接続する部分）とＴＦＴ部（ＴＦＴが形成される部分）とでゲート配線を覆う材料を異なるものとする構成について説明する。説明には図６を用いる。
【００７１】
まず、基板６０１として下地膜を設けたガラス基板を用意する。その上に窒化タンタル膜、タンタル膜、金属膜（本実施例ではチタン膜）を積層形成して、パターニングによりゲート配線６０２のパターンを形成する。
【００７２】
次に、金属膜のパターニングを行い、ゲートコンタクト部のみに金属膜６０３が残る様にする。そして、金属膜６０３を形成した後でプラズマ酸化を行い、ゲート配線６０２の表面にゲート酸化膜（本実施例の場合はタンタルオキサイド膜）６０４を形成する。勿論、熱酸化法や陽極酸化法を用いても良い。
【００７３】
この後は実施例１に示した様な工程でＴＦＴを作製すれば良い。本実施例の構成を実施することで、次の様な効果を得ることができる。
１．ＴＦＴ部ではゲート酸化膜６０４を設けた効果により活性層を形成する結晶を含む半導体膜の結晶粒径が均一になる。
２．ゲートコンタクト部ではコンタクトホールを形成する際に金属膜６０３（又は金属膜６０３の酸化物）が容易に除去できるので、オーミックコンタクトを得やすい。
【００７４】
以上の様な効果が得られるので、高い歩留まりで高性能なＴＦＴを作製することが可能となり、延いてはその様なＴＦＴで形成された回路を含む半導体装置の性能向上、歩留まり向上を実現することができる。
【００７５】
なお、本実施例は実施例１〜実施例３のどの実施例とも組み合わせることが可
【００７６】
（実施例５）
本実施例では、本願発明によって作製された液晶表示装置の例を図７に示す。画素ＴＦＴ（画素スイッチング素子）の作製方法やセル組工程は公知の手段を用いれば良いので詳細な説明は省略する。
【００７７】
図７において１１は絶縁表面を有する基板（酸化シリコン膜を設けたプラスチック基板）、１２は画素マトリクス回路、１３はソースドライバー回路、１４はゲイトドライバー回路、１５は対向基板、１６はＦＰＣ（フレキシブルプリントサーキット）、１７は信号処理回路である。信号処理回路１７としては、Ｄ／Ａコンバータ、γ補正回路、信号分割回路などの従来ＩＣで代用していた様な処理を行う回路を形成することができる。勿論、基板上にＩＣチップを設けて、ＩＣチップ上で信号処理を行うことも可能である。
【００７８】
さらに、本実施例では液晶表示装置を例に挙げて説明しているが、アクティブマトリクス型の表示装置であればＥＬ（エレクトロルミネッセンス）表示装置やＥＣ（エレクトロクロミックス）表示装置に本願発明を適用することも可能であることは言うまでもない。
【００７９】
また、本願発明を用いて作製できる液晶表示装置は透過型か反射型かは問わない。どちらを選択するのも実施者の自由である。この様に本願発明はあらゆるアクティブマトリクス型の電気光学装置（半導体装置）に対して適用することが可能である。
【００８０】
なお、本実施例に示した半導体装置を作製するにあたって、実施例１〜実施例４のどの構成を採用しても良いし、各実施例を自由に組み合わせて用いることが可能である。
【００８１】
（実施例６）
本願発明は従来のＩＣ技術全般に適用することが可能である。即ち、現在市場に流通している全ての半導体回路に適用できる。例えば、ワンチップ上に集積化されたＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用しても良いし、液晶用ドライバー回路（Ｄ／Ａコンバータ、γ補正回路、信号分割回路等）に代表される信号処理回路や携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周波回路に適用しても良い。
【００８２】
また、マイクロプロセッサ等の半導体回路は様々な電子機器に搭載されて中枢回路として機能する。代表的な電子機器としてはパーソナルコンピュータ、携帯型情報端末機器、その他あらゆる家電製品が挙げられる。また、車両（自動車や電車等）の制御用コンピュータなども挙げられる。本願発明はその様な半導体装置に対しても適用可能である。
【００８３】
なお、本実施例に示した半導体装置を作製するにあたって、実施例１〜実施例４のどの構成を採用しても良いし、各実施例を自由に組み合わせて用いることが可能である。
【００８４】
（実施例９）
本願発明の電気光学装置は、様々な電子機器のディスプレイとして利用される。その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター、プロジェクションＴＶ、ゴーグルディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話、電子書籍等）などが挙げられる。それらの一例を図７に示す。
【００８５】
図７（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示装置２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明を音声出力部２００２、音声入力部２００３、表示装置２００４やその他の信号制御回路に適用することができる。
【００８６】
図７（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明を表示装置２１０２、音声入力部２１０３やその他の信号制御回路に適用することができる。
【００８７】
図７（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本願発明は表示装置２２０５やその他の信号制御回路に適用できる。
【００８８】
図７（Ｄ）はゴーグルディスプレイであり、本体２３０１、表示装置２３０２、アーム部２３０３で構成される。本発明は表示装置２３０２やその他の信号制御回路に適用することができる。
【００８９】
図７（Ｅ）はリア型プロジェクターであり、本体２４０１、光源２４０２、表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は表示装置２４０３やその他の信号制御回路に適用することができる。
【００９０】
図７（Ｆ）は携帯書籍（電子書籍）であり、本体２５０１、表示装置２５０２、２５０３、記憶媒体２５０４、操作スイッチ２５０５、アンテナ２５０６で構成される。本発明は表示装置２５０２、２５０３やその他の信号制御回路に適用することができる。
【００９１】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。
【００９２】
なお、本実施例に示した半導体装置を作製するにあたって、実施例１〜実施例４のどの構成を採用しても良いし、各実施例を自由に組み合わせて用いることが可能である。また、実施例５、実施例６に示した電気光学装置や半導体回路をその様に組み合わせて用いても良い。
【００９３】
【発明の効果】
本願発明を実施することで、ＴＦＴの心臓部である活性層の界面（主表面側及び裏面側）を一度も大気に触れされる事なく工程が終了するため、極めて清浄な界面を実現することができる。
【００９４】
この様な構成により、特にＴＦＴの電気特性を左右する活性層とゲート絶縁膜との界面を清浄なものとすることができるので、ばらつきが少なく、且つ、良好な電気特性を示すＴＦＴが実現される。この時、ＴＦＴの代表的なパラメータであるしきい値電圧はＮチャネル型ＴＦＴで−０．５〜２Ｖ、Ｐチャネル型ＴＦＴで０．５〜−２Ｖを実現できる。また、サブスレッショルド係数（Ｓ値）は０．１〜０．３Ｖ／ｄｅｃａｄｅを実現できる。
【図面の簡単な説明】
【図１】 ＴＦＴの作製工程を示す図。
【図２】 ＴＦＴの作製工程を示す図。
【図３】 ＴＦＴの作製工程を示す図。
【図４】 ＴＦＴの作製工程を示す図。
【図５】 ゲート配線の構造を示す図。
【図６】 ゲート配線の構造を示す図。
【図７】 半導体装置（液晶表示装置）の構成を示す図。
【図８】 半導体装置（電子機器）の例を示す図。
Claims (10)
- 基板上にゲート配線を形成し、
前記ゲート配線上に、ゲート絶縁膜、第１の半導体膜及び第１の保護膜を順次大気開放しないで積層形成し、
前記第１の保護膜上から、前記第１の半導体膜に対して紫外光又は赤外光を照射して、結晶を含む第２の半導体膜を形成し、
前記第１の保護膜をパターニングして第２の保護膜を形成し、前記第２の保護膜をマスクとして前記第２の半導体膜に一対の不純物領域を形成し、
前記第２の半導体膜を島状にパターニングして前記一対の不純物領域を含む活性層を形成することを特徴とする半導体装置の作製方法。 - 基板上にゲート配線を形成し、
前記ゲート配線上に、ゲート絶縁膜、第１の半導体膜及び第１の保護膜を順次大気開放しないで積層形成し、
前記第１の保護膜上から、前記第１の半導体膜に対して紫外光又は赤外光を照射して、結晶を含む第２の半導体膜を形成し、
前記第１の保護膜をパターニングして第２の保護膜を形成し、前記第２の保護膜をマスクとして前記第２の半導体膜に一対の第１の不純物領域を形成し、
前記第２の保護膜をパターニングして第３の保護膜を形成し、前記第３の保護膜をマスクとして前記第２の半導体膜に前記第１の不純物領域より低不純物濃度かつ同一導電型の一対の第２の不純物領域を形成し、
前記第２の半導体膜を島状にパターニングして前記一対の第１の不純物領域と前記一対の第２の不純物領域を含む活性層を形成することを特徴とする半導体装置の作製方法。 - 基板上にゲート配線を形成し、
前記ゲート配線上に、ゲート絶縁膜、第１の半導体膜及び第１の保護膜を順次大気開放しないで積層形成し、
前記第１の保護膜上から、前記第１の半導体膜に対して紫外光又は赤外光を照射して、結晶を含む第２の半導体膜を形成し、
前記第１の保護膜をパターニングして第２の保護膜を形成し、前記第２の保護膜をマスクとして前記第２の半導体膜に一対の不純物領域を形成し、
前記第２の保護膜上にレジストマスクを形成し、
前記レジストマスクを用いて、前記第２の半導体膜を島状にパターニングして前記一対の不純物領域を含む活性層を形成し、
前記レジストマスクを用いて、前記ゲート絶縁膜をエッチングして、前記活性層が設けられている領域以外の領域の前記ゲート配線を露呈させ、
露呈させた前記ゲート配線上に層間絶縁膜を形成し、
前記層間絶縁膜のコンタクトホールを介して、前記ゲート配線に接続された配線を形成することを特徴とする半導体装置の作製方法。 - 基板上にゲート配線を形成し、
前記ゲート配線上に、ゲート絶縁膜、第１の半導体膜及び第１の保護膜を順次大気開放しないで積層形成し、
前記第１の保護膜上から、前記第１の半導体膜に対して紫外光又は赤外光を照射して、結晶を含む第２の半導体膜を形成し、
前記第１の保護膜をパターニングして第２の保護膜を形成し、前記第２の保護膜をマスクとして前記第２の半導体膜に一対の第１の不純物領域を形成し、
前記第２の保護膜をパターニングして第３の保護膜を形成し、前記第３の保護膜をマスクとして前記第２の半導体膜に前記第１の不純物領域より低不純物濃度かつ同一導電型の一対の第２の不純物領域を形成し、
前記第３の保護膜上にレジストマスクを形成し、
前記レジストマスクを用いて、前記第２の半導体膜を島状にパターニングして前記一対の第１の不純物領域と前記一対の第２の不純物領域を含む活性層を形成し、
前記レジストマスクを用いて、前記ゲート絶縁膜をエッチングして、前記活性層が設けられている領域以外の領域の前記ゲート配線を露呈させ、
露呈させた前記ゲート配線上に層間絶縁膜を形成し、
前記層間絶縁膜のコンタクトホールを介して、前記ゲート配線に接続された配線を形成することを特徴とする半導体装置の作製方法。 - 請求項１または請求項２において、
前記ゲート配線上に前記ゲート絶縁膜を形成する前に、前記ゲート配線を酸化して、前記ゲート配線の表面にゲート酸化膜を形成することを特徴とする半導体装置の作製方法。 - 請求項３または請求項４において、
前記ゲート配線上に前記ゲート絶縁膜を形成する前に、前記ゲート配線を酸化して、前記ゲート配線の表面にゲート酸化膜を形成し、
前記レジストマスクを用いて前記ゲート絶縁膜をエッチングする際に、前記レジストマスクを用いて前記ゲート酸化膜をエッチングして、前記活性層が設けられている領域以外の領域の前記ゲート配線を露呈させることを特徴とする半導体装置の作製方法。 - 請求項５または請求項６において、
前記ゲート酸化膜は、プラズマ酸化法により形成されることを特徴とする半導体装置の作製方法。 - 請求項１乃至請求項７のいずれか一項において、
前記ゲート配線として、タンタル膜又はタンタル膜と窒化タンタル膜を含む積層膜を形成することを特徴とする半導体装置の作製方法。 - 請求項１乃至請求項８のいずれか一項において、
前記ゲート絶縁膜として、窒化シリコン膜を含む積層膜を形成することを特徴とする半導体装置の作製方法。 - 請求項１乃至請求項９のいずれか一項において、
前記ゲート絶縁膜として、ＢＣＢ（ベンゾシクロブテン）を含む積層膜を形成することを特徴とする半導体装置の作製方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22388398A JP4386978B2 (ja) | 1998-08-07 | 1998-08-07 | 半導体装置の作製方法 |
| US09/363,954 US6380011B1 (en) | 1998-08-07 | 1999-07-29 | Semiconductor device and a method of manufacturing the same |
| US11/388,476 US7351617B2 (en) | 1998-08-07 | 2002-04-08 | Semiconductor device and a method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22388398A JP4386978B2 (ja) | 1998-08-07 | 1998-08-07 | 半導体装置の作製方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000058841A JP2000058841A (ja) | 2000-02-25 |
| JP2000058841A5 JP2000058841A5 (ja) | 2005-10-27 |
| JP4386978B2 true JP4386978B2 (ja) | 2009-12-16 |
Family
ID=16805211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22388398A Expired - Fee Related JP4386978B2 (ja) | 1998-08-07 | 1998-08-07 | 半導体装置の作製方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6380011B1 (ja) |
| JP (1) | JP4386978B2 (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW408351B (en) * | 1997-10-17 | 2000-10-11 | Semiconductor Energy Lab | Semiconductor device and method of manufacturing the same |
| JP2001051292A (ja) * | 1998-06-12 | 2001-02-23 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体表示装置 |
| US6246070B1 (en) * | 1998-08-21 | 2001-06-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device provided with semiconductor circuit made of semiconductor element and method of fabricating the same |
| US6261881B1 (en) | 1998-08-21 | 2001-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device provided with semiconductor circuit consisting of semiconductor element and method of manufacturing the same |
| JP4493741B2 (ja) * | 1998-09-04 | 2010-06-30 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6493048B1 (en) * | 1998-10-21 | 2002-12-10 | Samsung Electronics Co., Ltd. | Thin film transistor array panel for a liquid crystal display and a method for manufacturing the same |
| JP2001007342A (ja) * | 1999-04-20 | 2001-01-12 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US6909411B1 (en) | 1999-07-23 | 2005-06-21 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method for operating the same |
| JP2001109014A (ja) * | 1999-10-05 | 2001-04-20 | Hitachi Ltd | アクティブマトリクス型液晶表示装置 |
| US6524877B1 (en) | 1999-10-26 | 2003-02-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and method of fabricating the same |
| JP2001345454A (ja) * | 2000-03-27 | 2001-12-14 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2001298192A (ja) * | 2000-04-13 | 2001-10-26 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP2001298193A (ja) | 2000-04-13 | 2001-10-26 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP4993822B2 (ja) * | 2000-06-19 | 2012-08-08 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US7456911B2 (en) * | 2000-08-14 | 2008-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7430025B2 (en) * | 2000-08-23 | 2008-09-30 | Semiconductor Energy Laboratory Co., Ltd. | Portable electronic device |
| JP2002141514A (ja) * | 2000-11-07 | 2002-05-17 | Sanyo Electric Co Ltd | ボトムゲート型薄膜トランジスタ及びその製造方法 |
| JP2002231959A (ja) * | 2001-02-01 | 2002-08-16 | Sony Corp | 薄膜トランジスタ |
| US6982194B2 (en) * | 2001-03-27 | 2006-01-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP2003059858A (ja) * | 2001-08-09 | 2003-02-28 | Sony Corp | レーザアニール装置及び薄膜トランジスタの製造方法 |
| KR100961941B1 (ko) | 2003-01-03 | 2010-06-08 | 삼성전자주식회사 | 다중 도메인 액정 표시 장치용 박막 트랜지스터 표시판 |
| US7491590B2 (en) | 2004-05-28 | 2009-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing thin film transistor in display device |
| US7851788B2 (en) * | 2006-02-28 | 2010-12-14 | Pioneer Corporation | Organic transistor and manufacturing method thereof |
| JP5245287B2 (ja) * | 2007-05-18 | 2013-07-24 | ソニー株式会社 | 半導体装置の製造方法、薄膜トランジスタ基板の製造方法および表示装置の製造方法 |
| US8624330B2 (en) | 2008-11-26 | 2014-01-07 | Palo Alto Research Center Incorporated | Thin film transistors and high fill factor pixel circuits and methods for forming same |
| US8274084B2 (en) * | 2008-11-26 | 2012-09-25 | Palo Alto Research Center Incorporated | Method and structure for establishing contacts in thin film transistor devices |
| US8253174B2 (en) * | 2008-11-26 | 2012-08-28 | Palo Alto Research Center Incorporated | Electronic circuit structure and method for forming same |
| JP5147794B2 (ja) * | 2009-08-04 | 2013-02-20 | 株式会社半導体エネルギー研究所 | 表示装置の作製方法及び電子書籍の作製方法 |
| WO2011052368A1 (en) * | 2009-10-30 | 2011-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit, display device including the driver circuit, and electronic device including the display device |
| US8895375B2 (en) * | 2010-06-01 | 2014-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Field effect transistor and method for manufacturing the same |
| KR101283008B1 (ko) * | 2010-12-23 | 2013-07-05 | 주승기 | 트렌치형상의 구리 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터의 제조방법 |
| JP5933897B2 (ja) | 2011-03-18 | 2016-06-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US8716708B2 (en) | 2011-09-29 | 2014-05-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US9257290B2 (en) * | 2013-12-25 | 2016-02-09 | Shenzhen China Star Optoelectronics Technology Co., Ltd. | Low temperature poly-silicon thin film transistor and manufacturing method thereof |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62104171A (ja) | 1985-10-31 | 1987-05-14 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
| US5882165A (en) * | 1986-12-19 | 1999-03-16 | Applied Materials, Inc. | Multiple chamber integrated process system |
| JPH01184928A (ja) | 1988-01-20 | 1989-07-24 | Toshiba Corp | 薄膜形成方法 |
| TW237562B (ja) | 1990-11-09 | 1995-01-01 | Semiconductor Energy Res Co Ltd | |
| JPH06132536A (ja) * | 1992-10-14 | 1994-05-13 | Sharp Corp | 薄膜トランジスタ |
| US5385854A (en) * | 1993-07-15 | 1995-01-31 | Micron Semiconductor, Inc. | Method of forming a self-aligned low density drain inverted thin film transistor |
| US5492843A (en) * | 1993-07-31 | 1996-02-20 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating semiconductor device and method of processing substrate |
| US5641974A (en) * | 1995-06-06 | 1997-06-24 | Ois Optical Imaging Systems, Inc. | LCD with bus lines overlapped by pixel electrodes and photo-imageable insulating layer therebetween |
| US5650358A (en) * | 1995-08-28 | 1997-07-22 | Ois Optical Imaging Systems, Inc. | Method of making a TFT having a reduced channel length |
| JP3317387B2 (ja) * | 1996-06-03 | 2002-08-26 | シャープ株式会社 | アクティブマトリクス基板およびその製造方法 |
| US5880018A (en) * | 1996-10-07 | 1999-03-09 | Motorola Inc. | Method for manufacturing a low dielectric constant inter-level integrated circuit structure |
| JP3830623B2 (ja) * | 1997-07-14 | 2006-10-04 | 株式会社半導体エネルギー研究所 | 結晶性半導体膜の作製方法 |
| JPH11102867A (ja) * | 1997-07-16 | 1999-04-13 | Sony Corp | 半導体薄膜の形成方法およびプラスチック基板 |
| US6011274A (en) * | 1997-10-20 | 2000-01-04 | Ois Optical Imaging Systems, Inc. | X-ray imager or LCD with bus lines overlapped by pixel electrodes and dual insulating layers therebetween |
-
1998
- 1998-08-07 JP JP22388398A patent/JP4386978B2/ja not_active Expired - Fee Related
-
1999
- 1999-07-29 US US09/363,954 patent/US6380011B1/en not_active Expired - Lifetime
-
2002
- 2002-04-08 US US11/388,476 patent/US7351617B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20060163580A1 (en) | 2006-07-27 |
| JP2000058841A (ja) | 2000-02-25 |
| US7351617B2 (en) | 2008-04-01 |
| US6380011B1 (en) | 2002-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
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|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090929 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090930 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121009 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121009 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121009 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131009 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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