JP2000036598A - 半導体素子からなる半導体回路を備えた半導体装置およびその作製方法 - Google Patents
半導体素子からなる半導体回路を備えた半導体装置およびその作製方法Info
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
Abstract
(57)【要約】
【課題】 本発明は、同一基板上に同時に異なるＬＤＤ
構造を有する生産性の高いＴＦＴの作製方法およびその
構造を提供することを目的としている。即ち、本発明は
ＴＦＴの新規な構造と生産性の高い製造工程を提供する
ものである。 【解決手段】 耐熱性の高いＴａ膜またはＴａを主成分
とする膜を配線材料に用い、さらに保護層で覆うこと
で、高温（４００〜７００℃）での加熱処理を施すこと
が可能となり、且つ保護層をエッチングストッパーとし
て用いることで周辺駆動回路部においては、サイドウォ
ール１２６を用いた自己整合プロセス（セルフアライ
ン）によるＬＤＤ構造を備えたＴＦＴを配置する一方、
画素マトリクス部においては、絶縁物１２５を用いた非
自己整合プロセス（ノンセルフアライン）によるＬＤＤ
構造を備えたＴＦＴを配置する
構造を有する生産性の高いＴＦＴの作製方法およびその
構造を提供することを目的としている。即ち、本発明は
ＴＦＴの新規な構造と生産性の高い製造工程を提供する
ものである。 【解決手段】 耐熱性の高いＴａ膜またはＴａを主成分
とする膜を配線材料に用い、さらに保護層で覆うこと
で、高温（４００〜７００℃）での加熱処理を施すこと
が可能となり、且つ保護層をエッチングストッパーとし
て用いることで周辺駆動回路部においては、サイドウォ
ール１２６を用いた自己整合プロセス（セルフアライ
ン）によるＬＤＤ構造を備えたＴＦＴを配置する一方、
画素マトリクス部においては、絶縁物１２５を用いた非
自己整合プロセス（ノンセルフアライン）によるＬＤＤ
構造を備えたＴＦＴを配置する
Description
【０００１】
【発明が属する技術分野】本発明は、絶縁ゲート型トラ
ンジスタ等の半導体素子を複数個有する半導体回路、特
にアクティブマトリクス回路（高耐圧回路部）と、これ
を駆動するための論理回路（高速駆動回路部）とを同一
基板上に有する半導体回路を備えた半導体装置とその作
製方法に関するものである。本発明を利用して作製され
る半導体回路は、ガラス等の絶縁基板上、単結晶シリコ
ン等の半導体基板の上に形成された絶縁被膜上、いずれ
にも形成される。
ンジスタ等の半導体素子を複数個有する半導体回路、特
にアクティブマトリクス回路（高耐圧回路部）と、これ
を駆動するための論理回路（高速駆動回路部）とを同一
基板上に有する半導体回路を備えた半導体装置とその作
製方法に関するものである。本発明を利用して作製され
る半導体回路は、ガラス等の絶縁基板上、単結晶シリコ
ン等の半導体基板の上に形成された絶縁被膜上、いずれ
にも形成される。
【０００２】特に本発明は、液晶ディスプレー等のよう
に、画素マトリクス回路と、それを駆動する論理回路を
有する半導体装置において効果を発揮する。本発明の半
導体装置は、薄膜トランジスタ（ＴＦＴ）やＭＯＳトラ
ンジスタ等の絶縁ゲート型トランジスタ（半導体素子）
だけでなく、これらで半導体素子で構成された半導体集
積回路を有する表示装置やイメージセンサ等の電気光学
装置をも含むものである。加えて、本発明の半導体装置
は、これらの表示装置および電気光学装置を搭載した電
子機器をも含む。
に、画素マトリクス回路と、それを駆動する論理回路を
有する半導体装置において効果を発揮する。本発明の半
導体装置は、薄膜トランジスタ（ＴＦＴ）やＭＯＳトラ
ンジスタ等の絶縁ゲート型トランジスタ（半導体素子）
だけでなく、これらで半導体素子で構成された半導体集
積回路を有する表示装置やイメージセンサ等の電気光学
装置をも含むものである。加えて、本発明の半導体装置
は、これらの表示装置および電気光学装置を搭載した電
子機器をも含む。
【０００３】
【従来の技術】絶縁性を有する基板上に形成された薄膜
トランジスタ（ＴＦＴ）等により画素マトリクス回路お
よび駆動回路を構成したアクティブマトリクス型液晶デ
ィスプレイが注目を浴びている。液晶ディスプレイは
０．５〜２０インチ程度のものまで表示ディスプレイと
して利用されている。
トランジスタ（ＴＦＴ）等により画素マトリクス回路お
よび駆動回路を構成したアクティブマトリクス型液晶デ
ィスプレイが注目を浴びている。液晶ディスプレイは
０．５〜２０インチ程度のものまで表示ディスプレイと
して利用されている。
【０００４】液晶ディスプレイ開発の１つの方向に大面
積化がある。しかし、大面積化すると画素表示部となる
画素マトリクス回路も大面積化し、これに伴ってマトリ
クス状に配列されたソース配線およびゲート配線が長く
なるため、配線抵抗が増大している。さらに高精細化が
要求されるために配線を細くする必要があり、配線抵抗
の増大がより顕在化されている。また、ソース配線およ
びゲート配線には画素毎にＴＦＴ等のスイッチング素子
が接続され、画素数が増大するため寄生容量の増大も問
題となる。液晶ディスプレイでは、一般にゲート配線と
ゲート電極は一体的に形成されており、パネルの大面積
化に伴ってゲート信号の遅延が顕在化されている。
積化がある。しかし、大面積化すると画素表示部となる
画素マトリクス回路も大面積化し、これに伴ってマトリ
クス状に配列されたソース配線およびゲート配線が長く
なるため、配線抵抗が増大している。さらに高精細化が
要求されるために配線を細くする必要があり、配線抵抗
の増大がより顕在化されている。また、ソース配線およ
びゲート配線には画素毎にＴＦＴ等のスイッチング素子
が接続され、画素数が増大するため寄生容量の増大も問
題となる。液晶ディスプレイでは、一般にゲート配線と
ゲート電極は一体的に形成されており、パネルの大面積
化に伴ってゲート信号の遅延が顕在化されている。
【０００５】従って、ゲート電極配線材料の抵抗率が低
ければ低いほどゲート配線を細く、且つ長くすることが
可能になり、これにより大面積化が図れる。従来、ゲー
ト電極配線材料としてＡｌ、Ｔａ、Ｔｉ等が用いられて
いるが、中でもＡｌが最も抵抗率が低く、陽極酸化可能
な金属であるため多用されている。しかしながら、Ａｌ
は陽極酸化膜の形成により、耐熱性を向上させることが
できるものの、３００℃〜４００℃のプロセス温度であ
っても、ウィスカーやヒロックの発生、配線の変形、絶
縁膜や活性層への拡散が生じ、ＴＦＴの動作不良、ＴＦ
Ｔ特性の低下の主な原因となっていた。
ければ低いほどゲート配線を細く、且つ長くすることが
可能になり、これにより大面積化が図れる。従来、ゲー
ト電極配線材料としてＡｌ、Ｔａ、Ｔｉ等が用いられて
いるが、中でもＡｌが最も抵抗率が低く、陽極酸化可能
な金属であるため多用されている。しかしながら、Ａｌ
は陽極酸化膜の形成により、耐熱性を向上させることが
できるものの、３００℃〜４００℃のプロセス温度であ
っても、ウィスカーやヒロックの発生、配線の変形、絶
縁膜や活性層への拡散が生じ、ＴＦＴの動作不良、ＴＦ
Ｔ特性の低下の主な原因となっていた。
【０００６】さらに大面積化、高精細化を図るために
は、より低比抵抗で、且つ高耐熱性を有する電極構造が
必要とされている。
は、より低比抵抗で、且つ高耐熱性を有する電極構造が
必要とされている。
【０００７】また、液晶ディスプレイ開発の１つの方向
に集積化がある。一般に周辺駆動回路一体型と称される
構成が知られている。これは、画素マトリクス部と周辺
駆動回路部を同一基板上に集積したものである。この周
辺駆動回路一体型の構成は、作製コストを低減でき、ま
た全体の構成を小型化できるという有意性がある。
に集積化がある。一般に周辺駆動回路一体型と称される
構成が知られている。これは、画素マトリクス部と周辺
駆動回路部を同一基板上に集積したものである。この周
辺駆動回路一体型の構成は、作製コストを低減でき、ま
た全体の構成を小型化できるという有意性がある。
【０００８】通常、画素マトリクス回路には、Ｐチャネ
ル型またはＮチャネル型の薄膜トランジスタ（ＴＦＴ）
の一方がスイッチング素子として配置される。また、周
辺駆動回路は、主に論理回路（高速駆動回路）で構成さ
れており、代表的なものとしてＰチャネル型とＮチャネ
ル型ＴＦＴとで構成されるＣＭＯＳ回路等が配置され
る。
ル型またはＮチャネル型の薄膜トランジスタ（ＴＦＴ）
の一方がスイッチング素子として配置される。また、周
辺駆動回路は、主に論理回路（高速駆動回路）で構成さ
れており、代表的なものとしてＰチャネル型とＮチャネ
ル型ＴＦＴとで構成されるＣＭＯＳ回路等が配置され
る。
【０００９】例えば、画素マトリクス回路に配置される
ＴＦＴは、画素電極における電荷保持機能が必要とされ
るため、厳しい低ＯＦＦ電流特性が要求される。
ＴＦＴは、画素電極における電荷保持機能が必要とされ
るため、厳しい低ＯＦＦ電流特性が要求される。
【００１０】一方、周辺駆動回路に配置される論理回路
のＴＦＴは、高速動作特性や、小電流で駆動することが
できる特性が要求される。
のＴＦＴは、高速動作特性や、小電流で駆動することが
できる特性が要求される。
【００１１】このように、画素マトリクス回路と論理回
路とでは要求されるＴＦＴの特性が異なる。そのため、
それぞれの要求に合ったＴＦＴ構造を形成し、画素マト
リクス回路と論理回路を作製することが望ましい。その
ためにプロセスが複雑化し、歩留り低下やコスト上昇を
招くことは望ましくない。
路とでは要求されるＴＦＴの特性が異なる。そのため、
それぞれの要求に合ったＴＦＴ構造を形成し、画素マト
リクス回路と論理回路を作製することが望ましい。その
ためにプロセスが複雑化し、歩留り低下やコスト上昇を
招くことは望ましくない。
【００１２】そのため、このような周辺駆動回路一体型
の液晶表示装置においては、画素マトリクス回路と論理
回路とに配置されるＴＦＴとが同一基板上に同時に平行
して作製することが求められている。
の液晶表示装置においては、画素マトリクス回路と論理
回路とに配置されるＴＦＴとが同一基板上に同時に平行
して作製することが求められている。
【００１３】
【発明が解決しようとする課題】従来より上記問題を解
決するための一つの手段としてＬＤＤ（ライトドープド
レイン）領域を備えた薄膜トランジスタの構造が知られ
ている。ＬＤＤ領域は、チャネル形成領域とドレイン領
域の間に形成される電界の強度を緩和し、薄膜トランジ
スタのＯＦＦ電流値の低減、劣化の防止の役割を果たし
ている。また、ＬＤＤ領域を形成することによって低Ｏ
ＦＦ電流特性を得ていた。
決するための一つの手段としてＬＤＤ（ライトドープド
レイン）領域を備えた薄膜トランジスタの構造が知られ
ている。ＬＤＤ領域は、チャネル形成領域とドレイン領
域の間に形成される電界の強度を緩和し、薄膜トランジ
スタのＯＦＦ電流値の低減、劣化の防止の役割を果たし
ている。また、ＬＤＤ領域を形成することによって低Ｏ
ＦＦ電流特性を得ていた。
【００１４】従来、ＬＤＤ領域は陽極酸化膜を用いる自
己整合プロセス（セルフアラインプロセス）により作製
されていた。しかしながら、この自己整合プロセスは微
細化に適しておらず、線幅及び陽極酸化条件を調節する
ことが困難となっていた。
己整合プロセス（セルフアラインプロセス）により作製
されていた。しかしながら、この自己整合プロセスは微
細化に適しておらず、線幅及び陽極酸化条件を調節する
ことが困難となっていた。
【００１５】本発明の具体的な課題は、同一基板上に同
時に異なるＬＤＤ構造を有する生産性の高いＴＦＴの作
製方法およびその構造を提供することを目的としてい
る。即ち、本発明はＴＦＴの新規な構造と生産性の高い
製造工程を提供するものである。
時に異なるＬＤＤ構造を有する生産性の高いＴＦＴの作
製方法およびその構造を提供することを目的としてい
る。即ち、本発明はＴＦＴの新規な構造と生産性の高い
製造工程を提供するものである。
【００１６】
【課題を解決するための手段】本発明の第１の特徴は、
ＴＦＴのゲート配線およびゲート電極の構造として、耐
熱性の高い材料を用いた多層構造とし、例えばＴａＮ膜
を成膜後、連続的にこのＴａＮ膜の上にＴａ膜を積層
し、さらにこのＴａ膜の上にＴａＮ膜を積層する多層構
造とし、さらに無機膜、代表的には窒化珪素膜からなる
保護膜（１０〜１００ｎｍ）で覆う構造とする。
ＴＦＴのゲート配線およびゲート電極の構造として、耐
熱性の高い材料を用いた多層構造とし、例えばＴａＮ膜
を成膜後、連続的にこのＴａＮ膜の上にＴａ膜を積層
し、さらにこのＴａ膜の上にＴａＮ膜を積層する多層構
造とし、さらに無機膜、代表的には窒化珪素膜からなる
保護膜（１０〜１００ｎｍ）で覆う構造とする。
【００１７】本明細書中で開示する本発明の第１の構成
は、絶縁表面を有する基板上にソース領域と、ドレイン
領域と、前記ソース領域と前記ドレイン領域の間に形成
されているチャネル形成領域と、少なくとも前記チャネ
ル形成領域上に接して形成されたゲート絶縁膜と、前記
ゲート絶縁膜に接して形成されたゲート電極と、少なく
とも前記ゲート電極の上面または側面を覆う保護膜とを
有していることを特徴とする半導体素子からなる半導体
回路を備えた半導体装置である。
は、絶縁表面を有する基板上にソース領域と、ドレイン
領域と、前記ソース領域と前記ドレイン領域の間に形成
されているチャネル形成領域と、少なくとも前記チャネ
ル形成領域上に接して形成されたゲート絶縁膜と、前記
ゲート絶縁膜に接して形成されたゲート電極と、少なく
とも前記ゲート電極の上面または側面を覆う保護膜とを
有していることを特徴とする半導体素子からなる半導体
回路を備えた半導体装置である。
【００１８】上記構成において、前記ゲート電極は多層
構造を有し、タンタル、モリブデン、チタン、クロム、
シリコンから選ばれた一種の元素を主成分とする層を少
なくとも一層含むことを特徴としている。
構造を有し、タンタル、モリブデン、チタン、クロム、
シリコンから選ばれた一種の元素を主成分とする層を少
なくとも一層含むことを特徴としている。
【００１９】上記構成において、前記ゲート電極は、前
記基板側から順に窒素を含むタンタルを主成分とする第
１の層、タンタルを主成分とする第２の層、および窒素
を含むタンタルを主成分とする第３の層からなる三層構
造を有することを特徴としている。
記基板側から順に窒素を含むタンタルを主成分とする第
１の層、タンタルを主成分とする第２の層、および窒素
を含むタンタルを主成分とする第３の層からなる三層構
造を有することを特徴としている。
【００２０】また、上記構成において、前記チャネル形
成領域は、シリコンの結晶化を助長する触媒元素を含有
し、前記触媒元素の濃度は、前記チャネル形成領域より
も前記ソース領域および前記ドレイン領域のほうが高い
ことを特徴としている。
成領域は、シリコンの結晶化を助長する触媒元素を含有
し、前記触媒元素の濃度は、前記チャネル形成領域より
も前記ソース領域および前記ドレイン領域のほうが高い
ことを特徴としている。
【００２１】本明細書中で開示する本発明の第２の構成
は、絶縁表面を有する基板上に、ソース領域と、ドレイ
ン領域と、前記ソース領域と前記ドレイン領域の間に形
成されているチャネル形成領域と、前記ソース領域と前
記チャネル形成領域の間および前記ドレイン領域と前記
チャネル形成領域の間に形成されている低濃度不純物領
域と、少なくとも前記チャネル形成領域上に形成された
ゲート絶縁膜と、前記チャネル形成領域の上方において
前記ゲート絶縁膜上に接して形成されたゲート電極と、
少なくとも前記ゲート電極の上面または側面を覆う保護
膜とを有し、前記ゲート電極は、前記基板側から順に窒
素を含む第１のタンタル層、第２のタンタル層、および
窒素を含む第３のタンタル層からなる３層構造を有し、
前記チャネル形成領域は、シリコンの結晶化を助長する
触媒元素を含有し、前記触媒元素の濃度は、チャネル形
成領域よりもソース領域およびドレイン領域のほうが高
いことを特徴とする半導体素子からなる半導体回路を備
えた半導体装置である。
は、絶縁表面を有する基板上に、ソース領域と、ドレイ
ン領域と、前記ソース領域と前記ドレイン領域の間に形
成されているチャネル形成領域と、前記ソース領域と前
記チャネル形成領域の間および前記ドレイン領域と前記
チャネル形成領域の間に形成されている低濃度不純物領
域と、少なくとも前記チャネル形成領域上に形成された
ゲート絶縁膜と、前記チャネル形成領域の上方において
前記ゲート絶縁膜上に接して形成されたゲート電極と、
少なくとも前記ゲート電極の上面または側面を覆う保護
膜とを有し、前記ゲート電極は、前記基板側から順に窒
素を含む第１のタンタル層、第２のタンタル層、および
窒素を含む第３のタンタル層からなる３層構造を有し、
前記チャネル形成領域は、シリコンの結晶化を助長する
触媒元素を含有し、前記触媒元素の濃度は、チャネル形
成領域よりもソース領域およびドレイン領域のほうが高
いことを特徴とする半導体素子からなる半導体回路を備
えた半導体装置である。
【００２２】上記構成において、前記ゲート電極の上面
および側面に前記保護膜を介して絶縁物を有し、前記低
濃度不純物領域と前記ドレイン領域との境界と、前記低
濃度不純物領域と前記ソース領域との境界は、前記絶縁
物により決定されることを特徴としている。
および側面に前記保護膜を介して絶縁物を有し、前記低
濃度不純物領域と前記ドレイン領域との境界と、前記低
濃度不純物領域と前記ソース領域との境界は、前記絶縁
物により決定されることを特徴としている。
【００２３】上記構成において、前記ゲート電極の側面
に前記保護膜を介してサイドウォールを有し、前記低濃
度不純物領域と前記ドレイン領域との境界と、前記低濃
度不純物領域と前記ソース領域との境界は、前記サイド
ウォールにより決定されることを特徴としている。
に前記保護膜を介してサイドウォールを有し、前記低濃
度不純物領域と前記ドレイン領域との境界と、前記低濃
度不純物領域と前記ソース領域との境界は、前記サイド
ウォールにより決定されることを特徴としている。
【００２４】上記構成において、前記ゲート電極の側面
に接してサイドウォールを有し、ゲート電極の上面およ
び前記サイドウォールは、前記保護膜により覆われてい
ることを特徴としている。
に接してサイドウォールを有し、ゲート電極の上面およ
び前記サイドウォールは、前記保護膜により覆われてい
ることを特徴としている。
【００２５】上記構成において、前記ソース領域および
前記ドレイン領域には、Ｎ型の導電型を付与する不純物
が添加されていることを特徴としている。
前記ドレイン領域には、Ｎ型の導電型を付与する不純物
が添加されていることを特徴としている。
【００２６】上記各構成において、前記ソース領域およ
び前記ドレイン領域には、Ｎ型の導電型を付与する不純
物およびＰ型の導電型を付与する不純物が添加されてい
ることを特徴としている。
び前記ドレイン領域には、Ｎ型の導電型を付与する不純
物およびＰ型の導電型を付与する不純物が添加されてい
ることを特徴としている。
【００２７】上記構成において、前記ソース領域および
前記ドレイン領域は、少なくとも一部がシリサイドであ
ることを特徴としている。
前記ドレイン領域は、少なくとも一部がシリサイドであ
ることを特徴としている。
【００２８】本発明の第２の特徴は、異方性エッチング
によりサイドウォールを形成すると同時に、マスクを利
用して絶縁物（前記サイドウォールよりも寸法の大き
い）を形成することである。高速駆動回路部において
は、サイドウォールを用いた自己整合プロセス（セルフ
アライン）によってＬＤＤ構造を有するＴＦＴを配置す
る。一方、高耐圧回路部においては、マスクを用いた非
自己整合プロセス（ノンセルフアライン）によってＬＤ
Ｄ構造を有するＴＦＴを配置する。
によりサイドウォールを形成すると同時に、マスクを利
用して絶縁物（前記サイドウォールよりも寸法の大き
い）を形成することである。高速駆動回路部において
は、サイドウォールを用いた自己整合プロセス（セルフ
アライン）によってＬＤＤ構造を有するＴＦＴを配置す
る。一方、高耐圧回路部においては、マスクを用いた非
自己整合プロセス（ノンセルフアライン）によってＬＤ
Ｄ構造を有するＴＦＴを配置する。
【００２９】本明細書中で開示する本発明の第３の構成
は、同一基板上に、第１の半導体素子からなる高耐圧回
路と第２の半導体素子からなる高速駆動回路とを備えた
半導体装置であって、前記高耐圧回路は、第１のゲート
電極と、前記第１のゲート電極の上面および側面を覆う
絶縁物と、前記絶縁物をマスクとしてＮ型またはＰ型の
導電型を付与する不純物が添加された第１のソース領域
および第１のドレイン領域と、を有する第１の半導体素
子からなり、前記高速駆動回路は、第２のゲート電極
と、前記第２のゲート電極の側面にサイドウォールと、
前記サイドウォールをマスクとしてＮ型またはＰ型の導
電型を付与する不純物が添加された第２のソース領域お
よび第２のドレイン領域と、を有する第２の半導体素子
からなることを特徴とする半導体素子からなる半導体回
路を備えた半導体装置である。
は、同一基板上に、第１の半導体素子からなる高耐圧回
路と第２の半導体素子からなる高速駆動回路とを備えた
半導体装置であって、前記高耐圧回路は、第１のゲート
電極と、前記第１のゲート電極の上面および側面を覆う
絶縁物と、前記絶縁物をマスクとしてＮ型またはＰ型の
導電型を付与する不純物が添加された第１のソース領域
および第１のドレイン領域と、を有する第１の半導体素
子からなり、前記高速駆動回路は、第２のゲート電極
と、前記第２のゲート電極の側面にサイドウォールと、
前記サイドウォールをマスクとしてＮ型またはＰ型の導
電型を付与する不純物が添加された第２のソース領域お
よび第２のドレイン領域と、を有する第２の半導体素子
からなることを特徴とする半導体素子からなる半導体回
路を備えた半導体装置である。
【００３０】本明細書中で開示する本発明の第４の構成
は、タンタルを主成分とする材料からなる層上に金属材
料からなる層が積層された多層配線と、前記多層配線を
覆って形成された層間絶縁膜と、前記層間絶縁膜上に形
成された金属配線と、を有し、前記層間絶縁膜には開孔
部が形成されており、前記開孔部を介して前記多層配線
と前記金属配線とが接続されていることを特徴とする半
導体装置である。
は、タンタルを主成分とする材料からなる層上に金属材
料からなる層が積層された多層配線と、前記多層配線を
覆って形成された層間絶縁膜と、前記層間絶縁膜上に形
成された金属配線と、を有し、前記層間絶縁膜には開孔
部が形成されており、前記開孔部を介して前記多層配線
と前記金属配線とが接続されていることを特徴とする半
導体装置である。
【００３１】本明細書中で開示する本発明の第５の構成
は、絶縁表面を有する基板上に半導体素子からなる半導
体回路を備えた半導体装置の作製方法であって、絶縁表
面を有する基板上に結晶性半導体膜を形成する工程と、
前記結晶性半導体膜上にゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜上に配線を形成する工程と、前記
配線をドーピングマスクとしてＮ型の導電型を付与する
不純物を添加する第１のドーピングをする工程と、前記
配線を覆って保護膜を形成する工程と、前記配線および
前記保護膜を覆って絶縁膜を形成する工程と、前記絶縁
膜上の一部にマスクを形成する工程と、異方性エッチン
グを行うことによって、前記絶縁膜をエッチングし配線
側面に概略三角形状の絶縁物を形成すると同時に、前記
マスクの下方に存在する絶縁物を残す工程と、前記概略
三角形状の絶縁物、前記絶縁物、およびゲート電極をド
ーピングマスクとして第１のドーピングより高濃度の第
２のドーピングをする工程と、加熱処理を施し、前記触
媒元素をゲッタリングさせる工程と、を有する半導体素
子からなる半導体回路を備えた半導体装置の作製方法で
ある。
は、絶縁表面を有する基板上に半導体素子からなる半導
体回路を備えた半導体装置の作製方法であって、絶縁表
面を有する基板上に結晶性半導体膜を形成する工程と、
前記結晶性半導体膜上にゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜上に配線を形成する工程と、前記
配線をドーピングマスクとしてＮ型の導電型を付与する
不純物を添加する第１のドーピングをする工程と、前記
配線を覆って保護膜を形成する工程と、前記配線および
前記保護膜を覆って絶縁膜を形成する工程と、前記絶縁
膜上の一部にマスクを形成する工程と、異方性エッチン
グを行うことによって、前記絶縁膜をエッチングし配線
側面に概略三角形状の絶縁物を形成すると同時に、前記
マスクの下方に存在する絶縁物を残す工程と、前記概略
三角形状の絶縁物、前記絶縁物、およびゲート電極をド
ーピングマスクとして第１のドーピングより高濃度の第
２のドーピングをする工程と、加熱処理を施し、前記触
媒元素をゲッタリングさせる工程と、を有する半導体素
子からなる半導体回路を備えた半導体装置の作製方法で
ある。
【００３２】本明細書中で開示する本発明の第６の構成
は、絶縁表面を有する基板上に半導体素子からなる半導
体回路を備えた半導体装置の作製方法であって、絶縁表
面を有する基板上に結晶性半導体膜を形成する工程と、
前記結晶性半導体膜上にゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜上に配線を形成する工程と、前記
配線を覆って絶縁膜を形成する工程と、前記絶縁膜上の
一部にマスクを形成する工程と、異方性エッチングを行
うことによって、前記絶縁膜をエッチングし配線側面に
概略三角形状の絶縁物を形成すると同時に、前記マスク
の下方に存在する絶縁物を残す工程と、前記概略三角形
状の絶縁物、前記絶縁物、およびゲート電極をドーピン
グマスクとしてＮ型の導電型を付与する不純物またはＰ
型の導電型を付与する不純物を添加する工程と、を有す
る半導体素子からなる半導体回路を備えた半導体装置の
作製方法である。
は、絶縁表面を有する基板上に半導体素子からなる半導
体回路を備えた半導体装置の作製方法であって、絶縁表
面を有する基板上に結晶性半導体膜を形成する工程と、
前記結晶性半導体膜上にゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜上に配線を形成する工程と、前記
配線を覆って絶縁膜を形成する工程と、前記絶縁膜上の
一部にマスクを形成する工程と、異方性エッチングを行
うことによって、前記絶縁膜をエッチングし配線側面に
概略三角形状の絶縁物を形成すると同時に、前記マスク
の下方に存在する絶縁物を残す工程と、前記概略三角形
状の絶縁物、前記絶縁物、およびゲート電極をドーピン
グマスクとしてＮ型の導電型を付与する不純物またはＰ
型の導電型を付与する不純物を添加する工程と、を有す
る半導体素子からなる半導体回路を備えた半導体装置の
作製方法である。
【００３３】上記第５の構成または第６の構成に記載の
ゲート絶縁膜上に配線を形成する工程は、前記基板側か
ら順に窒素を含む第１のタンタル層、第２のタンタル
層、および窒素を含む第３のタンタル層を連続して成膜
し、パターニングする工程であることを特徴とする半導
体素子からなる半導体回路を備えた半導体装置の作製方
法。
ゲート絶縁膜上に配線を形成する工程は、前記基板側か
ら順に窒素を含む第１のタンタル層、第２のタンタル
層、および窒素を含む第３のタンタル層を連続して成膜
し、パターニングする工程であることを特徴とする半導
体素子からなる半導体回路を備えた半導体装置の作製方
法。
【００３４】上記第５の構成または第６の構成に記載の
絶縁表面を有する基板上に結晶性半導体膜を形成する工
程は、前記絶縁表面に接して非晶質半導体膜を形成する
工程と、前記非晶質半導体膜に珪素の結晶化を助長する
触媒元素を保持させる工程と、加熱処理により、前記非
晶質半導体膜を結晶化して結晶性半導体膜を形成する工
程を有することを特徴としている。
絶縁表面を有する基板上に結晶性半導体膜を形成する工
程は、前記絶縁表面に接して非晶質半導体膜を形成する
工程と、前記非晶質半導体膜に珪素の結晶化を助長する
触媒元素を保持させる工程と、加熱処理により、前記非
晶質半導体膜を結晶化して結晶性半導体膜を形成する工
程を有することを特徴としている。
【００３５】上記第５の構成または第６の構成に記載の
絶縁表面を有する基板上に結晶性半導体膜を形成する工
程は、前記絶縁表面に接して非晶質半導体膜を形成する
工程と、前記非晶質半導体膜に珪素の結晶化を助長する
触媒元素を保持させる工程と、レーザー光の照射によ
り、前記非晶質半導体膜を結晶化して結晶性半導体膜を
形成する工程を有することを特徴としている。
絶縁表面を有する基板上に結晶性半導体膜を形成する工
程は、前記絶縁表面に接して非晶質半導体膜を形成する
工程と、前記非晶質半導体膜に珪素の結晶化を助長する
触媒元素を保持させる工程と、レーザー光の照射によ
り、前記非晶質半導体膜を結晶化して結晶性半導体膜を
形成する工程を有することを特徴としている。
【００３６】
【発明の実施の形態】本発明においては、ゲート配線お
よびゲート電極の配線材料として、耐熱性の高い材料を
用いた多層構造とし、好ましくは、タンタル（Ｔａ）ま
たはタンタルを主成分とする材料を少なくとも一層に用
いる構造とする。なお、タンタルはシリコンと仕事関数
が近いため、ＴＦＴのしきい値のシフトが少なく好まし
い配線材料である。
よびゲート電極の配線材料として、耐熱性の高い材料を
用いた多層構造とし、好ましくは、タンタル（Ｔａ）ま
たはタンタルを主成分とする材料を少なくとも一層に用
いる構造とする。なお、タンタルはシリコンと仕事関数
が近いため、ＴＦＴのしきい値のシフトが少なく好まし
い配線材料である。
【００３７】Ｔａには２種類の結晶構造（体心立方格子
〔α─Ｔａ〕、正方格子構造〔β─Ｔａ〕）があること
が知られている。正方格子構造〔β─Ｔａ〕を有する薄
膜の固有抵抗は、１７０〜２００μΩｃｍ程度であり、
体心立方格子〔α─Ｔａ〕を有する薄膜の抵抗値は、１
３〜１５μΩｃｍである。一般に、Ｔａ薄膜はそのほと
んどがβ─Ｔａとなるが、成膜時に不純物、例えばＮ2
を微量に混入させることによってα─Ｔａ（ｂｃｃーＴ
ａとも呼ばれる）を形成できることが知られている。
〔α─Ｔａ〕、正方格子構造〔β─Ｔａ〕）があること
が知られている。正方格子構造〔β─Ｔａ〕を有する薄
膜の固有抵抗は、１７０〜２００μΩｃｍ程度であり、
体心立方格子〔α─Ｔａ〕を有する薄膜の抵抗値は、１
３〜１５μΩｃｍである。一般に、Ｔａ薄膜はそのほと
んどがβ─Ｔａとなるが、成膜時に不純物、例えばＮ2
を微量に混入させることによってα─Ｔａ（ｂｃｃーＴ
ａとも呼ばれる）を形成できることが知られている。
【００３８】本発明においては、ＴａＮ膜を成膜後、連
続的にこのＴａＮ膜の上にＴａ膜を積層すると、α─Ｔ
ａを得ることができた。特に、ＴａＮ膜の膜の成分にも
よるが、ＴａＮ膜の膜厚は、膜厚３０ｎｍ以上、好まし
くは４０ｎｍ以上とし、Ｔａ膜を積層するとα─Ｔａを
得ることができた。
続的にこのＴａＮ膜の上にＴａ膜を積層すると、α─Ｔ
ａを得ることができた。特に、ＴａＮ膜の膜の成分にも
よるが、ＴａＮ膜の膜厚は、膜厚３０ｎｍ以上、好まし
くは４０ｎｍ以上とし、Ｔａ膜を積層するとα─Ｔａを
得ることができた。
【００３９】ただし、タンタルまたはタンタルを主成分
とする材料は、酸化しやすく、さらに水素を吸蔵しやす
い性質を有しているため、成膜後に酸化や水素の吸蔵等
の膜質変化が生じて抵抗が大きくなってしまう問題が生
じていた。
とする材料は、酸化しやすく、さらに水素を吸蔵しやす
い性質を有しているため、成膜後に酸化や水素の吸蔵等
の膜質変化が生じて抵抗が大きくなってしまう問題が生
じていた。
【００４０】そこで、本発明においては、ゲート配線お
よびゲート電極の構造として、ＴａＮ膜を成膜後、連続
的にこのＴａＮ膜の上にＴａ膜を積層し、さらにこのＴ
ａ膜の上にＴａＮ膜を積層する３層構造とし、さらに保
護膜で覆う構造とする。
よびゲート電極の構造として、ＴａＮ膜を成膜後、連続
的にこのＴａＮ膜の上にＴａ膜を積層し、さらにこのＴ
ａ膜の上にＴａＮ膜を積層する３層構造とし、さらに保
護膜で覆う構造とする。
【００４１】ＴａＮ膜は、Ｔａ膜と比較して酸化しにく
く、また水素を吸蔵しにくいため、本発明では、ＴａＮ
膜でＴａ膜を挟み込む構造（ＴａＮ／Ｔａ／ＴａＮ）と
した。こうすることによって、膜質の変化を防いだ。加
えて、最上層としてＴａＮ膜を積層したのは、他の配線
とのコンタクトを形成する際、Ｔａ膜が露出して酸化や
水素の吸蔵を防ぐためである。
く、また水素を吸蔵しにくいため、本発明では、ＴａＮ
膜でＴａ膜を挟み込む構造（ＴａＮ／Ｔａ／ＴａＮ）と
した。こうすることによって、膜質の変化を防いだ。加
えて、最上層としてＴａＮ膜を積層したのは、他の配線
とのコンタクトを形成する際、Ｔａ膜が露出して酸化や
水素の吸蔵を防ぐためである。
【００４２】このように連続成膜して３層構造とし、成
膜後、熱処理工程を加える前に、さらに保護膜で覆う構
造とすることで、酸化や水素の吸蔵により抵抗が増大す
ることを防止した。
膜後、熱処理工程を加える前に、さらに保護膜で覆う構
造とすることで、酸化や水素の吸蔵により抵抗が増大す
ることを防止した。
【００４３】表１に２時間の熱処理（４５０℃、５００
℃、５５０℃、６００℃）前後のタンタル多層膜（Ｔａ
Ｎ／Ｔａ／ＴａＮ；膜厚５０ｎｍ／２５０ｎｍ／５０ｎ
ｍ）の抵抗値の変化を示す。この実験における温度履歴
は４００℃から処理温度の１０℃下まで９．９℃／分で
昇温した後、処理温度まで５℃／分で昇温し、２時間保
持した後、徐冷したのちに、測定を行った。
℃、５５０℃、６００℃）前後のタンタル多層膜（Ｔａ
Ｎ／Ｔａ／ＴａＮ；膜厚５０ｎｍ／２５０ｎｍ／５０ｎ
ｍ）の抵抗値の変化を示す。この実験における温度履歴
は４００℃から処理温度の１０℃下まで９．９℃／分で
昇温した後、処理温度まで５℃／分で昇温し、２時間保
持した後、徐冷したのちに、測定を行った。
【００４４】
【表１】
【００４５】表１より、加熱温度が上がるに従って、タ
ンタル多層膜が変質（酸化等）したため、抵抗値と膜厚
が増加していることが読み取れる。
ンタル多層膜が変質（酸化等）したため、抵抗値と膜厚
が増加していることが読み取れる。
【００４６】次に、表２に２時間（４５０℃、５００
℃、５５０℃、６００℃）の熱処理前後の保護膜（Ｓｉ
Ｎ：膜厚２５ｎｍ）で覆われたタンタル多層膜（ＴａＮ
／Ｔａ／ＴａＮ）の抵抗値の変化を示す。なお、温度履
歴は表１と同一とした。
℃、５５０℃、６００℃）の熱処理前後の保護膜（Ｓｉ
Ｎ：膜厚２５ｎｍ）で覆われたタンタル多層膜（ＴａＮ
／Ｔａ／ＴａＮ）の抵抗値の変化を示す。なお、温度履
歴は表１と同一とした。
【００４７】
【表２】
【００４８】表２より、保護膜（ＳｉＮ）をつけること
により熱処理による抵抗値や膜厚の増加が抑制されるこ
とが読み取れる。
により熱処理による抵抗値や膜厚の増加が抑制されるこ
とが読み取れる。
【００４９】以上のことから、耐熱性の高いＴａ膜また
はＴａを主成分とする膜を配線材料に用い、さらに保護
膜で覆うことで、高温（４００〜７００℃）での加熱処
理を施すことが可能となり、例えば結晶性半導体膜中の
金属元素をゲッタリングする処理等を施すことができ
る。このような加熱処理を加えても、ゲート配線（配線
幅：０．１μｍ〜５μｍ）が耐えうる温度範囲以内であ
り、且つ保護膜により保護されているので酸化されず
に、低抵抗な配線を維持することができる。
はＴａを主成分とする膜を配線材料に用い、さらに保護
膜で覆うことで、高温（４００〜７００℃）での加熱処
理を施すことが可能となり、例えば結晶性半導体膜中の
金属元素をゲッタリングする処理等を施すことができ
る。このような加熱処理を加えても、ゲート配線（配線
幅：０．１μｍ〜５μｍ）が耐えうる温度範囲以内であ
り、且つ保護膜により保護されているので酸化されず
に、低抵抗な配線を維持することができる。
【００５０】また、ＴａＮ膜における窒素組成比は、５
〜６０％の範囲とするが、スパッタ装置やスパッタ条件
等によって左右されるため、上記数値には必ずしも限定
されない。なお、Ａｒ（アルゴン）またはＸｅ（キセノ
ン）を用いたプラズマを用いてα─Ｔａ膜を得ることが
好ましい。
〜６０％の範囲とするが、スパッタ装置やスパッタ条件
等によって左右されるため、上記数値には必ずしも限定
されない。なお、Ａｒ（アルゴン）またはＸｅ（キセノ
ン）を用いたプラズマを用いてα─Ｔａ膜を得ることが
好ましい。
【００５１】また、タンタルに代えて、チタン、クロ
ム、モリブデン、シリコン等を用いることも可能であ
る。また、それらの合金、例えば、Ｍｏ−Ｔａ合金、Ｎ
ｂ−Ｔａ合金、Ｗ−Ｔａ合金等を用いることも可能であ
る。また、これらの合金に窒素を含ませた合金を用いる
ことも可能である。
ム、モリブデン、シリコン等を用いることも可能であ
る。また、それらの合金、例えば、Ｍｏ−Ｔａ合金、Ｎ
ｂ−Ｔａ合金、Ｗ−Ｔａ合金等を用いることも可能であ
る。また、これらの合金に窒素を含ませた合金を用いる
ことも可能である。
【００５２】本発明の保護膜としては、無機絶縁膜、例
えば、窒化珪素膜、窒化酸化珪素膜またはそれらの積層
膜等を用いることができる。ただし、保護膜に酸素また
は水素等を含む場合は、酸化または水素の吸蔵によっ
て、抵抗が増大する恐れがあるため、保護膜中の酸素ま
たは水素の含有率が低いことが望ましい。なお、保護膜
の膜厚は１０〜１００ｎｍの範囲であれば、保護膜とし
ての機能を果たす。また、保護膜を形成する工程は、熱
処理を加える工程の前であれば特に限定されず、例え
ば、ゲート電極形成後、サイドウォール形成後、または
ドーピング工程後に形成する構成としてもよい。
えば、窒化珪素膜、窒化酸化珪素膜またはそれらの積層
膜等を用いることができる。ただし、保護膜に酸素また
は水素等を含む場合は、酸化または水素の吸蔵によっ
て、抵抗が増大する恐れがあるため、保護膜中の酸素ま
たは水素の含有率が低いことが望ましい。なお、保護膜
の膜厚は１０〜１００ｎｍの範囲であれば、保護膜とし
ての機能を果たす。また、保護膜を形成する工程は、熱
処理を加える工程の前であれば特に限定されず、例え
ば、ゲート電極形成後、サイドウォール形成後、または
ドーピング工程後に形成する構成としてもよい。
【００５３】また、配線間の接続において良好なオーミ
ックコンタクトを得るための他の構成として、図１０に
示すように、タンタルを主成分とする層１００１上にチ
タンを主成分とする層１００２を積層した多層配線を設
ける構成とすることが好ましい。このチタンを主成分と
する層は、コンタクトホールを形成する際、タンタルを
主成分とする層１００１の酸化や水素の吸蔵を防ぐ。ま
た、チタンを主成分とする層は、露出して酸化しても絶
縁体にならないため良好なオーミックコンタクトを得る
ことができる。即ち、チタンを主成分とする層は、タン
タルを主成分とする層を保護するとともに、十分にエッ
チング工程の際にマージンがとれ、コンタクトホール
（開孔部）の形成をも容易とする。
ックコンタクトを得るための他の構成として、図１０に
示すように、タンタルを主成分とする層１００１上にチ
タンを主成分とする層１００２を積層した多層配線を設
ける構成とすることが好ましい。このチタンを主成分と
する層は、コンタクトホールを形成する際、タンタルを
主成分とする層１００１の酸化や水素の吸蔵を防ぐ。ま
た、チタンを主成分とする層は、露出して酸化しても絶
縁体にならないため良好なオーミックコンタクトを得る
ことができる。即ち、チタンを主成分とする層は、タン
タルを主成分とする層を保護するとともに、十分にエッ
チング工程の際にマージンがとれ、コンタクトホール
（開孔部）の形成をも容易とする。
【００５４】また、本発明においては、従来の陽極酸化
工程によるＬＤＤ領域の形成（自己整合プロセスを用い
た）を用いず、新規な方法によってＬＤＤ領域を形成す
ることを特徴としている。
工程によるＬＤＤ領域の形成（自己整合プロセスを用い
た）を用いず、新規な方法によってＬＤＤ領域を形成す
ることを特徴としている。
【００５５】本発明においては、図３（Ｃ）〜図４
（Ａ）に示す工程を利用することにより工程数を増加す
ることなく、同時に、画素マトリクス部（高耐圧回路
部）と論理回路部（高速駆動回路部）のそれぞれにおい
て、Ｎチャネル型のＴＦＴの構造を異ならせる。
（Ａ）に示す工程を利用することにより工程数を増加す
ることなく、同時に、画素マトリクス部（高耐圧回路
部）と論理回路部（高速駆動回路部）のそれぞれにおい
て、Ｎチャネル型のＴＦＴの構造を異ならせる。
【００５６】図３（Ｃ）に示す工程では、図３（Ｂ）で
形成した絶縁膜３０２に異方性エッチングを施す。この
工程により、画素マトリクス部（高耐圧回路部）におい
ては形成されたマスク３０３の下に絶縁物１２５と、高
速駆動回路部においてはサイドウォール１２６、１２７
とが同時に形成される。なお、この工程においては、保
護膜３０１がエッチングストッパーとして働き、ゲート
電極１１９〜１２１を保護する。
形成した絶縁膜３０２に異方性エッチングを施す。この
工程により、画素マトリクス部（高耐圧回路部）におい
ては形成されたマスク３０３の下に絶縁物１２５と、高
速駆動回路部においてはサイドウォール１２６、１２７
とが同時に形成される。なお、この工程においては、保
護膜３０１がエッチングストッパーとして働き、ゲート
電極１１９〜１２１を保護する。
【００５７】なお、図３（Ｃ）〜図４（Ａ）に示す工程
では、ＬＤＤ幅を調節して特性の異なる２種類のＴＦＴ
を作製した例を示したが、マスク３０３を適宜変更する
ことによって、必要な幅を有するＬＤＤ領域を必要に応
じて適宜形成することができる。
では、ＬＤＤ幅を調節して特性の異なる２種類のＴＦＴ
を作製した例を示したが、マスク３０３を適宜変更する
ことによって、必要な幅を有するＬＤＤ領域を必要に応
じて適宜形成することができる。
【００５８】本発明の高耐圧回路部においては、図３
（Ｃ）に示すマスク３０３と絶縁物１２５を用いた非自
己整合プロセス（ノンセルフアライン）によって不純物
が保持された低濃度不純物領域４０１、４０２を備えた
Ｎチャネル型のＴＦＴを配置する。
（Ｃ）に示すマスク３０３と絶縁物１２５を用いた非自
己整合プロセス（ノンセルフアライン）によって不純物
が保持された低濃度不純物領域４０１、４０２を備えた
Ｎチャネル型のＴＦＴを配置する。
【００５９】本明細書でいう高耐圧回路部とは、高速耐
圧が優先される回路、例えば液晶に電圧を印加するため
の画素マトリクス回路、信号を増幅するためのバッファ
回路等を指している。
圧が優先される回路、例えば液晶に電圧を印加するため
の画素マトリクス回路、信号を増幅するためのバッファ
回路等を指している。
【００６０】この高耐圧回路部、例えば、画素マトリク
ス部における低濃度不純物領域４０１、４０２は、ＯＦ
Ｆ電流を低減するために、０．１〜５μｍ（好ましくは
０。３〜２μｍ）程度の比較的大きな寸法とする。ま
た、ドレインに加わる信号電圧が反転した場合における
動作の対称性を確保するためにソース側とドレイン側の
低濃度不純物領域の寸法は可能な限り同一となるように
することが好ましい。なお、本明細書において、この寸
法は、キャリアの移動方向４００におけるものとして定
義される。
ス部における低濃度不純物領域４０１、４０２は、ＯＦ
Ｆ電流を低減するために、０．１〜５μｍ（好ましくは
０。３〜２μｍ）程度の比較的大きな寸法とする。ま
た、ドレインに加わる信号電圧が反転した場合における
動作の対称性を確保するためにソース側とドレイン側の
低濃度不純物領域の寸法は可能な限り同一となるように
することが好ましい。なお、本明細書において、この寸
法は、キャリアの移動方向４００におけるものとして定
義される。
【００６１】上記のような構成とすることで、画素マト
リクス部に配置するＴＦＴを低ＯＦＦ電流特性を有した
ものとする。
リクス部に配置するＴＦＴを低ＯＦＦ電流特性を有した
ものとする。
【００６２】一方、本発明の高速駆動回路部において
は、図３（Ｃ）に示すサイドウォール１２６を用いた自
己整合プロセス（セルフアライン）によって不純物が保
持された低濃度不純物領域４０５、４０６、４０９、４
１０を備えたＮチャネル型のＴＦＴを配置する。
は、図３（Ｃ）に示すサイドウォール１２６を用いた自
己整合プロセス（セルフアライン）によって不純物が保
持された低濃度不純物領域４０５、４０６、４０９、４
１０を備えたＮチャネル型のＴＦＴを配置する。
【００６３】本明細書でいう高速駆動回路部とは、表示
装置を駆動するための論理回路のことを指しており、高
速動作が優先される回路、例えばＣＭＯＳ回路等を指し
ている。
装置を駆動するための論理回路のことを指しており、高
速動作が優先される回路、例えばＣＭＯＳ回路等を指し
ている。
【００６４】なお、この高速駆動回路部における低濃度
不純物領域は、高速動作させるために、高耐圧回路部に
おける低濃度不純物領域よりその寸法を小さくする。
不純物領域は、高速動作させるために、高耐圧回路部に
おける低濃度不純物領域よりその寸法を小さくする。
【００６５】上記のような構成とすることで、高速駆動
回路部に配置するＴＦＴを高速駆動特性を有したものと
する。
回路部に配置するＴＦＴを高速駆動特性を有したものと
する。
【００６６】このようにして、プロセスを複雑にするこ
となく、図１に示すように、画素マトリクス部とＣＭＯ
Ｓ回路部のそれぞれにおいて、Ｎチャネル型のＴＦＴの
構造を異なるものとすることができる。
となく、図１に示すように、画素マトリクス部とＣＭＯ
Ｓ回路部のそれぞれにおいて、Ｎチャネル型のＴＦＴの
構造を異なるものとすることができる。
【００６７】
【実施例】以下に本発明の実施例を説明するが、特にこ
れらの実施例に限定されないことは勿論である。
れらの実施例に限定されないことは勿論である。
【００６８】〔実施例１〕本願発明を利用した半導体素
子からなる半導体回路を備えた半導体装置について、図
１を用いてその構造の一例を説明する。なお、本発明に
かかる半導体装置は、同一基板上に周辺駆動回路部と画
素マトリクス回路部とを備えている。本実施例では、図
示を容易にするため、同一基板上に周辺駆動回路部の一
部を構成するＣＭＯＳ回路１４３と、画素マトリクス回
路部１４１の一部を構成するＮチャネル型ＴＦＴ１４２
とが示されている。
子からなる半導体回路を備えた半導体装置について、図
１を用いてその構造の一例を説明する。なお、本発明に
かかる半導体装置は、同一基板上に周辺駆動回路部と画
素マトリクス回路部とを備えている。本実施例では、図
示を容易にするため、同一基板上に周辺駆動回路部の一
部を構成するＣＭＯＳ回路１４３と、画素マトリクス回
路部１４１の一部を構成するＮチャネル型ＴＦＴ１４２
とが示されている。
【００６９】また、図６は図１の上面図に相当する図で
あり、図６において、太線Ａ−Ａ’で切断した部分が、
図１の画素マトリクス部の断面構造に相当し、太線Ｂ−
Ｂ’で切断した部分が、図１のＣＭＯＳ回路の断面構造
に相当する。
あり、図６において、太線Ａ−Ａ’で切断した部分が、
図１の画素マトリクス部の断面構造に相当し、太線Ｂ−
Ｂ’で切断した部分が、図１のＣＭＯＳ回路の断面構造
に相当する。
【００７０】基板上には、いずれの薄膜トランジスタ
（ＴＦＴ）においても結晶性半導体膜からなる活性層が
所定の形状にパターニング形成されている。
（ＴＦＴ）においても結晶性半導体膜からなる活性層が
所定の形状にパターニング形成されている。
【００７１】高速駆動回路であるＣＭＯＳ回路１４３の
Ｐチャネル型ＴＦＴ１４５の場合には、活性層としてＰ
+ 型の高濃度不純物領域１１４、１１５（ソース領域及
びドレイン領域）と、チャネル形成領域１１１と、前記
Ｐ+ 型の高濃度不純物領域と前記チャネル形成領域の間
にＰ- 型の低濃度不純物領域１１２、１１３が形成され
ている。さらにチャネル形成領域上にはゲート絶縁膜１
１８が形成され、前記チャネル形成領域の上方において
前記ゲート絶縁膜上に接して形成されたゲート電極１２
１と、前記ゲート電極を覆う保護膜１２４が形成されて
いる。そしてゲート電極の側面に保護膜を介して断面形
状が概略三角形状の絶縁物１２７（サイドウォール）が
設けられている。その上を覆って第１の層間絶縁膜１２
８、パッシベーション膜１３８、第２の層間絶縁膜１３
４が形成されている。そして高濃度不純物領域１１４、
１１５に配線１３２、１３３と引出し配線１３９、１４
０が接続され、さらに第３の層間絶縁膜１３６が形成さ
れている。
Ｐチャネル型ＴＦＴ１４５の場合には、活性層としてＰ
+ 型の高濃度不純物領域１１４、１１５（ソース領域及
びドレイン領域）と、チャネル形成領域１１１と、前記
Ｐ+ 型の高濃度不純物領域と前記チャネル形成領域の間
にＰ- 型の低濃度不純物領域１１２、１１３が形成され
ている。さらにチャネル形成領域上にはゲート絶縁膜１
１８が形成され、前記チャネル形成領域の上方において
前記ゲート絶縁膜上に接して形成されたゲート電極１２
１と、前記ゲート電極を覆う保護膜１２４が形成されて
いる。そしてゲート電極の側面に保護膜を介して断面形
状が概略三角形状の絶縁物１２７（サイドウォール）が
設けられている。その上を覆って第１の層間絶縁膜１２
８、パッシベーション膜１３８、第２の層間絶縁膜１３
４が形成されている。そして高濃度不純物領域１１４、
１１５に配線１３２、１３３と引出し配線１３９、１４
０が接続され、さらに第３の層間絶縁膜１３６が形成さ
れている。
【００７２】一方、ＣＭＯＳ回路のＮチャネル型ＴＦＴ
１４４の活性層については、Ｎ+ 型の高濃度不純物領域
１０９、１１０（ソース領域及びドレイン領域）と、チ
ャネル形成領域１０６と、前記Ｎ+ 型の高濃度不純物領
域と前記チャネル形成領域の間にＮ- 型の低濃度不純物
領域１０７、１０８が形成されている。なお、ＣＭＯＳ
回路のＮチャネル型ＴＦＴにおいて、活性層以外の部分
は、Ｐチャネル型ＴＦＴと同一構造である。
１４４の活性層については、Ｎ+ 型の高濃度不純物領域
１０９、１１０（ソース領域及びドレイン領域）と、チ
ャネル形成領域１０６と、前記Ｎ+ 型の高濃度不純物領
域と前記チャネル形成領域の間にＮ- 型の低濃度不純物
領域１０７、１０８が形成されている。なお、ＣＭＯＳ
回路のＮチャネル型ＴＦＴにおいて、活性層以外の部分
は、Ｐチャネル型ＴＦＴと同一構造である。
【００７３】また、高耐圧回路である画素マトリクス部
１４１を形成するＮチャネル型ＴＦＴ１４２について
は、ＣＭＯＳ回路１４３のＮチャネル型ＴＦＴ１４４の
構造とは全く異なっており、活性層においてはＣＭＯＳ
回路のＮチャネル型ＴＦＴと比較して低濃度不純物領域
の寸法が大きい。また、ゲート電極１１９の上面及び側
面は保護膜１２２を介して絶縁物１２５で覆われてい
る。最後に、ソース領域１０５に配線１３０が接続され
る一方、ドレイン領域１０４には配線１２９を接続し、
パッシベーション膜１３８、第２の層間絶縁膜１３４上
にブラックマスク１３５を設け、さらにＩＴＯ等の画素
電極１３７が形成されている。なお、画素マトリクス部
においては、キャリアの移動方向が逆転する場合がある
ため、ソース領域とドレイン領域が逆転する場合があ
る。
１４１を形成するＮチャネル型ＴＦＴ１４２について
は、ＣＭＯＳ回路１４３のＮチャネル型ＴＦＴ１４４の
構造とは全く異なっており、活性層においてはＣＭＯＳ
回路のＮチャネル型ＴＦＴと比較して低濃度不純物領域
の寸法が大きい。また、ゲート電極１１９の上面及び側
面は保護膜１２２を介して絶縁物１２５で覆われてい
る。最後に、ソース領域１０５に配線１３０が接続され
る一方、ドレイン領域１０４には配線１２９を接続し、
パッシベーション膜１３８、第２の層間絶縁膜１３４上
にブラックマスク１３５を設け、さらにＩＴＯ等の画素
電極１３７が形成されている。なお、画素マトリクス部
においては、キャリアの移動方向が逆転する場合がある
ため、ソース領域とドレイン領域が逆転する場合があ
る。
【００７４】また、いずれの薄膜トランジスタ（ＴＦ
Ｔ）においてもドレイン側に配置された低濃度不純物領
域は、チャネル形成領域とドレイン領域との間の電界を
緩和させるという機能を有している。その機能によっ
て、ＯＦＦ動作時におけるドレイン−チャネル間のキャ
リアの移動を抑制し、ＯＦＦ電流を低減させることがで
きる。他方で上記機能によって、ホットキャリア効果に
よる劣化を抑制することができる。
Ｔ）においてもドレイン側に配置された低濃度不純物領
域は、チャネル形成領域とドレイン領域との間の電界を
緩和させるという機能を有している。その機能によっ
て、ＯＦＦ動作時におけるドレイン−チャネル間のキャ
リアの移動を抑制し、ＯＦＦ電流を低減させることがで
きる。他方で上記機能によって、ホットキャリア効果に
よる劣化を抑制することができる。
【００７５】次に、図２を参照して、図１に示した半導
体装置の作製方法を詳細に説明する。
体装置の作製方法を詳細に説明する。
【００７６】まず、絶縁表面を有する基板を用意する。
基板としては、ガラス基板、石英基板、セラミックス基
板、半導体基板を用いることができる。本実施例におい
ては基板１００として石英基板を用いた。なお、平坦性
を向上させるため、この基板上に下地膜（酸化珪素膜、
窒化珪素膜、窒化酸化珪素膜等からなる）を設ける構成
としてもよい。
基板としては、ガラス基板、石英基板、セラミックス基
板、半導体基板を用いることができる。本実施例におい
ては基板１００として石英基板を用いた。なお、平坦性
を向上させるため、この基板上に下地膜（酸化珪素膜、
窒化珪素膜、窒化酸化珪素膜等からなる）を設ける構成
としてもよい。
【００７７】次に、基板に活性層を形成する。活性層は
２０〜１００ｎｍ（好ましくは２５〜７０ｎｍ）の結晶
性半導体膜（代表的には結晶性珪素膜）で構成すればよ
い。結晶性珪素膜の形成方法は、公知の如何なる手段、
例えば、レ─ザー結晶化、熱結晶化等を用いてもよい
が、本実施例では非晶質半導体膜の結晶化の際に結晶化
を助長する触媒元素（ニッケル）を添加する方法を用い
た。なお、この技術については特開平7-130652号公報、
特開平9-312260号等に詳細に記載されている。結晶化を
助長する金属元素としては、Ｆｅ、Ｃｏ、Ｎｉ、Ｒｕ、
Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕから選ばれ
た一種または複数種類のものを用いる。また、非晶質半
導体膜中の拡散が置換型拡散であるＧｅ、Ｐｂを用いる
こともできる。また、他の非晶質半導体膜として、Ｇｅ
を含む珪素膜を用いることができる。
２０〜１００ｎｍ（好ましくは２５〜７０ｎｍ）の結晶
性半導体膜（代表的には結晶性珪素膜）で構成すればよ
い。結晶性珪素膜の形成方法は、公知の如何なる手段、
例えば、レ─ザー結晶化、熱結晶化等を用いてもよい
が、本実施例では非晶質半導体膜の結晶化の際に結晶化
を助長する触媒元素（ニッケル）を添加する方法を用い
た。なお、この技術については特開平7-130652号公報、
特開平9-312260号等に詳細に記載されている。結晶化を
助長する金属元素としては、Ｆｅ、Ｃｏ、Ｎｉ、Ｒｕ、
Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕから選ばれ
た一種または複数種類のものを用いる。また、非晶質半
導体膜中の拡散が置換型拡散であるＧｅ、Ｐｂを用いる
こともできる。また、他の非晶質半導体膜として、Ｇｅ
を含む珪素膜を用いることができる。
【００７８】本実施例では膜厚５０ｎｍの非晶質珪素膜
を減圧ＣＶＤ法で成膜した。次にＴＥＯＳを原料に用い
て酸化珪素膜を１５０ｎｍの厚さに成膜し、ウエットエ
ッチングによって開口部を形成した。そして、スピナー
を用いてＮｉ酢酸溶液を塗布し、更に乾燥させてＮｉ層
を形成した。ただし、Ｎｉ層は完全な層を成しているも
のではない。Ｎｉ酢酸溶液のＮｉ濃度は重量換算で１〜
２０ｐｐｍとする。本実施例では１０ｐｐｍとした。こ
の状態で開口部における非晶質珪素膜にＮｉが保持され
る。次に窒素雰囲気中において５７０℃、１４時間加熱
することによって結晶性珪素膜を得た。この際、開口部
におけるＮｉが保持された領域から基板表面と概略平行
に結晶成長する。このような結晶成長の形態を横成長と
呼んでいる。こうして形成された結晶性珪素膜は、結晶
粒界において、結晶格子が連続的に連なり優れた結晶性
を有するポリシリコン膜である。
を減圧ＣＶＤ法で成膜した。次にＴＥＯＳを原料に用い
て酸化珪素膜を１５０ｎｍの厚さに成膜し、ウエットエ
ッチングによって開口部を形成した。そして、スピナー
を用いてＮｉ酢酸溶液を塗布し、更に乾燥させてＮｉ層
を形成した。ただし、Ｎｉ層は完全な層を成しているも
のではない。Ｎｉ酢酸溶液のＮｉ濃度は重量換算で１〜
２０ｐｐｍとする。本実施例では１０ｐｐｍとした。こ
の状態で開口部における非晶質珪素膜にＮｉが保持され
る。次に窒素雰囲気中において５７０℃、１４時間加熱
することによって結晶性珪素膜を得た。この際、開口部
におけるＮｉが保持された領域から基板表面と概略平行
に結晶成長する。このような結晶成長の形態を横成長と
呼んでいる。こうして形成された結晶性珪素膜は、結晶
粒界において、結晶格子が連続的に連なり優れた結晶性
を有するポリシリコン膜である。
【００７９】この後、ゲッタリング工程、例えば窒素、
酸素またはハロゲン雰囲気中において４００〜１０００
℃、０．１〜１２時間の熱処理を施して酸化膜を形成
し、その酸化膜を除去する工程を加えて膜中の触媒元素
を低減し、さらに良好な結晶性珪素膜としてもよい。
酸素またはハロゲン雰囲気中において４００〜１０００
℃、０．１〜１２時間の熱処理を施して酸化膜を形成
し、その酸化膜を除去する工程を加えて膜中の触媒元素
を低減し、さらに良好な結晶性珪素膜としてもよい。
【００８０】次いで、得られた結晶性珪素膜を通常のフ
ォトリソ工程でパターニングして、Ｎチャネル型ＴＦＴ
１４４の活性層２０２と、Ｐチャネル型ＴＦＴ１４５の
活性層２０３と、画素マトリクス回路を構成するＮチャ
ネル型ＴＦＴ１４２の活性層２０１とを得た。（図２
（Ａ））なお、図２では各１つづつ（計３個）図示した
が、実際は回路構成に合わせてＮチャネル型ＴＦＴとＰ
チャネル型ＴＦＴがそれぞれ複数形成されている。
ォトリソ工程でパターニングして、Ｎチャネル型ＴＦＴ
１４４の活性層２０２と、Ｐチャネル型ＴＦＴ１４５の
活性層２０３と、画素マトリクス回路を構成するＮチャ
ネル型ＴＦＴ１４２の活性層２０１とを得た。（図２
（Ａ））なお、図２では各１つづつ（計３個）図示した
が、実際は回路構成に合わせてＮチャネル型ＴＦＴとＰ
チャネル型ＴＦＴがそれぞれ複数形成されている。
【００８１】次に、活性層２０１〜２０３を覆って、後
の工程によりゲート絶縁膜１１６〜１１８となる絶縁膜
２０４ａ、２０４ｂを形成する。本実施例では、酸化窒
化珪素膜（ＳｉｘＮｙ）からなる１００ｎｍの厚さの絶
縁膜２０４ａ、５０ｎｍの厚さの絶縁膜２０４ｂを形成
した。（図２（Ｂ））高耐圧回路のゲート絶縁膜となる
領域の膜厚を選択的に高速駆動回路のゲート絶縁膜とな
る領域よりも厚くして、さらなる高耐圧を得る構成とす
る。膜厚の異なる絶縁膜を形成する方法は公知の手段を
用いればよく、例えば５０ｎｍの膜厚の絶縁膜を全面に
成膜した後、選択的に５０ｎｍの膜厚の絶縁膜を積層す
る方法等を用いればよい。この絶縁膜２０４ａ、２０４
ｂとしては酸化珪素膜、窒化珪素膜、酸化窒化珪素膜ま
たはこれらの積層膜を１０〜３００ｎｍの膜厚で用いる
ことができる。また、この絶縁膜の成膜後に、ゲッタリ
ング工程、例えば窒素、酸素またはハロゲン雰囲気中に
おいて４００〜１０００℃、０．１〜１２時間の熱処理
を施して酸化膜を形成し、触媒元素を低減すると同時に
その酸化膜をゲート絶縁膜の一部とする工程を加えても
よい。
の工程によりゲート絶縁膜１１６〜１１８となる絶縁膜
２０４ａ、２０４ｂを形成する。本実施例では、酸化窒
化珪素膜（ＳｉｘＮｙ）からなる１００ｎｍの厚さの絶
縁膜２０４ａ、５０ｎｍの厚さの絶縁膜２０４ｂを形成
した。（図２（Ｂ））高耐圧回路のゲート絶縁膜となる
領域の膜厚を選択的に高速駆動回路のゲート絶縁膜とな
る領域よりも厚くして、さらなる高耐圧を得る構成とす
る。膜厚の異なる絶縁膜を形成する方法は公知の手段を
用いればよく、例えば５０ｎｍの膜厚の絶縁膜を全面に
成膜した後、選択的に５０ｎｍの膜厚の絶縁膜を積層す
る方法等を用いればよい。この絶縁膜２０４ａ、２０４
ｂとしては酸化珪素膜、窒化珪素膜、酸化窒化珪素膜ま
たはこれらの積層膜を１０〜３００ｎｍの膜厚で用いる
ことができる。また、この絶縁膜の成膜後に、ゲッタリ
ング工程、例えば窒素、酸素またはハロゲン雰囲気中に
おいて４００〜１０００℃、０．１〜１２時間の熱処理
を施して酸化膜を形成し、触媒元素を低減すると同時に
その酸化膜をゲート絶縁膜の一部とする工程を加えても
よい。
【００８２】その後、絶縁膜上にスパッタ装置内に導入
する窒素ガスを調節することによって窒化タンタル膜
（ＴａＮ（膜厚範囲３０〜１００ｎｍ））と、当該窒化
タンタル膜上にタンタル膜（Ｔａ（膜厚範囲１００〜４
００ｎｍ））と、当該タンタル膜上に窒化タンタル膜
（ＴａＮ（膜厚範囲３０〜１００ｎｍ））とを連続成膜
する。そして、パターニングを施し、３層構造を有する
ゲート配線およびゲート電極を形成する。
する窒素ガスを調節することによって窒化タンタル膜
（ＴａＮ（膜厚範囲３０〜１００ｎｍ））と、当該窒化
タンタル膜上にタンタル膜（Ｔａ（膜厚範囲１００〜４
００ｎｍ））と、当該タンタル膜上に窒化タンタル膜
（ＴａＮ（膜厚範囲３０〜１００ｎｍ））とを連続成膜
する。そして、パターニングを施し、３層構造を有する
ゲート配線およびゲート電極を形成する。
【００８３】本実施例においては、低抵抗なα─Ｔａを
形成するために、ＴａＮ膜（好ましくは膜厚４０ｎｍ以
上）を成膜後、連続的にこのＴａＮ膜の上にＴａ膜を積
層する構造とした。
形成するために、ＴａＮ膜（好ましくは膜厚４０ｎｍ以
上）を成膜後、連続的にこのＴａＮ膜の上にＴａ膜を積
層する構造とした。
【００８４】また、ＴａＮ膜と比較してＴａ膜は、水素
の吸蔵や酸化を生じやすいため、本実施例では、Ｔａ膜
を挟み込む構造（ＴａＮ〔１１９ｃ、１２０ｃ、１２１
ｃ；膜厚５０ｎｍ〕／Ｔａ〔１１９ｂ、１２０ｂ、１２
１ｂ；膜厚２５０ｎｍ〕／ＴａＮ〔１１９ａ、１２０
ａ、１２１ａ；膜厚５０ｎｍ〕）として抵抗の増大を防
いだ。（図２（Ｃ））加えて、最上層としてＴａＮ膜を
積層したのは、他の配線とのコンタクトを形成する際、
Ｔａ膜が露出し酸化や水素の吸蔵を防ぎ、良好なオーミ
ックコンタクトを得るためである。
の吸蔵や酸化を生じやすいため、本実施例では、Ｔａ膜
を挟み込む構造（ＴａＮ〔１１９ｃ、１２０ｃ、１２１
ｃ；膜厚５０ｎｍ〕／Ｔａ〔１１９ｂ、１２０ｂ、１２
１ｂ；膜厚２５０ｎｍ〕／ＴａＮ〔１１９ａ、１２０
ａ、１２１ａ；膜厚５０ｎｍ〕）として抵抗の増大を防
いだ。（図２（Ｃ））加えて、最上層としてＴａＮ膜を
積層したのは、他の配線とのコンタクトを形成する際、
Ｔａ膜が露出し酸化や水素の吸蔵を防ぎ、良好なオーミ
ックコンタクトを得るためである。
【００８５】また、配線材料のタンタルに代えて、例え
ば、Ｍｏ、Ｔｉ、Ｎｂ、Ｗ、Ｍｏ−Ｔａ合金、Ｎｂ−Ｔ
ａ合金、Ｗ−Ｔａ合金等を用いることも可能である。ま
た、これらの材料に窒素を含ませた材料またはシリコン
との化合物であるシリサイドを用いることも可能であ
る。
ば、Ｍｏ、Ｔｉ、Ｎｂ、Ｗ、Ｍｏ−Ｔａ合金、Ｎｂ−Ｔ
ａ合金、Ｗ−Ｔａ合金等を用いることも可能である。ま
た、これらの材料に窒素を含ませた材料またはシリコン
との化合物であるシリサイドを用いることも可能であ
る。
【００８６】次いで、レジスト（図示しない）でＰチャ
ネル型ＴＦＴを選択的に覆い、イオン注入法によって活
性層にゲート電極をマスクにしてリンイオンを自己整合
的にドーピングをした。ドーズ量は１×１０13〜８×１
０15atoms ／ｃｍ3 とする。レジスト除去後、同様にし
て、レジスト（図示しない）でＮチャネル型ＴＦＴを選
択的に覆い、ボロンイオンをイオン注入法によってドー
ピングした。この結果、低濃度不純物領域である弱いＮ
型領域（Ｎ- 領域）２０５、２０６と、弱いＰ型領域
（Ｐ- 領域）２０７が形成された。（図２（Ｄ））本実
施例では、イオン注入法を用いたが、他のドーピング方
法、例えばプラズマドーピング法、不純物イオンを含む
溶液を塗布する方法、不純物イオンを含む膜を成膜する
方法を用いてよい。
ネル型ＴＦＴを選択的に覆い、イオン注入法によって活
性層にゲート電極をマスクにしてリンイオンを自己整合
的にドーピングをした。ドーズ量は１×１０13〜８×１
０15atoms ／ｃｍ3 とする。レジスト除去後、同様にし
て、レジスト（図示しない）でＮチャネル型ＴＦＴを選
択的に覆い、ボロンイオンをイオン注入法によってドー
ピングした。この結果、低濃度不純物領域である弱いＮ
型領域（Ｎ- 領域）２０５、２０６と、弱いＰ型領域
（Ｐ- 領域）２０７が形成された。（図２（Ｄ））本実
施例では、イオン注入法を用いたが、他のドーピング方
法、例えばプラズマドーピング法、不純物イオンを含む
溶液を塗布する方法、不純物イオンを含む膜を成膜する
方法を用いてよい。
【００８７】次いで、ゲート電極１１９〜１２１を覆っ
て、無機膜からなる保護膜３０１を形成する。本実施例
でゲート電極に用いたタンタル膜は、酸化や水素の吸蔵
を生じやすく、抵抗が高くなってしまうため、窒化珪素
膜からなる保護膜３０１でゲート電極を覆った。この保
護膜の他の材料としては窒化珪素膜、窒化酸化珪素膜
（ＳｉＯx Ｎy ）、非晶質珪素膜、結晶性珪素膜または
それらの積層膜等を用いることができる。この保護膜
は、レーザー光または熱からゲート電極および配線を防
ぐことができる。また、この保護膜は、異方性エッチン
グ（フッ素系エッチングガス、プラズマ衝撃等）からゲ
ート電極および配線を防ぐこともできる。加えて、保護
膜は、後の工程である異方性エッチング工程において、
エッチングストッパーとしての機能も有している。ここ
での保護膜の膜厚範囲は１０〜１００ｎｍ、本実施例で
は２５ｎｍを成膜した。（図３（Ａ））
て、無機膜からなる保護膜３０１を形成する。本実施例
でゲート電極に用いたタンタル膜は、酸化や水素の吸蔵
を生じやすく、抵抗が高くなってしまうため、窒化珪素
膜からなる保護膜３０１でゲート電極を覆った。この保
護膜の他の材料としては窒化珪素膜、窒化酸化珪素膜
（ＳｉＯx Ｎy ）、非晶質珪素膜、結晶性珪素膜または
それらの積層膜等を用いることができる。この保護膜
は、レーザー光または熱からゲート電極および配線を防
ぐことができる。また、この保護膜は、異方性エッチン
グ（フッ素系エッチングガス、プラズマ衝撃等）からゲ
ート電極および配線を防ぐこともできる。加えて、保護
膜は、後の工程である異方性エッチング工程において、
エッチングストッパーとしての機能も有している。ここ
での保護膜の膜厚範囲は１０〜１００ｎｍ、本実施例で
は２５ｎｍを成膜した。（図３（Ａ））
【００８８】なお、この保護膜は、配線のパターニング
直後に形成してもよく、工程順序は実施者が適宜決定す
ればよい。
直後に形成してもよく、工程順序は実施者が適宜決定す
ればよい。
【００８９】次に、絶縁性の被膜を厚さ２００〜１００
０ｎｍ、ここでは酸化珪素膜を３００ｎｍに形成した。
この絶縁性の被膜の他の材料としては、窒素珪素膜、窒
化酸化珪素膜（ＳｉＯx Ｎy ）、非晶質珪素膜、結晶性
珪素膜またはそれらの積層膜等を用いることができる。
この絶縁性の被膜は、ゲート電極側面への被覆性が優れ
ていることが重要である。そして、画素マトリクス回路
を構成するＮチャネル型ＴＦＴ上にＬＤＤ領域を形成す
るためのレジスト３０３を形成した。（図３（Ｂ））
０ｎｍ、ここでは酸化珪素膜を３００ｎｍに形成した。
この絶縁性の被膜の他の材料としては、窒素珪素膜、窒
化酸化珪素膜（ＳｉＯx Ｎy ）、非晶質珪素膜、結晶性
珪素膜またはそれらの積層膜等を用いることができる。
この絶縁性の被膜は、ゲート電極側面への被覆性が優れ
ていることが重要である。そして、画素マトリクス回路
を構成するＮチャネル型ＴＦＴ上にＬＤＤ領域を形成す
るためのレジスト３０３を形成した。（図３（Ｂ））
【００９０】その後、絶縁性の被膜をドライエッチング
法等の手段によって異方性エッチングする。この結果、
図３（Ｃ）に示される状態が得られる。この工程におい
て、保護膜がエッチングストッパーとしての役目を果た
している。
法等の手段によって異方性エッチングする。この結果、
図３（Ｃ）に示される状態が得られる。この工程におい
て、保護膜がエッチングストッパーとしての役目を果た
している。
【００９１】即ち、図３（Ｃ）において、 １）ＣＭＯＳ回路を構成するＮチャネル型ＴＦＴおよび
Ｐチャネル型ＴＦＴのゲート電極の側面にサイドウォー
ル１２６、１２７が形成される。（異方性エッチングに
よる） ２）画素マトリクス回路を構成するＮチャネル型ＴＦＴ
上には、絶縁物１２５が形成される。（エッチングマス
クとしてマスク３０３使用。）を同時に行うことができ
る。こうすることによって、プロセスを複雑にすること
なく、後のドーピング工程によりＬＤＤ領域の幅の異な
るＮチャネル型ＴＦＴを作製することができる。
Ｐチャネル型ＴＦＴのゲート電極の側面にサイドウォー
ル１２６、１２７が形成される。（異方性エッチングに
よる） ２）画素マトリクス回路を構成するＮチャネル型ＴＦＴ
上には、絶縁物１２５が形成される。（エッチングマス
クとしてマスク３０３使用。）を同時に行うことができ
る。こうすることによって、プロセスを複雑にすること
なく、後のドーピング工程によりＬＤＤ領域の幅の異な
るＮチャネル型ＴＦＴを作製することができる。
【００９２】次に、この絶縁物１２５およびサイドウォ
ール１２６、１２７をマスクとして、保護膜３０１と絶
縁膜２０４をエッチングして、ゲート絶縁膜１１６〜１
１８を形成する。なお、この工程と同時または前後にレ
ジスト３０３を除去した。（図３（Ｄ））
ール１２６、１２７をマスクとして、保護膜３０１と絶
縁膜２０４をエッチングして、ゲート絶縁膜１１６〜１
１８を形成する。なお、この工程と同時または前後にレ
ジスト３０３を除去した。（図３（Ｄ））
【００９３】次いで、５〜１０ｋｅＶと低い加速電圧で
２回目のリン元素のドーピング工程を行う。（図４
（Ａ））本実施例では、ゲート電極に不純物、特に水素
が添加されるのを防ぐために、イオン注入法を用いた
が、他のドーピング方法、例えばプラズマドーピング
法、リンイオンを含む溶液を塗布する方法、リンイオン
を含む膜を成膜する方法を用いてもよい。
２回目のリン元素のドーピング工程を行う。（図４
（Ａ））本実施例では、ゲート電極に不純物、特に水素
が添加されるのを防ぐために、イオン注入法を用いた
が、他のドーピング方法、例えばプラズマドーピング
法、リンイオンを含む溶液を塗布する方法、リンイオン
を含む膜を成膜する方法を用いてもよい。
【００９４】こうして、４０３、４０４、４０７、４０
８で示される領域に高濃度にリン元素が添加された高濃
度不純物領域（Ｎ+ 領域）が形成され、４１１、４１２
で示される領域に低濃度にボロン元素と高濃度にリン元
素が添加された領域が形成される。本実施例のＮ+ 型領
域には、１×１０20〜８×１０21atoms ／ｃｍ3 の濃度
でリンが添加されるようにした。４０１、４０２、４０
５、４０６で示されるＮ - 型領域のリン濃度は、１×１
０15〜１×１０17atoms ／ｃｍ3 になるように調節す
る。なお、Ｎチャネル型ＴＦＴにおいて、Ｎ+ 型領域は
ソース領域またはドレイン領域となり、Ｎ- 型領域は低
濃度不純物領域となる。
８で示される領域に高濃度にリン元素が添加された高濃
度不純物領域（Ｎ+ 領域）が形成され、４１１、４１２
で示される領域に低濃度にボロン元素と高濃度にリン元
素が添加された領域が形成される。本実施例のＮ+ 型領
域には、１×１０20〜８×１０21atoms ／ｃｍ3 の濃度
でリンが添加されるようにした。４０１、４０２、４０
５、４０６で示されるＮ - 型領域のリン濃度は、１×１
０15〜１×１０17atoms ／ｃｍ3 になるように調節す
る。なお、Ｎチャネル型ＴＦＴにおいて、Ｎ+ 型領域は
ソース領域またはドレイン領域となり、Ｎ- 型領域は低
濃度不純物領域となる。
【００９５】次にＮチャネル型ＴＦＴをレジスト４１６
で覆い、Ｐチャネル型ＴＦＴの活性層にボロンを添加し
て、Ｐ+ 型領域４１７、４１８を形成する。（図４
（Ｂ））ボロンのドーズ量は、Ｐ+ 型領域のボロンイオ
ンの濃度がＮ+ 型領域に添加されるリンイオンの濃度の
１．３〜２倍程度になるようにする。本実施例では、ゲ
ート電極に不純物、特に水素が添加されるのを防ぐため
に、イオン注入法を用いたが、他のドーピング方法、例
えばプラズマドーピング法、ボロンイオンを含む溶液を
塗布する方法、ボロンイオンを含む膜を成膜する方法を
用いてよい。
で覆い、Ｐチャネル型ＴＦＴの活性層にボロンを添加し
て、Ｐ+ 型領域４１７、４１８を形成する。（図４
（Ｂ））ボロンのドーズ量は、Ｐ+ 型領域のボロンイオ
ンの濃度がＮ+ 型領域に添加されるリンイオンの濃度の
１．３〜２倍程度になるようにする。本実施例では、ゲ
ート電極に不純物、特に水素が添加されるのを防ぐため
に、イオン注入法を用いたが、他のドーピング方法、例
えばプラズマドーピング法、ボロンイオンを含む溶液を
塗布する方法、ボロンイオンを含む膜を成膜する方法を
用いてよい。
【００９６】Ｐ+ 型領域４１７、４１８はＰチャネル型
ＴＦＴのソース領域またはドレイン領域となり、Ｐ- 型
領域４０９、４１０は低濃度不純物領域となる。リンイ
オン、ボロンイオンが注入されなかった領域４１３〜４
１５が後にキャリアの移動経路となる真性または実質的
に真性なチャネル形成領域である。
ＴＦＴのソース領域またはドレイン領域となり、Ｐ- 型
領域４０９、４１０は低濃度不純物領域となる。リンイ
オン、ボロンイオンが注入されなかった領域４１３〜４
１５が後にキャリアの移動経路となる真性または実質的
に真性なチャネル形成領域である。
【００９７】なお、本明細書中で真性とは、シリコンの
フェルミレベルを変化させうる不純物を一切含まない領
域を指し、実質的に真性な領域とは、電子と正孔が完全
に釣り合って導電型を相殺させた領域、即ち、しきい値
制御が可能な濃度範囲（１×１０15〜１×１０17atoms
／ｃｍ3 ）でＮ型またはＰ型を付与する不純物を含む領
域、または意図的に逆導電型不純物を添加することによ
り導電型を相殺させた領域を示す。
フェルミレベルを変化させうる不純物を一切含まない領
域を指し、実質的に真性な領域とは、電子と正孔が完全
に釣り合って導電型を相殺させた領域、即ち、しきい値
制御が可能な濃度範囲（１×１０15〜１×１０17atoms
／ｃｍ3 ）でＮ型またはＰ型を付与する不純物を含む領
域、または意図的に逆導電型不純物を添加することによ
り導電型を相殺させた領域を示す。
【００９８】この後、シリサイドを形成して低抵抗化を
図るため、選択的に保護膜とゲート絶縁膜を除去して、
選択的にＮ+ 型領域上またはＰ+ 型領域上に金属膜を成
膜する工程を加えてもよい。シリサイド化するための金
属元素としては、コバルト、チタン、タンタル、タング
ステン、モリブデン等を用いることが可能である。
図るため、選択的に保護膜とゲート絶縁膜を除去して、
選択的にＮ+ 型領域上またはＰ+ 型領域上に金属膜を成
膜する工程を加えてもよい。シリサイド化するための金
属元素としては、コバルト、チタン、タンタル、タング
ステン、モリブデン等を用いることが可能である。
【００９９】次に不活性または酸化性雰囲気中において
４５０℃以上、０．１〜１２時間、本実施例では５５０
℃、１〜２時間の加熱処理をした。ただし、この加熱温
度の上限は使用した基板の歪点温度以下である。（図４
（Ｃ））
４５０℃以上、０．１〜１２時間、本実施例では５５０
℃、１〜２時間の加熱処理をした。ただし、この加熱温
度の上限は使用した基板の歪点温度以下である。（図４
（Ｃ））
【０１００】上記加熱工程により、非晶質珪素膜の結晶
化のために意図的に添加したＮｉが図４（Ｃ）中の矢印
で模式的に示すように、チャネル形成領域からそれぞれ
のソース領域およびドレイン領域へ拡散する。これはこ
れらの領域がリン元素を高濃度に含むためであり、これ
らソース領域およびドレイン領域に到達した触媒元素
（Ｎｉ）はそこで捕獲（ゲッタリング）される。４００
〜６００℃、０．５〜４時間の加熱処理で、Ｎｉを十分
ゲッタリングすることができる。
化のために意図的に添加したＮｉが図４（Ｃ）中の矢印
で模式的に示すように、チャネル形成領域からそれぞれ
のソース領域およびドレイン領域へ拡散する。これはこ
れらの領域がリン元素を高濃度に含むためであり、これ
らソース領域およびドレイン領域に到達した触媒元素
（Ｎｉ）はそこで捕獲（ゲッタリング）される。４００
〜６００℃、０．５〜４時間の加熱処理で、Ｎｉを十分
ゲッタリングすることができる。
【０１０１】その結果、チャネル形成領域内のＮｉ濃度
を低減することができる。チャネル形成領域中のＮｉ濃
度はＳＩＭＳの検出下限である５×１０17atoms ／ｃｍ
3 以下にすることができる。他方、ゲッタリングシンク
に用いたソース領域およびドレイン領域中のＮｉ濃度は
チャネル形成領域よりも高くなる。
を低減することができる。チャネル形成領域中のＮｉ濃
度はＳＩＭＳの検出下限である５×１０17atoms ／ｃｍ
3 以下にすることができる。他方、ゲッタリングシンク
に用いたソース領域およびドレイン領域中のＮｉ濃度は
チャネル形成領域よりも高くなる。
【０１０２】Ｎ型の導電型を付与する不純物としてリン
の他に、アンチモン、ビスマスを用いることができる。
ゲッタリング能力が最も高いのはリンであり、次いでア
ンチモンである。
の他に、アンチモン、ビスマスを用いることができる。
ゲッタリング能力が最も高いのはリンであり、次いでア
ンチモンである。
【０１０３】特に、Ｐチャネル型ＴＦＴのソース領域お
よびドレイン領域１１４、１１５のように、リンとボロ
ン双方を添加して、ボロン濃度をリンの１．３〜２倍程
度とした領域は、リンだけを添加したＮチャネル型ＴＦ
Ｔのソース領域およびドレイン領域よりもゲッタリング
能力が高いことが実験で確認されている。
よびドレイン領域１１４、１１５のように、リンとボロ
ン双方を添加して、ボロン濃度をリンの１．３〜２倍程
度とした領域は、リンだけを添加したＮチャネル型ＴＦ
Ｔのソース領域およびドレイン領域よりもゲッタリング
能力が高いことが実験で確認されている。
【０１０４】更に、この加熱処理でゲッタリングと同時
にソース領域およびドレイン領域および低濃度不純物領
域に添加されたリン、ボロンが活性化される。従来で
は、アルミニウム材料の耐熱性が低かったために４５０
℃程度の加熱処理しか施せなかった。本実施例では、加
熱温度を５００℃以上にすることによりドーパントを十
分に活性化でき加熱処理のみでソース領域およびドレイ
ン領域をより低抵抗化することができる。
にソース領域およびドレイン領域および低濃度不純物領
域に添加されたリン、ボロンが活性化される。従来で
は、アルミニウム材料の耐熱性が低かったために４５０
℃程度の加熱処理しか施せなかった。本実施例では、加
熱温度を５００℃以上にすることによりドーパントを十
分に活性化でき加熱処理のみでソース領域およびドレイ
ン領域をより低抵抗化することができる。
【０１０５】更に、この加熱処理でイオンのドーピング
工程の際、結晶化が破壊された領域の結晶性の改善が進
行する。
工程の際、結晶化が破壊された領域の結晶性の改善が進
行する。
【０１０６】即ち、この不活性雰囲気または酸化性雰囲
気での加熱処理において、 １）チャネル形成領域内の触媒元素濃度を低減するゲッ
タリング処理 ２）ソース領域およびドレイン領域における不純物の活
性化処理 ３）イオンドーピング工程の際に生じた結晶構造のダメ
ージを回復するアニール処理 を同時に行うことができる。
気での加熱処理において、 １）チャネル形成領域内の触媒元素濃度を低減するゲッ
タリング処理 ２）ソース領域およびドレイン領域における不純物の活
性化処理 ３）イオンドーピング工程の際に生じた結晶構造のダメ
ージを回復するアニール処理 を同時に行うことができる。
【０１０７】この加熱処理工程と同時または前後にレー
ザー光や赤外光、或いは紫外光による光アニールを施す
工程としてもよい。
ザー光や赤外光、或いは紫外光による光アニールを施す
工程としてもよい。
【０１０８】その後、図５（Ａ）に示す状態を得たら、
第１の層間絶縁膜１２８を成膜する。第１の層間絶縁膜
１２８としては、酸化珪素膜、窒化珪素膜、酸化窒化珪
素膜（ＳｉＯx Ｎy ）、有機樹脂膜を用いる。有機樹脂
膜としては、ポリイミド、アクリル、ＢＣＢ（ベンゾシ
クロブテン）を用いることができる。ここでは、第１の
層間絶縁膜１２８として、窒化珪素膜をプラズマＣＶＤ
法により３００ｎｍの厚さに成膜する。
第１の層間絶縁膜１２８を成膜する。第１の層間絶縁膜
１２８としては、酸化珪素膜、窒化珪素膜、酸化窒化珪
素膜（ＳｉＯx Ｎy ）、有機樹脂膜を用いる。有機樹脂
膜としては、ポリイミド、アクリル、ＢＣＢ（ベンゾシ
クロブテン）を用いることができる。ここでは、第１の
層間絶縁膜１２８として、窒化珪素膜をプラズマＣＶＤ
法により３００ｎｍの厚さに成膜する。
【０１０９】そしてコンタクトホールの形成を行い、シ
リサイド化するための金属膜を選択的に設け、加熱処理
を行い、シリサイド化させた後、金属膜を除去した。シ
リサイド化するための金属元素としては、コバルト、チ
タン、タンタル、タングステン、モリブデン等を用いる
ことが可能である。こうすることによって、良好なオー
ミックコンタクトを得ることができる。次に、コンタク
ト電極を構成するための図示しない金属膜を成膜する。
ここでは、この金属膜として、チタン膜とアルミニウム
膜とチタン膜との３層膜をスパッタ法により成膜する。
そしてこの金属膜（積層膜）をパターニングすることに
より、１２９〜１３３で示される電極および配線を形成
する。
リサイド化するための金属膜を選択的に設け、加熱処理
を行い、シリサイド化させた後、金属膜を除去した。シ
リサイド化するための金属元素としては、コバルト、チ
タン、タンタル、タングステン、モリブデン等を用いる
ことが可能である。こうすることによって、良好なオー
ミックコンタクトを得ることができる。次に、コンタク
ト電極を構成するための図示しない金属膜を成膜する。
ここでは、この金属膜として、チタン膜とアルミニウム
膜とチタン膜との３層膜をスパッタ法により成膜する。
そしてこの金属膜（積層膜）をパターニングすることに
より、１２９〜１３３で示される電極および配線を形成
する。
【０１１０】こうして図５（Ｂ）に示す状態を得る。次
にパッシベーション膜１３８を成膜する。パッシベーシ
ョン膜１３８としては、酸化珪素膜、窒化珪素膜、酸化
窒化珪素膜を用いる。ここでは、窒化珪素膜を２００ｎ
ｍの厚さにプラズマＣＶＤ法でもって成膜する。
にパッシベーション膜１３８を成膜する。パッシベーシ
ョン膜１３８としては、酸化珪素膜、窒化珪素膜、酸化
窒化珪素膜を用いる。ここでは、窒化珪素膜を２００ｎ
ｍの厚さにプラズマＣＶＤ法でもって成膜する。
【０１１１】次いで、第２の層間絶縁膜１３４をアクリ
ル樹脂でもって形成する。第２の層間絶縁膜１３４とし
ては、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、有機
樹脂膜を用いる。ここでは、スピンコート法でもって膜
厚１μｍの有機樹脂膜を形成する。他の有機樹脂膜とし
ては、ポリイミド、ポリイミドアミド、ポリアミド、Ｂ
ＣＢ（ベンゾシクロブテン）等を用いることができる。
ル樹脂でもって形成する。第２の層間絶縁膜１３４とし
ては、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、有機
樹脂膜を用いる。ここでは、スピンコート法でもって膜
厚１μｍの有機樹脂膜を形成する。他の有機樹脂膜とし
ては、ポリイミド、ポリイミドアミド、ポリアミド、Ｂ
ＣＢ（ベンゾシクロブテン）等を用いることができる。
【０１１２】次に、第２の層間絶縁膜１３４にエッチン
グを施し、コンタクトホールを形成した後、Ｔｉからな
る金属膜３００ｎｍを成膜した。そして、この金属膜に
パターニングを施してブラックマスク１３５と引出し配
線１３９、１４０を形成した。本実施例においては、ブ
ラックマスクと電極１２９で補助容量を形成している。
グを施し、コンタクトホールを形成した後、Ｔｉからな
る金属膜３００ｎｍを成膜した。そして、この金属膜に
パターニングを施してブラックマスク１３５と引出し配
線１３９、１４０を形成した。本実施例においては、ブ
ラックマスクと電極１２９で補助容量を形成している。
【０１１３】そして、第３の層間絶縁膜１３６を再びア
クリル樹脂でもって形成する。第３の層間絶縁膜１３６
としては、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、
有機樹脂膜を用いる。ここでは、スピンコート法でもっ
て膜厚１μｍの第３の層間絶縁膜１３６を形成する。他
の有機樹脂膜としては、ポリイミド、ポリイミドアミ
ド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）等を用
いることができる。有機樹脂膜を利用した場合には、図
示されるようにその表面を平坦にすることができる。
クリル樹脂でもって形成する。第３の層間絶縁膜１３６
としては、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、
有機樹脂膜を用いる。ここでは、スピンコート法でもっ
て膜厚１μｍの第３の層間絶縁膜１３６を形成する。他
の有機樹脂膜としては、ポリイミド、ポリイミドアミ
ド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）等を用
いることができる。有機樹脂膜を利用した場合には、図
示されるようにその表面を平坦にすることができる。
【０１１４】次にコンタクトホールの形成を行い、画素
電極１３７を形成する。ここでは、まずＩＴＯ膜を１０
０ｎｍの厚さにスパッタ法でもって成膜し、これをパタ
ーニングすることにより、１３７で示される画素電極を
形成する。
電極１３７を形成する。ここでは、まずＩＴＯ膜を１０
０ｎｍの厚さにスパッタ法でもって成膜し、これをパタ
ーニングすることにより、１３７で示される画素電極を
形成する。
【０１１５】最後に３５０℃の水素雰囲気中において、
１時間の加熱処理を行い、半導体層中の欠陥を減少させ
る。こうして図５（Ｃ）に示す状態を得る。
１時間の加熱処理を行い、半導体層中の欠陥を減少させ
る。こうして図５（Ｃ）に示す状態を得る。
【０１１６】こうして、液晶パネルを構成する一方の基
板を完成させる。この基板はＴＦＴ基板と称される。こ
の後、液晶を配向させるための配向膜（図示せず）や封
止材を形成し、別に作製した対向基板と張り合わせる。
そして、ＴＦＴ基板と対向基板との間に液晶を充填させ
ることにより、液晶パネルを完成させる。
板を完成させる。この基板はＴＦＴ基板と称される。こ
の後、液晶を配向させるための配向膜（図示せず）や封
止材を形成し、別に作製した対向基板と張り合わせる。
そして、ＴＦＴ基板と対向基板との間に液晶を充填させ
ることにより、液晶パネルを完成させる。
【０１１７】以上示したように本実施例に示す構成を採
用することにより、 ・低ＯＦＦ電流特性及び高信頼性を有したＮチャネル型
ＴＦＴからなる半導体回路 ・高速動作を有したＮチャネル型ＴＦＴ及びＰチャネル
型ＴＦＴからなる半導体回路 といった構成を同一基板上に集積することができた。
用することにより、 ・低ＯＦＦ電流特性及び高信頼性を有したＮチャネル型
ＴＦＴからなる半導体回路 ・高速動作を有したＮチャネル型ＴＦＴ及びＰチャネル
型ＴＦＴからなる半導体回路 といった構成を同一基板上に集積することができた。
【０１１８】本実施例では、簡略化するため、ゲート電
極がシングルゲート構造を有する画素マトリクス部のＴ
ＦＴを説明に用いたが、オフ電流のバラツキを低減する
ために、少なくともダブルゲート構造、好ましくは、ト
リプルゲート構造等のマルチゲート構造とする。
極がシングルゲート構造を有する画素マトリクス部のＴ
ＦＴを説明に用いたが、オフ電流のバラツキを低減する
ために、少なくともダブルゲート構造、好ましくは、ト
リプルゲート構造等のマルチゲート構造とする。
【０１１９】本実施例に示したＴＦＴ構造は、トップゲ
ート型の一例（コプレーナ型）であり、特に本実施例の
構造に限定されるものではなく、ボトムゲート型ＴＦＴ
に適用することも可能である。また、本実施例では透過
型ＬＣＤを作製した例を示したが、半導体装置の一例を
示したにすぎない。なお、ＩＴＯに代えて画素電極を反
射性の高い金属膜で構成し、画素電極のパターニングの
変更を適宜行うことによって反射型ＬＣＤを作製するこ
とは容易にできる。また、反射型ＬＣＤを作製する際、
下地膜として耐熱性金属膜上に絶縁膜を積層する構造ま
たは窒化アルミニウム上に絶縁膜を積層する構造を用い
ると、絶縁膜下の金属膜が放熱層として働き有効であ
る。なお、上記工程順序を実施者が適宜変更することは
可能である。
ート型の一例（コプレーナ型）であり、特に本実施例の
構造に限定されるものではなく、ボトムゲート型ＴＦＴ
に適用することも可能である。また、本実施例では透過
型ＬＣＤを作製した例を示したが、半導体装置の一例を
示したにすぎない。なお、ＩＴＯに代えて画素電極を反
射性の高い金属膜で構成し、画素電極のパターニングの
変更を適宜行うことによって反射型ＬＣＤを作製するこ
とは容易にできる。また、反射型ＬＣＤを作製する際、
下地膜として耐熱性金属膜上に絶縁膜を積層する構造ま
たは窒化アルミニウム上に絶縁膜を積層する構造を用い
ると、絶縁膜下の金属膜が放熱層として働き有効であ
る。なお、上記工程順序を実施者が適宜変更することは
可能である。
【０１２０】〔実施例２〕 実施例１において、所望の
しきい値が得られない場合は、しきい値を制御すること
が必要となる。本実施例では、図７に示したように、電
極７０１〜７０３を設けた。この電極に任意の電圧を印
加することによりしきい値を制御する。基本的な構成は
実施例１とほぼ同様であるので、相違点のみに着目して
説明する。
しきい値が得られない場合は、しきい値を制御すること
が必要となる。本実施例では、図７に示したように、電
極７０１〜７０３を設けた。この電極に任意の電圧を印
加することによりしきい値を制御する。基本的な構成は
実施例１とほぼ同様であるので、相違点のみに着目して
説明する。
【０１２１】本実施例では、基板上に非晶質半導体膜ま
たは結晶性半導体膜を成膜し、パターニングを行い、リ
ン元素を添加して導電型を付与する不純物がドープされ
たシリコン電極７０１〜７０３を設けた。
たは結晶性半導体膜を成膜し、パターニングを行い、リ
ン元素を添加して導電型を付与する不純物がドープされ
たシリコン電極７０１〜７０３を設けた。
【０１２２】また、Ｐチャネル型ＴＦＴまたはＮチャネ
ル型ＴＦＴのしきい値電圧をマイナス側にシフトする場
合は１３族元素、例えばボロンがドープされたシリコン
電極を設けることは有効である。また、プラス側にシフ
トする場合は１５族元素、例えばリンがドープされたシ
リコン電極を設ければよい。
ル型ＴＦＴのしきい値電圧をマイナス側にシフトする場
合は１３族元素、例えばボロンがドープされたシリコン
電極を設けることは有効である。また、プラス側にシフ
トする場合は１５族元素、例えばリンがドープされたシ
リコン電極を設ければよい。
【０１２３】上記電極７０１〜７０３としては、Ｔａ、
Ｔｉ、シリコンなどの元素を主成分とする高融点の導電
性を有する材料または複数の材料の積層膜を用いること
ができる。
Ｔｉ、シリコンなどの元素を主成分とする高融点の導電
性を有する材料または複数の材料の積層膜を用いること
ができる。
【０１２４】その後、絶縁膜７０４で基板全面を覆っ
た。その後、実施例１と同様にＴＦＴを作製し、図７に
示す状態を得た。また、Ｐチャネル型ＴＦＴまたはＮチ
ャネル型ＴＦＴのしきい値電圧をマイナス側にシフトす
る場合は１３族元素、例えばボロンを絶縁膜７０４にド
ープすることは有効である。また、プラス側にシフトす
る場合は１５族元素、例えばリンを絶縁膜７０４にドー
プすることが好ましい。
た。その後、実施例１と同様にＴＦＴを作製し、図７に
示す状態を得た。また、Ｐチャネル型ＴＦＴまたはＮチ
ャネル型ＴＦＴのしきい値電圧をマイナス側にシフトす
る場合は１３族元素、例えばボロンを絶縁膜７０４にド
ープすることは有効である。また、プラス側にシフトす
る場合は１５族元素、例えばリンを絶縁膜７０４にドー
プすることが好ましい。
【０１２５】本実施例では、電極７０１、７０２に正の
電圧を印加した時、Ｎチャネル型ＴＦＴのしきい値電圧
をマイナス側にシフトすることができる。また、電極に
７０１、７０２に負の電圧を印加した時、Ｎチャネル型
ＴＦＴのしきい値電圧をプラス側にシフトすることがで
きる。同様に、Ｐチャネル型ＴＦＴのしきい値電圧も適
宜調節することができる。
電圧を印加した時、Ｎチャネル型ＴＦＴのしきい値電圧
をマイナス側にシフトすることができる。また、電極に
７０１、７０２に負の電圧を印加した時、Ｎチャネル型
ＴＦＴのしきい値電圧をプラス側にシフトすることがで
きる。同様に、Ｐチャネル型ＴＦＴのしきい値電圧も適
宜調節することができる。
【０１２６】また、この電極７０１〜７０３は、本実施
例のように透過型液晶表示装置として用いた場合、裏面
からの入射光によるＴＦＴの劣化を防止する機能をも有
している。
例のように透過型液晶表示装置として用いた場合、裏面
からの入射光によるＴＦＴの劣化を防止する機能をも有
している。
【０１２７】〔実施例３〕 本発明の構成は、単結晶シ
リコン基板上に半導体素子を形成し、画素マトリクス回
路、周辺駆動回路を形成したＳｉチップ・ベースド液晶
に適用することが可能である。本発明を反射型液晶表示
装置に適用した場合の例を図８に示す。基本的な構成は
実施例１とほぼ同様であるので、相違点のみに着目して
説明する。
リコン基板上に半導体素子を形成し、画素マトリクス回
路、周辺駆動回路を形成したＳｉチップ・ベースド液晶
に適用することが可能である。本発明を反射型液晶表示
装置に適用した場合の例を図８に示す。基本的な構成は
実施例１とほぼ同様であるので、相違点のみに着目して
説明する。
【０１２８】図８において、８０１はＰ型半導体領域、
８０２はＮ型半導体領域、８０３はドレイン領域、８０
４は低濃度不純物領域、８０５はＬＯＣＯＳ法により形
成されたフィールド酸化膜、８０６は容量電極、８０７
は金属からなる反射電極である。ソース領域及びドレイ
ン領域はリン元素が添加されてＮ型の導電型を示す。な
お、Ｐ型の導電型にするにはボロンを添加してソース領
域及びドレイン領域を形成すればよい。
８０２はＮ型半導体領域、８０３はドレイン領域、８０
４は低濃度不純物領域、８０５はＬＯＣＯＳ法により形
成されたフィールド酸化膜、８０６は容量電極、８０７
は金属からなる反射電極である。ソース領域及びドレイ
ン領域はリン元素が添加されてＮ型の導電型を示す。な
お、Ｐ型の導電型にするにはボロンを添加してソース領
域及びドレイン領域を形成すればよい。
【０１２９】〔実施例４〕 本実施例は、実施例１とは
異なる方法により結晶性半導体膜を得る例である。本実
施例では、珪素の結晶化を助長する触媒元素を利用し
て、レーザービーム形状を長方形または正方形に成形
し、一度の照射で数ｃｍ2 〜数百ｃｍ2 の領域に均一な
レーザー結晶化処理により結晶性半導体膜を得る方法に
関する。基本的な構成は実施例１とほぼ同様であるの
で、相違点のみに着目して説明する。
異なる方法により結晶性半導体膜を得る例である。本実
施例では、珪素の結晶化を助長する触媒元素を利用し
て、レーザービーム形状を長方形または正方形に成形
し、一度の照射で数ｃｍ2 〜数百ｃｍ2 の領域に均一な
レーザー結晶化処理により結晶性半導体膜を得る方法に
関する。基本的な構成は実施例１とほぼ同様であるの
で、相違点のみに着目して説明する。
【０１３０】本実施例は、非晶質珪素膜の表面に触媒元
素を含む溶液を塗布することによって触媒元素（Ｎｉ）
を保持させる。Ｎｉ酢酸溶液のＮｉ濃度は重量換算で１
〜１０００ｐｐｍとする。本実施例では１００ｐｐｍと
した。この状態で非晶質珪素膜の表面にＮｉが保持され
る。その後不活性または酸化性雰囲気中においてエキシ
マレーザー光（波長２４８〜３０８ｎｍ）を照射するこ
とによって結晶性珪素膜を得た。なお、加熱処理と同時
におこなってもよい。また、レーザー光の照射に代えて
強光の照射、例えばＲＴＡ、ＲＴＰを用いてもよい。
素を含む溶液を塗布することによって触媒元素（Ｎｉ）
を保持させる。Ｎｉ酢酸溶液のＮｉ濃度は重量換算で１
〜１０００ｐｐｍとする。本実施例では１００ｐｐｍと
した。この状態で非晶質珪素膜の表面にＮｉが保持され
る。その後不活性または酸化性雰囲気中においてエキシ
マレーザー光（波長２４８〜３０８ｎｍ）を照射するこ
とによって結晶性珪素膜を得た。なお、加熱処理と同時
におこなってもよい。また、レーザー光の照射に代えて
強光の照射、例えばＲＴＡ、ＲＴＰを用いてもよい。
【０１３１】本実施例では、波長２４８ｎｍのレーザー
ビーム形状を長方形または正方形に成形し、一度の照射
で数ｃｍ2 〜数百ｃｍ2 の領域に均一なレーザー装置
（ソプラ社製のＳＡＥＬＣ）を用いて、結晶性珪素膜を
得た。
ビーム形状を長方形または正方形に成形し、一度の照射
で数ｃｍ2 〜数百ｃｍ2 の領域に均一なレーザー装置
（ソプラ社製のＳＡＥＬＣ）を用いて、結晶性珪素膜を
得た。
【０１３２】以降の工程は同一であるため、省略する。
こうすることにより、ＴＦＴ特性が良好なＴＦＴを作製
することができた。
こうすることにより、ＴＦＴ特性が良好なＴＦＴを作製
することができた。
【０１３３】なお、本実施例を実施例２、または実施例
３と組み合わせることは可能である。
３と組み合わせることは可能である。
【０１３４】〔実施例５〕 本実施例は、実施例１とは
異なる方法により結晶性半導体膜を得る例である。本実
施例では、触媒元素を用いない方法、例えば熱処理、レ
ーザー結晶化方法を用いる。本実施例では、レーザービ
ーム形状を長方形または正方形に成形し、一度の照射で
数ｃｍ2 〜数百ｃｍ2 の領域に均一なレーザー光を非晶
質半導体膜に照射する結晶化処理により結晶性半導体膜
を得る方法に関する。基本的な構成は実施例１とほぼ同
様であるので、相違点のみに着目して説明する。
異なる方法により結晶性半導体膜を得る例である。本実
施例では、触媒元素を用いない方法、例えば熱処理、レ
ーザー結晶化方法を用いる。本実施例では、レーザービ
ーム形状を長方形または正方形に成形し、一度の照射で
数ｃｍ2 〜数百ｃｍ2 の領域に均一なレーザー光を非晶
質半導体膜に照射する結晶化処理により結晶性半導体膜
を得る方法に関する。基本的な構成は実施例１とほぼ同
様であるので、相違点のみに着目して説明する。
【０１３５】本実施例は、非晶質珪素膜を形成した後、
不活性または酸化性雰囲気中においてエキシマレーザー
光（波長２４８〜３０８ｎｍ）を照射することによって
結晶性珪素膜を得た。なお、加熱処理と同時におこなっ
てもよい。また、レーザー光の照射に代えて強光の照
射、例えばＲＴＡ、ＲＴＰを用いてもよい。
不活性または酸化性雰囲気中においてエキシマレーザー
光（波長２４８〜３０８ｎｍ）を照射することによって
結晶性珪素膜を得た。なお、加熱処理と同時におこなっ
てもよい。また、レーザー光の照射に代えて強光の照
射、例えばＲＴＡ、ＲＴＰを用いてもよい。
【０１３６】本実施例では、波長２４８ｎｍのレーザー
ビーム形状を長方形または正方形に成形し、一度の照射
で数ｃｍ2 〜数百ｃｍ2 の領域に均一なレーザー装置
（ソプラ社製のＳＡＥＬＣ）を用いて、結晶性珪素膜を
得た。
ビーム形状を長方形または正方形に成形し、一度の照射
で数ｃｍ2 〜数百ｃｍ2 の領域に均一なレーザー装置
（ソプラ社製のＳＡＥＬＣ）を用いて、結晶性珪素膜を
得た。
【０１３７】以降の工程は同一であるため、省略する。
なお、本実施例は実施例１および２とは異なり、触媒元
素を用いていないため不純物が少なく、ＴＦＴ特性が良
好なＴＦＴを作製することができた。
なお、本実施例は実施例１および２とは異なり、触媒元
素を用いていないため不純物が少なく、ＴＦＴ特性が良
好なＴＦＴを作製することができた。
【０１３８】〔実施例６〕 本実施例は、実施例１とは
異なる工程順序により保護膜を形成する例である。本実
施例では、サイドウォール形成後、サイドウォールを覆
って保護膜を形成する方法を用いる。基本的な構成は実
施例１とほぼ同様であるので、相違点のみに着目して図
９を用いて説明する。
異なる工程順序により保護膜を形成する例である。本実
施例では、サイドウォール形成後、サイドウォールを覆
って保護膜を形成する方法を用いる。基本的な構成は実
施例１とほぼ同様であるので、相違点のみに着目して図
９を用いて説明する。
【０１３９】本実施例は、実施例１と同様に異方性エッ
チングにより高速駆動回路のゲート電極側面にサイドウ
ォール９０１と、高耐圧回路のゲート電極の上面および
側面に絶縁物９０２を形成する。次いで、ゲート絶縁膜
の形成、リン元素の添加、ボロン元素の添加を実施例１
に従って行い、保護膜９０３、層間絶縁膜９０４を形成
する工程とした。
チングにより高速駆動回路のゲート電極側面にサイドウ
ォール９０１と、高耐圧回路のゲート電極の上面および
側面に絶縁物９０２を形成する。次いで、ゲート絶縁膜
の形成、リン元素の添加、ボロン元素の添加を実施例１
に従って行い、保護膜９０３、層間絶縁膜９０４を形成
する工程とした。
【０１４０】次いで、不活性または酸化性雰囲気中にお
いて４５０℃以上、０．１〜１２時間の加熱処理を施す
ことにより、触媒元素のゲッタリング、不純物の活性
化、イオンドーピング工程の際に生じた結晶構造のダメ
ージを回復する。
いて４５０℃以上、０．１〜１２時間の加熱処理を施す
ことにより、触媒元素のゲッタリング、不純物の活性
化、イオンドーピング工程の際に生じた結晶構造のダメ
ージを回復する。
【０１４１】そして、加熱処理工程が終了した後、コン
タクトホール形成後、金属膜を成膜し、加熱処理を加
え、高濃度不純物領域が露出した箇所にシリサイドを形
成し、金属膜を除去する工程とした。なお、保護膜を形
成する際にシリサイドを形成する工程としてもよいし、
シリサイドを設けない構成としてもよい。
タクトホール形成後、金属膜を成膜し、加熱処理を加
え、高濃度不純物領域が露出した箇所にシリサイドを形
成し、金属膜を除去する工程とした。なお、保護膜を形
成する際にシリサイドを形成する工程としてもよいし、
シリサイドを設けない構成としてもよい。
【０１４２】以降の工程は同一であるため、省略する。
なお、本実施例を他の実施例２〜５と組み合わせること
は可能である。
なお、本実施例を他の実施例２〜５と組み合わせること
は可能である。
【０１４３】〔実施例７〕 本実施例では、配線間の接
続において良好なオーミックコンタクトを得るための構
成を図１０を用いて説明する。画素マトリクス回路の基
本的な構成は実施例１とほぼ同様であるので、相違点の
みに着目して説明する。
続において良好なオーミックコンタクトを得るための構
成を図１０を用いて説明する。画素マトリクス回路の基
本的な構成は実施例１とほぼ同様であるので、相違点の
みに着目して説明する。
【０１４４】まず、実施例１と同様に絶縁表面を有する
基板上に活性層とゲート絶縁膜を形成する。そして、画
素マトリクス回路のＴＦＴのゲート絶縁膜と同一の材料
からなる膜上に、タンタルを主成分とする層１００１上
に金属材料からなる層、本実施例ではチタンを主成分と
する層、例えば窒化チタン膜１００２（膜厚２０ｎｍ〜
１００ｎｍ）を連続成膜してパターニングを施し、多層
配線を設けた。その後、実施例１と同様に層間絶縁膜の
形成、コンタクトホールの形成等を施した。
基板上に活性層とゲート絶縁膜を形成する。そして、画
素マトリクス回路のＴＦＴのゲート絶縁膜と同一の材料
からなる膜上に、タンタルを主成分とする層１００１上
に金属材料からなる層、本実施例ではチタンを主成分と
する層、例えば窒化チタン膜１００２（膜厚２０ｎｍ〜
１００ｎｍ）を連続成膜してパターニングを施し、多層
配線を設けた。その後、実施例１と同様に層間絶縁膜の
形成、コンタクトホールの形成等を施した。
【０１４５】このチタンを主成分とする層は、コンタク
トホール（開孔部）を形成する際、タンタルを主成分と
する層１００１の酸化や水素の吸蔵を防ぐ。また、チタ
ンを主成分とする層は、開孔部を形成する際、層間絶縁
膜と同時に一部が除去される場合があるが、酸素と反応
しても絶縁体にならず、また除去しやすいため良好なオ
ーミックコンタクトを得ることができる。即ち、チタン
を主成分とする層は、タンタルを主成分とする層を保護
するとともに、十分にエッチングマージンが取れるため
開孔部の形成も容易とすることができた。そして、開孔
部を形成した後、配線１００３を形成し、１００１及び
１００２で示される多層配線と接続させた。その後、実
施例１と同様にして図１０の状態を得た。
トホール（開孔部）を形成する際、タンタルを主成分と
する層１００１の酸化や水素の吸蔵を防ぐ。また、チタ
ンを主成分とする層は、開孔部を形成する際、層間絶縁
膜と同時に一部が除去される場合があるが、酸素と反応
しても絶縁体にならず、また除去しやすいため良好なオ
ーミックコンタクトを得ることができる。即ち、チタン
を主成分とする層は、タンタルを主成分とする層を保護
するとともに、十分にエッチングマージンが取れるため
開孔部の形成も容易とすることができた。そして、開孔
部を形成した後、配線１００３を形成し、１００１及び
１００２で示される多層配線と接続させた。その後、実
施例１と同様にして図１０の状態を得た。
【０１４６】また、チタンを主成分とする層にかえて、
Ｃｒ、Ｍｎ、Ｃｏ、Ｎｉ、Ｃｕ、Ｍｏ、Ｗから選ばれた
一種の元素を主成分とする層を用いることができる。
Ｃｒ、Ｍｎ、Ｃｏ、Ｎｉ、Ｃｕ、Ｍｏ、Ｗから選ばれた
一種の元素を主成分とする層を用いることができる。
【０１４７】なお、本実施例を他の実施例２〜５に組み
合わせることは可能である。
合わせることは可能である。
【０１４８】〔実施例８〕 上記実施例１〜７に示した
構成を含むＴＦＴ基板（素子形成側基板）を用いてＡＭ
ＬＣＤを構成した場合の例について説明する。ここで本
実施例のＡＭＬＣＤの外観を図１１に示す。
構成を含むＴＦＴ基板（素子形成側基板）を用いてＡＭ
ＬＣＤを構成した場合の例について説明する。ここで本
実施例のＡＭＬＣＤの外観を図１１に示す。
【０１４９】図１１（Ａ）において、１１０１はＴＦＴ
基板であり、画素マトリクス部９０２、ソース側駆動回
路１１０３、ゲート側駆動回路１１０４が形成されてい
る。画素マトリクス部は、図６（Ａ）および図１に相当
し、その一部を示した。また、駆動回路は、図６（Ｂ）
及び図１に相当し、その一部を示したようにＮ型ＴＦＴ
とＰ型ＴＦＴとを相補的に組み合わせたＣＭＯＳ回路で
構成することが好ましい。また、１１０５は対向基板で
ある。
基板であり、画素マトリクス部９０２、ソース側駆動回
路１１０３、ゲート側駆動回路１１０４が形成されてい
る。画素マトリクス部は、図６（Ａ）および図１に相当
し、その一部を示した。また、駆動回路は、図６（Ｂ）
及び図１に相当し、その一部を示したようにＮ型ＴＦＴ
とＰ型ＴＦＴとを相補的に組み合わせたＣＭＯＳ回路で
構成することが好ましい。また、１１０５は対向基板で
ある。
【０１５０】図１１（Ａ）に示すＡＭＬＣＤはアクティ
ブマトリクス基板１１０１と対向基板１１０５とが端面
を揃えて貼り合わされている。ただし、ある一部だけは
対向基板１１０５を取り除き、露出したアクティブマト
リクス基板に対してＦＰＣ（フレキシブル・プリント・
サーキット）１１０６を接続してある。このＦＰＣ１１
０６によって外部信号を回路内部へと伝達する。
ブマトリクス基板１１０１と対向基板１１０５とが端面
を揃えて貼り合わされている。ただし、ある一部だけは
対向基板１１０５を取り除き、露出したアクティブマト
リクス基板に対してＦＰＣ（フレキシブル・プリント・
サーキット）１１０６を接続してある。このＦＰＣ１１
０６によって外部信号を回路内部へと伝達する。
【０１５１】また、ＦＰＣ１１０６を取り付ける面を利
用してＩＣチップ１１０７、１１０８が取り付けられて
いる。これらのＩＣチップはビデオ信号の処理回路、タ
イミングパルス発生回路、γ補正回路、メモリ回路、演
算回路など、様々な回路をシリコン基板上に形成して構
成される。図１１（Ａ）では２個取り付けられている
が、１個でも良いし、さらに複数個であっても良い。
用してＩＣチップ１１０７、１１０８が取り付けられて
いる。これらのＩＣチップはビデオ信号の処理回路、タ
イミングパルス発生回路、γ補正回路、メモリ回路、演
算回路など、様々な回路をシリコン基板上に形成して構
成される。図１１（Ａ）では２個取り付けられている
が、１個でも良いし、さらに複数個であっても良い。
【０１５２】また、図１１（Ｂ）の様な構成もとりう
る。図１１（Ｂ）において図９（Ａ）と同一の部分は同
じ符号を付してある。ここでは図１１（Ａ）でＩＣチッ
プが行っていた信号処理を、同一基板上にＴＦＴでもっ
て形成されたロジック回路（論理回路）１１０９によっ
て行う例を示している。この場合、ロジック回路１１０
９も駆動回路１１０３、１１０４と同様にＣＭＯＳ回路
を基本として構成される。
る。図１１（Ｂ）において図９（Ａ）と同一の部分は同
じ符号を付してある。ここでは図１１（Ａ）でＩＣチッ
プが行っていた信号処理を、同一基板上にＴＦＴでもっ
て形成されたロジック回路（論理回路）１１０９によっ
て行う例を示している。この場合、ロジック回路１１０
９も駆動回路１１０３、１１０４と同様にＣＭＯＳ回路
を基本として構成される。
【０１５３】また、カラーフィルターを用いてカラー表
示を行っても良いし、ＥＣＢ（電界制御複屈折）モー
ド、ＧＨ（ゲストホスト）モードなどで液晶を駆動し、
カラーフィルターを用いない構成としても良い。
示を行っても良いし、ＥＣＢ（電界制御複屈折）モー
ド、ＧＨ（ゲストホスト）モードなどで液晶を駆動し、
カラーフィルターを用いない構成としても良い。
【０１５４】〔実施例９〕 実施例８に示したＡＭＬＣ
Ｄは、様々な電子機器のディスプレイとして利用され
る。なお、本実施例に挙げる電子機器とは、半導体回路
を搭載した半導体装置と定義する。
Ｄは、様々な電子機器のディスプレイとして利用され
る。なお、本実施例に挙げる電子機器とは、半導体回路
を搭載した半導体装置と定義する。
【０１５５】その様な電子機器としては、ビデオカメ
ラ、スチルカメラ、プロジェクター、プロジェクション
ＴＶ、ヘッドマウントディスプレイ、カーナビゲーショ
ン、パーソナルコンピュータ（ノート型を含む）、携帯
情報端末（モバイルコンピュータ、携帯電話等）などが
挙げられる。それらの一例を図１２に示す。
ラ、スチルカメラ、プロジェクター、プロジェクション
ＴＶ、ヘッドマウントディスプレイ、カーナビゲーショ
ン、パーソナルコンピュータ（ノート型を含む）、携帯
情報端末（モバイルコンピュータ、携帯電話等）などが
挙げられる。それらの一例を図１２に示す。
【０１５６】図１２（Ａ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２００１、カメラ部
２００２、受像部２００３、操作スイッチ２００４、表
示装置２００５で構成される。本願発明は受像部２００
３、表示装置２００５等に適用できる。
ービルコンピュータ）であり、本体２００１、カメラ部
２００２、受像部２００３、操作スイッチ２００４、表
示装置２００５で構成される。本願発明は受像部２００
３、表示装置２００５等に適用できる。
【０１５７】図１２（Ｂ）はヘッドマウントディスプレ
イであり、本体２１０１、表示装置２１０２、バンド部
２１０３で構成される。本発明は表示装置２１０２に適
用することができる。
イであり、本体２１０１、表示装置２１０２、バンド部
２１０３で構成される。本発明は表示装置２１０２に適
用することができる。
【０１５８】図１２（Ｃ）は携帯電話であり、本体２２
０１、音声出力部２２０２、音声入力部２２０３、表示
装置２２０４、操作スイッチ２２０５、アンテナ２２０
６で構成される。本願発明は音声出力部２２０２、音声
入力部２２０３、表示装置２２０４等に適用することが
できる。
０１、音声出力部２２０２、音声入力部２２０３、表示
装置２２０４、操作スイッチ２２０５、アンテナ２２０
６で構成される。本願発明は音声出力部２２０２、音声
入力部２２０３、表示装置２２０４等に適用することが
できる。
【０１５９】図１２（Ｄ）はビデオカメラであり、本体
２３０１、表示装置２３０２、音声入力部２３０３、操
作スイッチ２３０４、バッテリー２３０５、受像部２３
０６で構成される。本願発明は表示装置２３０２、音声
入力部２３０３、受像部２３０６に適用することができ
る。
２３０１、表示装置２３０２、音声入力部２３０３、操
作スイッチ２３０４、バッテリー２３０５、受像部２３
０６で構成される。本願発明は表示装置２３０２、音声
入力部２３０３、受像部２３０６に適用することができ
る。
【０１６０】図１２（Ｅ）はリア型プロジェクターであ
り、本体２４０１、光源２４０２、表示装置２４０３、
偏光ビームスプリッタ２４０４、リフレクター２４０
５、２４０６、スクリーン２４０７で構成される。本発
明は表示装置２４０３に適用することができる。
り、本体２４０１、光源２４０２、表示装置２４０３、
偏光ビームスプリッタ２４０４、リフレクター２４０
５、２４０６、スクリーン２４０７で構成される。本発
明は表示装置２４０３に適用することができる。
【０１６１】図１２（Ｆ）は携帯書籍であり、本体２５
０１、表示装置２５０２、２５０３、記憶媒体２５０
４、操作スイッチ２５０５、アンテナ２５０６で構成さ
れる。記憶媒体（ＭＤ、ＤＶＤ等）に記憶されたデータ
またはアンテナ（たとえば衛星アンテナ等）から得られ
るデータを表示する。本発明は表示装置２５０２、２５
０３に適用することができる。
０１、表示装置２５０２、２５０３、記憶媒体２５０
４、操作スイッチ２５０５、アンテナ２５０６で構成さ
れる。記憶媒体（ＭＤ、ＤＶＤ等）に記憶されたデータ
またはアンテナ（たとえば衛星アンテナ等）から得られ
るデータを表示する。本発明は表示装置２５０２、２５
０３に適用することができる。
【０１６２】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器に適用することが可能であ
る。また、他にも電光掲示盤、宣伝公告用ディスプレイ
などにも活用することができる。
く、あらゆる分野の電子機器に適用することが可能であ
る。また、他にも電光掲示盤、宣伝公告用ディスプレイ
などにも活用することができる。
【０１６３】
【発明の効果】本明細書で開示する発明を利用すること
で、工程を増加することなく、同一基板上に異なる特性
を有する薄膜トランジスタを集積化することができる。
そして、全体としてのバランスがとれた周辺駆動回路一
体型のアクティブマトリクス型液晶表示装置を提供する
ことができる。
で、工程を増加することなく、同一基板上に異なる特性
を有する薄膜トランジスタを集積化することができる。
そして、全体としてのバランスがとれた周辺駆動回路一
体型のアクティブマトリクス型液晶表示装置を提供する
ことができる。
【０１６４】具体的には、高信頼性の要求される回路、
例えば画素マトリクス部のＮチャネル型ＴＦＴにおいて
は、低ＯＦＦ電流を特性を有した薄膜トランジスタを形
成できる。
例えば画素マトリクス部のＮチャネル型ＴＦＴにおいて
は、低ＯＦＦ電流を特性を有した薄膜トランジスタを形
成できる。
【０１６５】また、周辺駆動回路、例えばＣＭＯＳ回路
のＮチャネル型ＴＦＴにおいては、高速駆動可能な薄膜
トランジスタを形成できる。また、周辺駆動回路、例え
ばＣＭＯＳ回路のＰチャネル型ＴＦＴにおいては、Ｎチ
ャネル型ＴＦＴと同様に高速駆動可能な薄膜トランジス
タを形成することができる。
のＮチャネル型ＴＦＴにおいては、高速駆動可能な薄膜
トランジスタを形成できる。また、周辺駆動回路、例え
ばＣＭＯＳ回路のＰチャネル型ＴＦＴにおいては、Ｎチ
ャネル型ＴＦＴと同様に高速駆動可能な薄膜トランジス
タを形成することができる。
【０１６６】また、本明細書で開示する発明を利用する
ことで、ゲート配線および電極（配線幅：０．１μｍ〜
５μｍ）を作製した後、高温（４００度以上）での加熱
処理を行った場合においても、良好なＴＦＴ特性を有す
る半導体装置を得ることができる。
ことで、ゲート配線および電極（配線幅：０．１μｍ〜
５μｍ）を作製した後、高温（４００度以上）での加熱
処理を行った場合においても、良好なＴＦＴ特性を有す
る半導体装置を得ることができる。
【０１６７】本明細書に開示する発明は、アクティブマ
トリクス型を有した他のフラットパネルディスプレイに
利用することもできる。例えば、ＥＬ素子を利用したア
クティブマトリクス表示装置に利用することができる。
トリクス型を有した他のフラットパネルディスプレイに
利用することもできる。例えば、ＥＬ素子を利用したア
クティブマトリクス表示装置に利用することができる。
【図１】 本発明の構成の一例を示す断面図（実施例
１）
１）
【図２】 本発明の作製工程一例を示す断面図（実施
例１）
例１）
【図３】 本発明の作製工程一例を示す断面図（実施
例１）
例１）
【図４】 本発明の作製工程一例を示す断面図（実施
例１）
例１）
【図５】 本発明の作製工程一例を示す断面図（実施
例１）
例１）
【図６】 本発明の構成の上面図（実施例１）
【図７】 本発明の構成の一例を示す断面図（実施例
２）
２）
【図８】 本発明の構成の一例を示す断面図（実施例
３）
３）
【図９】 本発明の構成の一例を示す断面図（実施例
６）
６）
【図１０】 本発明の構成の一例を示す断面図（実施
例７）
例７）
【図１１】 ＡＭＬＣＤの外観
【図１２】 電子機器
１００ 基板 １０１ チャネル形成領域 １０２、１０３ 低濃度不純物領域 １０４、１０５ 高濃度不純物領域 １０６ チャネル形成領域 １０７、１０８ 低濃度不純物領域 １０９、１１０ 高濃度不純物領域 １１１ チャネル形成領域 １１２、１１３ 低濃度不純物領域 １１４、１１５ 高濃度不純物領域 １１６〜１１８ ゲート絶縁膜 １１９〜１２１ ゲート電極（ゲート配線） １２２〜１２４ 保護膜 １２５ 絶縁物 １２６、１２７ サイドウォール １２８ 第１の層間絶縁膜 １２９〜１３３ 配線（ソース電極およびドレイン電
極） １３４ 第２の層間絶縁膜 １３５ ブラックマスク １３６ 第３の層間絶縁膜 １３７ 画素電極 １３８ パッシベーション膜 １３９、１４０ 引出し配線
極） １３４ 第２の層間絶縁膜 １３５ ブラックマスク １３６ 第３の層間絶縁膜 １３７ 画素電極 １３８ パッシベーション膜 １３９、１４０ 引出し配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高山 徹 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 福地 邦彦 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内
Claims (21)
- 【請求項１】絶縁表面を有する基板上にソース領域と、
ドレイン領域と、前記ソース領域と前記ドレイン領域の
間に形成されているチャネル形成領域と、少なくとも前
記チャネル形成領域上に接して形成されたゲート絶縁膜
と、前記ゲート絶縁膜に接して形成されたゲート電極
と、少なくとも前記ゲート電極の上面または側面を覆う
保護膜とを有していることを特徴とする半導体素子から
なる半導体回路を備えた半導体装置。 - 【請求項２】請求項１において、前記ゲート電極は多層
構造を有し、タンタル、モリブデン、チタン、クロム、
シリコンから選ばれた一種の元素を主成分とする層を少
なくとも一層含むことを特徴とする半導体素子からなる
半導体回路を備えた半導体装置。 - 【請求項３】請求項１または２において、前記ゲート電
極は、前記基板側から順に窒素を含むタンタルを主成分
とする第１の層、タンタルを主成分とする第２の層、お
よび窒素を含むタンタルを主成分とする第３の層からな
る三層構造を有することを特徴とする半導体素子からな
る半導体回路を備えた半導体装置。 - 【請求項４】請求項１乃至３のいずれか一において、前
記チャネル形成領域は、シリコンの結晶化を助長する触
媒元素を含有し、前記触媒元素の濃度は、前記チャネル
形成領域よりも前記ソース領域および前記ドレイン領域
のほうが高いことを特徴とする半導体素子からなる半導
体回路を備えた半導体装置。 - 【請求項５】絶縁表面を有する基板上に、ソース領域
と、ドレイン領域と、前記ソース領域と前記ドレイン領
域の間に形成されているチャネル形成領域と、前記ソー
ス領域と前記チャネル形成領域の間および前記ドレイン
領域と前記チャネル形成領域の間に形成されている低濃
度不純物領域と、少なくとも前記チャネル形成領域上に
形成されたゲート絶縁膜と、前記チャネル形成領域の上
方において前記ゲート絶縁膜上に接して形成されたゲー
ト電極と、少なくとも前記ゲート電極の上面または側面
を覆う保護膜とを有し、前記ゲート電極は、前記基板側
から順に窒素を含む第１のタンタル層、第２のタンタル
層、および窒素を含む第３のタンタル層からなる３層構
造を有し、前記チャネル形成領域は、シリコンの結晶化
を助長する触媒元素を含有し、前記触媒元素の濃度は、
チャネル形成領域よりもソース領域およびドレイン領域
のほうが高いことを特徴とする半導体素子からなる半導
体回路を備えた半導体装置。 - 【請求項６】請求項５において、前記ゲート電極の上面
および側面に前記保護膜を介して絶縁物を有し、前記低
濃度不純物領域と前記ドレイン領域との境界と、前記低
濃度不純物領域と前記ソース領域との境界は、前記絶縁
物により決定されることを特徴とする半導体素子からな
る半導体回路を備えた半導体装置。 - 【請求項７】請求項５において、前記ゲート電極の側面
に前記保護膜を介してサイドウォールを有し、前記低濃
度不純物領域と前記ドレイン領域との境界と、前記低濃
度不純物領域と前記ソース領域との境界は、前記サイド
ウォールにより決定されることを特徴とする半導体素子
からなる半導体回路を備えた半導体装置。 - 【請求項８】請求項７において、前記ゲート電極の側面
に接してサイドウォールを有し、ゲート電極の上面およ
び前記サイドウォールは、前記保護膜により覆われてい
ることを特徴とする半導体素子からなる半導体回路を備
えた半導体装置。 - 【請求項９】請求項１乃至８のいずれか一において、前
記ソース領域および前記ドレイン領域には、Ｎ型の導電
型を付与する不純物が添加されていることを特徴とする
半導体素子からなる半導体回路を備えた半導体装置。 - 【請求項１０】請求項１乃至９のいずれか一において、
前記ソース領域および前記ドレイン領域には、Ｎ型の導
電型を付与する不純物およびＰ型の導電型を付与する不
純物が添加されていることを特徴とする半導体素子から
なる半導体回路を備えた半導体装置。 - 【請求項１１】請求項１乃至１０のいずれか一におい
て、前記保護膜は、窒化珪素膜であることを特徴とする
半導体素子からなる半導体回路を備えた半導体装置。 - 【請求項１２】請求項１乃至１１のいずれか一におい
て、前記保護膜の膜厚は、１０〜１００ｎｍであること
を特徴とする半導体素子からなる半導体回路を備えた半
導体装置。 - 【請求項１３】請求項１乃至１２のいずれか一におい
て、前記ソース領域および前記ドレイン領域の少なくと
も一部はシリサイドであることを特徴とする半導体素子
からなる半導体回路を備えた半導体装置。 - 【請求項１４】請求項４乃至１３のいずれか一におい
て、前記触媒元素は、Ｎｉ、Ｆｅ、Ｃｏ、Ｐｄ、Ｐｔ、
Ｃｕ、Ａｕ、Ｇｅから選ばれた少なくとも１つの元素で
あることを特徴とする半導体素子からなる半導体回路を
備えた半導体装置。 - 【請求項１５】同一基板上に、第１の半導体素子からな
る高耐圧回路と第２の半導体素子からなる高速駆動回路
とを備えた半導体装置であって、前記高耐圧回路は、第
１のゲート電極と、前記第１のゲート電極の上面および
側面を覆う絶縁物と、前記絶縁物をドーピングマスクと
してＮ型またはＰ型の導電型を付与する不純物が添加さ
れた第１のソース領域および第１のドレイン領域と、を
有する第１の半導体素子からなり、前記高速駆動回路
は、第２のゲート電極と、前記第２のゲート電極の側面
にサイドウォールと、前記サイドウォールをドーピング
マスクとしてＮ型またはＰ型の導電型を付与する不純物
が添加された第２のソース領域および第２のドレイン領
域と、を有する第２の半導体素子からなることを特徴と
する半導体素子からなる半導体回路を備えた半導体装
置。 - 【請求項１６】タンタルを主成分とする材料からなる層
上に金属材料からなる層が積層された多層配線と、前記
多層配線を覆って形成された層間絶縁膜と、前記層間絶
縁膜上に形成された金属配線と、を有し、前記層間絶縁
膜には開孔部が形成されており、前記開孔部を介して前
記多層配線と前記金属配線とが接続されていることを特
徴とする半導体装置。 - 【請求項１７】絶縁表面を有する基板上に半導体素子か
らなる半導体回路を備えた半導体装置の作製方法であっ
て、絶縁表面を有する基板上に結晶性半導体膜を形成す
る工程と、前記結晶性半導体膜上にゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜上に配線を形成する工程
と、前記配線をドーピングマスクとしてＮ型の導電型を
付与する不純物を添加する第１のドーピングをする工程
と、前記配線を覆って保護膜を形成する工程と、前記配
線および前記保護膜を覆って絶縁膜を形成する工程と、
前記絶縁膜上の一部にマスクを形成する工程と、異方性
エッチングを行うことによって、前記絶縁膜をエッチン
グし配線側面に概略三角形状の絶縁物を形成すると同時
に、前記マスクの下方に存在する絶縁物を残す工程と、
前記概略三角形状の絶縁物、前記絶縁物、およびゲート
電極をドーピングマスクとして第１のドーピングより高
濃度の第２のドーピングをする工程と、加熱処理を施
し、前記触媒元素をゲッタリングさせる工程と、を有す
る半導体素子からなる半導体回路を備えた半導体装置の
作製方法。 - 【請求項１８】絶縁表面を有する基板上に半導体素子か
らなる半導体回路を備えた半導体装置の作製方法であっ
て、絶縁表面を有する基板上に結晶性半導体膜を形成す
る工程と、前記結晶性半導体膜上にゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜上に配線を形成する工程
と、前記配線を覆って絶縁膜を形成する工程と、前記絶
縁膜上の一部にマスクを形成する工程と、異方性エッチ
ングを行うことによって、前記絶縁膜をエッチングし配
線側面に概略三角形状の絶縁物を形成すると同時に、前
記マスクの下方に存在する絶縁物を残す工程と、前記概
略三角形状の絶縁物、前記絶縁物、およびゲート電極を
ドーピングマスクとしてＮ型の導電型を付与する不純物
またはＰ型の導電型を付与する不純物を添加する工程
と、を有する半導体素子からなる半導体回路を備えた半
導体装置の作製方法。 - 【請求項１９】請求項１７または１８に記載のゲート絶
縁膜上に配線を形成する工程は、前記基板側から順に窒
素を含む第１のタンタル層、第２のタンタル層、および
窒素を含む第３のタンタル層を連続して成膜し、パター
ニングする工程であることを特徴とする半導体素子から
なる半導体回路を備えた半導体装置の作製方法。 - 【請求項２０】請求項１７乃至１９のいずれか一に記載
の絶縁表面を有する基板上に結晶性半導体膜を形成する
工程は、前記絶縁表面に接して非晶質半導体膜を形成す
る工程と、前記非晶質半導体膜に珪素の結晶化を助長す
る触媒元素を保持させる工程と、加熱処理により、前記
非晶質半導体膜を結晶化して結晶性半導体膜を形成する
工程を有することを特徴とする半導体素子からなる半導
体回路を備えた半導体装置の作製方法。 - 【請求項２１】請求項１７乃至１９のいずれか一に記載
の絶縁表面を有する基板上に結晶性半導体膜を形成する
工程は、前記絶縁表面に接して非晶質半導体膜を形成す
る工程と、前記非晶質半導体膜に珪素の結晶化を助長す
る触媒元素を保持させる工程と、レーザー光の照射によ
り、前記非晶質半導体膜を結晶化して結晶性半導体膜を
形成する工程を有することを特徴とする半導体素子から
なる半導体回路を備えた半導体装置の作製方法。
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Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001305584A (ja) * | 2000-04-25 | 2001-10-31 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2001326362A (ja) * | 2000-03-06 | 2001-11-22 | Semiconductor Energy Lab Co Ltd | 半導体表示装置及びその作製方法 |
| JP2002057344A (ja) * | 2000-08-14 | 2002-02-22 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2002353245A (ja) * | 2001-03-23 | 2002-12-06 | Seiko Epson Corp | 電気光学基板装置及びその製造方法、電気光学装置、電子機器、並びに基板装置の製造方法 |
| JP2004253781A (ja) * | 2003-01-31 | 2004-09-09 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2006114805A (ja) * | 2004-10-18 | 2006-04-27 | Sharp Corp | 半導体装置およびその製造方法 |
| US7317209B2 (en) | 2002-07-05 | 2008-01-08 | Sharp Kabushiki Kaisha | Thin film transistor device and method of manufacturing the same, thin film transistor substrate and display having the same |
| JP2008211192A (ja) * | 2007-01-30 | 2008-09-11 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2009055018A (ja) * | 2007-08-23 | 2009-03-12 | Samsung Sdi Co Ltd | 薄膜トランジスタ、その製造方法、及びこれを具備した有機電界発光表示装置 |
| JP2009177120A (ja) * | 2008-01-25 | 2009-08-06 | Samsung Mobile Display Co Ltd | 薄膜トランジスタ、その製造方法及びこれを備えた有機電界発光表示装置 |
| US7601572B2 (en) | 1999-06-02 | 2009-10-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2009260328A (ja) * | 2008-03-26 | 2009-11-05 | Advanced Lcd Technologies Development Center Co Ltd | 薄膜半導体装置およびその製造方法 |
| US8124973B2 (en) | 2000-03-06 | 2012-02-28 | Semiconductor Energy Laboratory Co., Ltd. | Electronic appliance including transistor having LDD region |
| JP2012080110A (ja) * | 2011-11-18 | 2012-04-19 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8184225B2 (en) | 2005-09-05 | 2012-05-22 | Sharp Kabushiki Kaisha | Semiconductor device, production method thereof, and display device |
| US8253141B2 (en) | 2008-07-14 | 2012-08-28 | Samsung Mobile Display Co., Ltd. | Thin film transistor, method of fabricating the same, and organic light emitting diode display device including the thin film transistor |
| US8318523B2 (en) | 2008-04-11 | 2012-11-27 | Samsung Display Co., Ltd. | Thin film transistor, method of fabricating the same and organic light emitting diode display device having the same |
| US8436360B2 (en) | 2008-03-27 | 2013-05-07 | Samsung Display Co., Ltd. | Thin film transistor, method of fabricating the same, and organic lighting emitting diode display device including the same |
| US8513669B2 (en) | 2007-08-22 | 2013-08-20 | Samsung Display Co., Ltd. | Thin film transistor including metal or metal silicide structure in contact with semiconductor layer and organic light emitting diode display device having the thin film transistor |
| JP2013179294A (ja) * | 2012-02-08 | 2013-09-09 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
| US8790967B2 (en) | 2007-05-31 | 2014-07-29 | Samsung Display Co., Ltd. | Method of fabricating polycrystalline silicon layer, TFT fabricated using the same, method of fabricating TFT, and organic light emitting diode display device having the same |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3256084B2 (ja) * | 1994-05-26 | 2002-02-12 | 株式会社半導体エネルギー研究所 | 半導体集積回路およびその作製方法 |
| US6281552B1 (en) * | 1999-03-23 | 2001-08-28 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistors having ldd regions |
| TW468283B (en) * | 1999-10-12 | 2001-12-11 | Semiconductor Energy Lab | EL display device and a method of manufacturing the same |
| US20020113268A1 (en) * | 2000-02-01 | 2002-08-22 | Jun Koyama | Nonvolatile memory, semiconductor device and method of manufacturing the same |
| JP3753613B2 (ja) * | 2000-03-17 | 2006-03-08 | セイコーエプソン株式会社 | 電気光学装置及びそれを用いたプロジェクタ |
| JP2001298193A (ja) * | 2000-04-13 | 2001-10-26 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| US7170477B2 (en) * | 2000-04-13 | 2007-01-30 | Sharp Kabushiki Kaisha | Image reproducing method, image display apparatus and picture signal compensation device |
| US6495005B1 (en) * | 2000-05-01 | 2002-12-17 | International Business Machines Corporation | Electroplating apparatus |
| JP4926329B2 (ja) * | 2001-03-27 | 2012-05-09 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法、電気器具 |
| US6696345B2 (en) * | 2002-01-07 | 2004-02-24 | Intel Corporation | Metal-gate electrode for CMOS transistor applications |
| JP4199460B2 (ja) * | 2002-01-23 | 2008-12-17 | パナソニック株式会社 | 角形密閉式電池 |
| TW578308B (en) * | 2003-01-09 | 2004-03-01 | Au Optronics Corp | Manufacturing method of thin film transistor |
| TWI225705B (en) * | 2003-05-02 | 2004-12-21 | Toppoly Optoelectronics Corp | Electrostatic discharge protection device and manufacturing method thereof |
| US7115488B2 (en) * | 2003-08-29 | 2006-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device |
| TWI247180B (en) | 2004-08-06 | 2006-01-11 | Au Optronics Corp | Thin film transistor structure for flat panel display and method for fabricating the same |
| CN100474629C (zh) | 2004-08-23 | 2009-04-01 | 株式会社半导体能源研究所 | 无线芯片及其制造方法 |
| TWI302060B (en) * | 2004-12-30 | 2008-10-11 | Au Optronics Corp | Light emitting diode display panel and digital-analogy converter of the same |
| JP4385967B2 (ja) * | 2005-02-22 | 2009-12-16 | セイコーエプソン株式会社 | 電気光学装置の駆動回路及びこれを備えた電気光学装置、並びに電子機器 |
| US20070013070A1 (en) * | 2005-06-23 | 2007-01-18 | Liang Mong S | Semiconductor devices and methods of manufacture thereof |
| JP5552230B2 (ja) * | 2006-11-20 | 2014-07-16 | パナソニック株式会社 | 半導体装置及びその駆動方法 |
| KR100859481B1 (ko) * | 2006-12-29 | 2008-09-23 | 동부일렉트로닉스 주식회사 | 씨모스 이미지 센서 및 그 제조방법 |
| TWI493609B (zh) * | 2007-10-23 | 2015-07-21 | Semiconductor Energy Lab | 半導體基板、顯示面板及顯示裝置的製造方法 |
| CN102738216A (zh) * | 2007-12-27 | 2012-10-17 | 夏普株式会社 | 半导体装置、带有单晶半导体薄膜的基板和它们的制造方法 |
| JP2009200315A (ja) * | 2008-02-22 | 2009-09-03 | Hitachi Ltd | 半導体装置の製造方法 |
| JP5346477B2 (ja) * | 2008-02-29 | 2013-11-20 | 株式会社ジャパンディスプレイ | 表示装置およびその製造方法 |
| US8426763B2 (en) * | 2009-04-23 | 2013-04-23 | Micron Technology, Inc. | Rapid thermal processing systems and methods for treating microelectronic substrates |
| EP2532022B1 (en) | 2010-02-04 | 2015-05-27 | LG Siltron Inc. | Method for manufacturing gallium nitride wafer |
| US8629438B2 (en) * | 2010-05-21 | 2014-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR20120129592A (ko) * | 2011-05-20 | 2012-11-28 | 삼성디스플레이 주식회사 | 평판 표시 장치용 백플레인, 이를 포함하는 평판 표시 장치, 및 그 제조 방법 |
| US8995218B2 (en) * | 2012-03-07 | 2015-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR102166898B1 (ko) | 2014-01-10 | 2020-10-19 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| CN107968124A (zh) * | 2016-10-18 | 2018-04-27 | 上海和辉光电有限公司 | 一种半导体器件结构及其制备方法 |
Family Cites Families (58)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145870A (ja) | 1985-12-20 | 1987-06-29 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ |
| US4766471A (en) * | 1986-01-23 | 1988-08-23 | Energy Conversion Devices, Inc. | Thin film electro-optical devices |
| US5170244A (en) * | 1986-03-06 | 1992-12-08 | Kabushiki Kaisha Toshiba | Electrode interconnection material, semiconductor device using this material and driving circuit substrate for display device |
| JPS63316477A (ja) | 1987-06-18 | 1988-12-23 | Seiko Instr & Electronics Ltd | 半導体装置およびその製造方法 |
| JPS6423575A (en) | 1987-07-17 | 1989-01-26 | Sharp Kk | Thin film transistor |
| JPS6423575U (ja) | 1987-08-03 | 1989-02-08 | ||
| US5289030A (en) * | 1991-03-06 | 1994-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with oxide layer |
| US5495121A (en) * | 1991-09-30 | 1996-02-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP3276678B2 (ja) | 1992-07-02 | 2002-04-22 | 出光興産株式会社 | 排ガス浄化用触媒及びこれを使用した排ガスの浄化方法 |
| JP3338481B2 (ja) | 1992-09-08 | 2002-10-28 | ソニー株式会社 | 液晶表示装置 |
| JP3199873B2 (ja) | 1992-11-02 | 2001-08-20 | 富士通株式会社 | チタン製パターンの形成方法、及び液晶表示装置の製造方法 |
| JP3497198B2 (ja) | 1993-02-03 | 2004-02-16 | 株式会社半導体エネルギー研究所 | 半導体装置および薄膜トランジスタの作製方法 |
| US5569936A (en) * | 1993-03-12 | 1996-10-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device employing crystallization catalyst |
| JP3375681B2 (ja) | 1993-06-04 | 2003-02-10 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US5380546A (en) * | 1993-06-09 | 1995-01-10 | Microelectronics And Computer Technology Corporation | Multilevel metallization process for electronic components |
| JP2791858B2 (ja) | 1993-06-25 | 1998-08-27 | 株式会社半導体エネルギー研究所 | 半導体装置作製方法 |
| US5477073A (en) * | 1993-08-20 | 1995-12-19 | Casio Computer Co., Ltd. | Thin film semiconductor device including a driver and a matrix circuit |
| JP3030368B2 (ja) * | 1993-10-01 | 2000-04-10 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| JP3431033B2 (ja) | 1993-10-29 | 2003-07-28 | 株式会社半導体エネルギー研究所 | 半導体作製方法 |
| TW264575B (ja) * | 1993-10-29 | 1995-12-01 | Handotai Energy Kenkyusho Kk | |
| US6780718B2 (en) | 1993-11-30 | 2004-08-24 | Stmicroelectronics, Inc. | Transistor structure and method for making same |
| JP3325992B2 (ja) * | 1994-01-08 | 2002-09-17 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP3256084B2 (ja) | 1994-05-26 | 2002-02-12 | 株式会社半導体エネルギー研究所 | 半導体集積回路およびその作製方法 |
| US6133620A (en) * | 1995-05-26 | 2000-10-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and process for fabricating the same |
| JP3312083B2 (ja) * | 1994-06-13 | 2002-08-05 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JPH08116065A (ja) | 1994-10-12 | 1996-05-07 | Sony Corp | 薄膜半導体装置 |
| US5698902A (en) | 1994-12-19 | 1997-12-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having finely configured gate electrodes |
| JPH08213610A (ja) | 1995-02-07 | 1996-08-20 | Sony Corp | 電界効果型半導体装置及びその製造方法 |
| JP3539821B2 (ja) | 1995-03-27 | 2004-07-07 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US5663088A (en) | 1995-05-19 | 1997-09-02 | Micron Technology, Inc. | Method of forming a Ta2 O5 dielectric layer with amorphous diffusion barrier layer and method of forming a capacitor having a Ta2 O5 dielectric layer and amorphous diffusion barrier layer |
| JP3729955B2 (ja) | 1996-01-19 | 2005-12-21 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JPH09246558A (ja) | 1996-03-11 | 1997-09-19 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタおよび液晶表示装置用アクティブマトリックスアレイとそれらの製造方法 |
| JPH1051005A (ja) | 1996-08-01 | 1998-02-20 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US5714786A (en) | 1996-10-31 | 1998-02-03 | Micron Technology, Inc. | Transistors having controlled conductive spacers, uses of such transistors and methods of making such transistors |
| JP3525316B2 (ja) | 1996-11-12 | 2004-05-10 | 株式会社半導体エネルギー研究所 | アクティブマトリクス型表示装置 |
| JP3762002B2 (ja) | 1996-11-29 | 2006-03-29 | 株式会社東芝 | 薄膜トランジスタ、及び液晶表示装置 |
| JPH10173200A (ja) | 1996-12-12 | 1998-06-26 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US6015997A (en) | 1997-02-19 | 2000-01-18 | Micron Technology, Inc. | Semiconductor structure having a doped conductive layer |
| KR100248119B1 (ko) | 1997-05-01 | 2000-03-15 | 구자홍 | 박막트랜지스터 및 그 제조방법 |
| JP3717634B2 (ja) * | 1997-06-17 | 2005-11-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US5952701A (en) | 1997-08-18 | 1999-09-14 | National Semiconductor Corporation | Design and fabrication of semiconductor structure having complementary channel-junction insulated-gate field-effect transistors whose gate electrodes have work functions close to mid-gap semiconductor value |
| US5846871A (en) | 1997-08-26 | 1998-12-08 | Lucent Technologies Inc. | Integrated circuit fabrication |
| US5962904A (en) | 1997-09-16 | 1999-10-05 | Micron Technology, Inc. | Gate electrode stack with diffusion barrier |
| US6121660A (en) * | 1997-09-23 | 2000-09-19 | Semiconductor Energy Laboratory Co., Ltd. | Channel etch type bottom gate semiconductor device |
| US6218219B1 (en) * | 1997-09-29 | 2001-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and fabrication method thereof |
| TW408351B (en) * | 1997-10-17 | 2000-10-11 | Semiconductor Energy Lab | Semiconductor device and method of manufacturing the same |
| US5834353A (en) | 1997-10-20 | 1998-11-10 | Texas Instruments-Acer Incorporated | Method of making deep sub-micron meter MOSFET with a high permitivity gate dielectric |
| US5923970A (en) | 1997-11-20 | 1999-07-13 | Advanced Technology Materials, Inc. | Method of fabricating a ferrolelectric capacitor with a graded barrier layer structure |
| FR2776830B1 (fr) * | 1998-03-26 | 2001-11-23 | Sgs Thomson Microelectronics | Cellule memoire electriquement programmable |
| US6388270B1 (en) * | 1998-03-27 | 2002-05-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and process for producing same |
| US6482684B1 (en) * | 1998-03-27 | 2002-11-19 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a TFT with Ge seeded amorphous Si layer |
| JP3592535B2 (ja) | 1998-07-16 | 2004-11-24 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US5994734A (en) | 1998-07-21 | 1999-11-30 | Winbond Electronics Corp. | Modified gate structure for non-volatile memory and its method of fabricating the same |
| JP2000111952A (ja) * | 1998-10-07 | 2000-04-21 | Sony Corp | 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法 |
| US6274887B1 (en) * | 1998-11-02 | 2001-08-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method therefor |
| US6518594B1 (en) * | 1998-11-16 | 2003-02-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor devices |
| TW480554B (en) * | 1999-07-22 | 2002-03-21 | Semiconductor Energy Lab | Semiconductor device and manufacturing method thereof |
| JP4683817B2 (ja) * | 2002-09-27 | 2011-05-18 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
1998
- 1998-07-16 JP JP20237698A patent/JP4030193B2/ja not_active Expired - Fee Related
-
1999
- 1999-07-14 US US09/353,370 patent/US6399960B1/en not_active Expired - Lifetime
-
2002
- 2002-04-18 US US10/124,373 patent/US6586766B2/en not_active Expired - Lifetime
-
2003
- 2003-05-16 US US10/438,818 patent/US7371623B2/en not_active Expired - Fee Related
Cited By (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1058310A3 (en) * | 1999-06-02 | 2009-11-18 | Sel Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7601572B2 (en) | 1999-06-02 | 2009-10-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8772778B2 (en) | 2000-03-06 | 2014-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2001326362A (ja) * | 2000-03-06 | 2001-11-22 | Semiconductor Energy Lab Co Ltd | 半導体表示装置及びその作製方法 |
| US8124973B2 (en) | 2000-03-06 | 2012-02-28 | Semiconductor Energy Laboratory Co., Ltd. | Electronic appliance including transistor having LDD region |
| US9601515B2 (en) | 2000-03-06 | 2017-03-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP4531923B2 (ja) * | 2000-04-25 | 2010-08-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2001305584A (ja) * | 2000-04-25 | 2001-10-31 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2002057344A (ja) * | 2000-08-14 | 2002-02-22 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2002353245A (ja) * | 2001-03-23 | 2002-12-06 | Seiko Epson Corp | 電気光学基板装置及びその製造方法、電気光学装置、電子機器、並びに基板装置の製造方法 |
| US7317209B2 (en) | 2002-07-05 | 2008-01-08 | Sharp Kabushiki Kaisha | Thin film transistor device and method of manufacturing the same, thin film transistor substrate and display having the same |
| JP2004253781A (ja) * | 2003-01-31 | 2004-09-09 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2006114805A (ja) * | 2004-10-18 | 2006-04-27 | Sharp Corp | 半導体装置およびその製造方法 |
| JP4633434B2 (ja) * | 2004-10-18 | 2011-02-16 | シャープ株式会社 | 半導体装置およびその製造方法 |
| US8184225B2 (en) | 2005-09-05 | 2012-05-22 | Sharp Kabushiki Kaisha | Semiconductor device, production method thereof, and display device |
| JP2008211192A (ja) * | 2007-01-30 | 2008-09-11 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| KR101507318B1 (ko) * | 2007-01-30 | 2015-03-31 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 |
| US8790967B2 (en) | 2007-05-31 | 2014-07-29 | Samsung Display Co., Ltd. | Method of fabricating polycrystalline silicon layer, TFT fabricated using the same, method of fabricating TFT, and organic light emitting diode display device having the same |
| US8513669B2 (en) | 2007-08-22 | 2013-08-20 | Samsung Display Co., Ltd. | Thin film transistor including metal or metal silicide structure in contact with semiconductor layer and organic light emitting diode display device having the thin film transistor |
| US8283668B2 (en) | 2007-08-23 | 2012-10-09 | Samsung Display Co., Ltd. | Thin film transistor, method of fabricating the same, and organic light emitting diode display device including the same |
| JP2009055018A (ja) * | 2007-08-23 | 2009-03-12 | Samsung Sdi Co Ltd | 薄膜トランジスタ、その製造方法、及びこれを具備した有機電界発光表示装置 |
| JP2009177120A (ja) * | 2008-01-25 | 2009-08-06 | Samsung Mobile Display Co Ltd | 薄膜トランジスタ、その製造方法及びこれを備えた有機電界発光表示装置 |
| JP2009260328A (ja) * | 2008-03-26 | 2009-11-05 | Advanced Lcd Technologies Development Center Co Ltd | 薄膜半導体装置およびその製造方法 |
| US8436360B2 (en) | 2008-03-27 | 2013-05-07 | Samsung Display Co., Ltd. | Thin film transistor, method of fabricating the same, and organic lighting emitting diode display device including the same |
| US8318523B2 (en) | 2008-04-11 | 2012-11-27 | Samsung Display Co., Ltd. | Thin film transistor, method of fabricating the same and organic light emitting diode display device having the same |
| US8253141B2 (en) | 2008-07-14 | 2012-08-28 | Samsung Mobile Display Co., Ltd. | Thin film transistor, method of fabricating the same, and organic light emitting diode display device including the thin film transistor |
| JP2012080110A (ja) * | 2011-11-18 | 2012-04-19 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2013179294A (ja) * | 2012-02-08 | 2013-09-09 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
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