JP3338481B2 - 液晶表示装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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Description
【０００１】
【産業上の利用分野】本発明はアクティブマトリクス型
液晶表示装置に関する。より詳しくは、表示画素部とこ
れを駆動する周辺回路部が同一基板上に形成されたモノ
リシックタイプにおける薄膜トランジスタの構造に関す
る。
液晶表示装置に関する。より詳しくは、表示画素部とこ
れを駆動する周辺回路部が同一基板上に形成されたモノ
リシックタイプにおける薄膜トランジスタの構造に関す
る。
【０００２】
【従来の技術】薄膜トランジスタ（ＴＦＴ）はアクティ
ブマトリクス型液晶表示装置や密着型イメージセンサ等
に応用できる為近年その開発が盛んに行なわれている。
特に、薄膜材料として多結晶シリコン（ｐｏｌｙ−Ｓ
ｉ）を用いたＴＦＴ（ｐｏｌｙ−Ｓｉ ＴＦＴ）を集積
回路デバイスとして組み込むと、周辺の駆動回路部もデ
ィスプレイ部やセンサ部と同一基板上に集積化できる為
注目を集めている。中でもＴＦＴのドレイン不純物領域
端に、同一導電型で当該領域よりも薄い低濃度不純物領
域（ＬＤＤ）を有する、所謂ＬＤＤ構造のＴＦＴ（ＬＤ
Ｄ／ＴＦＴ）は、ドレイン不純物領域端の電界集中を緩
和できる為多結晶シリコンの結晶粒界や欠陥準位を介し
たトランジスタリーク電流を減らせる事から、アクティ
ブマトリクス型液晶表示装置等に応用されている。ＬＤ
Ｄ構造のＴＦＴは、例えば特公平３−３８７５５号公報
に開示されている。
ブマトリクス型液晶表示装置や密着型イメージセンサ等
に応用できる為近年その開発が盛んに行なわれている。
特に、薄膜材料として多結晶シリコン（ｐｏｌｙ−Ｓ
ｉ）を用いたＴＦＴ（ｐｏｌｙ−Ｓｉ ＴＦＴ）を集積
回路デバイスとして組み込むと、周辺の駆動回路部もデ
ィスプレイ部やセンサ部と同一基板上に集積化できる為
注目を集めている。中でもＴＦＴのドレイン不純物領域
端に、同一導電型で当該領域よりも薄い低濃度不純物領
域（ＬＤＤ）を有する、所謂ＬＤＤ構造のＴＦＴ（ＬＤ
Ｄ／ＴＦＴ）は、ドレイン不純物領域端の電界集中を緩
和できる為多結晶シリコンの結晶粒界や欠陥準位を介し
たトランジスタリーク電流を減らせる事から、アクティ
ブマトリクス型液晶表示装置等に応用されている。ＬＤ
Ｄ構造のＴＦＴは、例えば特公平３−３８７５５号公報
に開示されている。
【０００３】本発明の背景を明らかにする為に、図８を
参照してＬＤＤ／ＴＦＴを採用した従来のモノリシック
型構造を簡潔に説明する。絶縁基板１０１の一主面には
周辺回路部１０２と表示画素部１０３が一体的に形成さ
れている。図では、模式的に周辺回路部１０２を構成す
る薄膜トランジスタ（周辺ＴＦＴ）１０４と表示画素部
１０３に含まれる画素スイッチ用の薄膜トランジスタ
（画素ＴＦＴ）１０５とを夫々１個ずつ示している。周
辺ＴＦＴ１０４と画素ＴＦＴ１０５を同一の絶縁基板１
０１上に形成する事により、工程の大幅な簡略化及び短
縮化が実現でき、安価で高性能の小型液晶表示装置が得
られる。周辺ＴＦＴ１０４は活性層となる多結晶シリコ
ン薄膜１０６を用いて構成されており、その上には絶縁
膜１０７を介してゲート電極１０８が設けられている。
この従来例では、多結晶シリコン薄膜１０６には通常の
ドレイン不純物領域Ｄ及びソース不純物領域Ｓが形成さ
れている。さらに、第１層間絶縁膜１０９を介して金属
配線層１１０がパタニング形成されており周辺回路部１
０２を構成する。
参照してＬＤＤ／ＴＦＴを採用した従来のモノリシック
型構造を簡潔に説明する。絶縁基板１０１の一主面には
周辺回路部１０２と表示画素部１０３が一体的に形成さ
れている。図では、模式的に周辺回路部１０２を構成す
る薄膜トランジスタ（周辺ＴＦＴ）１０４と表示画素部
１０３に含まれる画素スイッチ用の薄膜トランジスタ
（画素ＴＦＴ）１０５とを夫々１個ずつ示している。周
辺ＴＦＴ１０４と画素ＴＦＴ１０５を同一の絶縁基板１
０１上に形成する事により、工程の大幅な簡略化及び短
縮化が実現でき、安価で高性能の小型液晶表示装置が得
られる。周辺ＴＦＴ１０４は活性層となる多結晶シリコ
ン薄膜１０６を用いて構成されており、その上には絶縁
膜１０７を介してゲート電極１０８が設けられている。
この従来例では、多結晶シリコン薄膜１０６には通常の
ドレイン不純物領域Ｄ及びソース不純物領域Ｓが形成さ
れている。さらに、第１層間絶縁膜１０９を介して金属
配線層１１０がパタニング形成されており周辺回路部１
０２を構成する。
【０００４】一方、画素ＴＦＴ１０５も同一の多結晶シ
リコン薄膜１０６から構成されており、その上には絶縁
膜１０７を介してゲート電極１１１がパタニング形成さ
れている。画素ＴＦＴ１０５のソース不純物領域Ｓには
第１層間絶縁膜１０９を介して金属配線１１０が電気接
続されている。ドレイン不純物領域Ｄには第１層間絶縁
膜１０９及び第２層間絶縁膜１１２を介して画素電極１
１３が電気接続されている。さらに、ドレイン不純物領
域Ｄの端部及びソース不純物領域Ｓの端部には同一導電
型の低濃度不純物領域即ちＬＤＤ領域が設けられてい
る。
リコン薄膜１０６から構成されており、その上には絶縁
膜１０７を介してゲート電極１１１がパタニング形成さ
れている。画素ＴＦＴ１０５のソース不純物領域Ｓには
第１層間絶縁膜１０９を介して金属配線１１０が電気接
続されている。ドレイン不純物領域Ｄには第１層間絶縁
膜１０９及び第２層間絶縁膜１１２を介して画素電極１
１３が電気接続されている。さらに、ドレイン不純物領
域Ｄの端部及びソース不純物領域Ｓの端部には同一導電
型の低濃度不純物領域即ちＬＤＤ領域が設けられてい
る。
【０００５】上述した従来例では画素ＴＦＴのみがＬＤ
Ｄ構造を有し周辺ＴＦＴは通常の構造である。近年、周
辺ＴＦＴの動作特性改善を図る為周辺回路部１０２にお
いてもＬＤＤ構造を採用する事も提案されている。この
場合、工程上の簡便さから、画素ＴＦＴ１０５及び周辺
ＴＦＴ１０４はともに同一のＬＤＤ長さ寸法及びＬＤＤ
不純物濃度に設定されていた。
Ｄ構造を有し周辺ＴＦＴは通常の構造である。近年、周
辺ＴＦＴの動作特性改善を図る為周辺回路部１０２にお
いてもＬＤＤ構造を採用する事も提案されている。この
場合、工程上の簡便さから、画素ＴＦＴ１０５及び周辺
ＴＦＴ１０４はともに同一のＬＤＤ長さ寸法及びＬＤＤ
不純物濃度に設定されていた。
【０００６】
【発明が解決しようとする課題】表示画素の輝点欠陥を
防止する為に、画素ＴＦＴは十分に低いオフ電流特性あ
るいはリーク電流特性が要求される。これに対し、周辺
ＴＦＴでは周辺回路部に含まれる走査回路等を高速駆動
させる為に十分に大きいドレイン電流特性あるいはオン
電流特性が要求される。この様に、画素ＴＦＴと周辺Ｔ
ＦＴとでは要求される特性が夫々異なっている。
防止する為に、画素ＴＦＴは十分に低いオフ電流特性あ
るいはリーク電流特性が要求される。これに対し、周辺
ＴＦＴでは周辺回路部に含まれる走査回路等を高速駆動
させる為に十分に大きいドレイン電流特性あるいはオン
電流特性が要求される。この様に、画素ＴＦＴと周辺Ｔ
ＦＴとでは要求される特性が夫々異なっている。
【０００７】一方、アクティブマトリクス型液晶表示装
置の高精細化が進むにつれ、集積形成されるＴＦＴのチ
ャネル長を短縮化する必要があり、チャネル長が５μｍ
以下のｐｏｌｙ−Ｓｉ ＴＦＴが形成される様になって
きている。チャネル長を短縮化すると、リーク電流を低
いレベルに抑制し且つ十分大きいオン電流特性を得る事
が困難になる。特に周辺ＴＦＴでは仮にＬＤＤ構造とし
ない場合、チャネル長を５μｍ以下に短縮化するとトラ
ンジスタ閾値電圧がデプレッション方向にシフトし正常
な特性のＴＦＴが得られなくなる。閾値電圧シフトを防
ぐ為にはＬＤＤ構造が有効であり、微細化を進める上に
当って採用される様になってきている。
置の高精細化が進むにつれ、集積形成されるＴＦＴのチ
ャネル長を短縮化する必要があり、チャネル長が５μｍ
以下のｐｏｌｙ−Ｓｉ ＴＦＴが形成される様になって
きている。チャネル長を短縮化すると、リーク電流を低
いレベルに抑制し且つ十分大きいオン電流特性を得る事
が困難になる。特に周辺ＴＦＴでは仮にＬＤＤ構造とし
ない場合、チャネル長を５μｍ以下に短縮化するとトラ
ンジスタ閾値電圧がデプレッション方向にシフトし正常
な特性のＴＦＴが得られなくなる。閾値電圧シフトを防
ぐ為にはＬＤＤ構造が有効であり、微細化を進める上に
当って採用される様になってきている。
【０００８】しかしながら、前述した様に画素ＴＦＴと
周辺ＴＦＴを同時にＬＤＤ構造とした場合、工程の簡便
化を図る為同一のＬＤＤ長さ寸法及び同一のＬＤＤ不純
物濃度に設定していた。しかしながら、周辺ＴＦＴのリ
ーク電流抑制を優先させる為ＬＤＤ不純物濃度を低くし
且つＬＤＤ長さ寸法を大きくとると、周辺ＴＦＴのオン
電流が低下するので走査回路が動作しなくなるという課
題がある。逆に、周辺ＴＦＴの動作安定化を優先して、
ＬＤＤ不純物濃度を高くしＬＤＤ長さ寸法を短かくする
と十分なオン電流を確保する事ができるが、逆に画素Ｔ
ＦＴのリーク電流が増大し画素輝点欠陥等が生ずるとい
う課題がある。
周辺ＴＦＴを同時にＬＤＤ構造とした場合、工程の簡便
化を図る為同一のＬＤＤ長さ寸法及び同一のＬＤＤ不純
物濃度に設定していた。しかしながら、周辺ＴＦＴのリ
ーク電流抑制を優先させる為ＬＤＤ不純物濃度を低くし
且つＬＤＤ長さ寸法を大きくとると、周辺ＴＦＴのオン
電流が低下するので走査回路が動作しなくなるという課
題がある。逆に、周辺ＴＦＴの動作安定化を優先して、
ＬＤＤ不純物濃度を高くしＬＤＤ長さ寸法を短かくする
と十分なオン電流を確保する事ができるが、逆に画素Ｔ
ＦＴのリーク電流が増大し画素輝点欠陥等が生ずるとい
う課題がある。
【０００９】なお、ＬＤＤ構造とは別にＴＦＴ回路の高
速化を目的とする技術が特公平２−６１０３２号公報に
開示されている。周辺駆動回路内蔵タイプで、周辺駆動
回路領域をレーザーアニール加工しＴＦＴの移動度を高
める技術である。しかしながら、このレーザーアニール
加工はレーザービームのスキャニングが必要となりスル
ープットが低く、トランジスタの動作特性にもばらつき
が生じる。従って、この技術を用いて微細化を行なう事
は実際には困難である。
速化を目的とする技術が特公平２−６１０３２号公報に
開示されている。周辺駆動回路内蔵タイプで、周辺駆動
回路領域をレーザーアニール加工しＴＦＴの移動度を高
める技術である。しかしながら、このレーザーアニール
加工はレーザービームのスキャニングが必要となりスル
ープットが低く、トランジスタの動作特性にもばらつき
が生じる。従って、この技術を用いて微細化を行なう事
は実際には困難である。
【００１０】
【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明はＬＤＤ構造を有効に活用して、表示
画素部及び周辺回路部を同一基板上に形成したモノリシ
ック型アクティブマトリクス液晶表示装置の高精細化を
図る事を目的とする。かかる目的を達成する為に以下の
手段を講じた。即ち、一主面上に形成された複数個の第
１の薄膜トランジスタ（画素ＴＦＴ）を含む表示画素部
と、この表示画素部の周辺に配置され且つ複数個の第２
の薄膜トランジスタ（周辺ＴＦＴ）から構成された周辺
回路部を有する一方の基板と、対向電極を有し前記一方
の基板に対向配置された他方の基板と、両方の基板間に
保持された液晶層とを備えたアクティブマトリクス型液
晶表示装置において、画素ＴＦＴ及び周辺ＴＦＴがとも
にソース不純物領域及びドレイン不純物領域とチャネル
領域との間の少なくとも一方に前記不純物領域と同一導
電型の低濃度不純物領域を備えた非単結晶半導体層（例
えば多結晶シリコン半導体層）を有するとともに、画素
ＴＦＴ及び周辺ＴＦＴの低濃度不純物領域即ちＬＤＤ領
域の長さ寸法及び不純物濃度の少なくとも一方が互いに
異なる事を特徴とする。具体的には、周辺ＴＦＴのＬＤ
Ｄ長さ寸法は、画素ＴＦＴのＬＤＤ長さ寸法に比べて短
く設定されている。好ましくは、周辺ＴＦＴはドレイン
不純物領域側のみにＬＤＤ領域が形成されている。
題に鑑み、本発明はＬＤＤ構造を有効に活用して、表示
画素部及び周辺回路部を同一基板上に形成したモノリシ
ック型アクティブマトリクス液晶表示装置の高精細化を
図る事を目的とする。かかる目的を達成する為に以下の
手段を講じた。即ち、一主面上に形成された複数個の第
１の薄膜トランジスタ（画素ＴＦＴ）を含む表示画素部
と、この表示画素部の周辺に配置され且つ複数個の第２
の薄膜トランジスタ（周辺ＴＦＴ）から構成された周辺
回路部を有する一方の基板と、対向電極を有し前記一方
の基板に対向配置された他方の基板と、両方の基板間に
保持された液晶層とを備えたアクティブマトリクス型液
晶表示装置において、画素ＴＦＴ及び周辺ＴＦＴがとも
にソース不純物領域及びドレイン不純物領域とチャネル
領域との間の少なくとも一方に前記不純物領域と同一導
電型の低濃度不純物領域を備えた非単結晶半導体層（例
えば多結晶シリコン半導体層）を有するとともに、画素
ＴＦＴ及び周辺ＴＦＴの低濃度不純物領域即ちＬＤＤ領
域の長さ寸法及び不純物濃度の少なくとも一方が互いに
異なる事を特徴とする。具体的には、周辺ＴＦＴのＬＤ
Ｄ長さ寸法は、画素ＴＦＴのＬＤＤ長さ寸法に比べて短
く設定されている。好ましくは、周辺ＴＦＴはドレイン
不純物領域側のみにＬＤＤ領域が形成されている。
【００１１】
【作用】ＬＤＤ長さ寸法を画素ＴＦＴと周辺ＴＦＴで互
いに異ならせる事により、夫々の動作特性を互いに独立
的に最適化できＬＤＤ構造の利点を最大限に活用でき
る。この結果、周辺ＴＦＴ及び画素ＴＦＴのチャネル長
を効率的に短縮化でき、高解像度且つ高精細なアクティ
ブマトリクス型液晶表示装置を実現できる。
いに異ならせる事により、夫々の動作特性を互いに独立
的に最適化できＬＤＤ構造の利点を最大限に活用でき
る。この結果、周辺ＴＦＴ及び画素ＴＦＴのチャネル長
を効率的に短縮化でき、高解像度且つ高精細なアクティ
ブマトリクス型液晶表示装置を実現できる。
【００１２】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかるアクティブマト
リクス型液晶表示装置の基本的な構造を示す模式的な断
面図である。図示する様に、石英等からなる絶縁基板１
の主面上には周辺回路部２と表示画素部３とが一体的に
形成されている。図示を簡略化する為に、表示画素部３
には１個のスイッチング用画素ＴＦＴ４が示されてお
り、周辺回路部２には駆動用の周辺ＴＦＴ５が１個のみ
示されている。
詳細に説明する。図１は本発明にかかるアクティブマト
リクス型液晶表示装置の基本的な構造を示す模式的な断
面図である。図示する様に、石英等からなる絶縁基板１
の主面上には周辺回路部２と表示画素部３とが一体的に
形成されている。図示を簡略化する為に、表示画素部３
には１個のスイッチング用画素ＴＦＴ４が示されてお
り、周辺回路部２には駆動用の周辺ＴＦＴ５が１個のみ
示されている。
【００１３】画素ＴＦＴ４は活性層として非単結晶シリ
コン薄膜例えば多結晶シリコン薄膜６を用いて構成され
ており、その上には絶縁膜７を介してゲート電極８がパ
タニング形成されている。このゲート電極８はゲート線
に接続されており周辺回路部２から選択信号の供給を受
ける。画素ＴＦＴ４の上には第１層間絶縁膜９を介して
金属配線１０がパタニング形成されている。この金属配
線１０は信号線を構成しており、周辺回路部２から画像
信号の供給を受ける。当該金属配線１０はコンタクトホ
ールを介して画素ＴＦＴ４のソース不純物領域Ｓに電気
接続されている。第１層間絶縁膜９の上にはさらに第２
層間絶縁膜１１が設けられている。この上には画素電極
１２がパタニング形成されており、コンタクトホールを
介して画素ＴＦＴ４のドレイン不純物領域Ｄに電気接続
されている。これらソース領域Ｓ及びドレイン領域Ｄの
両端部には所定の長さ寸法及び不純物濃度を有するＬＤ
Ｄ領域が設けられている。
コン薄膜例えば多結晶シリコン薄膜６を用いて構成され
ており、その上には絶縁膜７を介してゲート電極８がパ
タニング形成されている。このゲート電極８はゲート線
に接続されており周辺回路部２から選択信号の供給を受
ける。画素ＴＦＴ４の上には第１層間絶縁膜９を介して
金属配線１０がパタニング形成されている。この金属配
線１０は信号線を構成しており、周辺回路部２から画像
信号の供給を受ける。当該金属配線１０はコンタクトホ
ールを介して画素ＴＦＴ４のソース不純物領域Ｓに電気
接続されている。第１層間絶縁膜９の上にはさらに第２
層間絶縁膜１１が設けられている。この上には画素電極
１２がパタニング形成されており、コンタクトホールを
介して画素ＴＦＴ４のドレイン不純物領域Ｄに電気接続
されている。これらソース領域Ｓ及びドレイン領域Ｄの
両端部には所定の長さ寸法及び不純物濃度を有するＬＤ
Ｄ領域が設けられている。
【００１４】一方周辺回路部２に含まれる周辺ＴＦＴ５
も同一の多結晶シリコン薄膜６により構成されており、
その上にはやはり絶縁膜７を介してゲート電極１３がパ
タニング形成されている。周辺ＴＦＴ５のソース領域Ｓ
及びドレイン領域Ｄは夫々コンタクトホールを介して金
属配線１０に電気接続されており垂直走査回路や水平走
査回路等の周辺回路部２を構成する。又、周辺ＴＦＴ５
においても、ソース領域Ｓとドレイン電極Ｄの両端部に
夫々所定の長さ寸法及び不純物濃度を有するＬＤＤ領域
が設けられている。なお、図示しないが周辺回路部２及
び表示画素部３の形成された絶縁基板１に対して、所定
の間隙を介し対向電極の形成された対向基板が所定の間
隙を介して貼り合わされている。両基板の間隙内には液
晶層が封入充填される。
も同一の多結晶シリコン薄膜６により構成されており、
その上にはやはり絶縁膜７を介してゲート電極１３がパ
タニング形成されている。周辺ＴＦＴ５のソース領域Ｓ
及びドレイン領域Ｄは夫々コンタクトホールを介して金
属配線１０に電気接続されており垂直走査回路や水平走
査回路等の周辺回路部２を構成する。又、周辺ＴＦＴ５
においても、ソース領域Ｓとドレイン電極Ｄの両端部に
夫々所定の長さ寸法及び不純物濃度を有するＬＤＤ領域
が設けられている。なお、図示しないが周辺回路部２及
び表示画素部３の形成された絶縁基板１に対して、所定
の間隙を介し対向電極の形成された対向基板が所定の間
隙を介して貼り合わされている。両基板の間隙内には液
晶層が封入充填される。
【００１５】本発明の特徴事項として、画素ＴＦＴ４及
び周辺ＴＦＴ５のＬＤＤ長さ寸法及びＬＤＤ不純物濃度
の少なくとも一方は互いに異なる様に設定されている。
具体的には、周辺ＴＦＴ５のＬＤＤ長さ寸法又はＬＤＤ
不純物濃度はトランジスタオン電流の増大を優先して設
定され、画素ＴＦＴ４のＬＤＤ長さ寸法又はＬＤＤ不純
物濃度はトランジスタオフ電流の抑制を優先して設定さ
れている。さらに具体的には、周辺ＴＦＴ５のＬＤＤ長
さ寸法は画素ＴＦＴ４のＬＤＤ長さ寸法よりも短かく設
定されている。あるいは、周辺ＴＦＴ５のＬＤＤ不純物
濃度は画素ＴＦＴ４のＬＤＤ不純物濃度に比べて高く設
定されている。かかる構造により周辺ＴＦＴ５の駆動能
力を十分確保できるとともに、画素ＴＦＴ４のリーク電
流を低く抑制できる。この様にＬＤＤ構造を夫々最適化
して採用する事によりＴＦＴのチャネル長を短縮化でき
る。
び周辺ＴＦＴ５のＬＤＤ長さ寸法及びＬＤＤ不純物濃度
の少なくとも一方は互いに異なる様に設定されている。
具体的には、周辺ＴＦＴ５のＬＤＤ長さ寸法又はＬＤＤ
不純物濃度はトランジスタオン電流の増大を優先して設
定され、画素ＴＦＴ４のＬＤＤ長さ寸法又はＬＤＤ不純
物濃度はトランジスタオフ電流の抑制を優先して設定さ
れている。さらに具体的には、周辺ＴＦＴ５のＬＤＤ長
さ寸法は画素ＴＦＴ４のＬＤＤ長さ寸法よりも短かく設
定されている。あるいは、周辺ＴＦＴ５のＬＤＤ不純物
濃度は画素ＴＦＴ４のＬＤＤ不純物濃度に比べて高く設
定されている。かかる構造により周辺ＴＦＴ５の駆動能
力を十分確保できるとともに、画素ＴＦＴ４のリーク電
流を低く抑制できる。この様にＬＤＤ構造を夫々最適化
して採用する事によりＴＦＴのチャネル長を短縮化でき
る。
【００１６】図２は、ＴＦＴのＬＤＤ長さ寸法とトラン
ジスタオフ電流（リーク電流）の関係を示す。縦軸はリ
ーク電流を対数メモリでとってあり、パラメータとして
３種類のドレイン電圧（Ｖｄｓ）を設定している。この
ＴＦＴはソース領域端及びドレイン領域端に夫々ＬＤＤ
領域を有しているとともに、チャネル長Ｌは３μｍであ
り、チャネル幅Ｗは３０μｍである。又、ＬＤＤ不純物
濃度はドーズ量で１×１０13cm-2に設定されている。図
２のグラフから明らかな様に、ＬＤＤ長さ寸法を大きく
する事によりリーク電流を抑制できる。例えば、ＬＤＤ
長さ寸法を１μｍに設定した場合、リーク電流はＶｄｓ
＝１５Ｖでも１×１０-10 Ａ以下と低く抑える事ができ
る。一方トランジスタオン電流は数百μＡ以上確保でき
るのでチャネル幅Ｗを３μｍに狭くしても書き込み不足
の惧れはなく、画素ＴＦＴとして好適である。
ジスタオフ電流（リーク電流）の関係を示す。縦軸はリ
ーク電流を対数メモリでとってあり、パラメータとして
３種類のドレイン電圧（Ｖｄｓ）を設定している。この
ＴＦＴはソース領域端及びドレイン領域端に夫々ＬＤＤ
領域を有しているとともに、チャネル長Ｌは３μｍであ
り、チャネル幅Ｗは３０μｍである。又、ＬＤＤ不純物
濃度はドーズ量で１×１０13cm-2に設定されている。図
２のグラフから明らかな様に、ＬＤＤ長さ寸法を大きく
する事によりリーク電流を抑制できる。例えば、ＬＤＤ
長さ寸法を１μｍに設定した場合、リーク電流はＶｄｓ
＝１５Ｖでも１×１０-10 Ａ以下と低く抑える事ができ
る。一方トランジスタオン電流は数百μＡ以上確保でき
るのでチャネル幅Ｗを３μｍに狭くしても書き込み不足
の惧れはなく、画素ＴＦＴとして好適である。
【００１７】図３はＴＦＴのＬＤＤドーズ量とトランジ
スタオン電流の関係を示すグラフである。このＴＦＴは
チャネル長Ｌが５μｍに設定されチャネル幅Ｗが３μｍ
に設定されている。グラフから明らかな様に、ドーズ量
が増大するに従ってトランジスタオン電流も増加する。
但し、ドーズ量が１×１０13cm-2以上になるとオン電流
の増加傾向は比較的緩やかになる。
スタオン電流の関係を示すグラフである。このＴＦＴは
チャネル長Ｌが５μｍに設定されチャネル幅Ｗが３μｍ
に設定されている。グラフから明らかな様に、ドーズ量
が増大するに従ってトランジスタオン電流も増加する。
但し、ドーズ量が１×１０13cm-2以上になるとオン電流
の増加傾向は比較的緩やかになる。
【００１８】次に図４及び図５を参照して本発明にかか
るアクティブマトリクス型液晶表示装置の製造方法を詳
細に説明する。先ず工程Ａにおいて石英基板５１上にＬ
ＰＣＶＤ法でｐｏｌｙ−Ｓｉ薄膜５２を約７５nmの膜厚
で成膜する。この後必要ならば、Ｓｉ+ イオンをイオン
インプランテーションにより照射してｐｏｌｙ−Ｓｉ薄
膜５２を非晶質化し、続いて６００℃程度の温度で炉ア
ニールする事によりシリコン多結晶を大粒径化する。あ
るいは、予めプラズマ化学気相成長法（ＰＣＶＤ法）を
用いて１５０〜２５０℃程度の温度で非晶質シリコン薄
膜を成膜し、アニールを加える事により大粒径化を図っ
ても良い。
るアクティブマトリクス型液晶表示装置の製造方法を詳
細に説明する。先ず工程Ａにおいて石英基板５１上にＬ
ＰＣＶＤ法でｐｏｌｙ−Ｓｉ薄膜５２を約７５nmの膜厚
で成膜する。この後必要ならば、Ｓｉ+ イオンをイオン
インプランテーションにより照射してｐｏｌｙ−Ｓｉ薄
膜５２を非晶質化し、続いて６００℃程度の温度で炉ア
ニールする事によりシリコン多結晶を大粒径化する。あ
るいは、予めプラズマ化学気相成長法（ＰＣＶＤ法）を
用いて１５０〜２５０℃程度の温度で非晶質シリコン薄
膜を成膜し、アニールを加える事により大粒径化を図っ
ても良い。
【００１９】次に工程Ｂにおいてｐｏｌｙ−Ｓｉ薄膜を
パタニングし周辺ＴＦＴ用の半導体領域５３と画素ＴＦ
Ｔ用の半導体領域５４を夫々島状に形成する。続いてこ
れら半導体領域表面を酸化しゲート酸化膜を約６０nmの
膜厚で形成する。さらにこのゲート酸化膜上にＬＰＣＶ
Ｄ法で窒化シリコン膜（Ｓｉ3 Ｎ4 膜）を約１０〜２０
nmの膜厚で成膜する。場合によってはこのＳｉ3 Ｎ4 膜
を表面酸化しＳｉＯ2膜を約１〜２nmの膜厚で形成す
る。この様にして形成したゲート絶縁膜５５は、ＳｉＯ
2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 の積層となる為ＯＮＯ構造と
呼ばれている。この積層構造を採用する事によりゲート
耐圧を十分確保でき信頼性を改善可能とする。この後、
ＴＦＴの閾値電圧Ｖｔｈを制御する為、必要ならばＢ+
イオンを１〜８×１０12cm-2程度のドーズ量で打ち込
む。
パタニングし周辺ＴＦＴ用の半導体領域５３と画素ＴＦ
Ｔ用の半導体領域５４を夫々島状に形成する。続いてこ
れら半導体領域表面を酸化しゲート酸化膜を約６０nmの
膜厚で形成する。さらにこのゲート酸化膜上にＬＰＣＶ
Ｄ法で窒化シリコン膜（Ｓｉ3 Ｎ4 膜）を約１０〜２０
nmの膜厚で成膜する。場合によってはこのＳｉ3 Ｎ4 膜
を表面酸化しＳｉＯ2膜を約１〜２nmの膜厚で形成す
る。この様にして形成したゲート絶縁膜５５は、ＳｉＯ
2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 の積層となる為ＯＮＯ構造と
呼ばれている。この積層構造を採用する事によりゲート
耐圧を十分確保でき信頼性を改善可能とする。この後、
ＴＦＴの閾値電圧Ｖｔｈを制御する為、必要ならばＢ+
イオンを１〜８×１０12cm-2程度のドーズ量で打ち込
む。
【００２０】工程Ｃにおいて、ゲート絶縁膜５５上に燐
をドープした低抵抗多結晶シリコン膜を約３５０nmの膜
厚で成膜した後パタニングする事によりゲート電極５
６，５７を形成する。ゲート電極用低抵抗多結晶シリコ
ンの成膜方法としては、ノンドープ多結晶シリコン薄膜
を形成した後ＰＯＣｌ3 ガスを用いて燐を拡散させる方
法や、ＰＯＣｌ3 ガスの代わりにＰＳＧ膜を用いて燐拡
散を行なう方法や、ＬＰＣＶＤ法によりＳｉＨ4 ガスと
ＰＨ3 ガスの混合気体を熱分解しドープトｐｏｌｙ−Ｓ
ｉ薄膜を成膜する方法等がある。何れの方法を用いても
良いが、本実施例では第１の方法を採用した。なおこの
実施例では、ＴＦＴのチャネル長Ｌ及びチャネル幅Ｗ
が、Ｌ／Ｗ＝３μｍ／３０μｍ，５μｍ／３μｍの２種
類を作成した。
をドープした低抵抗多結晶シリコン膜を約３５０nmの膜
厚で成膜した後パタニングする事によりゲート電極５
６，５７を形成する。ゲート電極用低抵抗多結晶シリコ
ンの成膜方法としては、ノンドープ多結晶シリコン薄膜
を形成した後ＰＯＣｌ3 ガスを用いて燐を拡散させる方
法や、ＰＯＣｌ3 ガスの代わりにＰＳＧ膜を用いて燐拡
散を行なう方法や、ＬＰＣＶＤ法によりＳｉＨ4 ガスと
ＰＨ3 ガスの混合気体を熱分解しドープトｐｏｌｙ−Ｓ
ｉ薄膜を成膜する方法等がある。何れの方法を用いても
良いが、本実施例では第１の方法を採用した。なおこの
実施例では、ＴＦＴのチャネル長Ｌ及びチャネル幅Ｗ
が、Ｌ／Ｗ＝３μｍ／３０μｍ，５μｍ／３μｍの２種
類を作成した。
【００２１】次に工程ＤにおいてＬＤＤ領域を形成す
る。ゲート電極５６，５７を形成した後、周辺回路部を
形成する部分をレジスト５８で被覆する。ｎチャネル型
の画素ＴＦＴを形成する場合、Ａｓ+ 又はＰ+ イオンを
表示画素部だけに０．１〜１．５×１０13cm-2のドーズ
量で打ち込む。ｐチャネル型の画素ＴＦＴを形成する場
合には、Ａｓ+ 又はＰ+ イオンの代わりにＢ+ イオンを
０．１〜２．０×１０13cm-2のドーズ量で同様に打ち込
めば良い。次に工程Ｅにおいて、レジスト５８を剥離し
た後、表示画素部を新たにレジスト５９で選択的に被覆
する。露出した周辺回路部に対してｎチャネル型の周辺
ＴＦＴを形成する場合にはＡｓ+ 又はＰ+イオンを０．
２×１０13〜２．０×１０14cm-2程度のドーズ量で打ち
込む。Ｐチャネル型の周辺ＴＦＴを形成する場合にはＢ
+ イオンを０．１〜４．０×１０13cm-2程度のドーズ量
で打ち込む。例えばドーズ量は画素ＴＦＴで０．５×１
０13cm-2に設定し周辺ＴＦＴで１×１０13cm-2程度に設
定する事が望ましい。イオン打ち込み終了後にレジスト
５９を剥離する。但し、画素ＴＦＴと周辺ＴＦＴのＬＤ
Ｄ不純物濃度を等しく設定する場合には、レジスト５８
及びレジスト５９の２枚のマスクを用いたイオン打分け
は必要ない。
る。ゲート電極５６，５７を形成した後、周辺回路部を
形成する部分をレジスト５８で被覆する。ｎチャネル型
の画素ＴＦＴを形成する場合、Ａｓ+ 又はＰ+ イオンを
表示画素部だけに０．１〜１．５×１０13cm-2のドーズ
量で打ち込む。ｐチャネル型の画素ＴＦＴを形成する場
合には、Ａｓ+ 又はＰ+ イオンの代わりにＢ+ イオンを
０．１〜２．０×１０13cm-2のドーズ量で同様に打ち込
めば良い。次に工程Ｅにおいて、レジスト５８を剥離し
た後、表示画素部を新たにレジスト５９で選択的に被覆
する。露出した周辺回路部に対してｎチャネル型の周辺
ＴＦＴを形成する場合にはＡｓ+ 又はＰ+イオンを０．
２×１０13〜２．０×１０14cm-2程度のドーズ量で打ち
込む。Ｐチャネル型の周辺ＴＦＴを形成する場合にはＢ
+ イオンを０．１〜４．０×１０13cm-2程度のドーズ量
で打ち込む。例えばドーズ量は画素ＴＦＴで０．５×１
０13cm-2に設定し周辺ＴＦＴで１×１０13cm-2程度に設
定する事が望ましい。イオン打ち込み終了後にレジスト
５９を剥離する。但し、画素ＴＦＴと周辺ＴＦＴのＬＤ
Ｄ不純物濃度を等しく設定する場合には、レジスト５８
及びレジスト５９の２枚のマスクを用いたイオン打分け
は必要ない。
【００２２】続いて図５に示す工程Ｆにおいて、ソース
領域及びドレイン領域を形成する。ゲート電極５６，５
７の夫々両側面から、画素ＴＦＴの場合は０．１〜１．
５μｍ、周辺ＴＦＴの場合は０．０５〜１．５μｍの長
さ寸法をＬＤＤ領域６０として残す様にレジスト６１を
パタニング形成する。画素ＴＦＴの場合、ＬＤＤ領域６
０の長さ寸法を０．１μｍ以下にするとリーク電流が増
大し画素輝点欠陥の原因となる。又、長さ寸法を１．５
μｍ以上に設定するとＬＤＤ領域６０の抵抗が大きくな
り画素に対する画像信号の書き込み不足の原因となる。
周辺ＴＦＴの場合、ＬＤＤ領域６０を０．０５μｍ以下
にするとリーク電流が大きくなりオン／オフ比が十分と
れなくなってくる。又、１．５μｍ以上に設定するとオ
ン電流が十分大きくとれない為走査回路として不適とな
る。本実施例では画素ＴＦＴのＬＤＤ長さ寸法を１μｍ
に設定し、周辺ＴＦＴのＬＤＤ長さ寸法を０．５μｍに
設定している。レジスト６１をパタニング形成した状態
でＡｓ+ 又はＰ+ イオンを１〜３×１０15cm-2のドーズ
量で打ち込みｎチャネル型ＴＦＴのソース領域６１及び
ドレイン領域６２を形成する。なおｐチャネル型のＴＦ
Ｔを形成する場合にはＡｓ+ 又はＰ+ イオンに代えてＢ
+ イオンを打ち込む。
領域及びドレイン領域を形成する。ゲート電極５６，５
７の夫々両側面から、画素ＴＦＴの場合は０．１〜１．
５μｍ、周辺ＴＦＴの場合は０．０５〜１．５μｍの長
さ寸法をＬＤＤ領域６０として残す様にレジスト６１を
パタニング形成する。画素ＴＦＴの場合、ＬＤＤ領域６
０の長さ寸法を０．１μｍ以下にするとリーク電流が増
大し画素輝点欠陥の原因となる。又、長さ寸法を１．５
μｍ以上に設定するとＬＤＤ領域６０の抵抗が大きくな
り画素に対する画像信号の書き込み不足の原因となる。
周辺ＴＦＴの場合、ＬＤＤ領域６０を０．０５μｍ以下
にするとリーク電流が大きくなりオン／オフ比が十分と
れなくなってくる。又、１．５μｍ以上に設定するとオ
ン電流が十分大きくとれない為走査回路として不適とな
る。本実施例では画素ＴＦＴのＬＤＤ長さ寸法を１μｍ
に設定し、周辺ＴＦＴのＬＤＤ長さ寸法を０．５μｍに
設定している。レジスト６１をパタニング形成した状態
でＡｓ+ 又はＰ+ イオンを１〜３×１０15cm-2のドーズ
量で打ち込みｎチャネル型ＴＦＴのソース領域６１及び
ドレイン領域６２を形成する。なおｐチャネル型のＴＦ
Ｔを形成する場合にはＡｓ+ 又はＰ+ イオンに代えてＢ
+ イオンを打ち込む。
【００２３】次に工程Ｇにおいて、ＬＰＣＶＤ法により
ＰＳＧからなる第１層間絶縁膜６３を約６００nmの膜厚
で形成する。続いて窒素ガス雰囲気中で１０００℃及び
１０〜３０分間のアニールを行ない、ソース領域、ドレ
イン領域、ＬＤＤ領域を活性化させる。
ＰＳＧからなる第１層間絶縁膜６３を約６００nmの膜厚
で形成する。続いて窒素ガス雰囲気中で１０００℃及び
１０〜３０分間のアニールを行ない、ソース領域、ドレ
イン領域、ＬＤＤ領域を活性化させる。
【００２４】最後に工程Ｈにおいて第１層間絶縁膜６３
にコンタクトホールをあけ、金属配線６４となるアルミ
ニウムを約６００nmの膜厚で成膜しパタニングする。こ
の上に、さらにＰＳＧからなる第２層間絶縁膜６５を約
４００nmの膜厚で形成する。続いてＰＣＶＤ法により窒
化シリコン膜（Ｐ−ＳｉＮｘ膜）を約１００nmの膜厚で
形成する。図示しないが、このＰ−ＳｉＮｘ膜は水素を
多量に含む為、成膜後アニールを行なう事によりＴＦＴ
の水素化を効果的に実施できる。水素化により多結晶シ
リコンの欠陥密度を減少させ、欠陥に起因するＴＦＴの
リーク電流を抑制する事ができる。水素化処理後Ｐ−Ｓ
ｉＮｘ膜はエッチングにより全面的に除去される。この
後、図示しないが第２層間絶縁膜６５及び第１層間絶縁
膜６３をエッチングで開口した後、ＩＴＯ等の透明導電
膜を例えば１４０nmの膜厚で成膜し、エッチングにより
パタニングして画素電極を形成する。この様にして製造
された集積回路基板の完成状態は、既に図１に示した通
りである。
にコンタクトホールをあけ、金属配線６４となるアルミ
ニウムを約６００nmの膜厚で成膜しパタニングする。こ
の上に、さらにＰＳＧからなる第２層間絶縁膜６５を約
４００nmの膜厚で形成する。続いてＰＣＶＤ法により窒
化シリコン膜（Ｐ−ＳｉＮｘ膜）を約１００nmの膜厚で
形成する。図示しないが、このＰ−ＳｉＮｘ膜は水素を
多量に含む為、成膜後アニールを行なう事によりＴＦＴ
の水素化を効果的に実施できる。水素化により多結晶シ
リコンの欠陥密度を減少させ、欠陥に起因するＴＦＴの
リーク電流を抑制する事ができる。水素化処理後Ｐ−Ｓ
ｉＮｘ膜はエッチングにより全面的に除去される。この
後、図示しないが第２層間絶縁膜６５及び第１層間絶縁
膜６３をエッチングで開口した後、ＩＴＯ等の透明導電
膜を例えば１４０nmの膜厚で成膜し、エッチングにより
パタニングして画素電極を形成する。この様にして製造
された集積回路基板の完成状態は、既に図１に示した通
りである。
【００２５】図６は、本発明にかかるアクティブマトリ
クス型液晶表示装置の他の実施例を示す。基本的に、図
１に示した実施例と同一の構成を有しており、対応する
部分には対応する参照番号あるいは参照符号を付して理
解を容易にしている。異なる点は、周辺ＴＦＴ５のＬＤ
Ｄ領域をドレイン領域Ｄ側のみに作成した事である。画
素ＴＦＴ４の場合には液晶層（図示せず）を交流駆動す
る為にソース側とドレイン側は交互に入れ替わるので、
ＬＤＤ領域をソース領域端とドレイン領域端の両側に設
ける必要がある。一方周辺ＴＦＴ５の場合少なくともド
レイン側のみにＬＤＤ領域を設ければ良い。周辺ＴＦＴ
のＬＤＤ領域をレジストマスクで作成する時、ドレイン
側のみをレジストマスクで被覆する様にすれば選択的に
ＬＤＤ領域ができる。ソース及びドレインの両側にＬＤ
Ｄ領域を形成する場合に比べて、ＬＤＤ抵抗を低減する
事ができるので、トランジスタオン電流を十分大きくと
れる。かかる構造にすれば周辺ＴＦＴと画素ＴＦＴの要
求仕様を同時に満足するＬＤＤ長さ寸法及びＬＤＤ不純
物濃度を決定する事がより容易になる。なお、リーク電
流はソース及びドレインの両端部にＬＤＤ領域を設けた
場合よりも上昇するが、周辺ＴＦＴの場合には実際上問
題は生じないレベルである。
クス型液晶表示装置の他の実施例を示す。基本的に、図
１に示した実施例と同一の構成を有しており、対応する
部分には対応する参照番号あるいは参照符号を付して理
解を容易にしている。異なる点は、周辺ＴＦＴ５のＬＤ
Ｄ領域をドレイン領域Ｄ側のみに作成した事である。画
素ＴＦＴ４の場合には液晶層（図示せず）を交流駆動す
る為にソース側とドレイン側は交互に入れ替わるので、
ＬＤＤ領域をソース領域端とドレイン領域端の両側に設
ける必要がある。一方周辺ＴＦＴ５の場合少なくともド
レイン側のみにＬＤＤ領域を設ければ良い。周辺ＴＦＴ
のＬＤＤ領域をレジストマスクで作成する時、ドレイン
側のみをレジストマスクで被覆する様にすれば選択的に
ＬＤＤ領域ができる。ソース及びドレインの両側にＬＤ
Ｄ領域を形成する場合に比べて、ＬＤＤ抵抗を低減する
事ができるので、トランジスタオン電流を十分大きくと
れる。かかる構造にすれば周辺ＴＦＴと画素ＴＦＴの要
求仕様を同時に満足するＬＤＤ長さ寸法及びＬＤＤ不純
物濃度を決定する事がより容易になる。なお、リーク電
流はソース及びドレインの両端部にＬＤＤ領域を設けた
場合よりも上昇するが、周辺ＴＦＴの場合には実際上問
題は生じないレベルである。
【００２６】図７は、ドレイン端のみにＬＤＤ領域を設
けたＴＦＴ（片側ＬＤＤ）と、ソース及びドレインの両
端にＬＤＤを設けたＴＦＴ（両側ＬＤＤ）の両者につい
て、ＬＤＤ長さ寸法とトランジスタオン電流の関係を示
すグラフである。なおＴＦＴのチャネル長Ｌは３μｍに
設定しチャネル幅Ｗは３０μｍに設定した。又、ドレイ
ン電圧は１５Ｖに設定されている。このグラフから明ら
かな様に、例えばＬＤＤ長さ寸法を０．５μに設定した
場合、片側ＬＤＤは両側ＬＤＤに比べて３倍以上のオン
電流を得る事ができ、周辺駆動回路をより高速に動作さ
せる事が可能になる。
けたＴＦＴ（片側ＬＤＤ）と、ソース及びドレインの両
端にＬＤＤを設けたＴＦＴ（両側ＬＤＤ）の両者につい
て、ＬＤＤ長さ寸法とトランジスタオン電流の関係を示
すグラフである。なおＴＦＴのチャネル長Ｌは３μｍに
設定しチャネル幅Ｗは３０μｍに設定した。又、ドレイ
ン電圧は１５Ｖに設定されている。このグラフから明ら
かな様に、例えばＬＤＤ長さ寸法を０．５μに設定した
場合、片側ＬＤＤは両側ＬＤＤに比べて３倍以上のオン
電流を得る事ができ、周辺駆動回路をより高速に動作さ
せる事が可能になる。
【００２７】上述した実施例では、ＴＦＴのゲート電極
として多結晶シリコンを用い、ゲート絶縁膜としてＯＮ
Ｏ構造を採用し、金属配線材料としてアルミニウムを用
いているが、本発明はこれに限られるものではない。ゲ
ート電極としては、例えばシリサイドやポリサイドを用
いる事もできる。あるいは金属ゲート電極としてＴａ，
Ａｌ，Ｃｒ，Ｍｏ，Ｎｉ、及びこれらの合金等を用いて
も良い。ゲート絶縁膜としては、例えば窒化シリコン
や、酸化タンタル等を用いる事ができる。又、配線材料
としては、Ｔａ，Ｃｒ，Ｍｏ，Ｎｉ、及びこれらの合金
等を用いる事もできる。なお、本発明はプレーナ型、正
スタガ型又は逆スタガ型の何れの薄膜トランジスタに対
しても適用可能である事は言うまでもない。
として多結晶シリコンを用い、ゲート絶縁膜としてＯＮ
Ｏ構造を採用し、金属配線材料としてアルミニウムを用
いているが、本発明はこれに限られるものではない。ゲ
ート電極としては、例えばシリサイドやポリサイドを用
いる事もできる。あるいは金属ゲート電極としてＴａ，
Ａｌ，Ｃｒ，Ｍｏ，Ｎｉ、及びこれらの合金等を用いて
も良い。ゲート絶縁膜としては、例えば窒化シリコン
や、酸化タンタル等を用いる事ができる。又、配線材料
としては、Ｔａ，Ｃｒ，Ｍｏ，Ｎｉ、及びこれらの合金
等を用いる事もできる。なお、本発明はプレーナ型、正
スタガ型又は逆スタガ型の何れの薄膜トランジスタに対
しても適用可能である事は言うまでもない。
【００２８】
【発明の効果】以上説明した様に、本発明によれば、周
辺ＴＦＴと画素ＴＦＴとでＬＤＤ長さ寸法及びＬＤＤ不
純物濃度に夫々異なった値を設定する事により、要求特
性の異なるＴＦＴを最適設計する事ができる。この結
果、チャネル長が３μｍ以下の微細化ＴＦＴを実現する
事が可能になった。従って、本発明によりアクティブマ
トリクス型液晶表示装置の高解像度化及び高精細化が可
能になり、その効果は絶大なものがある。
辺ＴＦＴと画素ＴＦＴとでＬＤＤ長さ寸法及びＬＤＤ不
純物濃度に夫々異なった値を設定する事により、要求特
性の異なるＴＦＴを最適設計する事ができる。この結
果、チャネル長が３μｍ以下の微細化ＴＦＴを実現する
事が可能になった。従って、本発明によりアクティブマ
トリクス型液晶表示装置の高解像度化及び高精細化が可
能になり、その効果は絶大なものがある。
【図１】本発明にかかるアクティブマトリクス型液晶表
示装置の基本的な構成を示す断面図である。
示装置の基本的な構成を示す断面図である。
【図２】本発明にかかる薄膜トランジスタのＬＤＤ長さ
寸法とリーク電流との関係を示すグラフである。
寸法とリーク電流との関係を示すグラフである。
【図３】本発明にかかる薄膜トランジスタのＬＤＤドー
ズ量とトランジスタオン電流の関係を示すグラフであ
る。
ズ量とトランジスタオン電流の関係を示すグラフであ
る。
【図４】本発明にかかるアクティブマトリクス型液晶表
示装置の製造方法を示す工程図である。
示装置の製造方法を示す工程図である。
【図５】同じく製造工程図である。
【図６】本発明にかかるアクティブマトリクス型液晶表
示装置の他の実施例を示す模式的な断面図である。
示装置の他の実施例を示す模式的な断面図である。
【図７】本発明にかかる薄膜トランジスタのＬＤＤ長さ
寸法とトランジスタオン電流の関係を示すグラフであ
る。
寸法とトランジスタオン電流の関係を示すグラフであ
る。
【図８】従来のアクティブマトリクス型液晶表示装置の
一例を示す断面図である。
一例を示す断面図である。
１ 絶縁基板 ２ 周辺回路部 ３ 表示画素部 ４ 画素ＴＦＴ ５ 周辺ＴＦＴ ６ 多結晶シリコン薄膜 ７ ゲート絶縁膜 ８ ゲート電極 ９ 第１層間絶縁膜 １０ 金属配線 １１ 第２層間絶縁膜 １２ 画素電極 １３ ゲート電極 Ｄ ドレイン領域 Ｓ ソース領域 ＬＤＤ 低濃度不純物領域
Claims (5)
- 【請求項１】 一主面上に形成された複数個の第１の薄
膜トランジスタを含む表示画素部と、この表示画素部の
周辺に配置され且つ複数個の第２の薄膜トランジスタか
ら構成された周辺回路部を有する一方の基板と、対向電
極を有し前記一方の基板に対向配置された他方の基板
と、両方の基板間に保持された液晶層とを備えた液晶表
示装置において、 前記第１及び第２の薄膜トランジスタが、ソース不純物
領域及びドレイン不純物領域とチャネル領域との間の少
なくとも一方に前記不純物領域と同一導電型の低濃度不
純物領域を備えた非単結晶半導体層を有するとともに、 前記第２の薄膜トランジスタの低濃度不純物領域の長さ
寸法は前記第１の薄膜トランジスタの低濃度不純物領域
の長さ寸法よりも短く設定されている事を特徴とする液
晶表示装置。 - 【請求項２】 前記第２の薄膜トランジスタは、ドレイ
ン不純物領域側のみに低濃度不純物領域が形成されてい
る事を特徴とする請求項１記載の液晶表示装置。 - 【請求項３】 前記第２の薄膜トランジスタの低濃度不
純物領域の不純物濃度は、前記第１の薄膜トランジスタ
の低濃度不純物領域の不純物濃度に比べて高く設定され
ている事を特徴とする請求項１記載の液晶表示装置。 - 【請求項４】 マトリクス状に配列されたゲート線及び
信号線と、これらの各交点に配置されたスイッチング薄
膜トランジスタと、このスイッチング薄膜トランジスタ
に接続された液晶画素電極を集積配置してアクティブマ
トリクス表示画素部を形成し、このアクティブマトリク
ス表示画素部に接続され前記ゲート線及び信号線に夫々
選択信号及び画像信号を供給する周辺回路部を有する液
晶表示装置において、 前記周辺回路部中の薄膜トランジスタ及び前記スイッチ
ング薄膜トランジスタのチャネル長は５μｍ以下であ
り、これらトランジスタの活性層はＬＤＤ低濃度不純物
領域を有する非単結晶シリコン薄膜からなるとともに、
周辺回路部中の薄膜トランジスタの低濃度不純物領域の
長さ寸法は前記スイッチング薄膜トランジスタの低濃度
不純物領域の長さ寸法より短く構成した事を特徴とする
液晶表示装置。 - 【請求項５】 前記周辺回路部中の薄膜トランジスタの
低濃度不純物領域の不純物濃度は、前記スイッチング薄
膜トランジスタの低濃度不純物領域の不純物濃度に比べ
て高く設定されている事を特徴とする請求項４記載の液
晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26550392A JP3338481B2 (ja) | 1992-09-08 | 1992-09-08 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26550392A JP3338481B2 (ja) | 1992-09-08 | 1992-09-08 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0688972A JPH0688972A (ja) | 1994-03-29 |
| JP3338481B2 true JP3338481B2 (ja) | 2002-10-28 |
Family
ID=17418076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26550392A Expired - Lifetime JP3338481B2 (ja) | 1992-09-08 | 1992-09-08 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3338481B2 (ja) |
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| KR100569735B1 (ko) * | 1998-12-04 | 2006-09-22 | 삼성전자주식회사 | 액정 표시 장치 및 그 제조 방법 |
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| TW469484B (en) | 1999-03-26 | 2001-12-21 | Semiconductor Energy Lab | A method for manufacturing an electrooptical device |
| JP2000349298A (ja) * | 1999-03-26 | 2000-12-15 | Semiconductor Energy Lab Co Ltd | 電気光学装置およびその作製方法 |
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| JP2001209068A (ja) * | 2000-01-26 | 2001-08-03 | Mitsubishi Electric Corp | 液晶表示装置の製造方法および液晶表示装置 |
| TW200537573A (en) * | 2004-04-23 | 2005-11-16 | Ulvac Inc | Thin-film transistor and production method thereof |
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| EP3614442A3 (en) | 2005-09-29 | 2020-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having oxide semiconductor layer and manufactoring method thereof |
| US7592628B2 (en) * | 2006-07-21 | 2009-09-22 | Tpo Displays Corp. | Display with thin film transistor devices having different electrical characteristics in pixel and driving regions |
| JP2008165028A (ja) * | 2006-12-28 | 2008-07-17 | Toshiba Matsushita Display Technology Co Ltd | 液晶表示装置 |
| JP4998142B2 (ja) * | 2007-08-23 | 2012-08-15 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| TWI613489B (zh) | 2008-12-03 | 2018-02-01 | 半導體能源研究所股份有限公司 | 液晶顯示裝置 |
| KR102342672B1 (ko) | 2009-03-12 | 2021-12-24 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US8754418B2 (en) | 2010-05-18 | 2014-06-17 | Sharp Kabushiki Kaisha | Semiconductor device, and method for producing same |
-
1992
- 1992-09-08 JP JP26550392A patent/JP3338481B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0688972A (ja) | 1994-03-29 |
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