JP3481902B2 - Ｔｆｔアレイの製造方法 - Google Patents
Ｔｆｔアレイの製造方法Info
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- JP3481902B2 JP3481902B2 JP2000160493A JP2000160493A JP3481902B2 JP 3481902 B2 JP3481902 B2 JP 3481902B2 JP 2000160493 A JP2000160493 A JP 2000160493A JP 2000160493 A JP2000160493 A JP 2000160493A JP 3481902 B2 JP3481902 B2 JP 3481902B2
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Description
【０００１】
【発明の属する技術分野】本発明は、ＴＦＴアレイの製
造方法に係り、特に、ポリシリコンやアモルファスシリ
コンなどの光透過性の非単結晶シリコン層を含むＴＦＴ
アレイの製造プロセスに関する。
造方法に係り、特に、ポリシリコンやアモルファスシリ
コンなどの光透過性の非単結晶シリコン層を含むＴＦＴ
アレイの製造プロセスに関する。
【０００２】
【従来の技術】近年、高精細ＬＣＤや、ＬＣＤの駆動用
周辺回路を同一基板上に形成した駆動回路一体型ＬＣＤ
を製造するために、ガラス、石英などの透明な絶縁基板
上に、光透過性のポリシリコン（多結晶シリコン）をチ
ャネル層として用いて素子を集積する技術が研究されて
いる。
周辺回路を同一基板上に形成した駆動回路一体型ＬＣＤ
を製造するために、ガラス、石英などの透明な絶縁基板
上に、光透過性のポリシリコン（多結晶シリコン）をチ
ャネル層として用いて素子を集積する技術が研究されて
いる。
【０００３】特に、ＬＣＤの駆動回路は、消費電力を小
さくするために、Ｐ型およびＮ型の両方の伝導チャネル
を活用したＣＭＯＳ構造のＴＦＴが採用される傾向にあ
る。
さくするために、Ｐ型およびＮ型の両方の伝導チャネル
を活用したＣＭＯＳ構造のＴＦＴが採用される傾向にあ
る。
【０００４】また、外部周辺素子を減らして、アレイ基
板に素子を集積することが、コストを低減するという観
点からは、キーポイントとなっている。
板に素子を集積することが、コストを低減するという観
点からは、キーポイントとなっている。
【０００５】ところが、アナログ回路を集積する場合
は、従来、画素毎に用いられてきた補助容量領域とは別
に、アナログ回路内に容量領域を形成する必要がある。
この場合、印加電圧により容量が変化しないことが重要
とされており、通常は、ポリシリコンに高濃度に不純物
を注入した構造のものを用いる。
は、従来、画素毎に用いられてきた補助容量領域とは別
に、アナログ回路内に容量領域を形成する必要がある。
この場合、印加電圧により容量が変化しないことが重要
とされており、通常は、ポリシリコンに高濃度に不純物
を注入した構造のものを用いる。
【０００６】しかしながら、高濃度不純物の注入に当た
っては、ＴＦＴ領域や容量領域に電極となるゲートメタ
ルを形成する前に、容量領域に必要な不純物を選択注入
する必要があるため、マスクを形成するためのＰＥＰ工
程が必要である。
っては、ＴＦＴ領域や容量領域に電極となるゲートメタ
ルを形成する前に、容量領域に必要な不純物を選択注入
する必要があるため、マスクを形成するためのＰＥＰ工
程が必要である。
【０００７】
【発明が解決しようとする課題】以上述べたように、周
辺回路が集積されたポリシリコンＴＦＴアレイは、Ｎ型
ＴＦＴ、Ｐ型ＴＦＴの各領域に加え、安定した電気特性
を要求される容量領域を有するため、その製造過程で、
ゲートメタルを形成する前に、高濃度不純物を選択注入
する必要性があり、容量領域に対する不純物注入のため
の前工程としてのＰＥＰ工程が最低でも１回増え、スル
ープット低下とコスト高を招いてしまうという問題点が
あった。
辺回路が集積されたポリシリコンＴＦＴアレイは、Ｎ型
ＴＦＴ、Ｐ型ＴＦＴの各領域に加え、安定した電気特性
を要求される容量領域を有するため、その製造過程で、
ゲートメタルを形成する前に、高濃度不純物を選択注入
する必要性があり、容量領域に対する不純物注入のため
の前工程としてのＰＥＰ工程が最低でも１回増え、スル
ープット低下とコスト高を招いてしまうという問題点が
あった。
【０００８】本発明は、上記のような従来技術の問題点
を解消し、ＴＦＴアレイの製造過程にあって、既に注入
済の不純物領域に、後から相対する不純物を注入して
も、元の不純物導電型のままであるという特徴を生かし
て、容量領域とＮ型、Ｐ型の各ＴＦＴのソース、ドレイ
ンの各領域の不純物注入を同時に行うようにしてＰＥＰ
数を低減し、スループットを向上し併せてコストを低減
することを可能にした、ＴＦＴアレイの製造方法を提供
することを目的とする。
を解消し、ＴＦＴアレイの製造過程にあって、既に注入
済の不純物領域に、後から相対する不純物を注入して
も、元の不純物導電型のままであるという特徴を生かし
て、容量領域とＮ型、Ｐ型の各ＴＦＴのソース、ドレイ
ンの各領域の不純物注入を同時に行うようにしてＰＥＰ
数を低減し、スループットを向上し併せてコストを低減
することを可能にした、ＴＦＴアレイの製造方法を提供
することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、ＰＥＰ法を通じて第１のＴＦＴ領域、第
２のＴＦＴ領域、容量領域に非単結晶シリコンを形成
し、各領域の上にゲート酸化膜を成膜する第１のプロセ
スと、第１のＴＦＴ領域の全部、第２のＴＦＴ領域のチ
ャネルとなる領域の上に、ＰＥＰ法を通じてレジストを
形成する第２のプロセスと、前記レジストをマスクとし
て第１の不純物をドーピングする第３のプロセスと、前
記レジストを除去し、前記第１のＴＦＴ領域のゲート部
分、前記第２のＴＦＴ領域のゲート部分、前記容量領域
上にＰＥＰ法を通じてゲートを形成する第４のプロセス
と、前記ゲートをマスクとして前記第１の不純物と相対
する導電型の第２の不純物を第１のＴＦＴ領域、第２の
ＴＦＴ領域および容量領域に、ドーピングする第５のプ
ロセスと、を備えることにより、第５のプロセスまでの
ＰＥＰ回数を３回としたことを特徴とするＴＦＴアレイ
の製造方法を提供するものである。
に、本発明は、ＰＥＰ法を通じて第１のＴＦＴ領域、第
２のＴＦＴ領域、容量領域に非単結晶シリコンを形成
し、各領域の上にゲート酸化膜を成膜する第１のプロセ
スと、第１のＴＦＴ領域の全部、第２のＴＦＴ領域のチ
ャネルとなる領域の上に、ＰＥＰ法を通じてレジストを
形成する第２のプロセスと、前記レジストをマスクとし
て第１の不純物をドーピングする第３のプロセスと、前
記レジストを除去し、前記第１のＴＦＴ領域のゲート部
分、前記第２のＴＦＴ領域のゲート部分、前記容量領域
上にＰＥＰ法を通じてゲートを形成する第４のプロセス
と、前記ゲートをマスクとして前記第１の不純物と相対
する導電型の第２の不純物を第１のＴＦＴ領域、第２の
ＴＦＴ領域および容量領域に、ドーピングする第５のプ
ロセスと、を備えることにより、第５のプロセスまでの
ＰＥＰ回数を３回としたことを特徴とするＴＦＴアレイ
の製造方法を提供するものである。
【００１０】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施形を説明する。
明の実施形を説明する。
【００１１】実施例１．図１は、本発明の実施例１のＴ
ＦＴアレイの製造方法のプロセス説明図であり、特に容
量領域とＮチャンネル／Ｐチャンネルコプラナ型ＴＦＴ
の製造工程におけるデバイスの断面図を示すものであ
る。
ＦＴアレイの製造方法のプロセス説明図であり、特に容
量領域とＮチャンネル／Ｐチャンネルコプラナ型ＴＦＴ
の製造工程におけるデバイスの断面図を示すものであ
る。
【００１２】まず、図１（Ａ）に示すように、ガラス基
板１の上に、能動領域となるａ−Ｓｉ（アモルファスシ
リコン）層を成膜し、エキシマレーザアニールにより、
このａ−Ｓｉ層を多結晶化してポリシリコン層２とす
る。
板１の上に、能動領域となるａ−Ｓｉ（アモルファスシ
リコン）層を成膜し、エキシマレーザアニールにより、
このａ−Ｓｉ層を多結晶化してポリシリコン層２とす
る。
【００１３】続いて、第１のＰＥＰ工程を通じて、Ｐチ
ャンネルＴＦＴ領域１１、ＮチャンネルＴＦＴ領域１
２、容量領域１０をパターンニングする。
ャンネルＴＦＴ領域１１、ＮチャンネルＴＦＴ領域１
２、容量領域１０をパターンニングする。
【００１４】次に、全体にゲート酸化膜３を成膜し、そ
の上からレジスト５を被せる。続いて、第２のＰＥＰ工
程を通じて、レジスト５をパターンニングする。レジス
ト５は、ＰチャンネルＴＦＴ領域１１の全部、Ｎチャン
ネルＴＦＴ領域１２のチャネル領域に被せられる。
の上からレジスト５を被せる。続いて、第２のＰＥＰ工
程を通じて、レジスト５をパターンニングする。レジス
ト５は、ＰチャンネルＴＦＴ領域１１の全部、Ｎチャン
ネルＴＦＴ領域１２のチャネル領域に被せられる。
【００１５】次いで、レジスト５をマスクとして、ＰＨ
３／Ｈ２の混合ガスによるイオンドーピングで不純物で
あるＰ（リン）６を注入する。
３／Ｈ２の混合ガスによるイオンドーピングで不純物で
あるＰ（リン）６を注入する。
【００１６】その結果、ＮチャンネルＴＦＴ領域１２の
ソース、ドレインの各領域および容量領域１０の全域の
ポリシリコン層２はＰが多量にドープされたＮ型とな
る。
ソース、ドレインの各領域および容量領域１０の全域の
ポリシリコン層２はＰが多量にドープされたＮ型とな
る。
【００１７】続いて、レジスト５を剥離した後、図１
（Ｂ）に示すように、全体にゲートメタルとなる金属層
を形成し、第３のＰＥＰでパターンニングして、Ｐチャ
ンネルＴＦＴ領域１１のゲート領域、ＮチャンネルＴＦ
Ｔ領域１２のゲート領域、容量領域１０に、ゲートメタ
ル４を形成する。
（Ｂ）に示すように、全体にゲートメタルとなる金属層
を形成し、第３のＰＥＰでパターンニングして、Ｐチャ
ンネルＴＦＴ領域１１のゲート領域、ＮチャンネルＴＦ
Ｔ領域１２のゲート領域、容量領域１０に、ゲートメタ
ル４を形成する。
【００１８】次に、ゲートメタル４をマスクとして、Ｂ
２Ｈ６／Ｈ２の混合ガスによるイオンドーピングで、Ｐ
６と相対する不純物であるＢ（ボロン）７を注入する。
２Ｈ６／Ｈ２の混合ガスによるイオンドーピングで、Ｐ
６と相対する不純物であるＢ（ボロン）７を注入する。
【００１９】その結果、ＰチャンネルＴＦＴ領域１１の
ソース、ドレイン領域のポリシリコン層２はＢが多量に
ドープされたＰ型となり、ＮチャンネルＴＦＴ領域１２
のソース、ドレイン領域および容量領域１０のゲートメ
タル４に対応していない部分は、Ｎ型となる。つまり、
ＮチャンネルＴＦＴ領域１２のソース、ドレイン領域お
よび容量領域１０は既にＮ型となっており、これに相対
する不純物Ｂ７を加えても、元のＮ型の不純物導電型の
ままとなるように条件を設定する。
ソース、ドレイン領域のポリシリコン層２はＢが多量に
ドープされたＰ型となり、ＮチャンネルＴＦＴ領域１２
のソース、ドレイン領域および容量領域１０のゲートメ
タル４に対応していない部分は、Ｎ型となる。つまり、
ＮチャンネルＴＦＴ領域１２のソース、ドレイン領域お
よび容量領域１０は既にＮ型となっており、これに相対
する不純物Ｂ７を加えても、元のＮ型の不純物導電型の
ままとなるように条件を設定する。
【００２０】続いて、図１（Ｃ）に示すように、Ｐチャ
ンネルＴＦＴ領域１１、ＮチャンネルＴＦＴ領域１２、
容量領域１０の各素子上に層間膜８を成膜し、Ｐチャン
ネルＴＦＴ領域１１、ＮチャンネルＴＦＴ領域１２のソ
ース領域およびドレイン領域に相対する位置および容量
領域１０のしかるべき位置に、第４のＰＥＰでパターン
ニングしてコンタクトホール１３を形成し、信号線９の
成膜およびパターンニングを行い、パッシベーション膜
を成膜するなどしてＴＦＴアレイを完成する。
ンネルＴＦＴ領域１１、ＮチャンネルＴＦＴ領域１２、
容量領域１０の各素子上に層間膜８を成膜し、Ｐチャン
ネルＴＦＴ領域１１、ＮチャンネルＴＦＴ領域１２のソ
ース領域およびドレイン領域に相対する位置および容量
領域１０のしかるべき位置に、第４のＰＥＰでパターン
ニングしてコンタクトホール１３を形成し、信号線９の
成膜およびパターンニングを行い、パッシベーション膜
を成膜するなどしてＴＦＴアレイを完成する。
【００２１】以上述べたような方法により、ゲートメタ
ル加工まで、合計３回のＰＥＰ工程で作成できる。な
お、１回目のイオンドーピングにおけるＰ６の注入を、
２回目のイオンドーピングにおけるＢ７の注入でコンペ
ンセートするが、それでもＮ型の性質が変わらないよう
なイオンドーピングの条件を選択する。この条件は具体
的には以下のとおりである。
ル加工まで、合計３回のＰＥＰ工程で作成できる。な
お、１回目のイオンドーピングにおけるＰ６の注入を、
２回目のイオンドーピングにおけるＢ７の注入でコンペ
ンセートするが、それでもＮ型の性質が変わらないよう
なイオンドーピングの条件を選択する。この条件は具体
的には以下のとおりである。
【００２２】ポリシリコン中のＢの量＜ポリシリコン中
のＰの量Ｘ（１／２）なお、ＮチャンネルＴＦＴ領域１
２について言えば、レジスト５よりも広くゲートメタル
を加工すれば、いわゆるゲートオーバーラップ構造とな
る。
のＰの量Ｘ（１／２）なお、ＮチャンネルＴＦＴ領域１
２について言えば、レジスト５よりも広くゲートメタル
を加工すれば、いわゆるゲートオーバーラップ構造とな
る。
【００２３】実施例２．図２は、本発明の実施例２のＴ
ＦＴアレイの製造方法のプロセス説明図であり、特に容
量領域とＮチャンネル／Ｐチャンネルコプラナ型ＴＦＴ
の製造工程におけるデバイスの断面図を示すものであ
る。
ＦＴアレイの製造方法のプロセス説明図であり、特に容
量領域とＮチャンネル／Ｐチャンネルコプラナ型ＴＦＴ
の製造工程におけるデバイスの断面図を示すものであ
る。
【００２４】まず、図２（Ａ）に示すように、ガラス基
板１の上に、能動領域となるａ−Ｓｉ層を成膜し、エキ
シマレーザアニールにより、このａ−Ｓｉ層を多結晶化
してポリシリコン層２とする。
板１の上に、能動領域となるａ−Ｓｉ層を成膜し、エキ
シマレーザアニールにより、このａ−Ｓｉ層を多結晶化
してポリシリコン層２とする。
【００２５】続いて、第１のＰＥＰ工程を通じて、Ｐチ
ャンネルＴＦＴ領域１１、ＮチャンネルＴＦＴ領域１
２、容量領域１０をパターンニングする。
ャンネルＴＦＴ領域１１、ＮチャンネルＴＦＴ領域１
２、容量領域１０をパターンニングする。
【００２６】次に、全体にゲート酸化膜３を成膜し、そ
の上からレジスト５を被せる。続いて、第２のＰＥＰ工
程を通じて、レジスト５をパターンニングする。このパ
ターンニングの結果、ＰチャンネルＴＦＴ領域１１の全
部、ＮチャンネルＴＦＴ領域１２のチャネル領域がマス
キングされる。
の上からレジスト５を被せる。続いて、第２のＰＥＰ工
程を通じて、レジスト５をパターンニングする。このパ
ターンニングの結果、ＰチャンネルＴＦＴ領域１１の全
部、ＮチャンネルＴＦＴ領域１２のチャネル領域がマス
キングされる。
【００２７】次いで、レジスト５をマスクとして、ＰＨ
３／Ｈ２の混合ガスによるイオンドーピングで不純物と
してのＰ６を注入する。
３／Ｈ２の混合ガスによるイオンドーピングで不純物と
してのＰ６を注入する。
【００２８】その結果、ＮチャンネルＴＦＴ領域１２の
ソース、ドレイン領域および容量領域１０の全体のポリ
シリコン層２はＮ型となる。
ソース、ドレイン領域および容量領域１０の全体のポリ
シリコン層２はＮ型となる。
【００２９】続いて、レジスト５を剥離した後、図２
（Ｂ）に示すように、全体にゲートメタルとなる金属層
を形成し、第３のＰＥＰでパターンニングして、Ｐチャ
ンネルＴＦＴ領域１１のゲート領域、ＮチャンネルＴＦ
Ｔ領域１２のゲート領域、容量領域１０に、それぞれゲ
ートメタル４を形成する。
（Ｂ）に示すように、全体にゲートメタルとなる金属層
を形成し、第３のＰＥＰでパターンニングして、Ｐチャ
ンネルＴＦＴ領域１１のゲート領域、ＮチャンネルＴＦ
Ｔ領域１２のゲート領域、容量領域１０に、それぞれゲ
ートメタル４を形成する。
【００３０】次に、ゲートメタル４をマスクとして、Ｂ
２Ｈ６／Ｈ２の混合ガスによりイオンドーピングで、Ｐ
６と相対する不純物Ｂ７を注入する。
２Ｈ６／Ｈ２の混合ガスによりイオンドーピングで、Ｐ
６と相対する不純物Ｂ７を注入する。
【００３１】その結果、ＰチャンネルＴＦＴ領域１１の
ソース、ドレイン領域のポリシリコン層２はＰ型とな
り、ＮチャンネルＴＦＴ領域１２のソース、ドレイン領
域および容量領域１０のゲートメタル４に対応していな
い部分は、Ｎ型のままとなる。つまり、ＮチャンネルＴ
ＦＴ領域１２のソース、ドレイン領域および容量領域１
０には既にＮ型となっており、これに相対する不純物Ｂ
７を加えても、元のＮ型の不純物導電型のままで変わら
ない条件に設定する。
ソース、ドレイン領域のポリシリコン層２はＰ型とな
り、ＮチャンネルＴＦＴ領域１２のソース、ドレイン領
域および容量領域１０のゲートメタル４に対応していな
い部分は、Ｎ型のままとなる。つまり、ＮチャンネルＴ
ＦＴ領域１２のソース、ドレイン領域および容量領域１
０には既にＮ型となっており、これに相対する不純物Ｂ
７を加えても、元のＮ型の不純物導電型のままで変わら
ない条件に設定する。
【００３２】続いて、図１（Ｃ）に示すように、Ｐチャ
ンネルＴＦＴ領域１１、ＮチャンネルＴＦＴ領域１２、
容量領域１０の各素子の上に層間膜８を成膜する。
ンネルＴＦＴ領域１１、ＮチャンネルＴＦＴ領域１２、
容量領域１０の各素子の上に層間膜８を成膜する。
【００３３】続いて、ＰチャンネルＴＦＴ領域１１のソ
ース、ドレイン領域に相対する位置、ＮチャンネルＴＦ
Ｔ領域１２のソース、ドレイン領域に相対する位置およ
び容量領域１０のしかるべき位置に、第４のＰＥＰでパ
ターンニングしてコンタクトホール１３を形成する。
ース、ドレイン領域に相対する位置、ＮチャンネルＴＦ
Ｔ領域１２のソース、ドレイン領域に相対する位置およ
び容量領域１０のしかるべき位置に、第４のＰＥＰでパ
ターンニングしてコンタクトホール１３を形成する。
【００３４】次に、コンタクトホール１３の開口部にＰ
Ｈ３／Ｈ２の混合ガスによるイオンドーピングでＰを注
入する。これは、Ｎ型ＴＦＴのコンタクト抵抗を下げる
ために行われる。
Ｈ３／Ｈ２の混合ガスによるイオンドーピングでＰを注
入する。これは、Ｎ型ＴＦＴのコンタクト抵抗を下げる
ために行われる。
【００３５】最後に、図１（Ｄ）に示すように、信号線
９の成膜およびパターンニングを行い、パッシベーショ
ン膜を成膜するなどしてＴＦＴアレイを完成する。
９の成膜およびパターンニングを行い、パッシベーショ
ン膜を成膜するなどしてＴＦＴアレイを完成する。
【００３６】以上述べたような方法により、ゲートメタ
ル加工までは、合計３回のＰＥＰ工程で作成できる。な
お、１回目のイオンドーピングにおけるＰ６の注入を、
２回目のイオンドーピングにおけるＢ７の注入でコンペ
ンセートするが、それでもＮ型の性質が変わらないよう
なイオンドーピングの条件を選択する。この条件は具体
的には以下のとおりである。
ル加工までは、合計３回のＰＥＰ工程で作成できる。な
お、１回目のイオンドーピングにおけるＰ６の注入を、
２回目のイオンドーピングにおけるＢ７の注入でコンペ
ンセートするが、それでもＮ型の性質が変わらないよう
なイオンドーピングの条件を選択する。この条件は具体
的には以下のとおりである。
【００３７】ポリシリコン中のＢの量＜ポリシリコン中
のＰの量Ｘ（１／２）なお、ＮチャンネルＴＦＴ領域１
２について言えば、レジスト５よりも広くゲートメタル
を加工すればいわゆるゲートオーバーラップ構造とな
る。
のＰの量Ｘ（１／２）なお、ＮチャンネルＴＦＴ領域１
２について言えば、レジスト５よりも広くゲートメタル
を加工すればいわゆるゲートオーバーラップ構造とな
る。
【００３８】なお、上記実施例１および実施例２では、
１回目のイオンドーピングでＰ６を注入し、２回目のイ
オンドーピングでＢ７を注入する場合を例示したが、１
回目にＢ７、２回目にＰ６をそれぞれイオンドーピング
するようにしてもよい。この場合、第２回目のＰＥＰ工
程によるレジスト５のパターンニングでは、Ｐチャンネ
ルＴＦＴ領域１１のチャネル領域とＮチャンネルＴＦＴ
領域１２の全部がマスキングする。
１回目のイオンドーピングでＰ６を注入し、２回目のイ
オンドーピングでＢ７を注入する場合を例示したが、１
回目にＢ７、２回目にＰ６をそれぞれイオンドーピング
するようにしてもよい。この場合、第２回目のＰＥＰ工
程によるレジスト５のパターンニングでは、Ｐチャンネ
ルＴＦＴ領域１１のチャネル領域とＮチャンネルＴＦＴ
領域１２の全部がマスキングする。
【００３９】不純物イオンドーピングの注入順序が逆に
なった場合、容量領域１０はＰ型になり、Ｐチャンネル
ＴＦＴ領域１１をゲートオーバーラップ構造とすること
ができる。
なった場合、容量領域１０はＰ型になり、Ｐチャンネル
ＴＦＴ領域１１をゲートオーバーラップ構造とすること
ができる。
【００４０】なお、上記実施例では、非単結晶シリコン
として、ポリシリコンを用いた場合を例示したが、本発
明は、ポリシリコンだけでなくアモルファスシリコンで
も同様に適用可能であることは言うまでもない。
として、ポリシリコンを用いた場合を例示したが、本発
明は、ポリシリコンだけでなくアモルファスシリコンで
も同様に適用可能であることは言うまでもない。
【００４１】
【発明の効果】以上述べたように、本発明のＴＦＴアレ
イの製造方法では、Ｐ型ＴＦＴ、Ｎ型ＴＦＴ、容量の各
領域のポリシリコン層を形成するため（第１のＰＥＰ）
と、これらの各領域にＰまたはＢをイオンドーピングす
るためのマスクとなるレジストを形成するため（第２の
ＰＥＰ）と、各領域のゲートになると共に各領域にＢま
たはＰをイオンドーピングするためのマスクになるゲー
トメタルを形成するため（第３のＰＥＰ）の都合３回の
ＰＥＰでゲートまでを形成するようにしたので、従来に
比べて、ＰＥＰ工程を削減でき、スループットが向上
し、大幅なコスト削減を実現できるという効果がある。
イの製造方法では、Ｐ型ＴＦＴ、Ｎ型ＴＦＴ、容量の各
領域のポリシリコン層を形成するため（第１のＰＥＰ）
と、これらの各領域にＰまたはＢをイオンドーピングす
るためのマスクとなるレジストを形成するため（第２の
ＰＥＰ）と、各領域のゲートになると共に各領域にＢま
たはＰをイオンドーピングするためのマスクになるゲー
トメタルを形成するため（第３のＰＥＰ）の都合３回の
ＰＥＰでゲートまでを形成するようにしたので、従来に
比べて、ＰＥＰ工程を削減でき、スループットが向上
し、大幅なコスト削減を実現できるという効果がある。
【図１】本発明の、実施例１のＴＦＴアレイの製造方法
を説明するプロセス説明図である。
を説明するプロセス説明図である。
【図２】本発明の、実施例２のＴＦＴアレイの製造方法
を説明するプロセス説明図である。
を説明するプロセス説明図である。
１ ガラス基板
２ ポリシリコン層
３ ゲート酸化膜
４ ゲートメタル
５ レジスト
６ Ｐ
７ Ｂ
８ 層間膜
９ 信号線
１０ 容量領域
１１ ＰチャンネルＴＦＴ領域
１２ ＮチャンネルＴＦＴ領域
１３ コンタクトホール
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/78 ６１６Ｖ
(56)参考文献 特開 平９−172183（ＪＰ，Ａ)
特開 平１−173647（ＪＰ，Ａ)
特開 平７−335904（ＪＰ，Ａ)
特開 平９−80483（ＪＰ，Ａ)
特開2000−75320（ＪＰ，Ａ)
特開 平４−119664（ＪＰ，Ａ)
特開2000−340799（ＪＰ，Ａ)
特開 平10−96956（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
H01L 21/8238
H01L 27/092
G02F 1/1368
G09F 9/30 338
Claims (7)
- 【請求項１】ＰＥＰ法を通じて第１のＴＦＴ領域、第２
のＴＦＴ領域、容量領域に非単結晶シリコンを形成し、
各領域の上にゲート酸化膜を成膜する第１のプロセス
と、 第１のＴＦＴ領域の全部、第２のＴＦＴ領域のチャネル
となる領域の上に、ＰＥＰ法を通じてレジストを形成す
る第２のプロセスと、 前記レジストをマスクとして第１の不純物をドーピング
する第３のプロセスと、 前記レジストを除去し、前記第１のＴＦＴ領域のゲート
部分、前記第２のＴＦＴ領域のゲート部分、前記容量領
域上にＰＥＰ法を通じてゲートを形成する第４のプロセ
スと、 前記ゲートをマスクとして前記第１の不純物と相対する
導電型の第２の不純物を第１のＴＦＴ領域、第２のＴＦ
Ｔ領域および容量領域に、ドーピングする第５のプロセ
スと、 を備えることにより、第５のプロセスまでのＰＥＰ回数
を３回としたことを特徴とするＴＦＴアレイの製造方
法。 - 【請求項２】前記第１のＴＦＴがＰチャンネル、前記第
２のＴＦＴがＮチャンネル、前記第１の不純物がＰ、前
記第２の不純物がＢである、請求項１のＴＦＴアレイの
製造方法。 - 【請求項３】前記第１のＴＦＴがＮチャンネル、前記第
２のＴＦＴがＰチャンネル、前記第１の不純物がＢ、前
記第２の不純物がＰである、請求項１のＴＦＴアレイの
製造方法。 - 【請求項４】前記第５のプロセス後に層間膜を形成し、
前記第１のＴＦＴ領域のソース、ドレイン部分、前記第
２のＴＦＴ領域のソース、ドレイン部分、前記容量領域
の一部にそれぞれ対応する位置にコンタクトホールを生
成する第６のプロセスと、前記コンタクトホールを通じ
て、各領域の非単結晶シリコンに第３の不純物をドーピ
ングする第７のプロセスと、を備える請求項１のＴＦＴ
アレイの製造方法。 - 【請求項５】前記第３の不純物が、前記第１の不純物と
同じである、請求項４のＴＦＴアレイの製造方法。 - 【請求項６】非単結晶シリコンがポリシリコンであるこ
とを特徴とする請求項１記載のＴＦＴアレイの製造方
法。 - 【請求項７】ポリシリコン中のＢの量＜ポリシリコン中
のＰの量Ｘ（１／２）を満たすことを特徴とする請求項
６記載のＴＦＴアレイの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2000160493A JP3481902B2 (ja) | 2000-05-30 | 2000-05-30 | Ｔｆｔアレイの製造方法 |
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| JP2000160493A JP3481902B2 (ja) | 2000-05-30 | 2000-05-30 | Ｔｆｔアレイの製造方法 |
Publications (2)
| Publication Number | Publication Date |
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| JP2001339070A JP2001339070A (ja) | 2001-12-07 |
| JP3481902B2 true JP3481902B2 (ja) | 2003-12-22 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP2000160493A Expired - Fee Related JP3481902B2 (ja) | 2000-05-30 | 2000-05-30 | Ｔｆｔアレイの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3481902B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100426456C (zh) * | 2002-07-29 | 2008-10-15 | 统宝光电股份有限公司 | 平面显示器的储存电容构造的制造方法 |
| JP5292591B2 (ja) * | 2007-10-19 | 2013-09-18 | 株式会社ジャパンディスプレイ | Ｔｆｔ基板の製造方法 |
| US7855153B2 (en) * | 2008-02-08 | 2010-12-21 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| CN115249655A (zh) * | 2021-04-28 | 2022-10-28 | 长鑫存储技术有限公司 | 半导体结构的制备方法 |
| EP4120333A4 (en) | 2021-04-28 | 2023-10-25 | Changxin Memory Technologies, Inc. | METHOD FOR PRODUCING A SEMICONDUCTOR STRUCTURE |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000340799A (ja) | 1999-03-23 | 2000-12-08 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
-
2000
- 2000-05-30 JP JP2000160493A patent/JP3481902B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000340799A (ja) | 1999-03-23 | 2000-12-08 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
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| Publication number | Publication date |
|---|---|
| JP2001339070A (ja) | 2001-12-07 |
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