JPH11214696A - 薄膜トランジスタおよび薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタおよび薄膜トランジスタの製造方法Info
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- JPH11214696A JPH11214696A JP1177098A JP1177098A JPH11214696A JP H11214696 A JPH11214696 A JP H11214696A JP 1177098 A JP1177098 A JP 1177098A JP 1177098 A JP1177098 A JP 1177098A JP H11214696 A JPH11214696 A JP H11214696A
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Abstract
(57)【要約】
【課題】 島状の半導体層のエッジ部分での電界集中に
よって引き起こされる悪影響を低減できる薄膜トランジ
スタおよびその製造方法を提供する。 【解決手段】 透明絶縁基板上にポリシリコン層３を島
状に形成し、ポリシリコン層３の上面にゲート絶縁膜４
を形成する。ゲート絶縁膜４上に、ゲート電極５を形成
した後、不純物イオンを注入して、ソース領域７、ドレ
イン領域８、チャネル領域９を形成する。その際、チャ
ネルの幅方向におけるソース領域７とドレイン領域８の
幅を、チャネル幅よりも狭くする。チャネルの幅方向に
おけるソース領域７やドレイン領域８の端部と、チャネ
ルの端部との間には、高抵抗のポリシリコン層３が形成
されるため、ソース領域７やドレイン領域８の端部と、
ゲート電極との間の電界集中を緩和することができる。
よって引き起こされる悪影響を低減できる薄膜トランジ
スタおよびその製造方法を提供する。 【解決手段】 透明絶縁基板上にポリシリコン層３を島
状に形成し、ポリシリコン層３の上面にゲート絶縁膜４
を形成する。ゲート絶縁膜４上に、ゲート電極５を形成
した後、不純物イオンを注入して、ソース領域７、ドレ
イン領域８、チャネル領域９を形成する。その際、チャ
ネルの幅方向におけるソース領域７とドレイン領域８の
幅を、チャネル幅よりも狭くする。チャネルの幅方向に
おけるソース領域７やドレイン領域８の端部と、チャネ
ルの端部との間には、高抵抗のポリシリコン層３が形成
されるため、ソース領域７やドレイン領域８の端部と、
ゲート電極との間の電界集中を緩和することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁膜上に形成さ
れた薄膜トランジスタの製造技術に関し、例えば、アク
ティブマトリクス型の液晶表示装置に用いられる薄膜ト
ランジスタなどを対象とする。
れた薄膜トランジスタの製造技術に関し、例えば、アク
ティブマトリクス型の液晶表示装置に用いられる薄膜ト
ランジスタなどを対象とする。
【０００２】
【従来の技術】アクティブマトリクス型の液晶表示装置
は、多数の薄膜トランジスタを透明絶縁基板上に配設し
た構造を有する。図２４はこの種の従来の薄膜トランジ
スタの構造を示す図で、図２４（ａ）は平面図、図２４
（ｂ）は図２４（ａ）のＡ−Ａ′線断面図、図２４
（ｃ）は図２４（ａ）のＢ−Ｂ′線断面図、図２４
（ｃ）は図２４（ａ）のＣ−Ｃ′線端面図である。図２
４は、透明絶縁基板１上に形成された半導体層３を、エ
ッチングにより島状の形状に加工し、これら島状の半導
体層３のそれぞれに薄膜トランジスタを形成する例を示
している。島状の半導体層３の内部には、ソース領域
７、ドレイン領域８、およびチャネル領域９の上面には
ゲート絶縁膜４を介してゲート電極５が形成され、ソー
ス領域７の上面にはソース電極１１が、ドレイン領域８
の上面にはドレイン電極１２が、それぞれ形成される。
は、多数の薄膜トランジスタを透明絶縁基板上に配設し
た構造を有する。図２４はこの種の従来の薄膜トランジ
スタの構造を示す図で、図２４（ａ）は平面図、図２４
（ｂ）は図２４（ａ）のＡ−Ａ′線断面図、図２４
（ｃ）は図２４（ａ）のＢ−Ｂ′線断面図、図２４
（ｃ）は図２４（ａ）のＣ−Ｃ′線端面図である。図２
４は、透明絶縁基板１上に形成された半導体層３を、エ
ッチングにより島状の形状に加工し、これら島状の半導
体層３のそれぞれに薄膜トランジスタを形成する例を示
している。島状の半導体層３の内部には、ソース領域
７、ドレイン領域８、およびチャネル領域９の上面には
ゲート絶縁膜４を介してゲート電極５が形成され、ソー
ス領域７の上面にはソース電極１１が、ドレイン領域８
の上面にはドレイン電極１２が、それぞれ形成される。
【０００３】図２４の製造方法は、シリコン半導体基板
の素子分離法であるLOCOS(local oxidation of silico
n) 法よりも製造工程が簡易で、また、高温熱酸化工程
が不要なため、低温で素子分離を行えるという特徴を有
する。
の素子分離法であるLOCOS(local oxidation of silico
n) 法よりも製造工程が簡易で、また、高温熱酸化工程
が不要なため、低温で素子分離を行えるという特徴を有
する。
【０００４】しかしながら、図２４の構造のＴＦＴは、
島状の半導体層３のエッジ部分（端面）に電界が集中し
やすいという問題がある。特に、半導体層３の材料とし
てポリシリコン（多結晶シリコン）を用いた場合には、
結晶粒と結晶粒界とのエッチング速度の違いから、半導
体層３の端面に凹凸ができやすく、凹凸があると、半導
体層３を絶縁膜４で覆う際に局所的に絶縁膜４の膜厚が
薄くなり、この薄くなった部分に電界が集中してしま
う。また、図２４のように島状に形成された半導体層３
のエッジ部分は上面に比べて絶縁膜が形成しにくいこと
から、エッジ部分に電界が集中しやすくなる。
島状の半導体層３のエッジ部分（端面）に電界が集中し
やすいという問題がある。特に、半導体層３の材料とし
てポリシリコン（多結晶シリコン）を用いた場合には、
結晶粒と結晶粒界とのエッチング速度の違いから、半導
体層３の端面に凹凸ができやすく、凹凸があると、半導
体層３を絶縁膜４で覆う際に局所的に絶縁膜４の膜厚が
薄くなり、この薄くなった部分に電界が集中してしま
う。また、図２４のように島状に形成された半導体層３
のエッジ部分は上面に比べて絶縁膜が形成しにくいこと
から、エッジ部分に電界が集中しやすくなる。
【０００５】半導体層３のエッジ部分に電界が集中する
と、ゲート電極５の絶縁耐圧が低下するとともに、オフ
時のリーク電流が増加し、ホットキャリアの発生も増え
てＴＦＴの特性が劣化するおそれがある。また、エッジ
部分には、チャネル部分の電流の流れとは異なる方向に
電流が流れ、等価的に、２種類の特性の異なるトランジ
スタを並列配置した構成と同じになり、ＴＦＴの電気的
特性が悪くなりやすい。
と、ゲート電極５の絶縁耐圧が低下するとともに、オフ
時のリーク電流が増加し、ホットキャリアの発生も増え
てＴＦＴの特性が劣化するおそれがある。また、エッジ
部分には、チャネル部分の電流の流れとは異なる方向に
電流が流れ、等価的に、２種類の特性の異なるトランジ
スタを並列配置した構成と同じになり、ＴＦＴの電気的
特性が悪くなりやすい。
【０００６】
【発明が解決しようとする課題】上述した問題を解決す
る方法の一つとして、ゲート絶縁膜４の成膜方法と膜質
の改善が挙げられる。例えば、ゲート絶縁膜４の成膜後
に熱処理工程を設けて、膜質の緻密化と高耐圧化を図
り、かつ、成膜条件の変更により、さらに被覆性に優れ
た膜を形成する方法が考えられる。
る方法の一つとして、ゲート絶縁膜４の成膜方法と膜質
の改善が挙げられる。例えば、ゲート絶縁膜４の成膜後
に熱処理工程を設けて、膜質の緻密化と高耐圧化を図
り、かつ、成膜条件の変更により、さらに被覆性に優れ
た膜を形成する方法が考えられる。
【０００７】しかしながら、この方法は、素子自体の構
造を変更するものではないため、上述したエッジ部分の
電界集中を緩和する抜本的な解決策にはならない。
造を変更するものではないため、上述したエッジ部分の
電界集中を緩和する抜本的な解決策にはならない。
【０００８】また、他の解決策として、チャネル領域９
とソース領域７の間、およびチャネル領域９とドレイン
領域８の間に意図的に高抵抗領域を形成し、ソース−ド
レイン間、またはゲート−ドレイン（ソース）間の電界
集中を緩和する方法が考えられる。この方法を用いる
と、オフリーク電流を低減でき、ホットキャリアの発生
や短チャネル効果も抑制することができる。
とソース領域７の間、およびチャネル領域９とドレイン
領域８の間に意図的に高抵抗領域を形成し、ソース−ド
レイン間、またはゲート−ドレイン（ソース）間の電界
集中を緩和する方法が考えられる。この方法を用いる
と、オフリーク電流を低減でき、ホットキャリアの発生
や短チャネル効果も抑制することができる。
【０００９】しかしながら、この方法は、チャネルの長
さ方向の電界集中は緩和できるものの、チャネルの幅方
向の電界集中は緩和できない。また、チャネル端に高抵
抗領域を形成すると、ＴＦＴのオン電流が低下するとい
う問題があり、ＴＦＴの高速化と低消費電力化が妨げら
れる。
さ方向の電界集中は緩和できるものの、チャネルの幅方
向の電界集中は緩和できない。また、チャネル端に高抵
抗領域を形成すると、ＴＦＴのオン電流が低下するとい
う問題があり、ＴＦＴの高速化と低消費電力化が妨げら
れる。
【００１０】本発明は、このような点に鑑みてなされた
ものであり、その目的は、島状の半導体層のエッジ部分
とゲート電極との間に生じる電界集中によって引き起こ
される悪影響を低減できる薄膜トランジスタおよびその
製造方法を提供することにある。
ものであり、その目的は、島状の半導体層のエッジ部分
とゲート電極との間に生じる電界集中によって引き起こ
される悪影響を低減できる薄膜トランジスタおよびその
製造方法を提供することにある。
【００１１】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、絶縁膜上に島状に形成され
た半導体層と、前記半導体層の上面および側面に形成さ
れたゲート絶縁膜と、前記半導体層の上面に前記ゲート
絶縁膜を介して形成されたゲート電極と、を備え、不純
物イオンの注入により、前記半導体層内にソース領域と
ドレイン領域とを形成し、これら領域の間にチャネルの
形成領域を設けた薄膜トランジスタにおいて、前記チャ
ネルの幅方向における前記ソース領域および前記ドレイ
ン領域の幅を、前記チャネルの幅よりも短くし、かつ、
前記チャネルの幅方向における前記ソース領域および前
記ドレイン領域の端部を、前記チャネルの幅方向の端部
よりも内側に形成する。
ために、請求項１の発明は、絶縁膜上に島状に形成され
た半導体層と、前記半導体層の上面および側面に形成さ
れたゲート絶縁膜と、前記半導体層の上面に前記ゲート
絶縁膜を介して形成されたゲート電極と、を備え、不純
物イオンの注入により、前記半導体層内にソース領域と
ドレイン領域とを形成し、これら領域の間にチャネルの
形成領域を設けた薄膜トランジスタにおいて、前記チャ
ネルの幅方向における前記ソース領域および前記ドレイ
ン領域の幅を、前記チャネルの幅よりも短くし、かつ、
前記チャネルの幅方向における前記ソース領域および前
記ドレイン領域の端部を、前記チャネルの幅方向の端部
よりも内側に形成する。
【００１２】請求項２の発明は、請求項１に記載の薄膜
トランジスタにおいて、前記チャネルの形成領域、前記
ソース領域、および前記ドレイン領域以外の前記半導体
層内の不純物濃度を、前記チャネルの形成領域内の不純
物濃度以下にする。
トランジスタにおいて、前記チャネルの形成領域、前記
ソース領域、および前記ドレイン領域以外の前記半導体
層内の不純物濃度を、前記チャネルの形成領域内の不純
物濃度以下にする。
【００１３】請求項３の発明は、請求項１に記載の薄膜
トランジスタにおいて、前記チャネルの形成領域、前記
ソース領域および前記ドレイン領域以外の前記半導体層
内の不純物濃度を、前記ソース領域および前記ドレイン
領域の不純物濃度より低く、前記チャネル形成領域の不
純物濃度より高くする。
トランジスタにおいて、前記チャネルの形成領域、前記
ソース領域および前記ドレイン領域以外の前記半導体層
内の不純物濃度を、前記ソース領域および前記ドレイン
領域の不純物濃度より低く、前記チャネル形成領域の不
純物濃度より高くする。
【００１４】請求項４の発明は、請求項１〜３のいずれ
かに記載の薄膜トランジスタにおいて、前記チャネルの
形成領域、前記ソース領域および前記ドレイン領域以外
の前記半導体層内の極性と、前記ソース領域および前記
ドレイン領域の極性とを逆にする。
かに記載の薄膜トランジスタにおいて、前記チャネルの
形成領域、前記ソース領域および前記ドレイン領域以外
の前記半導体層内の極性と、前記ソース領域および前記
ドレイン領域の極性とを逆にする。
【００１５】請求項５の発明は、請求項４に記載の薄膜
トランジスタにおいて、前記チャネルの形成領域、前記
ソース領域および前記ドレイン領域以外の前記半導体層
内の電位を、ソース電極またはドレイン電極と同電位に
する。
トランジスタにおいて、前記チャネルの形成領域、前記
ソース領域および前記ドレイン領域以外の前記半導体層
内の電位を、ソース電極またはドレイン電極と同電位に
する。
【００１６】請求項６の発明は、請求項１〜５に記載の
薄膜トランジスタにおいて、隣接する前記島状の半導体
層の一方にｐチャネル形トランジスタを、他方にｎチャ
ネルトランジスタを形成してＣＭＯＳ構造にする。
薄膜トランジスタにおいて、隣接する前記島状の半導体
層の一方にｐチャネル形トランジスタを、他方にｎチャ
ネルトランジスタを形成してＣＭＯＳ構造にする。
【００１７】請求項７の発明は、請求項１〜６に記載の
薄膜トランジスタにおいて、前記半導体層をポリシリコ
ン層とする。
薄膜トランジスタにおいて、前記半導体層をポリシリコ
ン層とする。
【００１８】請求項８の発明は、絶縁膜上に島状に形成
された半導体層の内部に、不純物イオンの注入によりソ
ース領域とドレイン領域とを形成し、これらの領域の間
にチャネルの形成領域を設けた薄膜トランジスタの製造
方法において、絶縁膜上に前記半導体層を形成する第１
の工程と、前記半導体層を部分的に除去して、互いに分
離された島状の前記半導体層を形成する第２の工程と、
島状の前記半導体層の上面および側面にゲート絶縁膜を
形成する第３の工程と、前記ゲート絶縁膜の上面に前記
ゲート電極を形成する第４の工程と、前記ゲート電極を
マスクにして不純物イオンを注入して前記ソース領域お
よび前記ドレイン領域を形成する第５の工程と、前記ソ
ース領域に接続されるソース電極と、前記ドレイン領域
に接続されるドレイン電極とを形成する第６の工程と、
を備え、前記第５の工程では、前記チャネルの幅方向に
おける前記ソース領域および前記ドレイン領域の幅を、
前記チャネルの幅よりも短くし、かつ、前記チャネルの
幅方向における前記ソース領域および前記ドレイン領域
の端部を、前記チャネルの幅方向の端部よりも内側に形
成する。
された半導体層の内部に、不純物イオンの注入によりソ
ース領域とドレイン領域とを形成し、これらの領域の間
にチャネルの形成領域を設けた薄膜トランジスタの製造
方法において、絶縁膜上に前記半導体層を形成する第１
の工程と、前記半導体層を部分的に除去して、互いに分
離された島状の前記半導体層を形成する第２の工程と、
島状の前記半導体層の上面および側面にゲート絶縁膜を
形成する第３の工程と、前記ゲート絶縁膜の上面に前記
ゲート電極を形成する第４の工程と、前記ゲート電極を
マスクにして不純物イオンを注入して前記ソース領域お
よび前記ドレイン領域を形成する第５の工程と、前記ソ
ース領域に接続されるソース電極と、前記ドレイン領域
に接続されるドレイン電極とを形成する第６の工程と、
を備え、前記第５の工程では、前記チャネルの幅方向に
おける前記ソース領域および前記ドレイン領域の幅を、
前記チャネルの幅よりも短くし、かつ、前記チャネルの
幅方向における前記ソース領域および前記ドレイン領域
の端部を、前記チャネルの幅方向の端部よりも内側に形
成する。
【００１９】請求項９の発明は、絶縁膜上に島状に形成
された半導体層の内部に、不純物イオンの注入によりソ
ース領域とドレイン領域とを形成し、これらの領域の間
にチャネルの形成領域を設けた薄膜トランジスタの製造
方法において、絶縁膜上に前記半導体層を形成する第１
の工程と、前記半導体層を部分的に除去して、互いに分
離された島状の前記半導体層を形成する第２の工程と、
島状の前記半導体層の上面および側面にゲート絶縁膜を
形成する第３の工程と、前記ゲート絶縁膜の上面にゲー
ト電極を形成する第４の工程と、前記ゲート電極をマス
クとして不純物イオンを注入し、前記半導体層内にＬＤ
Ｄ(Lightly Doped Drain) 領域を形成する第５の工程
と、前記ゲート絶縁膜の上面を層間絶縁膜で覆う第６の
工程と、前記層間絶縁膜の一部にコンタクトホールを形
成して、前記ＬＤＤ領域を露出させる第７の工程と、前
記コンタクトホールを介して前記ＬＤＤ領域に不純物イ
オンを注入し、前記ソース領域と前記ドレイン領域とを
形成する第８の工程と、前記ソース領域に接続されるソ
ース電極と、前記ドレイン領域に接続されるドレイン電
極とを形成する第９の工程と、を備え、前記第８の工程
では、前記チャネルの幅方向における前記ソース領域お
よび前記ドレイン領域の幅を、前記チャネルの幅よりも
短くし、かつ、前記チャネルの幅方向における前記ソー
ス領域および前記ドレイン領域の端部を、前記チャネル
の幅方向の端部よりも内側に形成する。
された半導体層の内部に、不純物イオンの注入によりソ
ース領域とドレイン領域とを形成し、これらの領域の間
にチャネルの形成領域を設けた薄膜トランジスタの製造
方法において、絶縁膜上に前記半導体層を形成する第１
の工程と、前記半導体層を部分的に除去して、互いに分
離された島状の前記半導体層を形成する第２の工程と、
島状の前記半導体層の上面および側面にゲート絶縁膜を
形成する第３の工程と、前記ゲート絶縁膜の上面にゲー
ト電極を形成する第４の工程と、前記ゲート電極をマス
クとして不純物イオンを注入し、前記半導体層内にＬＤ
Ｄ(Lightly Doped Drain) 領域を形成する第５の工程
と、前記ゲート絶縁膜の上面を層間絶縁膜で覆う第６の
工程と、前記層間絶縁膜の一部にコンタクトホールを形
成して、前記ＬＤＤ領域を露出させる第７の工程と、前
記コンタクトホールを介して前記ＬＤＤ領域に不純物イ
オンを注入し、前記ソース領域と前記ドレイン領域とを
形成する第８の工程と、前記ソース領域に接続されるソ
ース電極と、前記ドレイン領域に接続されるドレイン電
極とを形成する第９の工程と、を備え、前記第８の工程
では、前記チャネルの幅方向における前記ソース領域お
よび前記ドレイン領域の幅を、前記チャネルの幅よりも
短くし、かつ、前記チャネルの幅方向における前記ソー
ス領域および前記ドレイン領域の端部を、前記チャネル
の幅方向の端部よりも内側に形成する。
【００２０】
【発明の実施の形態】以下、本発明を適用した薄膜トラ
ンジスタについて、図面を参照しながら具体的に説明す
る。以下では、アクティブマトリクス型液晶表示装置に
用いられる薄膜トランジスタについて説明する。
ンジスタについて、図面を参照しながら具体的に説明す
る。以下では、アクティブマトリクス型液晶表示装置に
用いられる薄膜トランジスタについて説明する。
【００２１】〔第１の実施形態〕図１は本発明に係る薄
膜トランジスタの第１の実施形態の構造を示す図であ
る。図１の薄膜トランジスタは、p-Si形ＴＦＴとも呼ば
れ、透明絶縁基板上に島状に形成されたp-Si基板内に、
ソース領域、ドレイン領域およびチャネル領域を形成し
たものである。
膜トランジスタの第１の実施形態の構造を示す図であ
る。図１の薄膜トランジスタは、p-Si形ＴＦＴとも呼ば
れ、透明絶縁基板上に島状に形成されたp-Si基板内に、
ソース領域、ドレイン領域およびチャネル領域を形成し
たものである。
【００２２】図２〜図８は図１のＴＦＴの製造工程を示
す図であり、以下、これらの図に基づいて、本実施形態
のＴＦＴの構造を説明する。図１〜図８の（ａ）はＴＦ
Ｔの平面図、（ｂ）は（ａ）のＡ−Ａ′線端面図、
（ｃ）は（ａ）のＢ−Ｂ′線断面図である。なお、図２
〜図８は、ｐチャネルＴＦＴとｎチャネルＴＦＴからな
るCMOSを形成する例を示している。
す図であり、以下、これらの図に基づいて、本実施形態
のＴＦＴの構造を説明する。図１〜図８の（ａ）はＴＦ
Ｔの平面図、（ｂ）は（ａ）のＡ−Ａ′線端面図、
（ｃ）は（ａ）のＢ−Ｂ′線断面図である。なお、図２
〜図８は、ｐチャネルＴＦＴとｎチャネルＴＦＴからな
るCMOSを形成する例を示している。
【００２３】まず、図２に示すように、透明絶縁基板１
上に、プラズマＣＶＤ法や常圧ＣＶＤ法等を用いて、窒
化シリコン、酸化シリコン等の絶縁性のアンダーコート
膜２を形成する。次に、プラズマＣＶＤ法により、アモ
ルファスシリコン層を形成し、脱水素化の工程を経た
後、エキシマレーザーを用いて熱処理を行い、アモルフ
ァスシリコン層をポリシリコン層３にする。次に、フォ
トリソグラフィ(PEP:Photo Engraving Process) とエッ
チングによりパターンニングを行い、ポリシリコン層３
を島状に加工する。
上に、プラズマＣＶＤ法や常圧ＣＶＤ法等を用いて、窒
化シリコン、酸化シリコン等の絶縁性のアンダーコート
膜２を形成する。次に、プラズマＣＶＤ法により、アモ
ルファスシリコン層を形成し、脱水素化の工程を経た
後、エキシマレーザーを用いて熱処理を行い、アモルフ
ァスシリコン層をポリシリコン層３にする。次に、フォ
トリソグラフィ(PEP:Photo Engraving Process) とエッ
チングによりパターンニングを行い、ポリシリコン層３
を島状に加工する。
【００２４】次に、常圧ＣＶＤ法により、基板上面に酸
化シリコン層４を形成する。この酸化シリコン層４は、
ゲート絶縁膜や、補助容量の絶縁膜として用いられる。
酸化シリコン層４は、成膜後に高温で熱処理を行うこと
により、欠陥の少ない緻密な膜になる。
化シリコン層４を形成する。この酸化シリコン層４は、
ゲート絶縁膜や、補助容量の絶縁膜として用いられる。
酸化シリコン層４は、成膜後に高温で熱処理を行うこと
により、欠陥の少ない緻密な膜になる。
【００２５】次に、図３に示すように、スパッタ法によ
り、Mo（モリブデン）−Ｗ（タングステン）薄膜を形成
した後、フォトリソグラフィおよびエッチング工程によ
りパターンニングを行い、ＴＦＴのゲート電極５や補助
容量電極等を形成する。
り、Mo（モリブデン）−Ｗ（タングステン）薄膜を形成
した後、フォトリソグラフィおよびエッチング工程によ
りパターンニングを行い、ＴＦＴのゲート電極５や補助
容量電極等を形成する。
【００２６】次に、図４，５に示すように、イオン注入
用のマスクとなるレジスト６やAl層を形成した後、不純
物イオンを注入して、ソース領域７、ドレイン領域８お
よびチャネル領域９を形成する。より詳細には、図４に
示すように、ｎチャネルＴＦＴの形成領域をレジストで
覆った状態で、ｐチャネルＴＦＴの形成領域にボロン
（Ｂ）イオンを注入して、ソース領域７、ドレイン領域
８、およびチャネル領域９を形成する。その後、図５に
示すように、ｐチャネルＴＦＴの形成領域をレジスト６
で覆った状態で、ｎチャネルＴＦＴの形成領域にリン
（Ｐ）イオンを注入して、ソース領域７、ドレイン領域
８、およびチャネル領域９を形成する。
用のマスクとなるレジスト６やAl層を形成した後、不純
物イオンを注入して、ソース領域７、ドレイン領域８お
よびチャネル領域９を形成する。より詳細には、図４に
示すように、ｎチャネルＴＦＴの形成領域をレジストで
覆った状態で、ｐチャネルＴＦＴの形成領域にボロン
（Ｂ）イオンを注入して、ソース領域７、ドレイン領域
８、およびチャネル領域９を形成する。その後、図５に
示すように、ｐチャネルＴＦＴの形成領域をレジスト６
で覆った状態で、ｎチャネルＴＦＴの形成領域にリン
（Ｐ）イオンを注入して、ソース領域７、ドレイン領域
８、およびチャネル領域９を形成する。
【００２７】図５（ａ）に示すように、本実施形態で
は、チャネルの幅方向におけるソース領域７とドレイン
領域８の幅（図５の矢印Ｌ２）を、チャネル幅（図５の
矢印Ｌ１）よりも狭くしている。また、チャネル幅方向
におけるソース領域７やドレイン領域８の端部と、チャ
ネルの端部との間に、高抵抗のポリシリコン層３を形成
し、ポリシリコン層３のエッジ部分での電界集中の緩和
を図っている。なお、ポリシリコン層３は、ほぼ真性半
導体であり、電界集中を十分に回避できる程度に高抵抗
である。
は、チャネルの幅方向におけるソース領域７とドレイン
領域８の幅（図５の矢印Ｌ２）を、チャネル幅（図５の
矢印Ｌ１）よりも狭くしている。また、チャネル幅方向
におけるソース領域７やドレイン領域８の端部と、チャ
ネルの端部との間に、高抵抗のポリシリコン層３を形成
し、ポリシリコン層３のエッジ部分での電界集中の緩和
を図っている。なお、ポリシリコン層３は、ほぼ真性半
導体であり、電界集中を十分に回避できる程度に高抵抗
である。
【００２８】図４，５に示すイオン注入工程が終了する
と、次に、基板全体を高温にして、あるいは基板にレー
ザーを照射して、熱処理を行い、注入不純物を活性化す
る。
と、次に、基板全体を高温にして、あるいは基板にレー
ザーを照射して、熱処理を行い、注入不純物を活性化す
る。
【００２９】次に、図６に示すように、常圧ＣＶＤ法に
より、第１の層間絶縁膜となる酸化シリコン層６を形成
した後、酸化シリコン層６の一部に電極配線用のコンタ
クトホール１０を形成する。次に、図７に示すように、
コンタクトホール１０内にスパッタ法によりアルミ等の
導電材料を埋め込み、フォトリソグラフィおよびエッチ
ングによりパターンニングを行って、ソース電極１１や
ドレイン電極１２等の配線層を形成する。
より、第１の層間絶縁膜となる酸化シリコン層６を形成
した後、酸化シリコン層６の一部に電極配線用のコンタ
クトホール１０を形成する。次に、図７に示すように、
コンタクトホール１０内にスパッタ法によりアルミ等の
導電材料を埋め込み、フォトリソグラフィおよびエッチ
ングによりパターンニングを行って、ソース電極１１や
ドレイン電極１２等の配線層を形成する。
【００３０】次に、図８に示すように、プラズマＣＶＤ
法により、窒化シリコン層や透明有機保護膜等により、
第２の層間絶縁膜１３を形成する。次に、コンタクトホ
ールを形成した後、コンタクトホールの内壁を含めて、
第２の層間絶縁膜１３の上面に、スパッタ法により、透
明電極膜であるＩＴＯ膜１４を形成する。次に、ＩＴＯ
膜１４をエッチングによりパターンニングした後、ＩＴ
Ｏ膜１４の上面にＰＩ層１５を形成して下部電極を完成
させる。
法により、窒化シリコン層や透明有機保護膜等により、
第２の層間絶縁膜１３を形成する。次に、コンタクトホ
ールを形成した後、コンタクトホールの内壁を含めて、
第２の層間絶縁膜１３の上面に、スパッタ法により、透
明電極膜であるＩＴＯ膜１４を形成する。次に、ＩＴＯ
膜１４をエッチングによりパターンニングした後、ＩＴ
Ｏ膜１４の上面にＰＩ層１５を形成して下部電極を完成
させる。
【００３１】上記の工程で形成された下部電極は、ガラ
ス基板１６、カラーフィルター１７、ＩＴＯ膜１８、お
よびＰＩ層１９からなる上部電極と、間に液晶層２０を
挟んで対向配置され、シール材２１で密封される。
ス基板１６、カラーフィルター１７、ＩＴＯ膜１８、お
よびＰＩ層１９からなる上部電極と、間に液晶層２０を
挟んで対向配置され、シール材２１で密封される。
【００３２】なお、第２の層間絶縁膜１３として透明有
機保護膜を用いる代わりに、着色性の有機保護膜を用い
て、カラーフィルターと同等の機能を下部電極側に持た
せてもよい。
機保護膜を用いる代わりに、着色性の有機保護膜を用い
て、カラーフィルターと同等の機能を下部電極側に持た
せてもよい。
【００３３】また、ＭｏＷ膜によりゲート配線領域と補
助容量配線領域を形成し、このＭｏＷ膜を不純物注入用
のマスクとして利用してもよい。この場合、ＭｏＷ膜を
２回に分けて成膜し、１回目に成膜したＭｏＷ膜をｎ型
不純物注入用のマスクとして利用し、２回目に成膜した
ＭｏＷ膜をｐ型不純物注入用のマスクとして利用すれ
ば、ｐチャネルＴＦＴとｎチャネルＴＦＴを作り分ける
ことができる。
助容量配線領域を形成し、このＭｏＷ膜を不純物注入用
のマスクとして利用してもよい。この場合、ＭｏＷ膜を
２回に分けて成膜し、１回目に成膜したＭｏＷ膜をｎ型
不純物注入用のマスクとして利用し、２回目に成膜した
ＭｏＷ膜をｐ型不純物注入用のマスクとして利用すれ
ば、ｐチャネルＴＦＴとｎチャネルＴＦＴを作り分ける
ことができる。
【００３４】このように、本実施形態のＴＦＴは、チャ
ネルの幅方向におけるソース領域７とドレイン領域８の
幅（図１の矢印Ｌ２）を、チャネル幅（図１の矢印Ｌ
１）よりも狭くし、ソース領域７やドレイン領域８の端
部と、チャネル領域の端部との間に高抵抗のポリシリコ
ン層３を形成するため、ポリシリコン層３のエッジ部分
での電界集中を緩和することができる。電界集中の緩和
により、ホットキャリアの発生や短チャネル効果を抑制
でき、ＴＦＴの素子特性も改善され、信頼性が向上す
る。
ネルの幅方向におけるソース領域７とドレイン領域８の
幅（図１の矢印Ｌ２）を、チャネル幅（図１の矢印Ｌ
１）よりも狭くし、ソース領域７やドレイン領域８の端
部と、チャネル領域の端部との間に高抵抗のポリシリコ
ン層３を形成するため、ポリシリコン層３のエッジ部分
での電界集中を緩和することができる。電界集中の緩和
により、ホットキャリアの発生や短チャネル効果を抑制
でき、ＴＦＴの素子特性も改善され、信頼性が向上す
る。
【００３５】〔第２の実施形態〕第２の実施形態は、Ｔ
ＦＴをＬＤＤ(Light Doped Drain) 構造にしたものであ
る。図９はＴＦＴの第２の実施形態の構造を示す図、図
１０〜図１４は図９のＴＦＴの製造工程を示す図であ
る。これらの図の（ａ）は平面図、（ｂ）は（ａ）のＡ
−Ａ′線端面図、（ｃ）は（ａ）のＢ−Ｂ′線端面図で
ある。
ＦＴをＬＤＤ(Light Doped Drain) 構造にしたものであ
る。図９はＴＦＴの第２の実施形態の構造を示す図、図
１０〜図１４は図９のＴＦＴの製造工程を示す図であ
る。これらの図の（ａ）は平面図、（ｂ）は（ａ）のＡ
−Ａ′線端面図、（ｃ）は（ａ）のＢ−Ｂ′線端面図で
ある。
【００３６】まず、図１０に示すように、透明絶縁基板
１上にアンダーコート膜２を形成した後、ポリシリコン
層３を形成し、その後、ポリシリコン層３の表面を酸化
シリコン層４で覆う。次に、図１１に示すように、ゲー
ト電極５を形成した後、ゲート電極５をマスクにして、
不純物イオンを注入して高抵抗のＬＤＤ領域３１を形成
する。
１上にアンダーコート膜２を形成した後、ポリシリコン
層３を形成し、その後、ポリシリコン層３の表面を酸化
シリコン層４で覆う。次に、図１１に示すように、ゲー
ト電極５を形成した後、ゲート電極５をマスクにして、
不純物イオンを注入して高抵抗のＬＤＤ領域３１を形成
する。
【００３７】次に、図１２に示すように、基板上面の一
部をレジストで覆った状態で不純物イオンを注入し、ソ
ース領域７とドレイン領域８を形成する。このとき、ポ
リシリコン層３のエッジ部分での電界集中を緩和するた
め、図１２（ａ）に示すように、ＬＤＤ領域３１の一部
だけにソース領域７とドレイン領域８を形成する。
部をレジストで覆った状態で不純物イオンを注入し、ソ
ース領域７とドレイン領域８を形成する。このとき、ポ
リシリコン層３のエッジ部分での電界集中を緩和するた
め、図１２（ａ）に示すように、ＬＤＤ領域３１の一部
だけにソース領域７とドレイン領域８を形成する。
【００３８】次に、図１３に示すように、基板上面に層
間絶縁膜６を形成した後、ソース電極とドレイン電極を
形成するためのコンタクトホール１０を形成する。次
に、図１４に示すように、ソース領域７に接続されるソ
ース電極１１と、ドレイン領域８に接続されるドレイン
電極１２とを形成する。その後、図８と同様に、液晶層
および対向電極を形成する。
間絶縁膜６を形成した後、ソース電極とドレイン電極を
形成するためのコンタクトホール１０を形成する。次
に、図１４に示すように、ソース領域７に接続されるソ
ース電極１１と、ドレイン領域８に接続されるドレイン
電極１２とを形成する。その後、図８と同様に、液晶層
および対向電極を形成する。
【００３９】このように、第２の実施形態は、高抵抗の
ＬＤＤ領域３１の一部に、ソース領域７、ドレイン領域
８、およびチャネル領域９を形成するため、ポリシリコ
ン層３のエッジ部分での電界集中を緩和できると同時
に、ホットキャリアの発生も抑制でき、第１の実施形態
と同様に、ＴＦＴの素子特性および信頼性を向上でき
る。
ＬＤＤ領域３１の一部に、ソース領域７、ドレイン領域
８、およびチャネル領域９を形成するため、ポリシリコ
ン層３のエッジ部分での電界集中を緩和できると同時
に、ホットキャリアの発生も抑制でき、第１の実施形態
と同様に、ＴＦＴの素子特性および信頼性を向上でき
る。
【００４０】〔第３の実施形態〕第３の実施形態は、第
２の実施形態の変形例であり、ゲート電極５の下部周辺
だけにＬＤＤ領域を形成したものである。
２の実施形態の変形例であり、ゲート電極５の下部周辺
だけにＬＤＤ領域を形成したものである。
【００４１】図１５（ａ）はＴＦＴの第３の実施形態の
平面図、図１５（ｂ）は図１５（ａ）のＡ−Ａ′線端面
図、図１５（ｃ）は図１５（ａ）のＢ−Ｂ′線端面図で
ある。図１５（ａ）に示すように、ゲート電極５の直下
のポリシリコン層３内には、チャネルの幅方向における
ソース領域７とドレイン領域８の幅（図示の矢印Ｌ２）
よりも幅広く、高抵抗のＬＤＤ領域３２が形成されてい
る。このような構造にすると、チャネルの幅方向におけ
るソース領域７とドレイン領域８の端部と、チャネルの
幅方向の端部との間の距離が広がり、ポリシリコン層３
のエッジ部分での電界集中を緩和できる。
平面図、図１５（ｂ）は図１５（ａ）のＡ−Ａ′線端面
図、図１５（ｃ）は図１５（ａ）のＢ−Ｂ′線端面図で
ある。図１５（ａ）に示すように、ゲート電極５の直下
のポリシリコン層３内には、チャネルの幅方向における
ソース領域７とドレイン領域８の幅（図示の矢印Ｌ２）
よりも幅広く、高抵抗のＬＤＤ領域３２が形成されてい
る。このような構造にすると、チャネルの幅方向におけ
るソース領域７とドレイン領域８の端部と、チャネルの
幅方向の端部との間の距離が広がり、ポリシリコン層３
のエッジ部分での電界集中を緩和できる。
【００４２】〔第４の実施形態〕第４の実施形態は、コ
ンタクトホール１０を介して不純物イオンを注入してソ
ース領域７とドレイン領域８を形成したものである。
ンタクトホール１０を介して不純物イオンを注入してソ
ース領域７とドレイン領域８を形成したものである。
【００４３】図１６はＴＦＴの第４の実施形態の構造を
示す図、図１７〜図２１は図１６の製造工程図であり、
これらの図の（ａ）は平面図、（ｂ）は（ａ）のＡ−
Ａ′線端面図、（ｃ）は（ａ）のＢ−Ｂ′線端面図であ
る。ゲート電極５を形成するまでの工程（図１７〜図１
９）は第２の実施形態と同じであるため、説明を省略す
る。
示す図、図１７〜図２１は図１６の製造工程図であり、
これらの図の（ａ）は平面図、（ｂ）は（ａ）のＡ−
Ａ′線端面図、（ｃ）は（ａ）のＢ−Ｂ′線端面図であ
る。ゲート電極５を形成するまでの工程（図１７〜図１
９）は第２の実施形態と同じであるため、説明を省略す
る。
【００４４】ゲート電極５を形成した後、図２０に示す
ように、基板上面に層間絶縁膜６を形成し、次にソース
電極とドレイン電極を形成するためのコンタクトホール
１０を形成する。次に、図２１に示すように、コンタク
トホール１０を介して不純物イオンを注入し、ソース領
域７とドレイン領域８とを形成する。
ように、基板上面に層間絶縁膜６を形成し、次にソース
電極とドレイン電極を形成するためのコンタクトホール
１０を形成する。次に、図２１に示すように、コンタク
トホール１０を介して不純物イオンを注入し、ソース領
域７とドレイン領域８とを形成する。
【００４５】このように、コンタクトホール１０を介し
て不純物イオンを注入することにより、ポリシリコン層
３の一部だけにソース領域７とドレイン領域８を形成で
き、ポリシリコン層３のエッジ部分の電界集中を緩和で
きる。
て不純物イオンを注入することにより、ポリシリコン層
３の一部だけにソース領域７とドレイン領域８を形成で
き、ポリシリコン層３のエッジ部分の電界集中を緩和で
きる。
【００４６】次に、図１６に示すように、ソース領域７
に接続されるソース電極１１と、ドレイン領域８に接続
されるドレイン電極１２とを形成する。その後、図８と
同様に、液晶層や対向電極を形成する。
に接続されるソース電極１１と、ドレイン領域８に接続
されるドレイン電極１２とを形成する。その後、図８と
同様に、液晶層や対向電極を形成する。
【００４７】このように、第４の実施形態は、コンタク
トホール１０を介して不純物イオンを注入してソース領
域７とドレイン領域８を形成するため、イオン注入用の
レジストを形成する工程が不要となり、製造工程を簡略
化できるとともに、ポリシリコン層３のエッジ部分での
電界集中も緩和できる。また、コンタクトホール１０の
位置に正しくソース領域７とドレイン領域８を形成でき
るため、セルフアライン構造にすることができ、ＴＦＴ
の特性がよくなる。
トホール１０を介して不純物イオンを注入してソース領
域７とドレイン領域８を形成するため、イオン注入用の
レジストを形成する工程が不要となり、製造工程を簡略
化できるとともに、ポリシリコン層３のエッジ部分での
電界集中も緩和できる。また、コンタクトホール１０の
位置に正しくソース領域７とドレイン領域８を形成でき
るため、セルフアライン構造にすることができ、ＴＦＴ
の特性がよくなる。
【００４８】〔第５の実施形態〕第５の実施形態は、ソ
ース領域７、ドレイン領域８、チャネル領域９以外のポ
リシリコン層３内の極性を、ソース領域７やドレイン領
域８とは逆極性にしたものである。
ース領域７、ドレイン領域８、チャネル領域９以外のポ
リシリコン層３内の極性を、ソース領域７やドレイン領
域８とは逆極性にしたものである。
【００４９】図２２はＴＦＴの第５の実施形態の製造工
程図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−
Ａ′線端面図、（ｃ）は（ａ）のＢ−Ｂ′線端面図であ
る。図２２に示すように、第５の実施形態は、ソース領
域７、ドレイン領域８およびチャネル領域９以外のポリ
シリコン層３の内部（以下、逆極性領域と呼ぶ）３３
を、ソース領域７やドレイン領域８とは逆極性にしてい
る。この逆極性領域３３は、ソース領域７やドレイン領
域８を形成するのに用いられる不純物イオンとは逆極性
のイオンを注入することにより形成される。また、図２
２（ａ）に示すように、チャネル幅方向におけるソース
領域７とドレイン領域８の幅（図示の矢印Ｌ２）を、チ
ャネル幅（図示の矢印Ｌ１）よりも短くする。
程図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−
Ａ′線端面図、（ｃ）は（ａ）のＢ−Ｂ′線端面図であ
る。図２２に示すように、第５の実施形態は、ソース領
域７、ドレイン領域８およびチャネル領域９以外のポリ
シリコン層３の内部（以下、逆極性領域と呼ぶ）３３
を、ソース領域７やドレイン領域８とは逆極性にしてい
る。この逆極性領域３３は、ソース領域７やドレイン領
域８を形成するのに用いられる不純物イオンとは逆極性
のイオンを注入することにより形成される。また、図２
２（ａ）に示すように、チャネル幅方向におけるソース
領域７とドレイン領域８の幅（図示の矢印Ｌ２）を、チ
ャネル幅（図示の矢印Ｌ１）よりも短くする。
【００５０】このような構造にすることにより、ポリシ
リコン層３のエッジ部分での電界集中を緩和できるとい
う第１〜第４の実施形態と同様の効果が得られることに
加えて、チャネル中で発生したホットキャリアを逆極性
領域にトラップできることから、ホットキャリアの発生
をより確実に抑制できる。
リコン層３のエッジ部分での電界集中を緩和できるとい
う第１〜第４の実施形態と同様の効果が得られることに
加えて、チャネル中で発生したホットキャリアを逆極性
領域にトラップできることから、ホットキャリアの発生
をより確実に抑制できる。
【００５１】〔第６の実施形態〕第６の実施形態は第５
の実施形態の変形例であり、ポリシリコン層３内の逆極
性領域を、ソース電極またはドレイン電極と接続したも
のである。
の実施形態の変形例であり、ポリシリコン層３内の逆極
性領域を、ソース電極またはドレイン電極と接続したも
のである。
【００５２】図２３はＴＦＴの第６の実施形態の製造工
程図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−
Ａ′線端面図、（ｃ）は（ａ）のＢ−Ｂ′線端面図であ
る。図示のように、第６の実施形態は、ソース領域７、
ドレイン領域８およびチャネル領域９以外のポリシリコ
ン層３の内部をソース領域７等とは逆極性にし、この逆
極性領域のうち一方の領域３４をソース電極に、他方の
領域３５をドレイン電極に接続している。
程図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−
Ａ′線端面図、（ｃ）は（ａ）のＢ−Ｂ′線端面図であ
る。図示のように、第６の実施形態は、ソース領域７、
ドレイン領域８およびチャネル領域９以外のポリシリコ
ン層３の内部をソース領域７等とは逆極性にし、この逆
極性領域のうち一方の領域３４をソース電極に、他方の
領域３５をドレイン電極に接続している。
【００５３】このような構造にすることにより、逆極性
領域の電位がフローティング状態にならなくなり、第５
の実施形態よりもさらに確実にホットキャリアをトラッ
プすることができる。
領域の電位がフローティング状態にならなくなり、第５
の実施形態よりもさらに確実にホットキャリアをトラッ
プすることができる。
【００５４】上述した第１の実施形態では、ＣＭＯＳ構
成のＴＦＴを形成する例を説明したが、必ずしもＣＭＯ
Ｓ構成にする必要はなく、ｎチャネルＴＦＴやｐチャネ
ルＴＦＴを単体で形成してもよい。
成のＴＦＴを形成する例を説明したが、必ずしもＣＭＯ
Ｓ構成にする必要はなく、ｎチャネルＴＦＴやｐチャネ
ルＴＦＴを単体で形成してもよい。
【００５５】また、上述した各実施形態では、p-Si形Ｔ
ＦＴを形成する例を説明したが、アモルファスシリコン
（a-Si）形ＴＦＴを形成する場合にも本実施形態は適用
できる。また、半導体層３が、単結晶シリコンや、ゲル
マニウム等のシリコン以外の材料であってもよい。ま
た、同一の透明絶縁基板１上に、上述した複数の実施形
態のＴＦＴを混在させてもよい。
ＦＴを形成する例を説明したが、アモルファスシリコン
（a-Si）形ＴＦＴを形成する場合にも本実施形態は適用
できる。また、半導体層３が、単結晶シリコンや、ゲル
マニウム等のシリコン以外の材料であってもよい。ま
た、同一の透明絶縁基板１上に、上述した複数の実施形
態のＴＦＴを混在させてもよい。
【００５６】
【発明の効果】以上詳細に説明したように、本発明によ
れば、チャネルの幅方向におけるソース領域やドレイン
領域の端部を、チャネルの幅方向の端部よりも内側に形
成したため、半導体層のエッジ部分での電界集中を緩和
でき、ホットキャリアの発生や短チャネル効果を抑制で
きることから、ＴＦＴの電気的特性や信頼性等を向上で
きる。
れば、チャネルの幅方向におけるソース領域やドレイン
領域の端部を、チャネルの幅方向の端部よりも内側に形
成したため、半導体層のエッジ部分での電界集中を緩和
でき、ホットキャリアの発生や短チャネル効果を抑制で
きることから、ＴＦＴの電気的特性や信頼性等を向上で
きる。
【図１】本発明に係る薄膜トランジスタの第１の実施形
態の構造を示す図。
態の構造を示す図。
【図２】図１のＴＦＴの製造工程を示す図。
【図３】図２に続く製造工程を示す図。
【図４】図３に続く製造工程を示す図。
【図５】図４に続く製造工程を示す図。
【図６】図５に続く製造工程を示す図。
【図７】図６に続く製造工程を示す図。
【図８】図７に続く製造工程を示す図。
【図９】ＴＦＴの第２の実施形態の構造を示す図。
【図１０】図９のＴＦＴの製造工程を示す図。
【図１１】図１０に続く製造工程を示す図。
【図１２】図１１に続く製造工程を示す図。
【図１３】図１２に続く製造工程を示す図。
【図１４】図１３に続く製造工程を示す図。
【図１５】ＴＦＴの第３の実施形態の構造を示す図。
【図１６】ＴＦＴの第４の実施形態の構造を示す図。
【図１７】図１６のＴＦＴの製造工程を示す図。
【図１８】図１７に続く製造工程を示す図。
【図１９】図１８に続く製造工程を示す図。
【図２０】図１９に続く製造工程を示す図。
【図２１】図２０に続く製造工程を示す図。
【図２２】ＴＦＴの第５の実施形態の構造を示す図。
【図２３】ＴＦＴの第６の実施形態の構造を示す図。
【図２４】従来のＴＦＴの構造を示す図。
１ 透明絶縁基板 ２ アンダーコート膜 ３ ポリシリコン層 ４ 酸化シリコン層 ５ ゲート電極 ６ レジスト ７ ソース領域 ８ ドレイン領域 ９ チャネル領域 １０ コンタクトホール １１ ソース電極 １２ ドレイン電極 １３ 層間絶縁膜 １４ ＩＴＯ膜 １５ ＰＩ層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１６Ａ ６１７Ｋ ６１８Ｃ
Claims (9)
- 【請求項１】絶縁膜上に島状に形成された半導体層と、
前記半導体層の上面および側面に形成されたゲート絶縁
膜と、前記半導体層の上面に前記ゲート絶縁膜を介して
形成されたゲート電極と、を備え、 不純物イオンの注入により、前記半導体層内にソース領
域とドレイン領域とを形成し、これら領域の間にチャネ
ルの形成領域を設けた薄膜トランジスタにおいて、 前記チャネルの幅方向における前記ソース領域および前
記ドレイン領域の幅を、前記チャネルの幅よりも短く
し、かつ、前記チャネルの幅方向における前記ソース領
域および前記ドレイン領域の端部を、前記チャネルの幅
方向の端部よりも内側に形成したことを特徴とする薄膜
トランジスタ。 - 【請求項２】前記チャネルの形成領域、前記ソース領
域、および前記ドレイン領域以外の前記半導体層内の不
純物濃度を、前記チャネルの形成領域内の不純物濃度以
下にしたことを特徴とする請求項１に記載の薄膜トラン
ジスタ。 - 【請求項３】前記チャネルの形成領域、前記ソース領域
および前記ドレイン領域以外の前記半導体層内の不純物
濃度を、前記ソース領域および前記ドレイン領域の不純
物濃度より低く、前記チャネル形成領域の不純物濃度よ
り高くしたことを特徴とする請求項１に記載の薄膜トラ
ンジスタ。 - 【請求項４】前記チャネルの形成領域、前記ソース領域
および前記ドレイン領域以外の前記半導体層内の極性
と、前記ソース領域および前記ドレイン領域の極性とを
逆にしたことを特徴とする請求項１〜３のいずれかに記
載の薄膜トランジスタ。 - 【請求項５】前記チャネルの形成領域、前記ソース領域
および前記ドレイン領域以外の前記半導体層内の電位
を、ソース電極またはドレイン電極と同電位にしたこと
を特徴とする請求項４に記載の薄膜トランジスタ。 - 【請求項６】隣接する前記島状の半導体層の一方にｐチ
ャネル形トランジスタを、他方にｎチャネルトランジス
タを形成してＣＭＯＳ構造にしたことを特徴とする請求
項１〜５に記載の薄膜トランジスタ。 - 【請求項７】前記半導体層は、ポリシリコン層であるこ
とを特徴とする請求項１〜６のいずれかに記載の薄膜ト
ランジスタ。 - 【請求項８】絶縁膜上に島状に形成された半導体層の内
部に、不純物イオンの注入によりソース領域とドレイン
領域とを形成し、これらの領域の間にチャネルの形成領
域を設けた薄膜トランジスタの製造方法において、 絶縁膜上に前記半導体層を形成する第１の工程と、 前記半導体層を部分的に除去して、互いに分離された島
状の前記半導体層を形成する第２の工程と、 島状の前記半導体層の上面および側面にゲート絶縁膜を
形成する第３の工程と、 前記ゲート絶縁膜の上面に前記ゲート電極を形成する第
４の工程と、 前記ゲート電極をマスクにして不純物イオンを注入して
前記ソース領域および前記ドレイン領域を形成する第５
の工程と、 前記ソース領域に接続されるソース電極と、前記ドレイ
ン領域に接続されるドレイン電極とを形成する第６の工
程と、を備え、 前記第５の工程では、前記チャネルの幅方向における前
記ソース領域および前記ドレイン領域の幅を、前記チャ
ネルの幅よりも短くし、かつ、前記チャネルの幅方向に
おける前記ソース領域および前記ドレイン領域の端部
を、前記チャネルの幅方向の端部よりも内側に形成する
ことを特徴とする薄膜トランジスタの製造方法。 - 【請求項９】絶縁膜上に島状に形成された半導体層の内
部に、不純物イオンの注入によりソース領域とドレイン
領域とを形成し、これらの領域の間にチャネルの形成領
域を設けた薄膜トランジスタの製造方法において、 絶縁膜上に前記半導体層を形成する第１の工程と、 前記半導体層を部分的に除去して、互いに分離された島
状の前記半導体層を形成する第２の工程と、 島状の前記半導体層の上面および側面にゲート絶縁膜を
形成する第３の工程と、 前記ゲート絶縁膜の上面にゲート電極を形成する第４の
工程と、 前記ゲート電極をマスクとして不純物イオンを注入し、
前記半導体層内にＬＤＤ(Lightly Doped Drain) 領域を
形成する第５の工程と、 前記ゲート絶縁膜の上面を層間絶縁膜で覆う第６の工程
と、 前記層間絶縁膜の一部にコンタクトホールを形成して、
前記ＬＤＤ領域を露出させる第７の工程と、 前記コンタクトホールを介して前記ＬＤＤ領域に不純物
イオンを注入し、前記ソース領域と前記ドレイン領域と
を形成する第８の工程と、 前記ソース領域に接続されるソース電極と、前記ドレイ
ン領域に接続されるドレイン電極とを形成する第９の工
程と、を備え、 前記第８の工程では、前記チャネルの幅方向における前
記ソース領域および前記ドレイン領域の幅を、前記チャ
ネルの幅よりも短くし、かつ、前記チャネルの幅方向に
おける前記ソース領域および前記ドレイン領域の端部
を、前記チャネルの幅方向の端部よりも内側に形成する
ことを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1177098A JPH11214696A (ja) | 1998-01-23 | 1998-01-23 | 薄膜トランジスタおよび薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1177098A JPH11214696A (ja) | 1998-01-23 | 1998-01-23 | 薄膜トランジスタおよび薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214696A true JPH11214696A (ja) | 1999-08-06 |
Family
ID=11787218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1177098A Pending JPH11214696A (ja) | 1998-01-23 | 1998-01-23 | 薄膜トランジスタおよび薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11214696A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1998
- 1998-01-23 JP JP1177098A patent/JPH11214696A/ja active Pending
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