JP3626734B2 - 薄膜半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、薄膜半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来、ＣＭＯＳ形の薄膜半導体装置では、Ｎｃｈトランジスタ及びＰｃｈトランジスタのゲート電極が単一金属あるいは単一導電型ポリシリコンにより構成されていた。しかし、この方法ではゲート電極材料の仕事関数がＮｃｈ、Ｐｃｈとも同一になり、同程度の閾値電圧（Ｖｔｈ）を得ようとするとどちらかのチャネル不純物濃度を極端に小さくする必要があった。
【０００３】
このため、ガラス基板上の多結晶シリコンにＮｃｈ、Ｐｃｈトランジスタを形成する薄膜半導体装置では、６００度以下の低温処理プロセスであること、多結晶シリコンの面方位の複雑さから、界面準位密度が大きく（単結晶Ｓｉが１Ｅ１１／ｃｍ２程度であるのに対し、通常５Ｅ１１／ｃｍ２以上）、また、チャネル不純物濃度の低い方のトランジスタのＶｔｈは界面準位密度のバラツキの影響を受けて大きくばらついてしまうという不具合があった。このため、回路駆動電圧をＶｔｈのばらつきの最大値よりも下げることができず、２．５Ｖ以下の低電圧化すなわち低消費電力化を図ることができなかった。
【０００４】
上記Ｖｔｈのばらつきを低減する方法として、たとえば特開平８−１０７１５３号公報には、単結晶シリコンの場合についてＮｃｈのゲートポリシリコンをＮ型にし、ＰｃｈのゲートポリシリコンをＰ型にしてゲート電極の仕事関数の寄与を利用する試みや、ＳＯＩの場合について単結晶とは逆にＮｃｈのゲートポリシリコンをＰ型にし、ＰｃｈのゲートポリシリコンをＮ型にしてゲート電極の仕事関数の寄与を利用する試みが報告されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、ガラス基板上に形成したａ−Ｓｉをエキシマレーザー等で多結晶化したものは通常正の界面準位密度をもつため、特開平８−１０７１５３号公報に示されるＳＯＩの構造とは逆のＮｃｈのゲートポリシリコンをＮ型にし、ＰｃｈのゲートポリシリコンをＰ型にしてＶｔｈを下げる必要があるが、ゲート電極の仕事関数を利用しただけでは十分にＶｔｈのばらつきを小さくすることができない。
【０００６】
たとえば、ゲート酸化膜の膜厚＝５０ｎｍ、Ｑｓｓ（界面準位密度）＝５Ｅ１１／ｃｍ２を想定すると、２Ｖ以下のＶｔｈを得るためのチャネル不純物濃度は、Ｐｃｈでは約２．１Ｅ１６／ｃｍ３、Ｎｃｈでは約１．８Ｅ１７／ｃｍ３であり、Ｎｃｈについてはほぼ十分なチャネル不純物濃度が得られるが、Ｐｃｈについては単結晶Ｓｉに比べて５Ｅ１１／ｃｍ２程度と圧倒的に多いＱｓｓに対し十分とはいえず、Ｖｔｈのばらつき（標準偏差）が０．３Ｖを超えてしまうため、結局２．５Ｖ以下の低電圧回路に適用することは非常に困難であった。
【０００７】
本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、低いＶｔｈと高濃度のチャネル不純物濃度を達成し、ポリシリコン等の界面準位の大きい活性層に形成したトランジスタのＶｔｈのばらつきを改善して低電圧回路の構成を可能にする薄膜半導体装置及びその製造方法を提供することにある。
【０００８】
【問題を解決するための手段】
上記目的を達成するため、本発明の薄膜半導体装置は、透明絶縁性基板上に形成した多結晶シリコン層を活性層とするＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを有する薄膜半導体装置において、前記多結晶シリコン上にゲート絶縁膜を介して形成されるゲート電極にポリシリコンを含み、Ｎチャネルのゲートの前記ポリシリコンがＮ型、Ｐチャネルのゲートの前記ポリシリコンがＰ型であり、空乏化電荷をＱｓ、界面準位密度をＱｓｓ、電荷素量をｑとした場合に、Ｑｓ≧Ｑｓｓ×ｑの関係を満たすようにチャネル不純物濃度が規定され、かつ、前記多結晶シリコン層が最大空乏層幅より薄く形成されているものである。
【００１１】
また、本発明においては、前記多結晶シリコン層の厚さが、６０ｎｍ以下に設定される構成とすることもできる。
【００１６】
このように、本発明は、透明性絶縁基板上の多結晶シリコン層上にＮｃｈ及びＰｃｈのゲートポリシリコンを形成するに当たり、ＮｃｈのゲートポリシリコンはＮ型に、ＰｃｈのゲートポリシリコンはＰ型にし、かつ、多結晶シリコン層をその厚さが反転時空乏層幅よりも薄くなるように形成することにより、閾値電圧（Ｖｔｈ）を低くしながらチャネル不純物濃度を高め、界面準位の多い多結晶シリコンにおいてもＶｔｈのばらつきを従来の半分以下に低減することができる。
【００１７】
図２に、本発明の薄膜半導体装置の断面を示す。ガラス基板１等の透明絶縁性基板上に、下地保護膜２を介して多結晶シリコン層３が設けられ、その上にゲート絶縁膜４を介しゲートポリシリコン５が形成され、Ｎｃｈトランジスタ１０１のゲートポリシリコン５はＮ型に、Ｐｃｈトランジスタ２０１のゲートポリシリコン５はＰ型に形成され、この多結晶シリコン層３の厚さは、Ｎｃｈ、Ｐｃｈの反転時に延びる空乏層幅より薄く形成されている。
【００１８】
このＮｃｈ、Ｐｃｈで異なる導電タイプのゲートポリシリコン５と反転時に延びる空乏層幅より薄い厚さの多結晶シリコン層３を設けることにより、薄膜トランジスタのチャネル不純物濃度をそれぞれ２Ｅ１６／ｃｍ３以上に高濃度化しても閾値電圧（Ｖｔｈ）を低くすることができるため、界面準位密度（Ｑｓｓ）の影響を小さくし、Ｖｔｈのばらつきを小さく抑えることができる。
【００１９】
【発明の実施の形態】
本発明に係る薄膜半導体装置は、その好ましい一実施の形態において、ガラス基板等の透明絶縁性基板上に多結晶シリコン層とゲート絶縁膜とポリシリコンを含むゲート電極とで形成されるＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを有し、ＭＯＳトランジスタのソース／ドレイン形成時やＬＤＤ形成時の不純物注入と同時に、又は、別工程でゲートポリシリコンに不純物を注入してＮチャネルのゲートポリシリコンをＮ型、ＰチャネルのゲートポリシリコンをＰ型にし、かつ、多結晶シリコン層の厚さを反転チャネル形成時における空乏層幅より薄くなるように形成することにより、閾値電圧（Ｖｔｈ）を低くしながらチャネル不純物濃度を高め、界面準位の多い多結晶シリコンにおいてもＶｔｈのばらつきを従来の半分以下に低減して低電圧駆動を実現する。
【００２０】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。
【００２１】
［実施例１］
まず、本発明の第１の実施例に係る薄膜半導体装置及びその製造方法について、図１乃至図５を参照して説明する。図１は、本発明の第１の実施例に係る薄膜半導体装置の平面図であり、図２は図１のＸ−Ｘ線に沿ったＮｃｈ−ＬＤＤ、Ｐｃｈトランジスタの構造を示す断面図である。また、図３乃至図５は薄膜半導体装置の製造方法を示すＸ−Ｘ線に沿った工程断面図である。なお、図３乃至図５は一連の製造工程を示すものであり、作図の都合上分図したものである。
【００２２】
図３乃至図５を参照して、第１の実施例に係る薄膜半導体装置の製造方法について説明する。まず、図３（ａ）に示すように、ガラス基板１の上にＳｉＯ２からなる約１００ｎｍ（１０００Ａ）の下地保護膜２を形成し、その上にＬＰ−ＣＶＤあるいはＰＥ−ＣＶＤにより約６０ｎｍのａ−Ｓｉ３を形成する。ＰＥ−ＣＶＤにより形成されたａ−Ｓｉ３では、次のエキシマレーザー等による結晶化の前に１％以下に脱水素処理される。その後、ａ−Ｓｉ３が形成された基板は結晶化強度８０〜９５％のエネルギーのエキシマレーザー等により多結晶化処理される。
【００２３】
次に、アイランドＰＲ（Ｉ−ＰＲ）、アイランドドライエッチ（Ｉ−ＤＥ）により多結晶シリコン３が素子単位のアイランド状に分離され、ＰＲ工程によりＮｃｈトランジスタ形成領域にはＢが選択的にイオンドーピングあるいはイオン注入され（図３（ｂ）参照）、Ｐｃｈトランジスタ形成領域にはＰが選択的にイオンドーピングあるいはイオン注入される（図３（ｃ）参照）。Ｂ及びＰの実ドーズ量は、この実施例の場合それぞれ４Ｅ１２／ｃｍ２、１Ｅ１２／ｃｍ２である。なお、Ｎｃｈ、Ｐｃｈのチャネル部ドーピングの順番は本発明の効果に影響がなく、逆の順番であってもかまわない。
【００２４】
次に、図４（ｄ）に示すように、ＬＰ−ＣＶＤあるいはＰＥ−ＣＶＤによりゲート酸化膜４を約５０ｎｍ程度成長させた後、Ｐを５Ｅ１９／ｃｍ３程度ドープされたゲートポリシリコン５を約１００ｎｍ成長させ、ＰＲ工程によりＰｃｈトランジスタの形成領域だけ選択的にＢを１Ｅ１６／ｃｍ２程度イオンドーピングあるいはイオン注入により打ち込み、ゲートポリシリコン５をＰ型に反転させる。なお、ゲートポリシリコン５の導電型決定方法は本発明の効果に影響がなく、Ｂをドープした後、Ｎｃｈのゲートポリシリコン５をＰで打ち返しても同様の効果が得られる。
【００２５】
次に、図４（ｅ）に示すように、必要によりレーザーアニールなどの活性化を行なった後、Ｃｒ等のゲートメタル６を約１００ｎｍ成長後、Ｇ−ＰＲ、Ｇ−ＤＥによりゲート電極が選択的に形成される。
【００２６】
ゲート電極が選択的に形成された後、ＬＤＤ構造とする場合には、ＰＲ工程およびイオン注入あるいはイオンドーピングによりＬＤＤ７が選択的に形成され（図４（ｆ）参照）、さらに、ＳＤＢ−ＰＲ、Ｂドーピング、ＳＤＰ−ＰＲ、ＰドーピングによりＰｃｈのＳ／Ｄ８及びＮｃｈのＳ／Ｄ９が選択的あるいはゲート電極とセルフアライン的に形成される（図５（ｇ）参照）。
【００２７】
最後に、ＳｉＮｘなどの層間絶縁膜１０を約２００ｎｍ成長した後、活性化のアニールを行ない、コンタクトＰＲ、コンタクトＤＥにより選択的にコンタクトホール１１を開口し、約５００ｎｍのＡｌを成膜したあと、ＰＲ工程、エッチング工程を経てアルミ配線１２を選択的に形成する（図５（ｈ）参照）。
【００２８】
このように、第１の実施例の製造方法によれば、Ｎｃｈトランジスタのゲートポリシリコン５はＮ型に、Ｐｃｈトランジスタのゲートポリシリコン５はＰ型に形成され、さらに多結晶シリコン３の厚さが反転時空乏層幅よりも薄く形成されるため、Ｎｃｈ、Ｐｃｈのチャネル領域の不純物濃度を２Ｅ１６／ｃｍ３以上にしてもＮｃｈ及びＰｃｈのＶｔｈを２Ｖ以下にすることができ、チャネル不純物濃度が高いためにポリシリコン特有の高界面準位密度の影響を受けにくくばらつきが小さくなり、論理回路の設計自由度が向上し歩留まりが上がるという効果がもたらされる。
【００２９】
このことをＰｃｈトランジスタのＶｔｈの近似式を用いてさらに説明する。ＰｃｈのＶｔｈの近似式は以下のように示される。
【００３０】
Ｖｔｈ＝−Ｑｓ／Ｃｏｘ−２φｎ＋（φｍ＋φｎ）−Ｑｓｓ／Ｃｏｘ×ｑ
∴Ｑｓ＝（２×κｓ×ε０×ｑ×Ｎｄ×２×φｎ）１／２
Ｘｄｍａｘ＝（２×κｓ×ε０×φｉｎｖ／ｑ／Ｎｄ）１／２
ここで、Ｑｓ：空乏化電荷、Ｃｏｘ：単位面積当たりのゲート絶縁膜容量、φｎ：チャネル部の擬フェルミレベル、φｍ：ゲートポリシリコンの擬フェルミレベル、Ｑｓｓ：界面準位密度、ｑ：電荷素量、κｓ：比誘電率、ε０：真空の誘電率、Ｎｄ：チャネル部ドナー密度、Ｘｄｍａｘ：最大空乏層幅、φｉｎｖ（反転電圧）である。
【００３１】
通常、製造の容易さからＰｃｈもＮｃｈもゲートポリシリコン５はＮ型に形成されるが、この場合ＰｃｈのＶｔｈを２Ｖ以下にしようとすると、多結晶シリコンの場合Ｑｓｓが５Ｅ１１／ｃｍ２程度と単結晶シリコンに比べて非常に多いため、チャネル濃度は９Ｅ１３／ｃｍ３以下にしなければならず、Ｑｓ≪Ｑｓｓ×ｑとなっていた。このため、ＰｃｈのＶｔｈはチャネル濃度よりも界面準位密度というパラメータに大きく依存し、ばらつきが大きく標準偏差（σ）が０．３Ｖ近くあった。一方、ＮｃｈトランジスタはＮ型ゲートであるため、２Ｖ以下のＶｔｈにするためのチャネル濃度は２Ｅ１７／ｃｍ３と高いためＱｓ＞Ｑｓｓ×ｑとなっており、チャネルＢドーズでＶｔｈが決まり、ばらつきはσ≒０．１Ｖ程度である。
【００３２】
これに対して、本発明ではＮｃｈのゲートポリシリコン５をＮ型に、Ｐｃｈのゲートポリシリコン５をＰ型にし、かつ、活性層となる多結晶シリコン３の厚さをＮｃｈ、Ｐｃｈ各トランジスタの反転チャネルが形成される時に延びる空乏層の幅よりも薄くすることにより、Ｎｃｈのチャネル部不純物濃度を２Ｅ１７／ｃｍ３、Ｐｃｈのチャネル部不純物濃度を８Ｅ１６／ｃｍ３程度まで上げてもＶｔｈは２Ｖ以下にできるため、ＮｃｈではＱｓ＞Ｑｓｓ×ｑ、ＰｃｈではＱｓ≒Ｑｓｓ×ｑとなり、特にＰｃｈではばらつきは半減し回路設計の自由度、工程能力が格段に（２倍以上）向上する。
【００３３】
また、ゲート電極をポリシリコンとメタルあるいはシリサイドとの少なくとも２層以上の構造にすることにより、ＣＭＯＳインバーター等の回路でもゲートコンタクトをＮ型、Ｐ型で独立にとる必要がなく、通常のＣＭＯＳ設計ルールがそのまま使えるようになる。
【００３４】
［実施例２］
次に、本発明の第２の実施例に係る薄膜半導体装置及びその製造方法について、図６及び図７を参照して説明する。図６及び図７は、第２の実施例に係る薄膜半導体装置の製造方法を示す工程断面図であり、作図の都合上分図したものである。前記した第１の実施例では、本発明をＰＲ工程を使ったＬＤＤ構造に適用したが、ＳＡ（セルフアライン）を用いたＬＤＤ構造に適用することで工程の短縮が可能である。
【００３５】
上記構造の薄膜半導体装置の製造方法を図６及び図７に示す。本図において、ゲート酸化膜４の成長までの工程は第１の実施例と同様である。続いて、図６（ａ）に示すように、ゲートポリシリコン５を約６０ｎｍ成長させる。ゲートポリシリコン５はトランジスタの活性層と同程度の厚さかイオンドーピングによるつき抜けを考慮すると活性層よりやや厚い方が好ましい。その後、Ｇ−ＰＲ、ＤＥ工程を経てＮｃｈ、Ｐｃｈトランジスタのゲート電極となるポリシリコン５が所定の領域にパターニングされる。
【００３６】
次に、ＳＤＢ−ＰＲ、ＢドーピングによりＰｃｈ領域に選択的にＢがドープされ、ＰｃｈトランジスタのＳ／Ｄ８とゲートポリシリコン５がＰ型にドーピングされる（図６（ｂ）参照）。続いて、ＳＤＰ−ＰＲ、ＰドーピングによりＮｃｈ領域に選択的にＰがドープされ、ＮｃｈトランジスタのＳ／Ｄ９とゲートポリシリコン５がＮ型にドーピングされる（図６（ｃ）参照）。なお、ＳＤＢ−ＰＲ・Ｂドーピング、ＳＤＰ−ＰＲ・Ｐドーピングの工程はこの順番でなくとも良く、逆の順番でも本発明の効果は変わらない。
【００３７】
次に、ゲートポリシリコン５のシリサイド処理後、ＰＥ−ＣＶＤで約２００ｎｍの層間絶縁膜１０となるＳｉＮｘを成長させ、不純物の活性化のためのアニール工程を経て、Ｃ−ＰＲ、ＤＥ工程によりコンタクトホール１１が形成される。次に、約５００ｎｍのアルミ成膜後、Ａｌ−ＰＲ、ＤＥ工程を経てアルミ配線１２が形成され、薄膜半導体基板が完成する（図７（ｄ）参照）。
【００３８】
このような製造方法を用いることにより、第１の実施例の効果に加えて、ゲートポリシリコン５の導電型をＮｃｈ、ＰｃｈそれぞれのＳ／Ｄドーピングで同時に形成することができるため、工程の短縮が可能である。
【００３９】
［実施例３］
次に、本発明の第３の実施例に係る薄膜半導体装置及びその製造方法について、図８を参照して説明する。図８は、第３の実施例に係る薄膜半導体装置の製造方法を示す工程断面図である。前記した第２の実施例では、本発明をＳＡ（セルフアライン）を用いたＬＤＤ構造に適用したが、サイドウォールを用いたＬＤＤ構造に適用することもできる。
【００４０】
図８を用いてその製造方法について説明する。本図においてＧ−ＤＥによりポリシコンゲート電極５をパターニングするまでの工程は第２の実施例と同様である。ゲート電極パターニング後、ＬＤＤＢ−ＰＲ、Ｂのイオン注入によりＰｃｈトランジスタのＬＤＤを選択的に形成し（図８（ａ）参照）、次に、ＬＤＤＰ−ＰＲ、Ｐのイオン注入によりＮｃｈのＬＤＤを選択的に形成する（図８（ｂ）参照）。なお、Ｐｃｈ、ＮｃｈのＬＤＤ形成順は本発明の効果に影響がなく、逆の形成順でも同様の効果が得られる。また、Ｐｃｈ、Ｎｃｈのどちらか一方にのみＬＤＤを形成する場合は他方のトランジスタのＳＤ−ＰＲ・ＳＤドーピング工程を先に行なえばよい。
【００４１】
次に、ＬＤＤ形成の後、サイドウォールスペーサーとなるＳｉＯ２を約３０ｎｍ、ＡＬＰ−ＣＶＤあるいはＰＥ−ＣＶＤで成膜しＲＩＥモードエッチングにより約２００ｎｍのサイドウォールスペーサー１４を形成する（図８（ｃ）参照）。ゲートポリシリコンのシリサイド処理後、これに続くＳＤＢ−ＰＲ以降の工程は第２の実施例と同様である。
【００４２】
このように、第３の実施例ではゲートポリシリコンの導電型を決める工程は第２の実施例と同様であるが、ＬＤＤをサイドウォールスペーサー１４で形成しているため、第１の実施例に比べＰＲの重ね精度よりも小さいＬＤＤ長（１μｍ以下）を実現することができ、ＬＤＤトランジスタの高性能化が可能である。
【００４３】
［実施例４］
次に、本発明の第４の実施例に係る薄膜半導体装置について、図９を参照して説明する。図９は、第４の実施例に係る薄膜半導体装置を示す平面図である。なお、本実施例は、ゲートメタル配線の段切れ対策を施すことを特徴とするものであり、主な製造工程は第１の実施例と同様である。
【００４４】
前記した第１の実施例では、ゲートポリシリコン５とＣｒ等のゲートメタル６の積層ゲート電極が、部分的に多結晶シリコン３及びゲート酸化膜４の端部をまたぐような位置関係となっていたため、ゲートメタル６が段切れを起こす恐れがあった。
【００４５】
そこで、本実施例では、図９に示すようにゲートポリシリコン５とゲートメタル６の積層ゲート電極の下層全面に多結晶シリコン３及びゲート酸化膜４が延在するように形成している。そのため、素子部でゲートメタル６の下に多結晶シリコンアイランド３の段差がなくなり、柱状成長しやすいＣｒなどの段切れを防止することが可能となる。
【００４６】
【発明の効果】
以上説明したように、本発明の薄膜半導体装置及びその製造方法によれば下記記載の効果を奏する。
【００４７】
本発明の第１の効果は、Ｎｃｈ、Ｐｃｈのチャネル領域の不純物濃度を大きくしても閾値電圧（Ｖｔｈ）を所定の値以下にすることができるということである。
【００４８】
その理由は、ＮｃｈトランジスタのゲートポリシリコンをＮ型に、ＰｃｈトランジスタのゲートポリシリコンをＰ型に形成し、さらに多結晶シリコンの厚さを反転時空乏層幅よりも薄く設定しているからである。
【００４９】
また、本発明の第２の効果は、Ｖｔｈばらつきが小さくなり、論理回路の設計自由度が向上し歩留まりが上がるということである。
【００５０】
その理由は、チャネル不純物濃度が高いためにポリシリコン特有の高界面準位密度の影響を受けにくくなるからである。
【００５１】
また、本発明の第３の効果は、ゲート電極を構成するゲートメタルの段切れを防止することができるということである。
【００５２】
その理由は、ゲート電極下層全面に多結晶シリコン及びゲート絶縁膜が配設されるようにパターン形成しているからである。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る薄膜半導体装置の構成を示す平面図である。
【図２】本発明の第１の実施例に係る薄膜半導体装置の構造を示す断面図である。
【図３】本発明の第１の実施例に係る薄膜半導体装置の製造方法を示す工程断面図である。
【図４】本発明の第１の実施例に係る薄膜半導体装置の製造方法を示す工程断面図である。
【図５】本発明の第１の実施例に係る薄膜半導体装置の製造方法を示す工程断面図である。
【図６】本発明の第２の実施例に係る薄膜半導体装置の製造方法を示す工程断面図である。
【図７】本発明の第２の実施例に係る薄膜半導体装置の製造方法を示す工程断面図である。
【図８】本発明の第３の実施例に係る薄膜半導体装置の製造方法を示す工程断面図である。
【図９】本発明の第４の実施例に係る薄膜半導体装置の構成を示す平面図である。
【符号の説明】
１ ガラス基板
２ 下地保護膜
３ ａ−Ｓｉ（多結晶シリコン）
４ ゲート酸化膜
５ ゲートポリシリコン
６ ゲートメタル
７ ＬＤＤ
８ Ｐｃｈ Ｓ／Ｄ
９ Ｎｃｈ Ｓ／Ｄ
１０ 層間絶縁膜
１１ コンタクトホール
１２ アルミ配線
１３ シリサイド層
１４ サイドウォールスペーサー
１５ レジスト
１０１ Ｎｃｈトランジスタ
２０１ Ｐｃｈトランジスタ
【発明の属する技術分野】
本発明は、薄膜半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来、ＣＭＯＳ形の薄膜半導体装置では、Ｎｃｈトランジスタ及びＰｃｈトランジスタのゲート電極が単一金属あるいは単一導電型ポリシリコンにより構成されていた。しかし、この方法ではゲート電極材料の仕事関数がＮｃｈ、Ｐｃｈとも同一になり、同程度の閾値電圧（Ｖｔｈ）を得ようとするとどちらかのチャネル不純物濃度を極端に小さくする必要があった。
【０００３】
このため、ガラス基板上の多結晶シリコンにＮｃｈ、Ｐｃｈトランジスタを形成する薄膜半導体装置では、６００度以下の低温処理プロセスであること、多結晶シリコンの面方位の複雑さから、界面準位密度が大きく（単結晶Ｓｉが１Ｅ１１／ｃｍ２程度であるのに対し、通常５Ｅ１１／ｃｍ２以上）、また、チャネル不純物濃度の低い方のトランジスタのＶｔｈは界面準位密度のバラツキの影響を受けて大きくばらついてしまうという不具合があった。このため、回路駆動電圧をＶｔｈのばらつきの最大値よりも下げることができず、２．５Ｖ以下の低電圧化すなわち低消費電力化を図ることができなかった。
【０００４】
上記Ｖｔｈのばらつきを低減する方法として、たとえば特開平８−１０７１５３号公報には、単結晶シリコンの場合についてＮｃｈのゲートポリシリコンをＮ型にし、ＰｃｈのゲートポリシリコンをＰ型にしてゲート電極の仕事関数の寄与を利用する試みや、ＳＯＩの場合について単結晶とは逆にＮｃｈのゲートポリシリコンをＰ型にし、ＰｃｈのゲートポリシリコンをＮ型にしてゲート電極の仕事関数の寄与を利用する試みが報告されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、ガラス基板上に形成したａ−Ｓｉをエキシマレーザー等で多結晶化したものは通常正の界面準位密度をもつため、特開平８−１０７１５３号公報に示されるＳＯＩの構造とは逆のＮｃｈのゲートポリシリコンをＮ型にし、ＰｃｈのゲートポリシリコンをＰ型にしてＶｔｈを下げる必要があるが、ゲート電極の仕事関数を利用しただけでは十分にＶｔｈのばらつきを小さくすることができない。
【０００６】
たとえば、ゲート酸化膜の膜厚＝５０ｎｍ、Ｑｓｓ（界面準位密度）＝５Ｅ１１／ｃｍ２を想定すると、２Ｖ以下のＶｔｈを得るためのチャネル不純物濃度は、Ｐｃｈでは約２．１Ｅ１６／ｃｍ３、Ｎｃｈでは約１．８Ｅ１７／ｃｍ３であり、Ｎｃｈについてはほぼ十分なチャネル不純物濃度が得られるが、Ｐｃｈについては単結晶Ｓｉに比べて５Ｅ１１／ｃｍ２程度と圧倒的に多いＱｓｓに対し十分とはいえず、Ｖｔｈのばらつき（標準偏差）が０．３Ｖを超えてしまうため、結局２．５Ｖ以下の低電圧回路に適用することは非常に困難であった。
【０００７】
本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、低いＶｔｈと高濃度のチャネル不純物濃度を達成し、ポリシリコン等の界面準位の大きい活性層に形成したトランジスタのＶｔｈのばらつきを改善して低電圧回路の構成を可能にする薄膜半導体装置及びその製造方法を提供することにある。
【０００８】
【問題を解決するための手段】
上記目的を達成するため、本発明の薄膜半導体装置は、透明絶縁性基板上に形成した多結晶シリコン層を活性層とするＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを有する薄膜半導体装置において、前記多結晶シリコン上にゲート絶縁膜を介して形成されるゲート電極にポリシリコンを含み、Ｎチャネルのゲートの前記ポリシリコンがＮ型、Ｐチャネルのゲートの前記ポリシリコンがＰ型であり、空乏化電荷をＱｓ、界面準位密度をＱｓｓ、電荷素量をｑとした場合に、Ｑｓ≧Ｑｓｓ×ｑの関係を満たすようにチャネル不純物濃度が規定され、かつ、前記多結晶シリコン層が最大空乏層幅より薄く形成されているものである。
【００１１】
また、本発明においては、前記多結晶シリコン層の厚さが、６０ｎｍ以下に設定される構成とすることもできる。
【００１６】
このように、本発明は、透明性絶縁基板上の多結晶シリコン層上にＮｃｈ及びＰｃｈのゲートポリシリコンを形成するに当たり、ＮｃｈのゲートポリシリコンはＮ型に、ＰｃｈのゲートポリシリコンはＰ型にし、かつ、多結晶シリコン層をその厚さが反転時空乏層幅よりも薄くなるように形成することにより、閾値電圧（Ｖｔｈ）を低くしながらチャネル不純物濃度を高め、界面準位の多い多結晶シリコンにおいてもＶｔｈのばらつきを従来の半分以下に低減することができる。
【００１７】
図２に、本発明の薄膜半導体装置の断面を示す。ガラス基板１等の透明絶縁性基板上に、下地保護膜２を介して多結晶シリコン層３が設けられ、その上にゲート絶縁膜４を介しゲートポリシリコン５が形成され、Ｎｃｈトランジスタ１０１のゲートポリシリコン５はＮ型に、Ｐｃｈトランジスタ２０１のゲートポリシリコン５はＰ型に形成され、この多結晶シリコン層３の厚さは、Ｎｃｈ、Ｐｃｈの反転時に延びる空乏層幅より薄く形成されている。
【００１８】
このＮｃｈ、Ｐｃｈで異なる導電タイプのゲートポリシリコン５と反転時に延びる空乏層幅より薄い厚さの多結晶シリコン層３を設けることにより、薄膜トランジスタのチャネル不純物濃度をそれぞれ２Ｅ１６／ｃｍ３以上に高濃度化しても閾値電圧（Ｖｔｈ）を低くすることができるため、界面準位密度（Ｑｓｓ）の影響を小さくし、Ｖｔｈのばらつきを小さく抑えることができる。
【００１９】
【発明の実施の形態】
本発明に係る薄膜半導体装置は、その好ましい一実施の形態において、ガラス基板等の透明絶縁性基板上に多結晶シリコン層とゲート絶縁膜とポリシリコンを含むゲート電極とで形成されるＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを有し、ＭＯＳトランジスタのソース／ドレイン形成時やＬＤＤ形成時の不純物注入と同時に、又は、別工程でゲートポリシリコンに不純物を注入してＮチャネルのゲートポリシリコンをＮ型、ＰチャネルのゲートポリシリコンをＰ型にし、かつ、多結晶シリコン層の厚さを反転チャネル形成時における空乏層幅より薄くなるように形成することにより、閾値電圧（Ｖｔｈ）を低くしながらチャネル不純物濃度を高め、界面準位の多い多結晶シリコンにおいてもＶｔｈのばらつきを従来の半分以下に低減して低電圧駆動を実現する。
【００２０】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。
【００２１】
［実施例１］
まず、本発明の第１の実施例に係る薄膜半導体装置及びその製造方法について、図１乃至図５を参照して説明する。図１は、本発明の第１の実施例に係る薄膜半導体装置の平面図であり、図２は図１のＸ−Ｘ線に沿ったＮｃｈ−ＬＤＤ、Ｐｃｈトランジスタの構造を示す断面図である。また、図３乃至図５は薄膜半導体装置の製造方法を示すＸ−Ｘ線に沿った工程断面図である。なお、図３乃至図５は一連の製造工程を示すものであり、作図の都合上分図したものである。
【００２２】
図３乃至図５を参照して、第１の実施例に係る薄膜半導体装置の製造方法について説明する。まず、図３（ａ）に示すように、ガラス基板１の上にＳｉＯ２からなる約１００ｎｍ（１０００Ａ）の下地保護膜２を形成し、その上にＬＰ−ＣＶＤあるいはＰＥ−ＣＶＤにより約６０ｎｍのａ−Ｓｉ３を形成する。ＰＥ−ＣＶＤにより形成されたａ−Ｓｉ３では、次のエキシマレーザー等による結晶化の前に１％以下に脱水素処理される。その後、ａ−Ｓｉ３が形成された基板は結晶化強度８０〜９５％のエネルギーのエキシマレーザー等により多結晶化処理される。
【００２３】
次に、アイランドＰＲ（Ｉ−ＰＲ）、アイランドドライエッチ（Ｉ−ＤＥ）により多結晶シリコン３が素子単位のアイランド状に分離され、ＰＲ工程によりＮｃｈトランジスタ形成領域にはＢが選択的にイオンドーピングあるいはイオン注入され（図３（ｂ）参照）、Ｐｃｈトランジスタ形成領域にはＰが選択的にイオンドーピングあるいはイオン注入される（図３（ｃ）参照）。Ｂ及びＰの実ドーズ量は、この実施例の場合それぞれ４Ｅ１２／ｃｍ２、１Ｅ１２／ｃｍ２である。なお、Ｎｃｈ、Ｐｃｈのチャネル部ドーピングの順番は本発明の効果に影響がなく、逆の順番であってもかまわない。
【００２４】
次に、図４（ｄ）に示すように、ＬＰ−ＣＶＤあるいはＰＥ−ＣＶＤによりゲート酸化膜４を約５０ｎｍ程度成長させた後、Ｐを５Ｅ１９／ｃｍ３程度ドープされたゲートポリシリコン５を約１００ｎｍ成長させ、ＰＲ工程によりＰｃｈトランジスタの形成領域だけ選択的にＢを１Ｅ１６／ｃｍ２程度イオンドーピングあるいはイオン注入により打ち込み、ゲートポリシリコン５をＰ型に反転させる。なお、ゲートポリシリコン５の導電型決定方法は本発明の効果に影響がなく、Ｂをドープした後、Ｎｃｈのゲートポリシリコン５をＰで打ち返しても同様の効果が得られる。
【００２５】
次に、図４（ｅ）に示すように、必要によりレーザーアニールなどの活性化を行なった後、Ｃｒ等のゲートメタル６を約１００ｎｍ成長後、Ｇ−ＰＲ、Ｇ−ＤＥによりゲート電極が選択的に形成される。
【００２６】
ゲート電極が選択的に形成された後、ＬＤＤ構造とする場合には、ＰＲ工程およびイオン注入あるいはイオンドーピングによりＬＤＤ７が選択的に形成され（図４（ｆ）参照）、さらに、ＳＤＢ−ＰＲ、Ｂドーピング、ＳＤＰ−ＰＲ、ＰドーピングによりＰｃｈのＳ／Ｄ８及びＮｃｈのＳ／Ｄ９が選択的あるいはゲート電極とセルフアライン的に形成される（図５（ｇ）参照）。
【００２７】
最後に、ＳｉＮｘなどの層間絶縁膜１０を約２００ｎｍ成長した後、活性化のアニールを行ない、コンタクトＰＲ、コンタクトＤＥにより選択的にコンタクトホール１１を開口し、約５００ｎｍのＡｌを成膜したあと、ＰＲ工程、エッチング工程を経てアルミ配線１２を選択的に形成する（図５（ｈ）参照）。
【００２８】
このように、第１の実施例の製造方法によれば、Ｎｃｈトランジスタのゲートポリシリコン５はＮ型に、Ｐｃｈトランジスタのゲートポリシリコン５はＰ型に形成され、さらに多結晶シリコン３の厚さが反転時空乏層幅よりも薄く形成されるため、Ｎｃｈ、Ｐｃｈのチャネル領域の不純物濃度を２Ｅ１６／ｃｍ３以上にしてもＮｃｈ及びＰｃｈのＶｔｈを２Ｖ以下にすることができ、チャネル不純物濃度が高いためにポリシリコン特有の高界面準位密度の影響を受けにくくばらつきが小さくなり、論理回路の設計自由度が向上し歩留まりが上がるという効果がもたらされる。
【００２９】
このことをＰｃｈトランジスタのＶｔｈの近似式を用いてさらに説明する。ＰｃｈのＶｔｈの近似式は以下のように示される。
【００３０】
Ｖｔｈ＝−Ｑｓ／Ｃｏｘ−２φｎ＋（φｍ＋φｎ）−Ｑｓｓ／Ｃｏｘ×ｑ
∴Ｑｓ＝（２×κｓ×ε０×ｑ×Ｎｄ×２×φｎ）１／２
Ｘｄｍａｘ＝（２×κｓ×ε０×φｉｎｖ／ｑ／Ｎｄ）１／２
ここで、Ｑｓ：空乏化電荷、Ｃｏｘ：単位面積当たりのゲート絶縁膜容量、φｎ：チャネル部の擬フェルミレベル、φｍ：ゲートポリシリコンの擬フェルミレベル、Ｑｓｓ：界面準位密度、ｑ：電荷素量、κｓ：比誘電率、ε０：真空の誘電率、Ｎｄ：チャネル部ドナー密度、Ｘｄｍａｘ：最大空乏層幅、φｉｎｖ（反転電圧）である。
【００３１】
通常、製造の容易さからＰｃｈもＮｃｈもゲートポリシリコン５はＮ型に形成されるが、この場合ＰｃｈのＶｔｈを２Ｖ以下にしようとすると、多結晶シリコンの場合Ｑｓｓが５Ｅ１１／ｃｍ２程度と単結晶シリコンに比べて非常に多いため、チャネル濃度は９Ｅ１３／ｃｍ３以下にしなければならず、Ｑｓ≪Ｑｓｓ×ｑとなっていた。このため、ＰｃｈのＶｔｈはチャネル濃度よりも界面準位密度というパラメータに大きく依存し、ばらつきが大きく標準偏差（σ）が０．３Ｖ近くあった。一方、ＮｃｈトランジスタはＮ型ゲートであるため、２Ｖ以下のＶｔｈにするためのチャネル濃度は２Ｅ１７／ｃｍ３と高いためＱｓ＞Ｑｓｓ×ｑとなっており、チャネルＢドーズでＶｔｈが決まり、ばらつきはσ≒０．１Ｖ程度である。
【００３２】
これに対して、本発明ではＮｃｈのゲートポリシリコン５をＮ型に、Ｐｃｈのゲートポリシリコン５をＰ型にし、かつ、活性層となる多結晶シリコン３の厚さをＮｃｈ、Ｐｃｈ各トランジスタの反転チャネルが形成される時に延びる空乏層の幅よりも薄くすることにより、Ｎｃｈのチャネル部不純物濃度を２Ｅ１７／ｃｍ３、Ｐｃｈのチャネル部不純物濃度を８Ｅ１６／ｃｍ３程度まで上げてもＶｔｈは２Ｖ以下にできるため、ＮｃｈではＱｓ＞Ｑｓｓ×ｑ、ＰｃｈではＱｓ≒Ｑｓｓ×ｑとなり、特にＰｃｈではばらつきは半減し回路設計の自由度、工程能力が格段に（２倍以上）向上する。
【００３３】
また、ゲート電極をポリシリコンとメタルあるいはシリサイドとの少なくとも２層以上の構造にすることにより、ＣＭＯＳインバーター等の回路でもゲートコンタクトをＮ型、Ｐ型で独立にとる必要がなく、通常のＣＭＯＳ設計ルールがそのまま使えるようになる。
【００３４】
［実施例２］
次に、本発明の第２の実施例に係る薄膜半導体装置及びその製造方法について、図６及び図７を参照して説明する。図６及び図７は、第２の実施例に係る薄膜半導体装置の製造方法を示す工程断面図であり、作図の都合上分図したものである。前記した第１の実施例では、本発明をＰＲ工程を使ったＬＤＤ構造に適用したが、ＳＡ（セルフアライン）を用いたＬＤＤ構造に適用することで工程の短縮が可能である。
【００３５】
上記構造の薄膜半導体装置の製造方法を図６及び図７に示す。本図において、ゲート酸化膜４の成長までの工程は第１の実施例と同様である。続いて、図６（ａ）に示すように、ゲートポリシリコン５を約６０ｎｍ成長させる。ゲートポリシリコン５はトランジスタの活性層と同程度の厚さかイオンドーピングによるつき抜けを考慮すると活性層よりやや厚い方が好ましい。その後、Ｇ−ＰＲ、ＤＥ工程を経てＮｃｈ、Ｐｃｈトランジスタのゲート電極となるポリシリコン５が所定の領域にパターニングされる。
【００３６】
次に、ＳＤＢ−ＰＲ、ＢドーピングによりＰｃｈ領域に選択的にＢがドープされ、ＰｃｈトランジスタのＳ／Ｄ８とゲートポリシリコン５がＰ型にドーピングされる（図６（ｂ）参照）。続いて、ＳＤＰ−ＰＲ、ＰドーピングによりＮｃｈ領域に選択的にＰがドープされ、ＮｃｈトランジスタのＳ／Ｄ９とゲートポリシリコン５がＮ型にドーピングされる（図６（ｃ）参照）。なお、ＳＤＢ−ＰＲ・Ｂドーピング、ＳＤＰ−ＰＲ・Ｐドーピングの工程はこの順番でなくとも良く、逆の順番でも本発明の効果は変わらない。
【００３７】
次に、ゲートポリシリコン５のシリサイド処理後、ＰＥ−ＣＶＤで約２００ｎｍの層間絶縁膜１０となるＳｉＮｘを成長させ、不純物の活性化のためのアニール工程を経て、Ｃ−ＰＲ、ＤＥ工程によりコンタクトホール１１が形成される。次に、約５００ｎｍのアルミ成膜後、Ａｌ−ＰＲ、ＤＥ工程を経てアルミ配線１２が形成され、薄膜半導体基板が完成する（図７（ｄ）参照）。
【００３８】
このような製造方法を用いることにより、第１の実施例の効果に加えて、ゲートポリシリコン５の導電型をＮｃｈ、ＰｃｈそれぞれのＳ／Ｄドーピングで同時に形成することができるため、工程の短縮が可能である。
【００３９】
［実施例３］
次に、本発明の第３の実施例に係る薄膜半導体装置及びその製造方法について、図８を参照して説明する。図８は、第３の実施例に係る薄膜半導体装置の製造方法を示す工程断面図である。前記した第２の実施例では、本発明をＳＡ（セルフアライン）を用いたＬＤＤ構造に適用したが、サイドウォールを用いたＬＤＤ構造に適用することもできる。
【００４０】
図８を用いてその製造方法について説明する。本図においてＧ−ＤＥによりポリシコンゲート電極５をパターニングするまでの工程は第２の実施例と同様である。ゲート電極パターニング後、ＬＤＤＢ−ＰＲ、Ｂのイオン注入によりＰｃｈトランジスタのＬＤＤを選択的に形成し（図８（ａ）参照）、次に、ＬＤＤＰ−ＰＲ、Ｐのイオン注入によりＮｃｈのＬＤＤを選択的に形成する（図８（ｂ）参照）。なお、Ｐｃｈ、ＮｃｈのＬＤＤ形成順は本発明の効果に影響がなく、逆の形成順でも同様の効果が得られる。また、Ｐｃｈ、Ｎｃｈのどちらか一方にのみＬＤＤを形成する場合は他方のトランジスタのＳＤ−ＰＲ・ＳＤドーピング工程を先に行なえばよい。
【００４１】
次に、ＬＤＤ形成の後、サイドウォールスペーサーとなるＳｉＯ２を約３０ｎｍ、ＡＬＰ−ＣＶＤあるいはＰＥ−ＣＶＤで成膜しＲＩＥモードエッチングにより約２００ｎｍのサイドウォールスペーサー１４を形成する（図８（ｃ）参照）。ゲートポリシリコンのシリサイド処理後、これに続くＳＤＢ−ＰＲ以降の工程は第２の実施例と同様である。
【００４２】
このように、第３の実施例ではゲートポリシリコンの導電型を決める工程は第２の実施例と同様であるが、ＬＤＤをサイドウォールスペーサー１４で形成しているため、第１の実施例に比べＰＲの重ね精度よりも小さいＬＤＤ長（１μｍ以下）を実現することができ、ＬＤＤトランジスタの高性能化が可能である。
【００４３】
［実施例４］
次に、本発明の第４の実施例に係る薄膜半導体装置について、図９を参照して説明する。図９は、第４の実施例に係る薄膜半導体装置を示す平面図である。なお、本実施例は、ゲートメタル配線の段切れ対策を施すことを特徴とするものであり、主な製造工程は第１の実施例と同様である。
【００４４】
前記した第１の実施例では、ゲートポリシリコン５とＣｒ等のゲートメタル６の積層ゲート電極が、部分的に多結晶シリコン３及びゲート酸化膜４の端部をまたぐような位置関係となっていたため、ゲートメタル６が段切れを起こす恐れがあった。
【００４５】
そこで、本実施例では、図９に示すようにゲートポリシリコン５とゲートメタル６の積層ゲート電極の下層全面に多結晶シリコン３及びゲート酸化膜４が延在するように形成している。そのため、素子部でゲートメタル６の下に多結晶シリコンアイランド３の段差がなくなり、柱状成長しやすいＣｒなどの段切れを防止することが可能となる。
【００４６】
【発明の効果】
以上説明したように、本発明の薄膜半導体装置及びその製造方法によれば下記記載の効果を奏する。
【００４７】
本発明の第１の効果は、Ｎｃｈ、Ｐｃｈのチャネル領域の不純物濃度を大きくしても閾値電圧（Ｖｔｈ）を所定の値以下にすることができるということである。
【００４８】
その理由は、ＮｃｈトランジスタのゲートポリシリコンをＮ型に、ＰｃｈトランジスタのゲートポリシリコンをＰ型に形成し、さらに多結晶シリコンの厚さを反転時空乏層幅よりも薄く設定しているからである。
【００４９】
また、本発明の第２の効果は、Ｖｔｈばらつきが小さくなり、論理回路の設計自由度が向上し歩留まりが上がるということである。
【００５０】
その理由は、チャネル不純物濃度が高いためにポリシリコン特有の高界面準位密度の影響を受けにくくなるからである。
【００５１】
また、本発明の第３の効果は、ゲート電極を構成するゲートメタルの段切れを防止することができるということである。
【００５２】
その理由は、ゲート電極下層全面に多結晶シリコン及びゲート絶縁膜が配設されるようにパターン形成しているからである。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る薄膜半導体装置の構成を示す平面図である。
【図２】本発明の第１の実施例に係る薄膜半導体装置の構造を示す断面図である。
【図３】本発明の第１の実施例に係る薄膜半導体装置の製造方法を示す工程断面図である。
【図４】本発明の第１の実施例に係る薄膜半導体装置の製造方法を示す工程断面図である。
【図５】本発明の第１の実施例に係る薄膜半導体装置の製造方法を示す工程断面図である。
【図６】本発明の第２の実施例に係る薄膜半導体装置の製造方法を示す工程断面図である。
【図７】本発明の第２の実施例に係る薄膜半導体装置の製造方法を示す工程断面図である。
【図８】本発明の第３の実施例に係る薄膜半導体装置の製造方法を示す工程断面図である。
【図９】本発明の第４の実施例に係る薄膜半導体装置の構成を示す平面図である。
【符号の説明】
１ ガラス基板
２ 下地保護膜
３ ａ−Ｓｉ（多結晶シリコン）
４ ゲート酸化膜
５ ゲートポリシリコン
６ ゲートメタル
７ ＬＤＤ
８ Ｐｃｈ Ｓ／Ｄ
９ Ｎｃｈ Ｓ／Ｄ
１０ 層間絶縁膜
１１ コンタクトホール
１２ アルミ配線
１３ シリサイド層
１４ サイドウォールスペーサー
１５ レジスト
１０１ Ｎｃｈトランジスタ
２０１ Ｐｃｈトランジスタ
Claims (2)
- 透明絶縁性基板上に形成した多結晶シリコン層を活性層とするＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを有する薄膜半導体装置において、前記多結晶シリコン上にゲート絶縁膜を介して形成されるゲート電極にポリシリコンを含み、Ｎチャネルのゲートの前記ポリシリコンがＮ型、Ｐチャネルのゲートの前記ポリシリコンがＰ型であり、空乏化電荷をＱｓ、界面準位密度をＱｓｓ、電荷素量をｑとした場合に、Ｑｓ≧Ｑｓｓ×ｑの関係を満たすようにチャネル不純物濃度が規定され、かつ、前記多結晶シリコン層が最大空乏層幅より薄く形成されていることを特徴とする薄膜半導体装置。
- 前記多結晶シリコン層の厚さが、６０ｎｍ以下に設定されることを特徴とする請求項１記載の薄膜半導体装置。
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